KR100439771B1 - 반도체 소자의 하드마스크 손실 방지 방법 - Google Patents
반도체 소자의 하드마스크 손실 방지 방법 Download PDFInfo
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Abstract
본 발명은 비트라인 패턴을 형성한 후 스페이서 증착시 스텝 커버리지가 양호한 제 1 스페이서와 스텝 커버리지가 불량한 제 2 커버리지의 이중 구조로 형성함으로써 스페이서 식각시 하드 마스크 두께의 감소를 방지함으로써 SAC 공정 진행시 SAC 페일을 방지하여 반도체 소자의 신뢰성을 확보할 수 있는 이점이 있다.
Description
본 발명은 비트라인 패턴을 형성한 후 스페이서 증착시 스텝 커버리지가 양호한 제 1 스페이서와 스텝 커버리지가 불량한 제 2 커버리지의 이중 구조로 형성함으로써 스페이서 식각시 하드 마스크 두께의 감소를 방지할 수 있도록 하는 반도체 소자의 하드마스크 손실 방지 방법에 관한 것이다.
반도체 소자의 제조 공정이 복잡해지고 집적도가 증가함에 따라서 기판 상에 형성되는 개별 반도체 소자들이 더욱 미세한 패턴으로 형성되어야 한다. 노광기술의 한계로 인하여 포토레지스트의 높이를 낮추어야 이러한 미세 패턴을 형성할 수 있다. 그러나, 반도체소자의 집적도가 증가할수록 매우 작은 선폭을 유지하면서도 높은 종횡비를 가지는 콘택 또는 자기정렬콘택 등을 형성해야 하는데, 산화막 대 포토레지스트막의 식각선택비는 한정적이므로 높은 종횡비의 콘택 식각을 위하여는 두꺼운 포토레지스트막을 필요로 하므로 원하는 선폭을 유지할 수 없게 되는 결과를 초래한다. 따라서 이러한 포토레지스트막은 집적도가 높은 반도체 소자의 제조시 식각 장벽층 역할을 수행하는 데 한계가 있게 된다.
산화막을 이러한 미세패턴으로 식각하기 위한 식각 장벽층으로 산화막에 대한 선택비가 높은 하드 마스크(hard mask)를 사용하는 방법이 제안되며 이때 하드마스크의 두께가 중요한 문제로 대두되고 있다.
이때, 식각 장벽층으로 사용되는 하드마스크는 전도라인 상부에 존재하고 있으며 특시 상부쪽에 남아있는 하드마스크는 전도라인의 형성과 스페이서 형성 공정을 진행한 후에도 상당량의 두께가 남아 자기 정렬 콘택 형성시 식각 장벽층 역할을 할 수 있다.
그러나, 전도라인의 상부 쪽에 존재하게 되는 하드마스크의 두께는 식각 과정에서 두께가 감소하게 되는데, 특히 스페이서 물질을 하드마스크와 동일한 물성을 갖는 물질을 사용할 경우 스페이서 식각 과정에서 전도라인 상부의 하드 마스크의 두께도 감소하게 되어 이로 인해 하드마스크의 두께를 계속 증가시켜야 하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 비트라인 패턴을 형성한 후 스페이서 증착시 스텝 커버리지가 양호한 제 1 스페이서와 스텝 커버리지가 불량한 제 2 커버리지의 이중 구조로 형성함으로써 스페이서 식각시 하드 마스크 두께의 감소를 방지할 수 있도록 하는 반도체 소자의 하드마스크 손실 방지 방법을 제공하는 것이다.
도1a 내지 도1d는 본 발명에 의한 반도체 소자의 하드마스크의 손실 방지 방법을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 11 : 전도층
12 : 하드마스크 13 : 제 1 스페이서
14 : 제 2 스페이서 15 : 제 2 스페이서
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 기판의 상부에 전도층 및 하드마스크를 증착한 후 식각 공정을 통해 패터닝하는 단계와, 상기 결과물 상에 스텝 커버리지가 좋은 제 1 스페이서와 스텝 커버리지가 불량한 제 2 스페이서의 이중구조의 스페이서를 형성하는 단계와, 상기 스페이서를 식각 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법에 관한 것이다.
이때, 상기 제 1 스페이서는 스텝 커버리지가 80% 이상이 되도록하고, 제 2 스페이서는 스텝 커버리지가 30% 이하가 되도록 형성하고, 상기 스페이서의 증착순서를 제 2 스페이서 증착후 제 1 스페이서를 증착하는 단계로 할 수 있다.
또한, 상기 제 2 스페이서는 PECVD 방식을 이용하여 USG막으로 형성하는 것을 특징으로 하고, 상기 하드마스크는 LPCVD 또는 PECVD 방식을 이용하여 질화막으로 형성하는 것을 특징으로 한다.
또한, 상기 제 1 스페이스서는 LPCVD 방식을 이용하여 질화막으로 형성하는 것을 특징으로 하고, 상기 스페이서 식각시 제 1 스페이서와 제 2 스페이서는 1:1~1:1.5의 식각 선택비를 갖도록 하며, 상기 제 2 스페이서는 RF PECVD 방식의 장비를 이용하여 증착하는 것을 특징으로 한다.
그리고, 상기 제 1 스페이서와 제 2 스페이서의 식각은 동일 인시튜 또는 익시튜로 진행하고, 상기 스페이서 식각은 플라즈마 타입 또는 MERIE 타입의 식각 장비를 이용하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1a 내지 도1d는 본 발명에 의한 반도체 소자의 하드마스크의 손실 방지 방법을 나타낸 단면도들이다.
먼저 도1a에 도시된 바와 같이 소정의 하부 구조가 형성된 기판(10)의 상부에 전도층(11) 및 하드마스크(12)를 증착한 후 식각 공정을 통해 패터닝한 다음 도1b에 도시된 바와 같이 스텝 커버리지가 좋은 제 1 스페이서(13)를 증착한다.
이때, 상기 하드마스크(12)는 LPCVD 또는 PECVD 방식을 이용해서 질화막으로 형성하며, 제 1 스페이서(13) 물질로 하드마스크(12)와 동일한 물성을 갖는 물질로 증착하는데 여기서는 LPCVD 방식으로 질화막으로 형성한다.
또한, 상기 제 1 스페이서(13)는 스텝커버리지가 80% 이상이 되는 물질로 형성한다,
이어서, 도1c에 도시된 바와 같이 제 1 스페이서(13) 상부에 스텝 커버리지가 불량한 제 2 스페이서(14)를 증착해서 스페이서(15)를 형성한 후 도1d에 도시된 바와 같이 스페이서를 식각한다.
이때, 제 2 스페이서(14)는 스텝커버리지가 30% 이하인 물질로 형성하고 주로 하드마스크(12) 상부에 증착되도록 하며 비트라인의 측벽이나 비트라인 사이에는 거의 증착되지 않도록 하며 상기 제 2 스페이서(14)는 PECVD 방식을 이용하여 USG막으로 형성한다.
또한, 상기 스페이서(15) 식각은 제 1 스페이서(13)와 제 2 스페이서(14)를 1:1~1:1.5의 식각 선택비를 갖도록 해서 식각 하며, 동일 인시튜 또는 익시튜에서 플라즈마 타입 또는 MERIE 타입의 식각 장비를 이용한다.
상기한 바와 같이 본 발명은 비트라인 패턴을 형성한 후 스페이서 증착시 스텝 커버리지가 양호한 제 1 스페이서와 스텝 커버리지가 불량한 제 2 커버리지의 이중 구조로 형성함으로써 스페이서 식각시 하드 마스크 두께의 감소를 방지함으로써SAC 공정 진행시 SAC 페일을 방지하여 반도체 소자의 신뢰성을 확보할 수 있는 이점이 있다.
Claims (10)
- 소정의 하부 구조가 형성된 기판의 상부에 전도층 및 하드마스크를 증착한 후 식각 공정을 통해 패터닝하는 단계와,상기 결과물 상에 스텝 커버리지가 80% 이상이 되는 제 1 스페이서와 스텝 커버리지가 30% 이하가 되는 제 2 스페이서의 이중구조의 스페이서를 형성하는 단계와,상기 스페이서를 식각 하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법.
- 삭제
- 제 1항에 있어서, 상기 스페이서의 증착 순서를 제 2 스페이서 증착후 제 1 스페이서를 증착하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법.
- 제 1항에 있어서, 상기 제 2 스페이서는 PECVD 방식을 이용하여 USG막으로 형성 하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법.
- 제 1항에 있어서, 상기 하드마스크는 LPCVD 또는 PECVD 방식을 이용하여 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법.
- 제 1항에 있어서, 상기 제 1 스페이스서는 LPCVD 방식을 이용하여 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법.
- 제 1항에 있어서, 상기 스페이서 식각시 제 1 스페이서와 제 2 스페이서는 1:1~1:1.5의 식각 선택비를 갖도록 하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법.
- 제 1항에 있어서, 상기 제 2 스페이서는 RF PECVD 방식의 장비를 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법.
- 제 1항에 있어서, 상기 제 1 스페이서와 제 2 스페이서의 식각은 동일 인시튜 또는 익시튜로 진행하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법.
- 제 1항에 있어서, 상기 스페이서 식각은 플라즈마 타입 또는 MERIE 타입의 식각 장비를 이용하는 것을 특징으로 하는 반도체 소자의 하드마스크 손실 방지 방법.
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