KR100780616B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 캐패시터 및 스토리지 노드 콘택 플러그 형성 공정을 보다 단순화시킨 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면, 반도체 소자의 제조 방법은 기판에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막과 식각선택비가 다른 물질로 상기 제1 층간절연막 상부에 제2 층간절연막을 형성하는 단계; 상기 제1 층간절연막과 같은 식각선택비를 가지는 상기 제2 층간절연막 상부에 캐패시터가 형성될 높이 만큼 제3 층간절연막을 형성하는 단계; 및 상기 제1,2,3 층간절연막을 선택적으로 식각하여 캐패시터가 형성될 오목부 및 스토리지 노드 콘택홀을 형성하는 단계를 포함하는 반도체 제조방법이 제공된다.
반도체, 캐패시터, 콘택홀, 식각, 인시츄

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도1a 내지 도1d는 종래기술에 따른 스토리지노드 콘택플러그 및 캐패시터 홀을 형성할 때의 공정단면도.
도2는 종래기술에 따른 콘택홀을 형성할 때의 문제점을 보여주는 전자현미경사진.
도3a 내지 도3d는 본 발명의 바람직한 실시예에 따른 스토리지노드 콘택홀 및 캐패시터 홀 형성 방법을 나타내는 도면.
도4는 본 발명에 의해 스토리지노드 콘택홀 및 캐패시터 홀을 형성했을 때의 공정단면에 대한 전자현미경사진.
도5a 내지 도5b는 본 발명의 제2 실시예에 따른 콘택홀을 형성하는 공정단면도.
*도면의 주요 부분에 대한 부호의 설명
20 : 기판
21 : 제1 층간절연막
22 : 질화막
23 : 제2 층간절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터의 스토리지 노드 콘택홀 및 캐패시터가 형성될 홀을 동시에 형성하는 반도체 소자 제조방법에 관한 것이다.
도1a 내지 도1d는 종래기술에 따른 스토리지노드 콘택플러그 및 캐패시터 홀을 형성할 때의 공정단면도이다.
먼저 도1a를 참조하여 살펴보면, 워드라인(도시되지 않음), 액티브영역(9)등의 소정공정이 완료된 반도체기판(10)상에 제1 층간절연막(11)을 증착한후, 제1 층간절연막(11)을 패터닝하여 불순물접합층(9)이 노출되는 스토리지 노드 콘택홀을 형성한다.
이어서 도1b를 참조하여 살펴보면, 폴리실리콘으로 스토리지 노드 콘택홀을 매립하여 스토리지 노드 콘택 플러그(12)를 형성한다.
이어서, 도1c를 참조하여 살펴보면, 캐패시터가 형성될 높이 만큼 제2 층간절연막(13)을 형성한다. 이어서, 도1d를 참조하여 살펴보면, 캐패시터가 형성될 영역을 선택적으로 식각하여 캐패시터 홀(A)을 형성한다.
전술한 바와 같이, 종래의 반도체 소자의 캐패시터를 제조할 때에는 스토리 지 노드 콘택플러그를 형성하고, 이후 캐패시터가 형성될 홀을 다시 형성한 다음, 캐패시터홀에 하부전극, 유전체 박막, 상부전극을 형성하여 캐패시터를 제조하였다.
따라서, 스토리지 노트 콘택플러그와 캐패시터홀을 2스텝(step)으로 진행함으로서 감광막패터닝 공정을 2스텝으로 진행해야 하고, 이로인한 증착공정 및 식각공정을 여러번 사용함으로서 공정시간이 길어질 뿐 아니라 경제적으로 많은 비용이 들게 된다.
또한, 반도체 소자가 점점 고집적화 되면서 스토리지 콘택홀 또는 캐패시터가 형성될 홀의 어스펙스(aspect) 비가 커짐으로 해서, 현재 사용하고 있는 장비로 스토리지 노드 콘택홀 또는 캐패시터가 형성될 홀을 패터닝하기 위한 식각공정에서 그 마진을 확보하기가 어려운 실정이다.
도2는 현재 식각공정을 진행하고 장비로 콘택홀을 형성할 때를 보여 주는 전자현미경사진이다.
도2를 참조하여 살펴보면, 현재 식각장비의 공정마진인 20000 ~ 25000 Å 정도인데 반도체 소자가 점점 더 고집적화 되면서, 콘택홀, 스토리지 노드 콘택홀 또는 캐패시터가 형성될 홀을 식각하는데 있어서 더 큰 식각공정의 마진이 요구되는 실정이다.
본 발명은 캐패시터 및 스토리지 노드 콘택 플러그 형성 공정을 보다 단순화 시킨 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 소자의 제조 방법은 기판에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막과 식각선택비가 다른 물질로 상기 제1 층간절연막 상부에 제2 층간절연막을 형성하는 단계; 상기 제1 층간절연막과 같은 식각선택비를 가지는 상기 제2 층간절연막 상부에 캐패시터가 형성될 높이 만큼 제3 층간절연막을 형성하는 단계; 및 상기 제1,2,3 층간절연막을 선택적으로 식각하여 캐패시터가 형성될 오목부 및 스토리지 노드 콘택홀을 형성하는 단계를 포함하는 반도체 제조방법이 제공된다.
또한 본 발명의 타측면에 따르면, 기판에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막과 식각선택비가 다른 물질로 상기 제1 층간절연막 상부에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막 상부에 상기 제1층간절연막과 같은 식각선택비를 가지는 제3 층간절연막을 형성하는 단계; 및 상기 제1 2, 3 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 제조방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도3a 내지 도3d는 본 발명의 바람직한 실시예에 따른 스토리지노드 콘택홀 및 캐패시터 홀 형성 방법을 나타내는 도면이다.
도3a를 참조하여 살펴보면, 워드라인(도시되지 않음), 불순물접합층(19)등의 소정공정이 완료된 반도체기판(20)상에 제1 층간절연막(21)을 증착한다.
이어서, 제1 층간절연막(21) 상부에 제2 층간절연막(23)을 식각할 때 식각정지층으로 작용할 질화막(22)을 500Å 정도로 증착하고, 질화막(22) 상부에 캐패시터가 형성될 높이만큼 제2 층간절연막(23)을 증착한다. 이어서 감광막(24)을 도포하고, 캐패시터가 형성될 영역의 감광막이 제거되도록 포토-리소그래피(Photo-lithography) 공정을 진행하여 감광막(24)를 패터닝한다.
이어서 도3b를 참조하여 살펴보면, 패터닝된 감광막(24)를 이용하여 제2 층간절연막(23)의 캐패시터가 형성될 영역을 식각한다.
이어서 도3c를 참조하여 살펴보면, 질화막(22)의 10 ~ 80도의 범위로 슬로프(slope) 식각을 진행한다. 이 때 질화막(22)의 슬로프 식각은 C2F6 C3F 8 C4F6 C4F8 C5F8 CHF3 CH2F2등의 가스를 이용하여 질화막(22)과 제2 층간절연막(23)의 선택비가 20:1 이상으로 확보될 수 있는 조건으로 진행한다.
또한, 질화막(22) 식각공정시의 레시피(Recipe)를 조절하여 질화막(22)의 슬로프를 조절할 수 있고, 이 조절된 슬로프로 인하여 이후 공정에서 하부 스토리지 노드 콘택의 사이즈가 조절된다. 또한, 하나의 식각공정 레시피(Recipe)만 이용하고, 질화막(22)의 두께를 조절하면 하부 스토리지 노드 콘택의 사이즈를 조절할 수 있다.
이어서, 3d를 참조하여 살펴보면, 제2 층간절연막(23)을 식각한 공정조건에서 제1 층간절연막(21)을 식각하여 스토리지 노드 콘택홀을 형성한다. 이어서, 스토리지 노드 콘택홀에 폴리실리콘을 매립시켜 스토리지 노드 콘택플러그를 형성한다.
전술한 바와 같이 캐패시터가 형성되는 제2 층간절연막을 식각하는 공정과, 스토리지 노드 콘택홀이 형성되는 제1 층간절연막을 같은 공정 레시피에서 진행하여 형성함으로서, 하나의 감광막만을 사용하여 공정을 진행할 수 있게 되어 공정단계가단순화되고 이로 인하여 공정비용을 절감할 수 있다.
도4는 본 발명에 의해 스토리지노드 콘택홀 및 캐패시터 홀을 형성했을 때의 공정단면에 대한 전자현미경사진이다. 도4에 도시된 전자현미경 사진은 하나의 감광막으로 제2 층간절연막을 캐패시터를 형성하기 위해 패터닝하고, 제1 층간절연막을 스토리지 노드 콘택홀을 위해 패터닝한 구조를 나타내고 있다.
또한, 전술한 스토리지노드 콘택홀 및 캐패시터 홀을 하나의 감광막으로 형성하는 방법을 어스펙스 비가 큰 콘택홀을 식각하는 경우에 적용하면, 콘택홀바닥의 영역을 안정적으로 확보하고, 콘택홀의 프로파일도 수직으로 확보할 수 있다.
이를 자세히 살펴보면, 실제 어느 정도 콘택홀의 깊이가 깊어져 어스펙스 비가 큰 값을 가지게 되면 현재의 콘택홀 식각조건으로는 더이상 식각할 수가 없어되거나, 또는 식각은 가능하더라도 콘택홀 바닥의 CD(Control)를 제어할 수 있어, 다른 공정조건인 셋업되었다 하더라도 신뢰성 있는 반도체 소자를 제조할 수 없다.
따라서 현재의 공정조건과 장비를 가지고, 보다 큰 어스펙스 비를 가지는 콘택홀을 안정적으로 형성시키기 위해, 셀프 얼라인 콘택홀 식각조건을 이용하며 층간절연막 사이에 질화막 같은 식각 정지층을 삽입하여 콘택홀 식각를 진행함으로써 보다 깊은 층의 콘택홀을 양호하게 식각할 수 있다.
또한, 메탈콘택홀의 경우는 메모리 소자의 셀보다 주변 회로 지역에 몰려 있으므로 어느 정도의 상부 절연막의 마진을 가질수 있어, 이로 인해 현재의 콘택사이즈 보다 크게 형성할 수 있게 된다. 따라서 다층 메탈 배선으로 형성되어 어스펙스 비가 큰 콘택홀을 형성할 때에 질화막 같은 식각정지층을 삽입하면, 현재의 식각 공정을 이용하여 보다 수직의 프로파일을 가지는 콘택홀 또는 비아홀을 형성할 수 있을 것이다.
도5a를 도5b는 본 발명에 의한 제2 실시예를 나타내는 반도체 소자의 제조공정 단면도이다.
도5a를 참조하여 살펴보면, 반도체 기판(30)상부에 제1 층간절연막(31), 제1 질화막(32)을 형성하고, 그 상부에 제2 층간절연막(33), 제2 질화막(34)을 형성하고, 다시 그 상부에 제3 층간절연막(35)을 형성한다. 제1,2,3 층간절연막은 산화막을 이용한다.
이어서 도5b를 참조하여 살펴보면, 감광막(36)을 도포하고, 콘택홀이 형성될 영역에 제거하여 감광막(36) 패턴을 형성한다. 이어 패터닝된 감광막(36)을 이용하여 같은 공정조건에서 제1 층간절연막(31), 제1 질화막(32), 제2 층간절연막(33), 제2 질화막(34), 제3 층간절연막(35)를 한공정으로 식각한다.
이 때에 C4F8, C5F8, C4F6등의 가스와 셀프얼라인 콘택홀 식각에 필요한 CH2F2, CH3F 가스를 조합하여 식각을 진행하게 되는데, 제1,2,3 층간절연막(31,33,35)으로 사용된 산화막에 수직한 식각조건으로 식각을 진행해도 경우에도 중간에 삽입된 제1,2 질화막(32,34)은 슬로프를 가지면서 식각된다.
예컨대, 제3 층간절연막(35)를 식각하고, 이어서 제2 질화막(34)을 식각하면, 제2 질화막이 슬로프를 가지면서 식각이 된다.
계속해서 제2 질화막(34)을 하드마스크로 하여 다시 제2 층간절연막(33)을 식각하게되면 산화막과 질화막의 식각선택비가 있더라도 질화막이 부드럽게 마이그레이션(migration) 되면서 측벽은 부드러워질 것이다. 이와 동시에 하부 산화막(제2 층간절연막(33))은 다시 식각이 될 것이다.
상기의 공정은 반복해서 진행하면 현재의 공정조건과 환경을 가지고도 식각하기 힘든 높이의 콘택홀을 식각할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의해 반도체 소자의 캐패시터를 제조하면은 공정이 단순해져 제조비 용을 절감 할 수 있다.

Claims (9)

  1. 기판에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막과 식각선택비가 다른 물질로 상기 제1 층간절연막 상부에 제2 층간절연막을 형성하는 단계;
    상기 제1 층간절연막과 같은 식각선택비를 가지는 상기 제2 층간절연막 상부에 캐패시터가 형성될 높이 만큼 제3 층간절연막을 형성하는 단계; 및
    상기 제1,2,3 층간절연막을 선택적으로 식각하여 캐패시터가 형성될 오목부 및 스토리지 노드 콘택홀을 형성하는 단계
    를 포함하는 반도체 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 층간절연막의 식각시 슬로프(Slope) 식각을 진행하고, 제2 층간절연막의 슬로프 또는 두께를 조절함으로써 상기 스토리지 노드 콘택홀의 단면적을 조절하는 것을 특징으로 하는 반도체 제조방법.
  3. 제 1 항에 있어서,
    상기 제1,3 층간절연막은 실리콘산화막을 포함하는 것을 특징으로 하는 반도체 제조방법.
  4. 제 1 항에 있어서,
    상기 제2 층간절연막은 실리콘질화막을 포함하는 것을 특징으로 하는 반도체 제조방법.
  5. 제 1 항에 있어서,
    상기 제2 층간절연막은 C2F6 C3F8 C4F6 C4F8 C5F8 CHF3, CH2F2중에서 선택된 하나의 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 제조방법.
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