KR20090045715A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 하부전극을 위한 콘택홀 바닥부분이 경사에 의해 좁아지는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 제1식각정지막을 형성하는 단계; 상기 제1식각정지막 상에 제2식각정지막을 형성하는 단계; 상기 제2식각정지막 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 콘택홀을 형성하는 단계; 식각단면이 수직프로파일을 갖도록 상기 제2식각정지막을 식각하는 단계; 상기 제1식각정지막을 식각하는 단계를 포함하고, 질화막질의 식각정지막 상에 산화질화막을 추가로 형성함으로써 경사를 완화시켜서 하부전극을 위한 콘택홀 형성시 경사에 의한 바닥부분의 좁아짐을 방지할 수 있는 효과와 캐패시터의 쓰러짐현상 및 저장용량(Cs) 저하를 방지할 수 있는 효과가 있다.
콘택홀, 수직 프로파일, 쓰러짐현상

Description

반도체 소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자가 축소(Shrink)화 되면서 좁은 면적에 보다 많은 저장 용량을 채우기 위하여 캐패시터(Capacitor)의 높이가 증가되고 있으며, 동일한 높이에서 보다 많은 저장 용량을 채우기 위해 캐패시터의 내부만 사용하는 콘케이브형(Concave type)에서 캐패시터의 내,외부를 모두 사용하는 실린더형(Cylinder type)으로 그 형태가 바뀌고 있다.
또한, 하부전극을 형성하기 위한 콘택홀 식각시 하부층을 보호하기 위해 식각정지용 질화막이 적용되고 있다.
도 1은 종래 기술에 따른 스토리지 노드 콘택홀을 나타내는 단면도이다.
도 1에 도시된 바와 같이, 기판(11) 상에 스토리지 노드 콘택 플러그(13)를 포함하는 절연층(12)을 형성하고, 절연층(12) 상에 식각정지용 질화막(14)을 형성한 후, 식각정지용 질화막(14) 상에 희생산화막(15)을 형성한다.
그리고, 희생산화막(15) 상에 콘택홀 형성지역을 오픈시키는 감광막패턴(16)을 형성한 후, 희생산화막(15) 및 식각정지용 질화막(14)을 식각하여 스토리지 노드 콘택 플러그(13)를 오픈되도록 하부전극을 위한 콘택홀(17)을 형성한다.
위와 같이, 종래 기술은 희생산화막(15) 식각시 하부층에 대한 펀치(Punch) 현상을 방지하기 위해 희생산화막(15) 하부에 식각정지용 질화막(14)을 적용하고 있으며, 희생산화막(15) 식각시 과도식각을 실시하는 과정에서 식각정지용 질화막(14)이 부분 식각되고 있다.
그러나, 종래 기술은 희생산화막(15)과 식각정지용 질화막(14) 간의 물성 차이(식각선택비 차이)로 인해 희생산화막(15)의 과도식각시 부분 식각되는 식각정지용 질화막(14)에 경사(Slope)가 형성되며, 이러한 경사는 후속 식각정지용 질화막(14)을 식각하는 공정에서 이차적인 경사(S)를 유발시켜 콘택홀(17)의 바닥부분을 좁게 만드는 문제점이 있다.
더욱이, 콘택홀(17)의 바닥부분이 좁아짐에 따라 후속 실린더형 캐패시터를 형성하기 위한 희생산화막(15) 제거공정에서 하부전극의 쓰러짐(Leaning) 현상이 유발되거나, 캐패시터의 저장용량(Cs)을 저하시키는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하부전극을 위한 콘택홀 바닥부분이 경사에 의해 좁아지는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 기판 상부에 제1식각정지막을 형성하는 단계; 상기 제1식각정지막 상에 제2식각정지막을 형성하는 단계; 상기 제2식각정지막 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 콘택홀을 형성하는 단계; 식각단면이 수직프로파일을 갖도록 상기 제2식각정지막을 식각하는 단계; 상기 제1식각정지막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 질화막질의 식각정지막 상에 산화질화막을 추가로 형성함으로써 경사를 완화시켜서 하부전극을 위한 콘택홀 형성시 경사에 의한 바닥부분의 좁아짐을 방지할 수 있는 효과가 있다.
따라서, 캐패시터의 쓰러짐현상 및 저장용량(Cs) 저하를 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 절연층(22)을 형성한다. 기판(21)은 DRAM공정이 진행되는 반도체(실리콘) 기판일 수 있고, 소자분리막과 웰(Well)을 포함할 수 있다. 절연층(22)은 산화막계열로 형성할 수 있으며, 절연층(22)을 형성하기 전에 게이트패턴 및 비트라인패턴 등의 소정공정이 완료될 수 있다.
이어서, 절연층(22)을 관통하여 기판(21)에 연결되는 스토리지 노드 콘택 플러그(23)를 형성한다. 스토리지 노드 콘택 플러그(23)는 기판(21)과 후속 캐패시터를 연결하기 위한 것으로, 기판(21)이 오픈되도록 절연층(22)을 식각한 후 도전물질을 매립하여 형성할 수 있고, 도전물질은 예컨대 폴리실리콘일 수 있다.
이어서, 절연층(22) 상에 식각선택비가 서로 다른 제1 및 제2식각정지막(24A, 24B)을 형성한다. 제1식각정지막(24A)은 후속 희생층 식각시 하부층의 펀치(Punch) 등을 방지하기 위한 것이며, 제2식각정지막(24B)은 제1식각정지막(24A)과 함께 하부층의 펀치 방지 및 후속 하부전극을 위한 콘택홀 형성시 경사를 완화시키기 위한 것이다.
제1 및 제2식각정지막(24A, 24B)은 동일한 두께로 형성할 수 있으며, 제1 및 제2식각정지막(24A, 24B)을 합한 총 두께는 400Å∼2000Å가 되도록 형성할 수 있다.
먼저, 제1식각정지막(24A)은 산화막질의 절연층(22) 및 후속 희생층과 식각선택비를 갖는 물질로 형성하되, 질화막으로 형성할 수 있고, 바람직하게는 실리콘질화막으로 형성할 수 있다. 이를 위해, 제1식각정지막(24A)은 500℃∼1000℃의 온도에서 형성할 수 있다. 또한, 제1식각정지막(24A)을 형성하기 위해 질소소스가스와 실리콘소스가스의 혼합가스를 사용할 수 있고, 예컨대 질소소스가스는 NH3일 수 있고, 실리콘소스가스는 DCS(SiH2Cl2)일 수 있으며, 각각 1200cc와 120cc로 혼합하여 사용할 수 있다.
또한, 제2식각정지막(24B)은 산소성분을 포함하되, 산소성분이 포함된 질화막으로 형성할 수 있고, 바람직하게는 실리콘산화질화막으로 형성할 수 있다. 이를 위해, 제2식각정지막(24B)은 500℃∼1000℃의 온도에서 형성할 수 있다. 또한, 제2식각정지막(24B)을 형성하기 위해 질소소스가스, 실리콘소스가스 및 산소소스가스의 혼합가스를 사용할 수 있고, 예컨대 질소소스가스는 NH3일 수 있고, 실리콘소스가스는 DCS(SiH2Cl2)일 수 있고, 산소소스가스는 N2O일 수 있다.
제1 및 제2식각정지막(24A, 24B)은 인시튜로 형성할 수 있다. 예컨대, 제1식각정지막(24A)을 질소소스가스와 실리콘소스가스를 이용하여 형성하다가, 일정 두께 이상이 되면 산소소스가스를 포함하여 제2식각정지막(24B)을 형성할 수 있다.
이어서, 제2식각정지막(24B) 상에 희생층(25)을 형성한다. 희생층(25)은 후속 하부전극을 형성하기 위한 콘택홀을 제공하기 위한 것으로, 산화막으로 형성할 수 있다.
이어서, 희생층(25) 상에 콘택홀 형성지역을 오픈시키는 하드마스크패턴(26) 및 감광막패턴(27)을 형성한다. 하드마스크패턴(26)은 희생층(25)의 높이가 증가됨에 따라 감광막패턴(27)만으로는 부족한 식각마진을 확보하기 위한 것으로, 예컨대 실리콘계열 또는 카본계열로 형성할 수 있다. 하드마스크패턴(26) 및 감광막패턴(27)을 형성하기 위해 먼저, 희생층(25) 상에 하드마스크층을 형성하고, 하드마스크층 상에 감광막을 코팅한 후, 노광 및 현상으로 콘택홀 형성지역이 오픈되도록 패터닝하여 감광막패턴(27)을 형성하고, 감광막패턴(27)으로 하드마스크층을 식각하여 하드마스크패턴(26)을 형성할 수 있다.
도 2b에 도시된 바와 같이, 하드마스크패턴(26)을 식각배리어로 희생층(25)을 식각한다. 감광막패턴(27)은 희생층(25) 식각시 모두 소실될 수 있다.
희생층(25)의 식각은 산화막을 식각하기 위한 가스를 사용하여 실시할 수 있고, 희생층(25)의 과도 식각시 제2식각정지막(24B)이 식각된다. 이때, 제2식각정지막(24B)에 포함된 산소(Oxygen)성분에 의해 희생층(25) 식각가스와의 식각선택비가 감소하여 원활한 식각이 이루어지게 되고, 수직(V, Vertical)한 모양을 갖고 식각된다.
이하, 식각된 희생층(25)을 '희생층패턴(25A)', 식각된 제2식각정지막(24B)을 '제2식각정지막패턴(24D)'이라고 한다.
도 2c에 도시된 바와 같이, 제1식각정지막(24A)을 식각하여 하부전극을 위한 콘택홀(28)을 형성한다. 제1식각정지막(24A)의 식각은 질화막을 식각하기 위한 가스를 사용하여 실시할 수 있고, 스토리지 노드 콘택 플러그(23)가 오픈되는 타겟으로 실시할 수 있다.
특히, 도 2b에서 제2식각정지막패턴(24D)이 수직한 모양을 갖기 때문에, 제1식각정지막(24A)의 식각시 그 모양이 그대로 전사되어 제1식각정지막패턴(24C) 역시 수직한 모양으로 식각된다.
따라서, 콘택홀(28)은 도 1에 도시된 종래기술보다 바닥부분이 수직한 모양을 가지면서 넓은 면적을 갖고 형성된다.
이어서, 하드마스크패턴(26)을 제거한다.
도 2d에 도시된 바와 같이, 콘택홀(28) 내에 스토리지 노드 콘택 플러그(23)와 연결되는 하부전극(29)을 형성한다. 하부전극(29)은 콘택홀(28)을 포함하는 전체구조 상에 도전물질을 형성하고, 희생층패턴(25A)이 드러나는 타겟으로 식각하여 형성할 수 있다. 이때, 도전물질은 금속물질 또는 실리콘계열로 형성할 수 있으며, 도전물질의 식각은 에치백(Etch back) 또는 화학적기계적연마(Chemical Mechanical Polishing)공정으로 실시할 수 있다.
도 2e에 도시된 바와 같이, 희생층패턴(25A)을 제거한다. 희생층패턴(25A)은 딥아웃(Dip out) 공정으로 제거할 수 있는데, 딥아웃 공정은 HF 또는 BOE(Buffered Oxide Etchant)를 사용하여 실시할 수 있다.
딥아웃 공정시 희생층패턴(25A)의 제1 및 제2식각정지막패턴(24C, 24D)이 HF 또는 BOE가 하부 절연층(22)에 들어가는 것을 막기 때문에 딥아웃에 의한 절연층(22)의 손실을 방지할 수 있다.
또한, 도 2c에서 콘택홀(28)의 바닥부분이 종래기술보다 넓고 수직한 모양을 갖기 때문에 딥아웃 공정시 쓰러짐(Leaning) 현상을 방지할 수 있다.
도 2f에 도시된 바와 같이, 하부전극(29)을 포함하는 전체구조 상에 유전막(30) 및 상부전극(31)을 형성하여 실린더형 캐패시터를 형성한다.
이때, 하부전극(29)과 스토리지 노드 콘택 플러그(23) 간의 접촉 면적이 증가하여 캐패시터의 저장용량(Cs) 감소를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 스토리지 노드 콘택홀을 나타내는 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 절연층
23 : 스토리지 노드 콘택 플러그
24A : 제1식각정지막 24B : 제2식각정지막
25 : 희생층 26 : 하드마스크패턴
27 : 감광막패턴 28 : 콘택홀
29 : 하부전극 30 : 유전막
31 : 상부전극

Claims (11)

  1. 기판 상부에 제1식각정지막을 형성하는 단계;
    상기 제1식각정지막 상에 제2식각정지막을 형성하는 단계;
    상기 제2식각정지막 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 콘택홀을 형성하는 단계;
    식각단면이 수직프로파일을 갖도록 상기 제2식각정지막을 식각하는 단계; 및
    상기 제1식각정지막을 식각하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서,
    상기 절연층을 산화막을 포함하고, 상기 제2식각정지막은 산소성분을 포함하는 반도체 소자의 캐패시터 제조방법.
  3. 제1항에 있어서,
    상기 제2식각정지막의 수직프로파일은, 상기 절연층의 과도식각에 의해 형성되는 반도체 소자의 캐패시터 제조방법.
  4. 제1항에 있어서,
    상기 제1식각정지막은 질화막을 포함하고, 상기 제2식각정지막은 산소성분이 함유된 질화막을 포함하는 반도체 소자의 캐패시터 제조방법.
  5. 제1항에 있어서,
    상기 제1식각정지막은 실리콘질화막을 포함하고, 상기 제2식각정지막은 실리콘산화질화막을 포함하는 반도체 소자의 캐패시터 제조방법.
  6. 제5항에 있어서,
    상기 제1 및 제2식각정지막은, 동일 챔버에서 인시튜로 형성하는 반도체 소자의 캐패시터 제조방법.
  7. 제5항에 있어서,
    상기 제1식각정지막은 질소소스가스와 실리콘소스가스를 이용하여 형성하고, 상기 제2식각정지막은 상기 제1식각정지막 형성 후에 질소소스가스, 실리콘소스가스 및 산소소스가스를 이용하여 형성하는 반도체 소자의 캐패시터 제조방법.
  8. 제7항에 있어서,
    상기 질소소스가스는 NH3이고, 상기 실리콘소스가스는 DCS(SiH2Cl2)이고, 상기 산소소스가스는 N2O인 반도체 소자의 캐패시터 제조방법.
  9. 제1항에 있어서,
    상기 제1 및 제2식각정지막은 500℃∼1000℃의 온도에서 형성하는 반도체 소자의 캐패시터 제조방법.
  10. 제1항에 있어서,
    상기 제1 및 제2식각정지막은 동일한 두께로 형성하는 반도체 소자의 캐패시터 제조방법.
  11. 제10항에 있어서,
    상기 제1 및 제2식각정지막의 총 두께는 400Å∼2000Å인 반도체 소자의 캐 패시터 제조방법.
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CN113517287A (zh) * 2020-04-09 2021-10-19 中国科学院微电子研究所 一种半导体结构及其制备方法
CN113517287B (zh) * 2020-04-09 2023-12-05 中国科学院微电子研究所 一种半导体结构及其制备方法

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