KR101161216B1 - Ｍｄｌ 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 하부전극의 폴리실리콘 손실(loss) 및 표면거칠기(roughness)를 방지하기 위한 MDL 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은 반도체 기판 상에 제1산화막, 제2산화막, 제1질화막 및 제3산화막을 차례로 형성하는 단계; 상기 제3산화막, 제1질화막, 제1산화막 및 제2산화막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 콘택홀을 포함한 제3산화막 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 이용하여 상기 제1폴리실리콘막을 패터닝하는 단계; 상기 제3산화막을 제거하는 단계; 상기 기판 결과물 상에 제2질화막 및 반사방지막을 차례로 형성하는 단계; 상기 패터닝된 제1폴리실리콘막의 상부가 노출되도록 반사방지막 및 제2질화막을 일부 식각하는 단계; 상기 잔류된 반사방지막을 제거하는 단계; 상기 패터닝된 제1폴리실리콘막의 노출 부분 상에 제4산화막을 형성하는 단계; 상기 제2질화막 및 제1질화막을 제거하는 단계; 상기 패터닝된 제1폴리실리콘막을 포함한 전표면 상에 제2폴리실리콘막을 형성하는 단계; 상기 패터닝된 제1폴리실리콘막의 측벽 및 하부에 남도록 상기 제2폴리실리콘막을 에치백하여 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체막을 형성하는 단계; 및 상기 유전체막 상에 플레이트 노드를 형성하는 단계를 포함한다.

Description

ＭＤＬ 소자의 캐패시터 형성방법{method of forming capacitor of MDL device}

도 1a 내지 도 1d는 종래의 MDL 소자의 캐패시터 형성방법을 설명하기 위한 도면.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 MDL 소자의 캐패시터 형성방법을 설명하기 위한 도면.

*도면의 주요 부분에 대한 부호의 설명*

21 : 제 1 산화막 22: 제 2 산화막

23 : 제 1 질화막 24: 제 3 산화막

25 : 제1폴리실리콘막 26 : 감광막 패턴

27 : 제 2 질화막 28 : 반사방지막

29 : 제 4 산화막 30 : 제2폴리실리콘막

본 발명은 MDL 소자의 캐패시터 형성방법에 관한 것으로, 특히, 하부전극의 폴리실리콘 손실(loss) 및 표면거칠기(roughness)를 방지하기 위한 MDL 소자의 캐 패시터 형성방법에 관한 것이다.

주지된 바와 같이, 캐패시터는 디램과 같은 메모리 소자에서 소정의 데이터를 저장하는 기억 장소로서 기능하며, 하부 전극과 상부 전극 사이에 유전체막이 개재된 구조를 갖는다.

이러한 캐패시터의 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격에 반비례한다. 따라서, 고용량의 캐패시터를 얻기 위해서는, 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 필수적이다.

그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있기 때문에 고용량의 캐패시터를 제조하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극의 표면적을 넓히는 방식으로 진행되어 왔다. 예를들어, 유전체막으로서 탄탈륨산화막(Ta₂O₅)를 이용하는 것은 유전율을 증가시키는 것에 의해서 캐패시터 용량을 증가시킨 경우이고, 핀(Fin) 구조, 스택(Stack) 구조 및 실린더 (Cylinder) 구조 등은 전극 표면적을 넓히는 것에 의해 캐패시터 용량을 증가시킨 경우이다.

이하에서는, 첨부된 도 1a 내지 도 1d를 참조하여 종래의 더블핀구조 캐패시터의 제조방법을 설명하도록 한다.

도 1a를 참조하면, 반도체 기판(10) 상에 제1산화막(11), 제2산화막(12), 제1질화막(13) 및 제 3 산화막(14)를 차례로 형성한다. 이어서, 상기 제3산화막(14), 제1질화막(13), 제2산화막(12) 및 제1산화막(11)을 식각하여 콘택홀을 형성한다. 그 다음, 상기 콘택홀이 매립되도록 콘택홀을 포함한 제3산화막 상에 제1폴리실리콘막(15)을 형성한다. 이어서, 상기 제1폴리실리콘막(15) 상에 감광막 패턴(16)을 형성한다.

도 1b를 참조하면, 상기 감광막 패턴(16)을 식각장벽으로 이용하여 플라즈마를 이용한 건식식각으로 제1폴리실리콘막(15)을 패터닝한 다음, 상기 감광막 패턴(16)을 O2 플라즈마를 이용한 건식식각으로 제거한다. 이어서, 상기 제1질화막(13)이 노출되도록 제3산화막(14)을 BOE 용액과 희석된 HF 용액을 이용한 습식식각으로 제거한다.

도 1c를 참조하면, 상기 패터닝된 제1폴리실리콘막(15)을 포함한 기판 결과물 상에 제2폴리실리콘막(17)을 증착한다.

도 1d를 참조하면, 상기 제2폴리실리콘막(17)이 제1폴리실리콘막(15)의 측벽 및 하부에만 남도록 제2폴리실리콘막(17)을 블랭킷 식각한다. 이로써, 제1,제2폴리실리콘막(15,17)으로 이루어진 하부전극이 형성된다. 이어서, 도면에 도시하지 않았으나, 상기 하부전극상에 유전체막 및 플레이트 노드를 차례로 형성하여 MDL 소자의 캐패시터를 형성한다.

그러나, 상기 제2폴리실리콘막(17) 식각시 제1폴리실리콘막(15) 하부의 제2폴리실리콘막(17)을 완전히 제거하기 위한 과도 식각으로 인해 제1 폴리실리콘막(15) 상부에 폴리실리콘 손실(loss) 및 표면거칠기(roughness, R)가 발생한다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하부전극의 폴리실리콘 손실 및 표면거칠기를 방지할 수 있는 MDL 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 제1산화막, 제2산화막, 제1질화막 및 제3산화막을 차례로 형성하는 단계; 상기 제3산화막, 제1질화막, 제1산화막 및 제2산화막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 콘택홀을 포함한 제3산화막 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 이용하여 상기 제1폴리실리콘막을 패터닝하는 단계; 상기 제3산화막을 제거하는 단계; 상기 기판 결과물 상에 제2질화막 및 반사방지막을 차례로 형성하는 단계; 상기 패터닝된 제1폴리실리콘막의 상부가 노출되도록 반사방지막 및 제2질화막을 일부 식각하는 단계; 상기 잔류된 반사방지막을 제거하는 단계; 상기 패터닝된 제1폴리실리콘막의 노출 부분 상에 제4산화막을 형성하는 단계; 상기 제2질화막 및 제1질화막을 제거하는 단계; 상기 패터닝된 제1폴리실리콘막을 포함한 전표면 상에 제2폴리실리콘막을 형성하는 단계; 상기 패터닝된 제1폴리실리콘막의 측벽 및 하부에 남도록 상기 제2폴리실리콘막을 에치백하여 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체막을 형성하는 단계; 및 상기 유전체막 상에 플레이트 노드를 형성하는 단계를 포함하는 MDL 소자의 캐패시터 형성방법을 제공한다.

상기 제1폴리실리콘막 패터닝후 및 제3산화막 제거전에 상기 제1폴리실리콘막 상의 감광막 패턴을 O2 플라즈마를 이용한 건식식각으로 제거하며, 상기 제3산화막 제거시 BOE 및 HF 용액을 이용한 습식식각을 수행한다.

그리고, 상기 반사방지막 식각시 O2 및 N2 플라즈마를 이용한 건식식각을 수행하고, 제2질화막 식각시 CF4 및 CHF3 플라즈마를 이용한 건식식각을 수행한다.

또한, 상기 제4산화막은 790～810℃의 온도 및 H2O 분위기에서 90～110Å의 두께로 형성하며, 상기 하부 전극을 형성한 후 및 상기 유전체막을 형성하기 전에 상기 제4산화막을 제거하기 위해 HF 용액을 이용한 세정 공정을 수행한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.

도 2a를 참조하면, 반도체 기판(10) 상에 제1산화막(21), 제2산화막(22), 제1질화막(23) 및 제 3 산화막(24)를 차례로 형성한다. 이어서, 상기 제3산화막(24), 제1질화막(23), 제2산화막(22) 및 제1산화막(21)을 식각하여 콘택홀을 형성한다. 그 다음, 상기 콘택홀이 매립되도록 콘택홀을 포함한 제3산화막(24) 상에 제1폴리실리콘막(25)을 형성한다. 이어서, 상기 제1폴리실리콘막(25) 상에 감광막 패턴(26)을 형성한다.

도 2b를 참조하면, 상기 감광막 패턴(26)을 식각장벽으로 이용하여 플라즈마를 이용한 건식식각으로 제1폴리실리콘막(25)을 패터닝한다. 그 다음, 상기 감광막 패턴(26)을 O2 플라즈마를 이용한 건식식각으로 제거한다. 이어서, 상기 제1질화막(23)이 노출되도록 제3산화막(24 )을 BOE 용액과 희석된 HF 용액을 이용한 습식식각으로 제거한다.

도 2c를 참조하면, 상기 기판 결과물 상에 제2질화막(27)을 증착하고 반사방지막(28)을 코팅한다.

도 2d를 참조하면, 상기 패터닝된 제1폴리실리콘막(25) 상부의 제2질화막(27)이 노출되도록 N2, O2 가스를 이용한 건식식각방법으로 반사방지막(28)을 일부 제거한다. 이어서, CF4, CHF3 가스를 이용한 건식식각방법으로 제1폴리실리콘막(25) 상부의 제2질화막(27)을 제거하여, 제1폴리실리콘막(25)의 상부를 오픈한다.

도 2e를 참조하면, O2 플라즈마를 이용한 건식식각 방법으로 남아있는 반사방지막(28)을 제거한 후 산화공정을 진행하여 오픈된 제1폴리실리콘막(25) 상부에 제4산화막(29)을 형성한다. 상기 제4산화막(29)은 790～810℃의 온도 및 H2O 분위기에서 습식산화공정을 수행하여 90～110Å의 두께로 형성한다. 이어서, 인산용액을 이용하여 남아있는 제2질화막(27)과 제2산화막(22) 위의 제1질화막(23)을 제거한다.

도 2f를 참조하면, 기판 전면에 제2폴리실리콘막(30)을 증착한 다음, 플리즈마를 이용한 건식식각방법으로 제1폴리실리콘막(25) 측벽 및 하부를 제외한 부분의 제2폴리실리콘막(30)을 블랭킷식각한다. 이로써, 제1,제2폴리실리콘막(25,30)으로 이루어진 하부전극이 형성된다. 이때, 제1폴리실리콘막(25) 사이에 증착된 제2폴리실리콘막(30)을 완전제거하기 위하여 과도 식각을 실시한다. 여기서, 상기 제1폴리실리콘막(25) 위의 제4산화막(29)이 제1폴리실리콘막(25)의 상부를 보호하여 폴리실리콘 손실 및 표면거칠기를 방지할 수 있다. 이어, HF 세정공정으로 제4산화막(29)을 제거한다. 이때, 제2 산화막(22)이 일부 제거될 수 있다.

이후, 도면에 도시되지 않았으나, 상기 하부전극 상에 유전체막을 형성하고, 상기 유전체막 상에 플레이트 노드를 형성한다.

이상에서와 같이, 본 발명은 제1폴리실리콘막 패터닝 후 질화막 증착, 반사방지막 코팅, 산화공정을 진행함으로써, 제2폴리실리콘막 식각시의 폴리실리콘 손실 및 표면거칠기를 방지하여 제한된 면적에서 안정적인 고용량 캐패시턴스를 가지는 캐패시터를 제조할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

1. 반도체 기판 상에 제1산화막, 제2산화막, 제1질화막 및 제3산화막을 차례로 형성하는 단계;

   상기 제3산화막, 제1질화막, 제1산화막 및 제2산화막을 식각하여 콘택홀을 형성하는 단계;

   상기 콘택홀이 매립되도록 콘택홀을 포함한 제3산화막 상에 제1폴리실리콘막을 형성하는 단계;

   상기 제1폴리실리콘막 상에 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 마스크로 이용하여 상기 제1폴리실리콘막을 패터닝하는 단계;

   상기 제3산화막을 제거하는 단계;

   상기 기판 결과물 상에 제2질화막 및 반사방지막을 차례로 형성하는 단계;

   상기 패터닝된 제1폴리실리콘막의 상부가 노출되도록 반사방지막 및 제2질화막을 일부 식각하는 단계;

   상기 잔류된 반사방지막을 제거하는 단계;

   상기 패터닝된 제1폴리실리콘막의 노출 부분 상에 제4산화막을 형성하는 단계;

   상기 제2질화막 및 제1질화막을 제거하는 단계; 상기 패터닝된 제1폴리실리콘막을 포함한 전표면 상에 제2폴리실리콘막을 형성하는 단계;

   상기 패터닝된 제1폴리실리콘막의 측벽 및 하부에 남도록 상기 제2폴리실리콘막을 에치백하여 하부전극을 형성하는 단계;

   상기 하부전극 상에 유전체막을 형성하는 단계; 및

   상기 유전체막 상에 플레이트 노드를 형성하는 단계를 포함하는 MDL 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 제1폴리실리콘막을 패터닝하는 단계와 제3산화막을 제거하는 단계 사이에 제1폴리실리콘막 상의 감광막 패턴을 O2 플라즈마를 이용한 건식식각으로 제거하는 단계를 포함하는 것을 특징으로 하는 MDL 소자의 캐패시터 형성방법.
3. 제 1 항에 있어서, 상기 제3산화막을 제거하는 단계는 BOE 및 HF 용액을 이용한 습식식각을 이용하여 수행하는 것을 특징으로 하는 MDL 소자의 캐패시터 형성방법.
4. 제 1 항에 있어서, 상기 반사방지막 및 제2질화막을 식각하는 단계는 O2 및 N2 플라즈마를 이용하여 반사방지막을 식각하고, CF4 및 CHF3 플라즈마를 이용하여 제2질화막을 식각하여 수행하는 것을 특징으로 하는 MDL 소자의 캐패시터 형성방법.
5. 제 1 항에 있어서, 상기 제4산화막을 형성하는 단계는 790～810℃의 온도로 H2O 분위기에서 90～110Å의 두께로 형성하는 것을 특징으로 하는 MDL 소자의 캐패시터 형성방법.
6. 제 1 항에 있어서, 상기 하부 전극을 형성하는 단계와 상기 유전체막을 형성하는 단계 사이에 상기 제4산화막을 제거하기 위해 HF 용액을 이용한 세정 공정을 수행하는 것을 특징으로 하는 MDL 소자의 캐패시터 형성방법.

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