KR20050073153A - 반도체 장치의 커패시터 형성 방법 - Google Patents

반도체 장치의 커패시터 형성 방법 Download PDF

Info

Publication number
KR20050073153A
KR20050073153A KR1020040001367A KR20040001367A KR20050073153A KR 20050073153 A KR20050073153 A KR 20050073153A KR 1020040001367 A KR1020040001367 A KR 1020040001367A KR 20040001367 A KR20040001367 A KR 20040001367A KR 20050073153 A KR20050073153 A KR 20050073153A
Authority
KR
South Korea
Prior art keywords
lower electrode
film
forming
mold
layer
Prior art date
Application number
KR1020040001367A
Other languages
English (en)
Inventor
이병현
허민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040001367A priority Critical patent/KR20050073153A/ko
Publication of KR20050073153A publication Critical patent/KR20050073153A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

반도체 장치의 커패시터 형성 방법이 개시되어 있다. 기판 상에 개구부를 갖는 몰드막 패턴을 형성한다. 상기 개구부의 측벽과 저면에 선택적으로 도전막을 증착하여 실린더형 하부 전극을 형성한다. 상기 몰드막 패턴을 일부 식각하여 상기 실린더형 하부 전극 외측면의 일부를 노출시킨다. 상기 노출된 실린더형 하부 전극의 외측면에 선택적으로 절연막 패턴을 형성한다. 상기 몰드막 패턴을 제거한다. 상기 하부 전극 상에 유전막을 형성한다. 상기 유전막 상에 상부 전극을 형성한다. 상기와 같은 방법으로 형성된 반도체 장치의 커패시터는 상기 절연막 패턴에 의해 상기 하부 전극의 기울어짐 또는 휘어짐에 의해 인접하는 하부 전극과의 브릿지를 통한 2-비트 불량을 감소시킨다.

Description

반도체 장치의 커패시터 형성 방법 {Method for forming a capacitor in a semiconductor device}
본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것이다. 보다 상세하게는, 인접하는 커패시터들 사이에 2-비트 불량(2-bit fail)을 방지할 수 있는 반도체 장치의 커패시터 형성 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory) 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다.
하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 상부 전극, 유전막(dielectric layer) 및 하부 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀(cell) 당 허용 면적의 감소가 지속되면서 커패시터의 캐패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스(box) 형상 또는 실린더(cylinder) 형상으로 형성하고 있다.
하지만, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비(Aspect ratio)가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 불량(2-bit fail)이 발생하는 문제점이 있다.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 실린더형 커패시터는 반도체 기판(15)에 형성된 콘택 패드(15)에 전기적으로 접촉되는 실린더형 하부 전극(30)을 구비한다. 상기 커패시터의 하부 전극(30)은 기판(20) 상에 형성된 절연막(20)을 관통하여 제공되는 콘택 플러그(25)를 통하여 콘택 패드(15)에 전기적으로 연결된다.
그러나, 이와 같은 DRAM 장치의 셀 커패시턴스를 증가시키기 위해서는 하부 전극(30)의 높이를 증가시켜야 한다. 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 커패시터가 쓰러짐으로써, 인접하는 하부 전극들의 브릿지(bridge)를 통해 서로 연결되어 인접하는 커패시터들 사이에 2-비트 불량(2-bit fail)이 발생하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 하부전극의 높이가 증가하여 쓰러지거나 휘어지더라도 인접 하부 전극과의 브릿지(bridge)로 인한 2-비트 불량을 방지할 수 있는 반도체 장치의 커패시터의 형성 방법을 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 기판 상에 개구부를 갖는 몰드막 패턴을 형성하는 단계, 상기 개구부의 측벽과 저면에 선택적으로 도전막을 증착하여 실린더형 하부 전극을 형성하는 단계, 상기 몰드막 패턴을 일부 식각하여 상기 실린더형 하부 전극 외측면의 일부를 노출시키는 단계, 상기 노출된 실린더형 하부 전극의 외측면에 선택적으로 절연막 패턴을 형성하는 단계, 상기 몰드막 패턴을 제거하는 단계, 상기 하부 전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
이와 같이, 반도체 소자의 축적 용량을 증가시키기 위해 커패시터의 하부 전극을 높게 형성하여 하부 전극이 쓰러지거나 휘어지더라도, 노출된 실린더형 하부 전극 외측면에 선택적으로 형성된 절연막 패턴으로 인하여 인접하는 하부 전극과의 브릿지에 의한 커패시터간에 2-비트 불량을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 형성 방법에 대해 상세히 설명한다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 나타낸다.
도 2a를 참조하면, 통상 셸로우 트렌치 분리(shallow trench isolation;STI) 공정으로 기판(200)에 트렌치(210)를 형성하여 기판(200)을 액티브(active) 영역과 필드(field) 영역으로 구분하는 소자 분리막을 형성한다. 상기 액티브 영역 및 필드 영역으로 구분된 기판에 산화막(미도시)을 형성한다. 상기 기판(200) 전면에 게이트 폴리실리콘막(미도시) 및 마스크막(미도시)을 증착한다.
상기 마스크막을 사진 식각 공정으로 패터닝한 후 상기 기판의 상부면이 노출되도록 상기 마스크 패턴(215)을 이용하여 게이트 폴리실리콘막 및 산화막을 순차적으로 식각하여 게이트 산화막(216a) 및 게이트 전극(216b)을 형성함으로써, 게이트 산화막(216a), 게이트 전극(216b) 및 마스크 패턴(216c)으로 구성된 게이트 구조물(216)을 형성한다.
상기 게이트 구조물(216)을 포함하는 기판(200) 전면에 질화막(미도시)을 증착하고 상기 질화막을 이방성 식각하여 상기 게이트 구조물(216) 측벽에 제1 스페이서(217)를 형성한다.
상기 게이트 구조물(216)을 이온 주입 마스크로 이용하여 게이트 구조물 사이에 노출되는 반도체 기판에 통상의 이온 주입 공정을 통해 불순물을 주입한 후 열처리를 하여 반도체 기판 상에 소오스(source)/드레인(drain) 영역을 형성한다. 상기 게이트 구조물(216)이 형성된 기판 상에 제1 절연막(220)을 형성한다.
통상의 사진 식각 공정을 통해 상기 제1 절연막(220)의 일부 영역을 식각하여 제1 콘택홀(미도시)을 형성한다. 상기 제1 콘택홀을 매립하도록 상기 제1 절연막 상에 금속물을 도포한다. 상기 금속물을 통상의 화학 기계적 연마(chemical mechanical polishing; 이하, "CMP"라고 한다.) 공정으로 상기 제1 콘택홀 내에만 상기 금속물이 매립된 상태까지 평탄화한다.
이후, 상기 제1 절연막(220) 상에 도포된 금속물을 모두 제거하여 제1 콘택 플러그(contact plug)(미도시)를 형성한다. 상기 제1 콘택 플러그가 형성된 기판(200) 상에 폴리실리콘과 텅스텐 실리사이드를 증착하여 비트라인(미도시)을 형성한다. 상기 비트라인이 형성된 기판(200) 상에 제2 절연막(230)을 증착한다.
도 2b를 참조하면, 통상의 사진 식각 공정에 의해 상기 반도체 기판의 상부면이 드러날 때까지 소정 영역의 상기 제2 절연막(230) 및 제1 절연막(220)을 차례로 식각하여 제2 콘택홀(미도시)을 형성한다. 상기 제2 콘택홀을 도전성 물질로 매립하여 상기 제2 절연막(230) 및 제1 절연막(220)을 관통하는 제2 콘택 플러그(235)를 형성한다.
상기 제2 콘택 플러그(235)를 포함하여 상기 제2 절연막(230) 상에 식각 저지막(237)을 형성한다. 상기 식각 저지막(237)은 후술하는 몰드막 및 희생막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 상기 식각 저지막(237)은 실리콘 질화물과 같은 질화물로 형성할 수 있다. 상기 식각 저지막(237) 상에 절연물질을 도포하여 몰드막(240)을 형성한다.
상기 몰드막(240)은 실린더형의 하부 전극을 패터닝하기 위하여 형성되는 막으로서, 상기 하부 전극을 형성한 이 후에는 제거되어야만 한다. 그런데, 상기 실린더형의 하부 전극 높이가 증가됨에 따라 몰드막의 두께도 증가되어 후속 몰드막 제거를 위한 공정 시간이 길어진다. 상기 몰드막의 제거 공정 시간이 길어지는 경우, 상기 몰드막 이외의 다른 패턴 또는 막들에 과도한 어택이 가해질 수 있다.
따라서, 상기 몰드막(240)은 높은 식각율(etch rate)를 갖는 산화물로 형성하여 몰드막 제거 공정을 단축시키는 것이 바람직하다. 그 예로서, 폴리실라잔(polysilazane)계 무기 SOG(이하: 'TOSZ'한다) 또는 P-TEOS (Plasma-TethraEthyl OrthoSilcate)등이 있다.
상기 TOSZ로 몰드막(240)을 형성하는 방법은 원심력을 이용한 코팅기에서 코팅 단계와 베이크 단계를 포함한다. 몰드막(240)의 두께는 코팅시 코팅기의 rpm에 따라 결정된다. 이후, 코팅된 몰드막(240)에 대하여 700℃ 이상의 온도에서 베이크 공정을 실시하여, TOSZ막을 경화시킨다.
상기 P-TEOS로 몰드막(240)을 형성하는 방법은 TEOS와 O2를 소정의 비율로 하며 고온, 고주파수 및 고전력의 플라즈마 파워(Plasma Power)를 인가하여 TEOS 및 O2를 방전시켜 형성한다.
도 2c를 참조하면, 상기 몰드막(240) 상에 반사 방지막(미도시) 및 포토레지스트(photoresist)을 도포하여 마스크층(미도시)을 형성하고 상기 마스크층를 노광 및 현상하여 마스크 패턴(mask pattern)(미도시)을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 통상의 사진 식각 공정으로 상기 몰드막(240)의 소정 영역을 이방성 식각하고 이어서 식각 저지막(237)을 순차적으로 식각함으로써 상기 제2 콘택 플러그(235)의 상부면과 상기 제2 절연막(230)의 상부면을 부분적으로 노출시키는 개구부(245)를 포함하는 몰드막 패턴(240a)을 형성한다.
도 2d를 참조하면, 상기 개구부(245)의 측벽 및 저면을 포함하여 상기 몰드막 패턴(240a) 전면에 걸쳐 균일하게 하부 전극 형성용 도전막(250)을 형성한다. 상기 도전막(250)에는 N-타입이나 P-타입의 도전성 불순물로 도핑된 폴리실리콘을 이용한다.
상기 희생막(260)은 몰드막(240)에 대한 식각 선택비가 있는 물질로 형성하는 것이 바람직하다. 이는 후속하는 몰드막 패턴(240a)을 선택적으로 일부 식각하는 공정을 수행할 시에 상기 희생막(260)도 함께 식각되는 것을 방지하기 위함이다. 희생막(260)이 몰드막 패턴(240a)과 함께 식각될 경우, 후술하는 절연막 스페이서가 하부 전극의 외측벽뿐만 아니라 내측벽에도 형성되어 커패시턴스 로스(capacitance loss)를 야기하기 때문이다.
도 2e를 참조하면, 상기 희생막(260)을 CMP 공정, 에치백 공정 또는 이들을 조합한 공정에 의해 상기 몰드막 패턴(240a)과 희생막(260)의 상부 표면이 노출되도록 평탄화 한다. 이때, 상기 희생막(260)의 상부에 형성되어 있는 도전막(250)을 제거하여 노드 분리된 실린더형 하부전극(250a)을 형성한다.
도 2f를 참조하면, 상기 몰드막 패턴(240a)을 선택적으로 일부 식각하여 실린더형 하부 전극(250a)의 외측벽을 노출시킨다. 상기 식각은 Lal 용액을 이용하는 습식 식각(wet etch)에 의해 수행된다. 상기 Lal 용액은 불화암모늄, 불산 및 탈이온수를 포함하는 식각액이다.
이후, 상기 노출된 하부 전극의 외측벽을 일부 식각(partially etch)한다. 이로 인해, 상기 하부 전극에서 일부 식각된 외측벽 부위와 식각되지 않은 외측벽 부위간에 서로 계단형의 불연속면이 생기게 된다.
상기 몰드막 패턴 및 하부 전극의 외측벽을 부분적으로 식각하는 공정은 별도의 습식 식각 공정을 통해 수행할 수도 있지만, 1회의 습식 식각에 의해 수행하는 것이 공정 단순화 측면에서 바람직하다. 이는, 상기 몰드막 패턴 및 하부 전극막 간의 식각 선택비가 감소되도록 습식 식각액의 조성을 조절함으로서 가능하다.
한편, 상기 희생막(260)은 몰드막 패턴(240a)에 대해 식각 선택비를 가지므로 당해 습식 식각 공정에서 식각되지 않게 된다.
도 2g를 참조하면, 하부전극(250a)의 노출되는 외측벽, 몰드막 패턴(240a)과 희생막(260)의 상부에 단차를 따라 제3 절연막(280)을 증착한다. 상기 제3 절연막(280)은 질화 실리콘(SiN) 또는 오산화탄탈륨(Ta205)으로 형성된다. 특히 제3 절연막(280)에서부터 형성되는 절연막 스페이서가 후공정인 몰드막 패턴(240a)과 희생막(260)에 대한 식각 공정에서 함께 식각될 수 있으므로, 제3 절연막(280)은 몰드막 패턴(240a) 및 희생막(260)에 대하여 식각 선택비가 높은 물질로 형성함이 바람직하다.
도 2h를 참조하면, 상기 제3 절연막(280)을 이방성 식각하여 절연막 스페이서(280a)를 형성한다. 상기 절연막 스페이서(280a)의 하부면은 상기 하부 전극(250a)의 외측벽의 계단형 불연속면에 형성된다. 즉, 상기 절연막 스페이서(280a)는 상기 하부 전극(250a) 외측벽의 불연속면에 의해 지지되어 더욱 안정된 구조를 갖는다. 때문에, 후속 공정에 의해 상기 절연막 스페이서(280a)가 떨어져 나가는 등의 문제가 최소화된다. 상기 절연막 스페이서(280a)는 전기적 절연성을 갖고 있으므로, 후속 공정을 수행하면서 하부 전극이 기울어지더라도 2 비트 불량을 방지할 수 있다.
도 2i를 참조하면, 잔존하는 몰드막 패턴(240a) 및 희생막(260)을 식각 공정 또는 에싱 공정을 이용하여 제거한다.
식각 공정을 이용하여 몰드막 패턴(240a) 및 희생막(260)을 순차적으로 또는 동시에 제거하는 경우, 절연막 스페이서(280a) 및 하부 전극(250a)은 산화물로 구성된 몰드막 패턴(240a) 및 희생막(260)에 대하여 식각 선택비를 가지기 때문에, 잔존하는 몰드막 패턴(240a) 및 희생막(260)을 제거하는 동안 식각되지 않는다.
도 2j를 참조하면, 상기 하부 전극 상에 유전막(290)을 형성한다. 유전막(290)의 예로서는 TiO2막, Al2O3막, Y2O3막, ZrO2막, HfO2막, BaTiO3막, SrTiO3막을 들 수 있다. 이들은 단독으로 적층하거나 둘 이상을 순차적으로 적층할 수 있다. 상기 유전막(290)은 화학 기상 증착 또는 원자층 적층에 의해 형성되는 것이 바람직하다.
상기 유전막(290) 상에 커패시터의 상부 전극(295)으로서의 도전물을 적층한다. 이에 따라, 유전막(290) 상에 상부 전극(295)이 형성된다. 상기 상부 전극(295)의 예로서는 상기 비정질 실리콘막, 다결정 실리콘막, Ru막, Pt막, Ir막, TiN막, TaN막, WN막 등을 들 수 있다.
이에 따라, 2-비트 불량을 방지할 수 있는 하부 전극, 유전막 및 상부 전극을 포함하는 반도체 장치의 커패시터가 형성된다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 커패시터 형성 방법은, 인접하는 하부 전극들 간의 브릿지(bridge)를 통해 2 비트 불량 현상을 감소시킬 수 있다. 이는, 상기 커패시터의 하부 전극이 기울어지거나 휘어져서 인접하는 하부 전극과 접촉되더라도 커패시터의 하부 전극의 상부에 있는 절연막으로 인해 가능하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 실린더형 커패시터의 문제점을 설명하기 위한 개략적인 단면도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 기판 210 : 트렌치
216a: 게이트 산화막 216b: 게이트 전극
216c: 마스크 패턴 216 : 게이트 구조물
220 : 제1 절연막 230 : 제2 절연막
235 : 제2 콘택 플러그 237 : 식각 저지막
240 : 몰드막 245 : 개구부
250 : 도전막 250a: 하부 전극
260 : 희생막 280 : 제3 절연막
280a: 절연막 스페이서 290 : 유전막
295 : 상부 전극

Claims (9)

  1. 기판 상에 개구부를 갖는 몰드막 패턴을 형성하는 단계;
    상기 개구부의 측벽과 저면에 실린더형 하부 전극을 형성하는 단계;
    상기 몰드막 패턴을 일부 식각하여 상기 하부 전극 외측면의 일부를 노출시키는 단계;
    상기 노출되는 하부 전극 외측면에 선택적으로 절연막 패턴을 형성하는 단계;
    상기 몰드막 패턴을 제거하는 단계;
    상기 하부 전극 및 절연막 패턴 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성 방법.
  2. 제 1항에 있어서, 상기 노출되는 하부 전극의 외측면에 선택적으로 절연막 패턴을 형성하는 단계는,
    상기 몰드막 패턴 및 노출되는 하부 전극의 외측면 상에 선택적으로 절연막을 증착하는 단계; 및
    상기 절연막을 이방성 식각하여 상기 노출된 하부 전극의 외측벽에 절연막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  3. 제 1항에 있어서, 상기 몰드막 패턴을 일부 식각하여 상기 실린더형 하부 전극 외측면의 일부를 노출시키는 단계 후에, 상기 노출되는 하부 전극의 외측면을 일부 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  4. 제 3항에 있어서, 상기 몰드막 패턴을 일부 식각하여 상기 실린더형 하부 전극 외측면의 일부를 노출시키는 단계와 상기 노출되는 하부 전극의 외측면을 일부식각하는 단계는 1회의 습식 식각 공정에 의해 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  5. 제 1항에 있어서, 상기 몰드막은 상기 절연막 패턴에 대한 식각 선택비를 갖는 몰드 물질로 형성된 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  6. 제 1항에 있어서, 상기 몰드막은 TOSZ막 또는 P-TEOS막으로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  7. 제 1항에 있어서, 상기 절연막 패턴은 실리콘 질화막(SiN) 또는 오산화탄탈륨막(Ta2O5) 물질로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  8. 제 1항에 있어서, 상기 실린더형 하부 전극을 형성하는 단계는,
    상기 개구부를 포함하는 몰드막 패턴 표면에 도전막을 증착하는 단계;
    상기 개구부를 매립하는 희생막을 형성하는 단계; 및
    상기 도전막이 상기 개구부 측면 및 저면에만 남도록 상기 희생막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  9. 제 8항에 있어서, 상기 희생막은 상기 몰드막과 식각 선택비를 갖는 물질로 형성된 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
KR1020040001367A 2004-01-09 2004-01-09 반도체 장치의 커패시터 형성 방법 KR20050073153A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040001367A KR20050073153A (ko) 2004-01-09 2004-01-09 반도체 장치의 커패시터 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040001367A KR20050073153A (ko) 2004-01-09 2004-01-09 반도체 장치의 커패시터 형성 방법

Publications (1)

Publication Number Publication Date
KR20050073153A true KR20050073153A (ko) 2005-07-13

Family

ID=37262313

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040001367A KR20050073153A (ko) 2004-01-09 2004-01-09 반도체 장치의 커패시터 형성 방법

Country Status (1)

Country Link
KR (1) KR20050073153A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869342B1 (ko) * 2007-03-16 2008-11-19 주식회사 하이닉스반도체 실린더형 캐패시터 및 그 제조 방법
US9362422B2 (en) 2013-12-12 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869342B1 (ko) * 2007-03-16 2008-11-19 주식회사 하이닉스반도체 실린더형 캐패시터 및 그 제조 방법
US9362422B2 (en) 2013-12-12 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Similar Documents

Publication Publication Date Title
US7053435B2 (en) Electronic devices including electrodes with insulating spacers thereon
US6114201A (en) Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs
US7964471B2 (en) Methods of forming capacitors
US6548349B2 (en) Method for fabricating a cylinder-type capacitor for a semiconductor device
US7161205B2 (en) Semiconductor memory device with cylindrical storage electrode and method of manufacturing the same
KR100334577B1 (ko) 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법
US6238968B1 (en) Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein
US7018892B2 (en) Semiconductor capacitor structure and method for manufacturing the same
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
US6548348B1 (en) Method of forming a storage node contact hole in a porous insulator layer
US7544985B2 (en) Semiconductor capacitor structure and method for manufacturing the same
US8129251B2 (en) Metal-insulator-metal-structured capacitor formed with polysilicon
KR20050073153A (ko) 반도체 장치의 커패시터 형성 방법
US6218308B1 (en) Method of manufacturing a contact for a capacitor of high density DRAMs
KR100527687B1 (ko) 반도체 소자의 커패시터 형성방법
KR0165409B1 (ko) 반도체 장치의 커패시터 및 그 제조방법
KR20050075865A (ko) 반도체 장치의 커패시터 형성 방법
KR100866127B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100929322B1 (ko) 반도체 소자의 제조 방법
KR20010087943A (ko) 커패시터 형성 방법
KR20050065011A (ko) 반도체 장치의 커패시터 형성 방법
KR100937937B1 (ko) 반도체 메모리장치 및 그 제조 방법
KR20080048774A (ko) 커패시터 하부전극 형성 방법
KR20020042192A (ko) 커패시터 제조 방법
KR20030058285A (ko) 캐패시터를 구비한 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid