KR20050075865A - 반도체 장치의 커패시터 형성 방법 - Google Patents
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Abstract
반도체 장치의 커패시터 형성 방법이 개시되어 있다. 콘택 플러그가 형성된 기판 상에 상기 콘택 플러그와 접촉하며 행 방향 및 열 방향으로 배열되어 있는 다수의 실린더형 하부 전극들을 형성한다. 상기 하부 전극들의 이웃하는 두 개의 행 및 이웃하는 두 개의 열에 배열되는 네 개의 하부 전극들을 한 개의 군으로 하고, 상기 각 군에 포함된 하부 전극들을 서로 연결하여 지지하는 절연성 지지 부재들을 형성한다. 상기 하부 전극들 상에 유전막을 형성한다. 상기 유전막 상에 상부 전극을 형성한다. 상기와 같은 방법으로 형성된 반도체 장치의 커패시터는 상기 지지 부재에 의해 상기 하부 전극의 기울어짐 또는 휘어짐을 방지하여 인접하는 하부 전극과의 브릿지를 통한 2-비트 불량을 감소시킨다.
Description
본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것이다. 보다 상세하게는, 인접하는 커패시터들 사이에 2-비트 불량(2-bit fail)을 방지할 수 있는 반도체 장치의 커패시터 형성 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory) 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다.
하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 상부 전극, 유전막(dielectric layer) 및 하부 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀(cell) 당 허용 면적의 감소가 지속되면서 커패시터의 캐패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스(box) 형상 또는 실린더(cylinder) 형상으로 형성하고 있다.
하지만, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비(aspect ratio)가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 불량(2-bit fail)이 발생하는 문제점이 있다.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 실린더형 커패시터는 반도체 기판(15)에 형성된 콘택 패드(15)에 전기적으로 접촉되는 실린더형 하부 전극(30)을 구비한다. 상기 커패시터의 하부 전극(30)은 기판(20) 상에 형성된 절연막(20)을 관통하여 제공되는 콘택 플러그(25)를 통하여 콘택 패드(15)에 전기적으로 연결된다.
그러나, 이와 같은 DRAM 장치의 셀 커패시턴스를 증가시키기 위해서는 하부 전극(30)의 높이를 증가시켜야 한다. 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 커패시터가 쓰러짐으로써, 인접하는 하부 전극들의 브릿지(bridge)를 통해 서로 연결되어 인접하는 커패시터들 사이에 2-비트 불량(2-bit fail)이 발생하게 된다. 따라서, 안정된 하부 전극 구조를 갖는 커패시터 제조 공정이 요구되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 하부전극이 그 높이가 증가하더라도 인접하는 하부 전극이 기울어지거나 휘어지는 현상을 감소시켜 2-비트 불량을 방지할 수 있는 반도체 장치의 커패시터의 형성 방법을 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 콘택 영역이 형성된 기판 상에 상기 콘택 영역과 접촉하며 행 방향 및 열 방향으로 배열되어 있는 다수의 실린더형 하부 전극들을 형성하는 단계, 상기 이웃하는 2개의 행 및 2개의 열에 배열되는 4개의 하부 전극들을 하나의 군으로 하고, 상기 각 군에 포함된 하부 전극들을 서로 연결하여 지지하는 절연성 지지 부재들을 형성하는 단계, 상기 하부 전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
이와 같은 반도체 장치의 커패시터 형성 방법은, 반도체 소자의 축적 용량을 증가시키기 위해 커패시터의 하부 전극을 높게 형성하더라도, 실린더형 하부 전극들과 연결되어 지지되는 연결부재로 인하여 하부 전극의 휘어짐이나 쓰러짐을 방지하여 커패시터간에 2-비트 불량을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 형성 방법에 대해 상세히 설명한다.
도 2 내지 도11은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 나타낸다.
도 2를 참조하면, 통상 셸로우 트렌치 분리(shallow trench isolation;STI) 공정으로 기판(200)에 트렌치(210)를 형성하여 기판(200)을 액티브(active) 영역과 필드(field) 영역으로 구분하는 소자 분리막을 형성한다. 상기 액티브 영역 및 필드 영역으로 구분된 기판에 산화막(미도시)을 형성한다. 상기 기판(200) 전면에 게이트 폴리실리콘막(미도시) 및 마스크막(미도시)을 증착한다.
상기 마스크막을 사진 식각 공정으로 패터닝한 후 상기 기판의 상부면이 노출되도록 상기 마스크 패턴(215)을 이용하여 게이트 폴리실리콘막 및 산화막을 순차적으로 식각하여 게이트 산화막(216a) 및 게이트 전극(216b)을 형성함으로써, 게이트 산화막(216a), 게이트 전극(216b) 및 마스크 패턴(216c)으로 구성된 게이트 구조물(216)을 형성한다.
상기 게이트 구조물(216)을 포함하는 기판(200) 전면에 질화막(미도시)을 증착하고 상기 질화막을 이방성 식각하여 상기 게이트 구조물(216) 측벽에 스페이서(217)를 형성한다.
상기 게이트 구조물(216)을 이온 주입 마스크로 이용하여 게이트 구조물 사이에 노출되는 반도체 기판에 통상의 이온 주입 공정을 통해 불순물을 주입한 후 열처리를 하여 반도체 기판 상에 소오스(source)/드레인(drain) 영역(220)을 형성한다. 상기 게이트 구조물(216)이 형성된 기판 상에 제1 절연막(220)을 형성한다.
통상의 사진 식각 공정을 통해 상기 제1 절연막(220)의 일부 영역을 식각하여 제1 콘택홀(미도시)을 형성한다. 상기 제1 콘택홀을 매립하도록 상기 제1 절연막 상에 금속물을 도포한다. 상기 금속물을 통상의 화학 기계적 연마(chemical mechanical polishing; 이하, "CMP"라고 한다.) 공정으로 상기 제1 콘택홀 내에만 상기 금속물이 매립된 상태까지 평탄화하여, 제1 콘택 플러그(contact plug)(미도시)를 형성한다. 상기 제1 콘택 플러그가 형성된 기판(200) 상에 폴리실리콘과 텅스텐 실리사이드를 증착하여 비트라인(미도시)을 형성한다. 상기 비트라인이 형성된 기판(200) 상에 제2 절연막(230)을 증착한다.
도 3을 참조하면, 통상의 사진 식각 공정에 의해 상기 반도체 기판의 상부면이 드러날 때까지 소정 영역의 상기 제2 절연막(230) 및 제1 절연막(220)을 차례로 식각하여 제2 콘택홀(미도시)을 형성한다. 상기 제2 콘택홀을 도전성 물질로 매립하여 상기 제2 절연막(230) 및 제1 절연막(220)을 관통하는 제2 콘택 플러그(235)를 형성한다.
상기 제2 콘택 플러그(235)를 포함하여 상기 제2 절연막(230) 상에 식각 저지막(237)을 형성한다. 상기 식각 저지막(237)은 후술하는 몰드막 및 희생막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 실리콘 질화물과 같은 질화물을 사용하여 식각 저지막(237)을 형성된다. 상기 식각 저지막(237) 상에 절연물질을 도포하여 몰드막(240)을 형성한다.
상기 몰드막(240)은 실린더형의 하부 전극을 패터닝 하기 위하여 형성되는 막으로서, HDP-CVD 산화물, USG, BPSG 또는 SOG를 사용하여 형성한다. 이 경우, 몰드막(240)은 식각 저지막(237)의 상면을 기준으로 약 5,000∼50,000Å 정도의 두께를 갖도록 형성된다. 이러한 몰드막(240)의 두께는 캐패시터에 요구되는 캐패시턴스(capacitance)에 따라 적절하게 조절 가능하다. 즉, 캐패시터의 높이는 몰드막(240)의 두께에 의하여 결정되므로, 요구되는 캐패시턴스를 갖는 캐패시터를 형성하기 위하여 몰드막(240)의 두께를 적절하게 조절할 수 있다.
도 4를 참조하면, 상기 몰드막(240) 상에 반사 방지막(미도시) 및 포토레지스트(photoresist)을 도포하여 마스크층(미도시)을 형성하고 상기 마스크층를 노광 및 현상하여 마스크 패턴(mask pattern)(미도시)을 형성한다.
상기 마스크 패턴을 식각 마스크로 사용하여 통상의 사진 식각 공정으로 상기 몰드막(240)의 소정 영역을 식각하고 이어서 식각 저지막(237)을 순차적으로 식각함으로써 상기 제2 콘택 플러그(235)의 상부면과 상기 제2 절연막(230)의 상부면을 부분적으로 노출시키는 개구부(245)를 갖는 몰드막 패턴(240a)을 형성한다.
상기 개구부(245)는 행 방향 및 열 방향으로 배열되고, 상기 개구부(245)의 배열 형태에 따라 후속 공정을 통해 형성되는 하부 전극은 행 방향 및 열 방향으로 배열되게 된다.
상기 개구부(245)의 측벽 및 저면을 포함하여 상기 몰드막 패턴(240a) 전면에 걸쳐 균일하게 도전막(250)을 형성한다. 상기 도전막(250)은 불순물로 도핑된 폴리실리콘, 티타늄/질화 티타늄, 또는 구리 등과 같은 도전성 물질로 이루어진다.
상기 도전막(250) 상에 상기 개구부(245)를 매립하는 희생막(260)을 증착시킨다. 상기 희생막(260)은 BPSG(Boro-Phospho Silicate Glass), USG(Undoped Silicate Glass), HDP-CVD(High Density Plasma-CVD) 산화물, 또는 HTUSG(High Temperature Undoped Silicate Glass)와 같은 산화물로 형성된다.
도 5a 및 5b를 참조하면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막 패턴(240a)의 상면이 노출될 때까지 희생막(260)을 제거한다. 이 때, 상기 도전막의 상부도 노출되도록 하여 도전막의 노드를 분리하게 된다. 이로써, 제2 콘택 플러그(235)가 형성된 기판 상에 상기 제2 콘택 플러그(235)와 접촉하여 행 방향 및 열 방향을 배열되어 있는 다수의 실린더형 하부 전극(250a)들을 형성한다.
도 6a 및 6b를 참조하면, 상기 하부 전극(250a)을 포함하는 기판(200) 상에 포토레지스트 막(미도시)을 증착시킨다. 이후, 레티클(미도시)을 이용하여 상기 포토레지스트 막을 노광하고 현상하여 포토레지스트 패턴(270)을 형성한다.
상기 포토레지스트 패턴(270)은 상기 하부 전극(280a)들의 이웃하는 두 개의 행 및 두 개의 열 사이에 이웃하는 네 개의 하부 전극(280a)들의 상부 및 희생막(260)의 상부를 부분적으로 노출하는 형태로 구비된다.
도 7a 및 7b를 참조하면, 상기 포토레지스트 패턴(270)을 식각 마스크로 이용하여 상기 이웃하는 하부 전극(280a)의 상부의 일부분 및 희생막(260)의 일부분을 단일 공정으로 이방성 식각함으로써, 지지 부재 홈(265)을 형성한다.
상기 지지 부재 홈은 후속 공정을 통해 상기 하부 전극들을 지지하기 위한 지지 부재가 형성되는 영역이다. 그리고, 상기 이웃하는 2개의 행 및 2개의 열에 배열되는 4개의 하부 전극(280a)들을 하나의 군으로 정의할 때, 상기 하나의 군을 이루는 하부 전극들에는 1개의 지지 부재 홈이 구비된다. 구체적으로, 상기 1개의 지지 부재 홈은 하나의 군을 이루는 4개의 하부 전극들의 상단부 측벽 소정 부위가 부분적으로 제거되도록 형성되어 진다.
이 때, 상기 지지 부재 홈(265)의 깊이는 500Å 내지 1,000Å 인 것이 바람직하다. 상기 지지 부재 홈의 깊이는 후속 공정에 의해 형성되는 지지 부재의 높이를 결정한다. 때문에, 상기 지지 부재 홈이 너무 깊을 경우 상기 지지 부재의 높이가 증가되어 커패시터의 커패시턴스가 감소되고, 반대로 상기 지지 부재 홈이 깊지 않을 경우에는 상기 하부 전극을 지지하기에 충분한 사이즈의 지지 부재가 형성되기가 어렵다. 그러므로, 상기 지지 부재 홈의 깊이는 상기 개시된 범위로 형성하는 것이 가장 바람직하다.
도 8a 및 8b를 참조하면, 상기 포토레지스트 패턴(270)을 애싱 및 스트립 공정을 통하여 제거한 다음, 지지 부재 홈(265)의 저면과 측벽 및 희생막(260)의 상부에 단차에 따라 제3 절연막(280)을 형성한다. 상기 제3 절연막(280)은 희생막 및 몰드막에 대해 식각 선택비가 높은 물질막으로 형성되어야 하며, 예컨대, 실리콘 질화막으로 형성된다. 상기 제3 절연막은 후속 공정을 통해 상기 하부 전극들을 지지하기 위한 지지 부재로 형성되기 위한 막이다.
상기 제3 절연막은 상기 지지 부재 홈을 완전히 매립하지 않으면서 상기 지지 부재 홈의 프로파일을 따라 형성되도록 하는 일정 두께로 형성한다. 상기 제3 절연막은 상기 지지 부재 홈의 너비에 따라 달라지겠지만, 1,000Å 내지 2,000Å 두께로 형성하는 것이 가장 바람직하다. 만일, 상기 제3 절연막이 상기 범위의 두께보다 얇을 경우 지지 부재가 얇아져 하부 전극을 안정적으로 지지하기가 어려우며, 반대로 상기 제3 절연막이 상기 범위의 두께보다 두꺼울 경우 지지 부재 자체가 안정적으로 형성되기 어렵다.
도 9a 및 9b를 참조하면, 상기 지지 부재 홈 이외의 희생막(260), 몰드막 패턴(240a) 및 하부 전극(280a)들의 상부를 노출시키도록, 상기 제3 절연막(280)을 이방성 식각하여 상기 지지 부재 홈(265)의 측벽에 상기 하부 전극(250a)들의 상단부와 연결되어 지지하는 원판 형상의 절연성의 지지 부재(280a)들을 형성한다.
상기 지지 부재(280a)들은 이웃하는 두 개의 행 및 두 개의 열에 배열되는 네 개의 하부 전극들을 하나의 군으로 하고, 상기 각 군에 포함된 하부 전극들을 서로 연결하여 지지한다. 이는, 반도체 장치의 CD(critical dimension)이 감소하더라도 전술한 지지 부재 홈(265)을 만들기 위한 포토레지스트 패턴의 형성 및 유전막과 상부 전극의 증착을 용이하게 할 뿐만 아니라, 커패시턴스의 로스를 감소시킬 수 있다.
본 발명에 있어서, 인접하는 네 개의 하부 전극(250a)들이 한 개의 지지 부재들(181)에 의해 연결되기 때문에, 몰드막 패턴(240a)을 제거하는 공정을 포함하여 후속되는 제조 공정 동안 비록 하부 전극(250a)이 높은 종횡비를 갖는 경우에도 하부 전극(250a)이 쓰러지거나 기울어지는 현상을 원천적으로 방지할 수 있다.
도 10 및 도 11을 참조하면, 습식 식각 공정 또는 건식 식각 공정으로 몰드막 패턴(240a)과 희생막(260)을 제거한 후, 하부 전극(250a) 상에 유전막(290) 및 상부 전극(295)을 순차적으로 형성하여 캐패시터를 완성한다.
이에 따라, 2-비트 불량을 방지할 수 있는 하부 전극, 유전막 및 상부 전극을 포함하는 반도체 장치의 커패시터가 형성된다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 커패시터 형성 방법은, 인접하는 하부 전극들 간의 브릿지(bridge)를 통해 2 비트 불량 현상을 감소시킬 수 있다. 이는, 커패시턴스를 향상시키기 위하여 상기 커패시터의 하부 전극을 높게 형성하더라도 인접하는 하부 전극과 연결되는 지지 부재에 의해 하부 전극이 기울어지거나 휘어지는 것을 방지하여 커패시터의 2-비트 불량을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 실린더형 커패시터의 문제점을 설명하기 위한 개략적인 단면도이다.
도 2, 3, 4, 5a, 6a, 7a, 8a, 9a, 10 및 11은 도5b의 I-I'의 단면에 대응하는 도면으로서, 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 사시도들이다.
도 5b, 6b, 7b, 8b 및 9b는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 평면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 기판 210 : 트렌치
216a: 게이트 산화막 216b: 게이트 전극
216c: 마스크 패턴 216 : 게이트 구조물
220 : 제1 절연막 230 : 제2 절연막
235 : 제2 콘택 플러그 237 : 식각 저지막
240 : 몰드막 245 : 개구부
250 : 도전막 250a: 하부 전극
260 : 희생막 265 : 지지 부재 홈
270 : 포토레지스트 패턴 280 : 제3 절연막
280a: 지지 부재 290 : 유전막
295 : 상부 전극
Claims (8)
- 콘택 플러그가 형성된 기판 상에 상기 콘택 플러그와 접촉하며 행 방향 및 열 방향으로 배열되어 있는 다수의 실린더형 하부 전극들을 형성하는 단계;상기 이웃하는 2개의 행 및 2개의 열에 배열되는 4개의 하부 전극들을 하나의 군으로 하고, 상기 각 군에 포함된 하부 전극들을 서로 연결하여 지지하는 절연성 지지 부재들을 형성하는 단계;상기 하부 전극들 상에 유전막을 형성하는 단계; 및상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성 방법.
- 제1항에 있어서, 상기 지지 부재는 각 군에 포함되는 하부 전극들의 상단부를 서로 연결시키도록 구비되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제1 항에 있어서, 콘택 플러그가 형성된 기판 상에 상기 콘택 플러그와 접촉하며 행 방향 및 열 방향으로 배열되어 있는 다수의 실린더형 하부 전극들을 형성하는 단계는,상기 기판 상에 상기 콘택 플러그 상부를 노출하는 개구부들을 갖고 상기 개구부들이 행 방향 및 열 방향으로 배열되어 있는 몰드막 패턴을 형성하는 단계;상기 개구부들의 측벽과 저면 및 몰드막 패턴 상에 도전막을 형성하는 단계;상기 개구부들을 매립하는 희생막을 증착하는 단계; 및상기 몰드막 패턴의 상면을 노출하도록 상기 희생막을 연마하여 상기 도전막을 노드 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제3 항에 있어서, 상기 이웃하는 2개의 행 및 2개의 열에 배열되는 4개의 하부 전극들을 하나의 군으로 하고, 상기 각 군에 포함된 하부 전극들을 서로 연결하여 지지하는 절연성 지지 부재들을 형성하는 단계는,상기 노드 분리된 기판 상에 이웃하는 두 개의 행 및 두 개의 열 사이의, 하부 전극 상단면 및 희생막이 부분적으로 노출되도록 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴에 의해 노출된 상기 희생막 및 하부 전극을 부분적으로 식각하여 지지 부재 홈들을 형성하는 단계;상기 지지 부재 홈들을 포함하는 기판 상에 단차를 따라 절연막을 증착시키는 단계; 및상기 절연막을 이방성 식각하여 상기 지지 부재 홈들의 측벽에 지지 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제4 항에 있어서, 상기 지지 부재 홈의 깊이는 500Å 내지 1,000Å 인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제4 항에 있어서, 상기 절연막은 상기 몰드막 패턴 및 희생막에 대하여 식각 선택비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제4 항에 있어서, 상기 절연막은 실리콘 질화막(SiN)인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
- 제4 항에 있어서, 상기 절연막은 1,000Å 내지 2,000Å의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040003537A KR20050075865A (ko) | 2004-01-17 | 2004-01-17 | 반도체 장치의 커패시터 형성 방법 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050075865A true KR20050075865A (ko) | 2005-07-22 |
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ID=37263875
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| KR1020040003537A KR20050075865A (ko) | 2004-01-17 | 2004-01-17 | 반도체 장치의 커패시터 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20050075865A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101159719B1 (ko) * | 2008-06-27 | 2012-06-26 | 에스케이하이닉스 주식회사 | 반도체 소자의 커패시터 제조 방법 |
| US9087729B2 (en) | 2013-08-12 | 2015-07-21 | Samsung Electronics Co., Ltd. | Semiconductor devices including unitary supports |
-
2004
- 2004-01-17 KR KR1020040003537A patent/KR20050075865A/ko not_active Application Discontinuation
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