JP2003023109A - 集積回路メモリ素子及びその製造方法 - Google Patents

集積回路メモリ素子及びその製造方法

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Abstract

(57)【要約】 （修正有） 【課題】キャパシタを高めなくてもストレージキャパシ
タンスを向上させうる集積回路メモリ素子及びその製造
方法を提供する。 【解決手段】 半導体基板１００と、半導体基板１００
の所定部分に形成される多数のワードライン構造物１０
８と、隣接するワードライン構造物１０８間に各々介在
されるワードラインコンタクトプラグ１１０と、ワード
ラインコンタクトプラグ１１０のうちいずれか一つと電
気的に接続されるストレージノードコンタクトプラグ１
２４と、ストレージノードコンタクトプラグ１２４間に
延びるプレート電極１３２とを含む構造とする。よっ
て、ストレージノード電極１２６及びストレージノード
コンタクトプラグ１２４より構成される下部電極１２８
間のエッチング阻止層及び層間絶縁膜を選択的に除去し
た後、露出された下部電極１２８の表面に誘電体膜１３
０を形成し、プレート電極１３２を形成することで、下
部電極１２８の表面積を増大させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路メモリ素子
及びその製造方法に係り、より具体的にはキャパシタを
高めなくてもキャパシタンスを増大させうる集積回路メ
モリ素子及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子が高集積化するにつれて単位
セルが占める面積が減少している。一方、ＤＲＡＭの駆
動能力はキャパシタのキャパシタンスにより決定される
ので、キャパシタが占める面積の減少にもかかわらずキ
ャパシタンスを増加させるための多様な努力が続いてい
る。このような努力の一環として、キャパシタの有効面
積を増加させるために、キャパシタを凹面状、シリンダ
ー状、ピン状または箱状のように立体的に形成してい
る。
【０００３】ここで、一般の凹面状ストレージノード電
極を持つ集積回路メモリ素子の製造方法について図１Ａ
ないし図１Ｃを参照して説明する。各図面のｘ方向に表
示された図面はワードラインと平行した方向に切断した
断面図であり、ｙ方向に表示された図面はビットライン
と平行した方向に切断した断面図である。
【０００４】まず、図１Ａを参照して、素子分離膜１１
が適当に形成された半導体基板１０の上部にワードライ
ン構造物１５を公知の方法で形成する。ここで、ワード
ライン構造物１５はゲート絶縁膜１２、ゲート絶縁膜１
２の上部のゲート電極１３及びゲート電極の上部及び側
部を取り囲む絶縁物１４より構成される。ワードライン
構造物１５の両側の半導体基板１０の上部には自己整列
方式でコンタクトプラグ１６を形成した後、コンタクト
プラグ１６が形成された半導体基板１０の結果物の上部
に第１層間絶縁膜１７を形成する。
【０００５】次に、コンタクトプラグ１６及び第１層間
絶縁膜１７の上部に第２層間絶縁膜１８を形成する。次
いで、コンタクトプラグ１６のうち選択される部分が露
出されるように第２層間絶縁膜１８をエッチングする。
その後の、露出されたコンタクトプラグ（図示せず）と
コンタクトされるように、第２層間絶縁膜１８の上部に
ビットライン構造物２１を形成する。ここで、ビットラ
イン構造物２１は実質的なビットライン１９と、ビット
ライン１９の上面及び側面を取り囲んでいる絶縁物２０
とを含む。ビットライン構造物２１が形成された半導体
基板１０の結果物の上に第３層間絶縁膜２２及びエッチ
ング阻止層２３を順次形成する。
【０００６】図１Ｂを参照して、選択されたコンタクト
プラグ１６が露出されるようにエッチング阻止層２３及
び第３層間絶縁膜２２の所定部分をエッチングして、ス
トレージノードコンタクトホール２４を形成する。その
後、ストレージノードコンタクトホール２４内にストレ
ージノードコンタクトプラグ２５を公知の方法で形成す
る。
【０００７】その後、図１Ｃに示されたように、露出さ
れたストレージノードコンタクトプラグ２５とコンタク
トされるように、公知の方法でストレージノード電極２
６を形成する。その後、ストレージノード電極２６表面
に誘電体膜２７を蒸着した後、誘電体膜２７が形成され
た半導体基板１０の上部にプレート電極２８を形成す
る。
【０００８】しかし、従来の集積回路メモリ素子は次の
ような問題点がある。
【０００９】まず、メモリ素子の集積度が増加するにつ
れて、配線のピッチサイズはこれに比例して減少してい
る。特に、配線のピッチサイズが０.２１μｍ以下に減
少すれば、単位セル当たりキャパシタンスが２５ｆＦ以
上確保されねばならないが、このようなキャパシタンス
を確保するためには、ストレージノード電極の高さが最
小１０,０００Å以上にならなければならない。
【００１０】このように、高いキャパシタンスを得るた
めに、ストレージノード電極２６の高さを高めれば、セ
ル領域のアスペクト比が大きく増加するだけでなく、キ
ャパシタが形成されるセル領域と他に回路素子が形成さ
れる周辺領域との間に大きい段差が生じる。合わせて、
このようなストレージノード電極に少しの物理的な衝撃
が加われば、キャパシタ（ストレージノード電極）が傾
いたり破損されてマルチビットフェール（ｍｕｌｔｉ
ｂｉｔ ｆａｉｌ）を誘発したり、隣接するキャパシタ
の上部が接触して２ビットフェール（ｔｗｉｎ ｂｉｔ
ｆａｉｌ）を誘発したりする。これにより、高いキャパ
シタンスを確保するためにストレージノード電極を高め
続けるには限界がある。
【００１１】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的課題は、キャパシタを高めなく
てもストレージキャパシタンスを向上させうる集積回路
メモリ素子及びその製造方法を提供することである。
【００１２】また、本発明が解決しようとする他の技術
的課題は、ストレージノード電極間のブリッジ発生を防
止しつつ素子特性を改善させうる集積回路メモリ素子を
提供することである。
【００１３】また、本発明が解決しようとするまた他の
技術的課題は、前記集積回路メモリ素子の製造方法を提
供することである。
【００１４】
【課題を解決するための手段】本発明の目的と共に他の
目的及び新規の特徴は、本明細書の記載及び添付図面に
よって明らかになる。
【００１５】本願で開示された発明のうち、代表的特徴
の概要を簡単に説明すれば次の通りである。
【００１６】まず、本発明の一実施形態による集積回路
メモリ素子は、半導体基板と、前記半導体基板の所定部
分に形成される多数のワードライン構造物と、隣接する
ワードライン構造物間に各々介在されるワードラインコ
ンタクトプラグと、前記ワードラインコンタクトプラグ
のうちいずれか一つと電気的にコンタクトされるストレ
ージノードコンタクトプラグと、前記ストレージノード
コンタクトプラグ間に延びるプレート電極とを含む。こ
こで、前記プレート電極は前記ストレージノードコンタ
クトプラグの下部領域間に延びる。
【００１７】また、本発明の他の実施形態による集積回
路メモリ素子は、半導体基板の所定部分に多数のワード
ライン構造物が配列されている。このようなワードライ
ン構造物のうち隣接したワードライン間にコンタクトプ
ラグが埋め込まれている。コンタクトプラグのうち選択
されるコンタクトプラグとコンタクトされるように多数
のビットライン構造物が配列され、コンタクトプラグ間
及び、選択されていないコンタクトプラグとビットライ
ン構造物との間に層間絶縁膜が介在されている。また、
コンタクトプラグのうち、ビットライン構造物とコンタ
クトされていない残りのコンタクトプラグとコンタクト
されるようにストレージノードコンタクトプラグが形成
されている。このようなストレージノードコンタクトプ
ラグの上部にストレージノード電極が形成されている。
ストレージノードコンタクトプラグ表面及びストレージ
ノード電極の表面に誘電体膜が蒸着されており、誘電体
膜表面にプレート電極が形成されている。この時、スト
レージノードコンタクトプラグは一定高さだけはビット
ライン構造物間に挟まれて支持されている。
【００１８】ここで、ワードライン構造物はゲート電極
と、ゲート電極と基板との間を絶縁させるゲート絶縁膜
及び前記ゲート電極の上部及び側部を取り囲む絶縁物と
を含む。また、ビットライン構造物はビットラインと前
記ビットラインの上部及び側部を取り囲む絶縁物とを含
む。
【００１９】また、本発明の他の実施形態による集積回
路メモリ素子の製造方法は次の通りである。活性領域が
形成された半導体基板上に多数のワードライン構造物を
形成する。次に、前記隣接するワードライン間に介在さ
れるワードラインコンタクトプラグを形成する。それか
ら、前記ワードラインコンタクトプラグのうちいずれか
一つと電気的にコンタクトされるストレージノードコン
タクトプラグを形成し、前記ストレージノードコンタク
トプラグ間に延びるようにプレート電極を形成する。
【００２０】また、本発明の他の実施形態による集積回
路メモリ素子の製造方法は次の通りである。先ず、活性
領域が限定された半導体基板上の所定部分にワードライ
ン構造物を形成した後、活性領域上のワードライン構造
物間にコンタクトプラグを形成する。次いで、コンタク
トプラグが形成された半導体基板上に絶縁膜を形成し、
前記コンタクトプラグのうち選択されたコンタクトプラ
グと所定部分コンタクトされるように絶縁膜の上部にビ
ットライン構造物を形成する。次いで、ビットライン構
造物の上部に層間絶縁膜を蒸着した後、層間絶縁膜の上
部にエッチング阻止層を形成する。その後、コンタクト
プラグのうち前記ビットライン構造物とコンタクトされ
ていない残りのコンタクトプラグが露出されるように層
間絶縁膜及びエッチング阻止層の所定部分をエッチング
して、ストレージノードコンタクトホールを形成する。
次いで、ストレージノードコンタクトホール内部が充填
されるようにストレージノードコンタクトプラグを形成
し、ストレージノードコンタクトプラグとコンタクトさ
れるようにストレージノード電極を形成する。次に、残
留するエッチング阻止層及びストレージノードコンタク
トプラグの両側の層間絶縁膜を選択的に除去する。次
に、露出されたストレージノードコンタクトプラグ及び
ストレージノード電極の表面に誘電体膜を形成し、誘電
体膜の上部にプレート電極を形成する。
【００２１】ここで、ワードライン構造物は、半導体基
板上にゲート絶縁膜、導電層及びハードマスク膜を形成
した後、ハードマスク膜と導電層及びゲート絶縁膜を所
定大きさにパターニングする。次いで、パターニングさ
れたハードマスク膜と導電層及びゲート絶縁膜側壁に絶
縁スペーサを形成する。
【００２２】活性領域上のワードライン構造物間にコン
タクトプラグを形成する段階は次の通りである。先ず、
ワードラインが形成された半導体基板結果物の上部にコ
ンタクトプラグ絶縁用酸化膜を蒸着する。次いで、活性
領域が露出されるようにコンタクトプラグ絶縁用酸化膜
を所定部分エッチングした後、露出されたワードライン
構造物間の活性領域にコンタクトプラグを形成する。
【００２３】また、ビットライン構造物は、前記第２絶
縁膜の上部に前記導電層と、層間絶縁膜とエッチング選
択比が相異なる物質でビットライン絶縁膜を形成した
後、ビットライン絶縁膜及び導電層を所定部分パターニ
ングする。次いで、パターニングされたビットライン絶
縁膜及び導電層側壁に、前記層間絶縁膜とエッチング選
択比が相異なる物質よりなるスペーサを形成する。
【００２４】また、ストレージノードコンタクトプラグ
は、ストレージノードコンタクトホールが十分に埋め込
まれるように、前記層間絶縁膜の上部に導電層を形成し
た後、導電層を前記エッチング阻止層が露出されるまで
化学的機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉ
ｃａｌ ｐｏｌｉｓｈｉｎｇ：以下ＣＭＰ）して、導電
層をストレージノードコンタクトホール内部に埋め込む
ことによって形成される。
【００２５】前記エッチング阻止層はＳｉＮまたはＳｉ
ＯＮ膜よりなり、残留するエッチング阻止層はストレー
ジノード電極及びストレージノードコンタクトプラグに
は影響がないように、選択的に湿式エッチング方式によ
って除去できる。
【００２６】また、ストレージノードコンタクトプラグ
間の層間絶縁膜は前記ストレージノード電極及びストレ
ージノードコンタクトプラグには影響がないように、選
択的に湿式エッチング方式によって除去できる。
【００２７】本発明によれば、ストレージノード電極及
びストレージノードコンタクトプラグより構成される下
部電極間のエッチング阻止層及び層間絶縁膜を選択的に
除去する。その後、露出された下部電極の表面に誘電体
膜を形成した後、プレート電極を形成する。
【００２８】
【発明の実施の形態】以下、添付した図面に基づいて、
本発明の望ましい実施形態を説明する。しかし、本発明
の実施形態を多様な形態に変形でき、本発明の範囲が後
述する実施形態により限定されることと解析されてはな
らない。本発明の実施形態は当業者に本発明をより完全
に説明するために提供されるものである。したがって、
図面での要素の形状などはより明確な説明を強調するた
めに誇張されたものであり、図面上で同じ符号で表示さ
れた要素は同じ要素を意味する。また、ある層が他の層
または半導体基板の“上”にあると記載される場合に、
ある層は前記他の層または半導体基板に直接接触して存
在することもあり、または、その間に第３の層が介在さ
れることもある。
【００２９】図２Ａないし図２Ｄは本発明の望ましい実
施形態を説明するための各工程別断面図である。各図面
でｘ方向に表示された図面はワードラインと平行した方
向に切断した断面図であり、ｙ方向に表示された図面は
ビットラインと平行した方向に切断した断面図である。
【００３０】まず、図２Ａを参照して、例えば、導電性
があるシリコンよりなる半導体基板１００の適当な所に
素子分離膜１０２を形成して活性領域を限定する。この
時、本実施形態の素子分離膜１０２としてはＳＴＩ（ｓ
ｈａｌｌｏｗ ｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ）方式
の素子分離膜を利用できる。活性領域が限定された半導
体基板１００の上部に多数のワードライン構造物１０８
を形成する。ここで、ワードライン構造物１０８はゲー
ト絶縁膜１０４、ゲート絶縁膜１０５の上部のゲート電
極１０５及びゲート電極１０５のの上部及び側部を取り
囲む絶縁物１０６より構成される。このようなワードラ
イン構造物１０８は次のような方式で形成する。半導体
基板１００の上部にゲート絶縁膜１０４とゲート電極用
導電層及びハードマスク膜を順次積層した後、ワードラ
インの形態にパターニングする。その後、パターニング
されたハードマスク膜、ゲート電極用物質及びゲート絶
縁膜１０４の両側壁にスペーサを形成する。ここで、パ
ターニングされたゲート電極用物質がゲート電極１０５
になり、ハードマスク膜及びスペーサはゲート電極１０
５の上部及び側部を取り囲む絶縁物１０６になる。この
時、絶縁物１０６は以後コンタクトプラグ形成時に自己
整列方式で形成されるように、層間絶縁膜材料のシリコ
ン酸化膜とはエッチング選択比が相異なるシリコン窒化
膜系列（ＳｉＮまたはＳｉＯＮ）の物質で形成されう
る。ワードライン構造物１０８の両側の活性領域に不純
物をドーピングしてソース、ドレーン領域（図示せず）
を形成する。その後、ワードライン構造物１０８が形成
された半導体基板１００の上部に第１層間絶縁膜１１２
を蒸着する。ここで、第１層間絶縁膜１１２としてはシ
リコン酸化膜系列の絶縁膜が使われ、ワードライン構造
物１０８間の空間が十分に埋め込まれる程の厚さに蒸着
する。その後、セル領域の活性領域が露出されるように
第１層間絶縁膜１１２を所定部分をエッチングする。
【００３１】次に、プラグ用導電層、例えば、ドーピン
グされたポリシリコン膜を露出されたワードライン構造
物１０８間の空間が十分に埋め込まれるように蒸着した
後、ワードライン構造物１０８の表面が露出されるよう
にＣＭＰして隣接するワードライン構造物１０８間にコ
ンタクトプラグ１１０を形成する。
【００３２】第１層間絶縁膜１１２及びコンタクトプラ
グ１１０の上部に第２層間絶縁膜１１４を形成する。こ
の時、第２層間絶縁膜１１４としてはシリコン酸化膜系
列またはシリコン窒化膜系列の絶縁膜が使われうる。
【００３３】引続き、コンタクトプラグ１１０のうち選
択された部分、すなわち、ドレーン領域とコンタクトさ
れたコンタクトプラグ（図示せず）とが露出されるよう
に第２層間絶縁膜１１４の所定部分をエッチングした
後、露出されたコンタクトプラグとコンタクトされるよ
うにビットライン構造物１１８を形成する。この時、ビ
ットライン構造物１１８はビットライン１１６と、ビッ
トライン１１６の上面及び側面を取り囲んでいる絶縁物
１１７とを含む。この時、ビットライン１１６を取り囲
む絶縁物１１７も、第１層間絶縁膜１１２を構成するシ
リコン酸化膜とはエッチング選択比が相異なるシリコン
窒化膜などの物質で形成される。このようなビットライ
ン構造物は次のように形成される。まず、第２層間絶縁
膜の上部に導電層及びエッチング阻止用絶縁膜を順次積
層する。その後、エッチング阻止用絶縁膜及び導電層を
所定形態にパターニングした後、パターニングされたエ
ッチング阻止用絶縁膜及び導電層の側壁にエッチング阻
止用絶縁物よりなるスペーサを形成する。ここで、パタ
ーニングされた導電層はビットライン１１６になり、エ
ッチング阻止用絶縁膜及びスペーサはビットライン１１
６を取り囲んでいる絶縁物１１７になる。ビットライン
構造物１１８が形成された半導体基板１００の結果物の
上部に第３層間絶縁膜１２０及びエッチング阻止層１２
２を順次形成する。この時、第３層間絶縁膜１２０は第
１層間絶縁膜１１２と同じくシリコン酸化膜系列の絶縁
膜で形成され、エッチング阻止層１２２はシリコン酸化
膜系列の絶縁膜とエッチング選択比が相異なる物質、例
えば、シリコン窒化膜またはシリコン窒酸化膜で形成さ
れる。
【００３４】その後、図２Ｂを参照して、以後形成され
るキャパシタと電気的にコンタクトされるコンタクトプ
ラグ１１０が露出されるようにエッチング阻止層１２２
及び層間絶縁膜１２０、１１４の所定部分をエッチング
してストレージノードコンタクトホールｓｔを形成す
る。この時、エッチング阻止層１２２はストレージノー
ドコンタクトホールｓｔの形成時、誤整列を防止する役
割をする。その後、ストレージノードコンタクトホール
ｓｔが十分に埋め込まれるように、半導体基板１００の
上部に導電層を蒸着した後、この導電層をＣＭＰして、
ストレージノードコンタクトホールｓｔ内にストレージ
ノードコンタクトプラグ１２４を形成する。その後、ス
トレージノードコンタクトプラグ１２４とコンタクトさ
れるように公知の方法でシリンダー形態のストレージノ
ード電極１２６を形成する。以下、ストレージノードコ
ンタクトプラグ１２４及びストレージノード電極１２６
を含む媒体を下部電極１２８と称する。ここで、隣接す
る下部電極１２８間には第２層間絶縁膜１１４、第３層
間絶縁膜１２０及びエッチング阻止層１２２が存在す
る。
【００３５】図２Ｃを参照して、下部電極１２８、すな
わち、ストレージノード電極１２６とストレージノード
コンタクトプラグ１２４との間に存在するエッチング阻
止層１２２（図２Ｂ参照）を公知のシリコン窒化膜除去
方式で選択的に除去する。望ましくは、下部電極１２８
に影響を及ぼさないように湿式エッチング方式で除去す
る。この時、エッチング阻止層１２２を構成する物質は
第３層間絶縁膜１２４を構成するシリコン酸化膜とはエ
ッチング選択比が相異なるので、エッチング阻止層１２
２だけ選択的に除去される。その後、下部電極１２８間
の第３層間絶縁膜１２４を除去する。同様に、下部電極
１２８の影響なしに第３層間絶縁膜１２４が選択的に除
去されるように、第３層間絶縁膜１２４を湿式エッチン
グする。このように下部電極１２８間のエッチング阻止
層１２２及び第３層間絶縁膜１２０の除去によって下部
電極１２８間には所定の空間が与えられ、ストレージノ
ード電極１２６はもとより、ストレージノードコンタク
トプラグ１２４の側壁部が一部露出される。この時、ス
トレージノードコンタクトプラグ１２４の一定深さだけ
ビットライン構造物１１８間に介在され、ビットライン
構造物１１８によってストレージノードコンタクトプラ
グ１２４が支持される。
【００３６】次に、図２Ｄに示されたように、露出され
た下部電極１２８、すなわち、ストレージノード電極１
２６及びストレージノードコンタクトプラグ１２４の表
面に誘電体膜１３０を蒸着する。この時、誘電体膜１３
０としてはＮＯ（ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）膜また
はタンタル酸化膜などが利用される。その後、誘電体膜
１３０が形成された半導体基板１００の上部にプレート
電極１３２を形成してキャパシタを完成する。
【００３７】この時、誘電体膜１３０がストレージノー
ド電極１２６だけでなくストレージノードコンタクトプ
ラグ１２４の側壁面にも被覆されるので、下部電極１２
８の表面積は実質的に増加する。これにより、下部電極
１２８の高さが従来と同一であってもキャパシタンスは
かなり増大する。合わせて、キャパシタの高さを高めな
くてもキャパシタンスを向上させうるので、セル領域の
アスペクト比はもとより、セル領域と周辺領域との段差
も緩和される。
【００３８】
【発明の効果】以上述べたように、本発明によれば、ス
トレージノード電極及びストレージノードコンタクトプ
ラグより構成される下部電極間のエッチング阻止層及び
層間絶縁膜を選択的に除去する。その後、露出された下
部電極の表面に誘電体膜を形成した後、プレート電極を
形成する。
【００３９】これにより、誘電体膜がストレージノード
電極はもとより、ストレージノードコンタクトプラグの
側壁面にまで形成されるので、結果的に下部電極の表面
積が増大する。したがって、ストレージノード電極の高
さを高めなくても高いキャパシタンスを確保でき、セル
領域のアスペクト比及びセル領域と周辺領域との段差を
縮められる。
【００４０】また、下部電極間の層間絶縁膜の除去時に
ブリッジの原因であるエッチング阻止層を同時に除去す
ることによって下部電極間のブリッジ問題を解決でき
る。合わせて、エッチング阻止層が除去されることによ
ってストレスが大きく減少し、脱気を容易に行えるの
で、素子特性を向上させうる。
【００４１】その他、本発明の要旨を抜け出さない範囲
で多様に変更実施できる。
【図面の簡単な説明】
【図１Ａ】 従来の集積回路メモリ素子の製造方法を説
明するため断面図であって、最初の段階を示す図であ
る。
【図１Ｂ】 図１Ａの次の段階を示す図である。
【図１Ｃ】 図１Ｂの次の段階を示す図である。
【図２Ａ】 本発明の実施形態による集積回路メモリ素
子及びその製造方法を説明するための断面図であって、
最初の段階を示す図である。
【図２Ｂ】 図２Ａの次の段階を示す図である。
【図２Ｃ】 図２Ｂの次の段階を示す図である。
【図２Ｄ】 図２Ｃの次の段階を示す図である。
【符号の説明】
１００ 半導体基板 １０２ 素子分離膜 １０８ ワードライン構造物 １１０ コンタクトプラグ １１２ 第１層間絶縁膜 １１４ 第２層間絶縁膜 １１８ ビットライン構造物 １２４ ストレージノードコンタクトプラグ １２６ ストレージノード電極 １２８ 下部電極 １３０ 誘電体膜 １３２ プレート電極

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の所定部分に形成される多数のワードラ
    イン構造物と、 隣接するワードライン構造物間に各々介在されるワード
    ラインコンタクトプラグと、 前記ワードラインコンタクトプラグのうちいずれか一つ
    と電気的にコンタクトされるストレージノードコンタク
    トプラグと、 前記ストレージノードコンタクトプラグ間に延びるプレ
    ート電極とを含むことを特徴とする集積回路メモリ素
    子。
  2. 【請求項２】 前記プレート電極は前記ストレージノー
    ドコンタクトプラグの下部領域間に延びることを特徴と
    する請求項１に記載の集積回路メモリ素子。
  3. 【請求項３】 前記プレート電極とストレージノードコ
    ンタクトプラグとの間に、前記プレート電極とストレー
    ジノードコンタクトプラグとの間を絶縁させるために介
    在される絶縁層をさらに含むことを特徴とする請求項１
    に記載の集積回路メモリ素子。
  4. 【請求項４】 前記ワードライン構造物はゲート電極
    と、ゲート電極と基板との間を絶縁させるゲート絶縁膜
    及び、前記ゲート電極の上部及び側部を取り囲む絶縁物
    を含むことを特徴とする請求項１に記載の集積回路メモ
    リ素子。
  5. 【請求項５】 半導体基板と、 前記半導体基板の所定部分に形成される多数のワードラ
    イン構造物と、 前記隣接するワードライン構造物間に埋め込まれるワー
    ドラインコンタクトプラグと、 前記コンタクトプラグのうち選択されるコンタクトプラ
    グとコンタクトされるように形成されるビットライン構
    造物と、 前記コンタクトプラグ間を絶縁させつつ、前記選択され
    ていないコンタクトプラグとビットライン構造物との間
    を絶縁させる層間絶縁膜と、 前記ビットラインコンタクトプラグとコンタクトされて
    いない残りのコンタクトプラグとコンタクトされるよう
    に形成されるストレージノードコンタクトプラグと、 前記ストレージノードコンタクトプラグの上部領域に形
    成されるストレージノード電極と、 前記ストレージノードコンタクトプラグ表面及び前記ス
    トレージノード電極の表面に蒸着される誘電体膜と、 前記誘電体膜表面に形成され、前記ストレージノードコ
    ンタクトプラグ間に延びるプレート電極とを含むことを
    特徴とする集積回路メモリ素子。
  6. 【請求項６】 前記プレート電極は前記ストレージノー
    ドコンタクトプラグの下部領域間に延びることを特徴と
    する請求項５に記載の集積回路メモリ素子。
  7. 【請求項７】 前記ストレージノードコンタクトプラグ
    の下部領域は前記ビットライン間に介在され、ビットラ
    インによって支持されることを特徴とする請求項５に記
    載の集積回路メモリ素子。
  8. 【請求項８】 前記ワードライン構造物はゲート電極
    と、ゲート電極と基板との間を絶縁させるゲート絶縁膜
    及び前記ゲート電極の上部及び側部を取り囲む絶縁物と
    を含み、 前記ビットライン構造物はビットラインと前記ビットラ
    インの上部及び側部を取り囲む絶縁物とを含むことを特
    徴とする請求項５に記載の集積回路メモリ素子。
  9. 【請求項９】 活性領域を持つ半導体基板を提供する段
    階と、 前記活性領域上に多数のワードライン構造物を形成する
    段階と、 前記隣接するワードライン間に介在されるワードライン
    コンタクトプラグを形成する段階と、 前記ワードラインコンタクトプラグのうちいずれか一つ
    と電気的にコンタクトされるストレージノードコンタク
    トプラグを形成する段階と、 前記ストレージノードコンタクトプラグ間に延びるよう
    にプレート電極を形成する段階とを含むことを特徴とす
    る集積回路メモリ素子の製造方法。
  10. 【請求項１０】 前記ストレージノードコンタクトプラ
    グを形成する段階は、 前記ワードライン構造物及びワードラインコンタクトプ
    ラグ上に層間絶縁膜を蒸着する段階と、 前記ワードラインコンタクトプラグのうちいずれか一つ
    が露出されるようにストレージノードコンタクトホール
    を形成する段階と、 前記ストレージノードコンタクトホール内にストレージ
    ノードコンタクトプラグを形成する段階とを含むことを
    特徴とする請求項９に記載の集積回路メモリ素子の製造
    方法。
  11. 【請求項１１】 前記プレート電極を形成する段階は、 前記ストレージノードコンタクトプラグ間に層間絶縁膜
    を除去する段階と、 前記ストレージノードコンタクトプラグ上に誘電膜を形
    成する段階と、 前記誘電膜の上部にプレート電極を形成する段階とを含
    むことを特徴とする請求項１０に記載の集積回路メモリ
    素子の製造方法。
  12. 【請求項１２】 前記多数のワードライン構造物を形成
    する段階は、 前記半導体基板上にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜上に導電層を形成する段階と、 前記導電層の上部に絶縁物よりなるハードマスク膜を形
    成する段階と、 前記ハードマスク膜、導電層及びゲート絶縁膜を所定大
    きさを持つようにパターニングする段階と、 前記パターニングされたハードマスク膜、パターニング
    された導電層及びパターニングされたゲート絶縁膜の両
    側壁にスペーサを形成する段階とを含むことを特徴とす
    る請求項９に記載の集積回路メモリ素子の製造方法。
  13. 【請求項１３】 活性領域が限定された半導体基板を提
    供する段階と、 前記半導体基板上の所定部分に多数のワードライン構造
    物を形成する段階と、 前記活性領域上のワードライン構造物間にコンタクトプ
    ラグを形成する段階と、 前記コンタクトプラグが形成された半導体基板上に絶縁
    膜を形成する段階と、 前記コンタクトプラグのうち選択されたコンタクトプラ
    グと所定部分コンタクトされるように絶縁膜の上部にビ
    ットライン構造物を形成する段階と、 前記ビットライン構造物の上部に層間絶縁膜を蒸着する
    段階と、 前記層間絶縁膜の上部にエッチング阻止層を形成する段
    階と、 前記コンタクトプラグのうち前記ビットライン構造物と
    コンタクトされていない残りのコンタクトプラグが露出
    されるように層間絶縁膜及びエッチング阻止層の所定部
    分をエッチングして、ストレージノードコンタクトホー
    ルを形成する段階と、 前記ストレージノードコンタクトホール内部が充填され
    るようにストレージノードコンタクトプラグを形成する
    段階と、 前記ストレージノードコンタクトプラグとコンタクトさ
    れるようにストレージノード電極を形成する段階と、 前記残留するエッチング阻止層を除去する段階と、 前記露出されたストレージノードコンタクトプラグ及び
    ストレージノード電極の表面に誘電体膜を形成する段階
    と、 前記誘電体膜の上部にプレート電極を形成する段階とを
    含むことを特徴とする集積回路メモリ素子の製造方法。
  14. 【請求項１４】 前記エッチング阻止層を除去する段階
    と前記誘電体膜を形成する段階との間に、前記ストレー
    ジノードコンタクトプラグの上面が露出されるようにス
    トレージノードコンタクトプラグ間の層間絶縁膜を選択
    的に除去する段階をさらに含むことを特徴とする請求項
    １３に記載の集積回路メモリ素子の製造方法。
  15. 【請求項１５】 前記ワードライン構造物を形成する段
    階は、 前記半導体基板上にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜の上部に導電層を形成する段階と、 前記導電層の上部に絶縁物よりなるハードマスク膜を形
    成する段階と、 前記ハードマスク膜と導電層及びゲート絶縁膜を所定大
    きさにパターニングする段階と、 前記パターニングされたハードマスク膜と導電層及びゲ
    ート絶縁膜側壁に絶縁スペーサを形成する段階とを含む
    ことを特徴とする請求項１３に記載の集積回路メモリ素
    子の製造方法。
  16. 【請求項１６】 前記活性領域上のワードライン構造物
    間にコンタクトプラグを形成する段階は、 前記ワードラインが形成された半導体基板結果物の上部
    にコンタクトプラグ絶縁用酸化膜を蒸着する段階と、前
    記活性領域が露出されるようにコンタクトプラグ絶縁用
    酸化膜を所定部分エッチングする段階と、前記露出され
    たワードライン構造物間の活性領域にコンタクトプラグ
    を形成する段階とを含むことを特徴とする請求項１３に
    記載の集積回路メモリ素子の製造方法。
  17. 【請求項１７】 前記ビットライン構造物を形成する段
    階は、 前記絶縁膜の上部に前記導電層を形成する段階と、 前記導電層の上部に前記層間絶縁膜とエッチング選択比
    が相異なる物質でビットライン絶縁膜を形成する段階
    と、 前記ビットライン絶縁膜及び導電層を所定部分パターニ
    ングする段階と、 前記パターニングされたビットライン絶縁膜及び導電層
    側壁に、前記層間絶縁膜とエッチング選択比が相異なる
    物質よりなるスペーサを形成する段階とを含むことを特
    徴とする請求項１３に記載の集積回路メモリ素子の製造
    方法。
  18. 【請求項１８】 前記ストレージノードコンタクトプラ
    グを形成する段階は、 前記ストレージノードコンタクトホールが十分に埋め込
    まれるように、前記層間絶縁膜の上部に導電層を形成す
    る段階と、 前記導電層を前記エッチング阻止層が露出されるまでＣ
    ＭＰして、導電層をストレージノードコンタクトホール
    内部に埋め込む段階とを含むことを特徴とする請求項４
    に記載の集積回路メモリ素子の製造方法。
  19. 【請求項１９】 前記エッチング阻止層はＳｉＮまたは
    ＳｉＯＮ膜であることを特徴とする請求項１３に記載の
    集積回路メモリ素子の製造方法。
  20. 【請求項２０】 前記残留するエッチング阻止層は前記
    ストレージノード電極及びストレージノードコンタクト
    プラグには影響がないように、選択的に湿式エッチング
    方式によって除去することを特徴とする請求項１３に記
    載の集積回路メモリ素子の製造方法。
  21. 【請求項２１】 前記ストレージノードコンタクトプラ
    グ間の層間絶縁膜は前記ストレージノード電極及びスト
    レージノードコンタクトプラグには影響がないように、
    選択的に湿式エッチング方式によって除去することを特
    徴とする請求項１４に記載の集積回路メモリ素子の製造
    方法。
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