KR100307602B1 - 반도체집적회로장치및그제조방법 - Google Patents

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KR100307602B1 KR1019940020874A KR19940020874A KR100307602B1 KR 100307602 B1 KR100307602 B1 KR 100307602B1 KR 1019940020874 A KR1019940020874 A KR 1019940020874A KR 19940020874 A KR19940020874 A KR 19940020874A KR 100307602 B1 KR100307602 B1 KR 100307602B1
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract

반도체집적회로장치 및 그 제조기술에 관한 것으로써 COB 구조의 메모리셀을 갖는 DRAM에 있어서 메모리어레이에 근접해서 배치된 직접주변회로의 점유면적을 축소할 수 있는 기술을 제공하기 위해서 반도체기판의 주면상에 형성한 제1도전막으로 메모리셀선택용 MISFET의 게이트전극을 구성하고, 상기 제1도전막의 상층에 형성한 제2도전막으로 메모리셀의 데이터를 센스앰프에 전달하는 비트선을 구성하고, 상기 제2도전막의 상층에 형성한 제3도전막으로 정보축적용 용량소자의 축적전극을 구성하고, 상기 제3도전막의 상층에 형성한 제4도전막으로 정보축적용 용량소자의 플레이트전극을 구성한 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치에 있어서 메모리어레이에 근접해서 배치된 직접주변회로의 트랜지스터와 상기 제4도전막의 상층에 형성한 제5도전막으로 구성된 배선을 상기 제3도전막으로 구성된 패드층을 거쳐서 전기적으로 접속한 것에 의해 패드층의 상부에 형성하는 콘택트홀의 애스펙트비를 작게 한다.
이러한 장치와 방법을 이용하는 것에 의해 직접주변회로의 실효적인 점유면적을 작게할 수 있으므로 반도체칩의 면적을 축소할 수 있고, 웨이퍼1매 당의 칩 취득수를 증가시킬 수 있다.

Description

반도체집적회로장치 및 그 제조방법
제1도는 본 발명의 1 실시예인 DRAM의 메모리셀 및 그것에 인접해서 형성된 직접주변회로의 일부의 레이아웃을 도시한 평면도.
제2도는 제1도의 A-A' 선 및 B-B'선에 있어서의 단면도.
제3도는 본 발명의 1실시예인 DRAM의 메모리셀의 레이아웃을 도시한 평면도.
제4도는 제3도의 C-C'선 및 D-D'선에 있어서의 단면도.
제5도는 본 발명의 1실시예인 DRAM의 메모리어레이 및 직접주변회로의 일부를 도시한 회로도.
제6도는 제5도에 도시한 회로의 동작을 설명하는 타이밍도.
제7도는 본 발명의 1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제8도는 본 발명의 1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제9도는 본 발명의 제1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제10도는 본 발명의 1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제11도는 본 발명의 1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제12도는 본 발명의 1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제13도는 본 발명의 1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제14도는 본 발명의 1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제15도는 본 발명의 1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제16도는 본 발명의 다른 실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제17도는 본 발명의 다른 실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제18도는 본 발명의 다른 실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제19도는 본 발명의 다른 실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제20도는 본 발명의 다른 실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제21도는 본 발명의 다른 실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제22도는 본 발명의 1실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제23도는 본 발명의 DRAM을 사용해서 구성한 워크스테이션시스템의 1예를 블럭도.
제24도는 본 발명의 다른 실시예인 DRAM의 메모리셀 및 이것에 인접해서 형성된 직접주변회로의 일부를 도시한 단면도.
제25도는 본 발명의 다른 실시예인 DRAM의 제조방법을 도시한 반도체기판의 주요부의 단면도.
제26도는 본 발명의 다른 실시예인 DRAM의 메모리어레이 및 직접주변회로의 일부를 도시한 회로도.
제27도는 제26도에 도시한 회로의 동작을 설명하는 타이밍도.
제28도는 본 발명의 다른 실시예인 DRAM의 메모리어레이 및 직접주면회로의 일부를 도시한 회로도.
제29도는 제28도에 도시한 회로의 동작을 설명하는 타이밍도.
제30도는 본 발명의 다른 실시예인 DRAM의 직접주변회로의 일부를 도시한 회로도.
제31도는 본 발명의 다른 실시예인 DRAM의 메모리어레이 및 직접주변회로의 일부를 도시한 회로도.
제32도는 본 발명의 다른 실시예인 DRAM의 직접주변회로의 일부를 도시한 회로도.
제33도는 제32도에 도시한 계층비트선 방식의 변형예를 도시한 회로도.
제34도는 제33도에 도시한 회로의 동작을 설명하는 타이밍도.
제35도는 제33도에 도시한 DRAM의 메모리셀영역 및 스위치영역의 레이아웃을 도시한 평면도.
제36(a)도는 제35도의 A-A' 선에 있어서의 단면도.
제36(b)도는 제35도의 B-B' 선에 있어서의 단면도.
제37도 및 제38도는 제36(b)도에 도시한 서부비트선선택용 MISFET의 단면구조의 변형예를 도시한 단면도.
제39(a)도와 제39(b)도는 메모리셀영역과 스위치영역을 반도체기판의 리세스영역에 형성하고 다른 주변회로영역을 리세스영역 이외의 영역에 형성한 예를 도시한 도면.
제40도와 제41도는 제35도에 도시한 레이아웃도의 변형예를 도시한 평면도.
제42도는 제33도에 도시한 계층비트선방식의 변형예를 도시한 회로도.
제43도는 제42도에 도시한 DRAM의 메모리셀영역 및 스위치영역의 레이아웃을 도시한 평면도.
본 발명은 반도체집적회로장치 및 그 제조기술에 관한 것으로써 특히 DRAM(Dynamic Random Access Memory)를 갖는 반도체집적회로장치에 적용해서 유효한 기술에 관한 것이다.
최근의 대용량 DRAM은 메모리셀의 미세화에 따르는 정보축적용 용량소자(캐패시터)의 축적전하량(Cs)의 감소를 보충하기 위해서 정보축적용 용량소자를 메모리셀선택용 MISFET의 위쪽에 배치하는 스택구조를 채용하고 있다.
상기 스택구조의 메모리셀 중에서도 정보축적용 용량소자를 비트선의 위쪽에 배치하는 COB(Capacitor Over Biline; COB)구조의 메모리셀은 축적전극(스토레지노드)의 하지단차가 비트선에 의해 평탄화되므로 정보축적용 용량소자를 형성할 때의 프로세스상의 부담을 작게 할 수 있고, 비트선이 정보축적용 용량소자에 의해 실드되므로 높은 신호대 잡음(S/N)비를 얻을 수 있는 등의 장점을 갖고 있다.
상기 COB 구조의 메모리셀로써는 예를들면 반도체기판의 주면상에 퇴적한 제1도전막(다결정실리콘막 또는 폴리사이드막)으로 메모리셀선택용 MISFET의 게이트전극 및 제1워드선을 형성하고 이 제1도전막의 상층에 퇴적한 제2도전막(다결정실리콘막 또는 폴리사이드막)으로 비트선을 형성하고 이 제2도전막의 상층에 퇴적한 제3도전막(다결정실리콘막)으로 정보축적용 용량소자의 축적전극을 형성하고, 이 제3도전막의 상층에 퇴적한 제4도전막(다결정실리콘막)으로 정보축적용 용량소자의 플레이트전극을 형성하고, 이 제4도전막의 상층에 퇴적한 제5도전막(Al 합금막 또는 텅스텐막)으로 제2워드선이나 공통소오스선 등의 배선을 형성하는 구성이 고려된다. 이 경우, 상기 제4도전막과 제5도전막간의 층간절연막에는 BPGS(Boro-Phospho Silicate Glass)막 등이 사용되고 제5도전막으로 형성되는 배선의 단선을 방지하기 위해서 리플로 등의 평탄화처리가 실시된다.
DRAM은 다수의 메모리셀을 매트릭스형상으로 배치한 메모리어레이와 그 주위에 배치된 주변회로로 구성된다. 이하, DRAM의 주변회로중, 메모리어레이에 근접해서 배치되는 부분(센스앰프, 워드션트, 서브워드디코더드라이버, 메인워드디코더드라이버, 칼럼디코더드라이버 등)을 다른 주변회로부분(입출력버퍼등)과 구별해서 직접주변회로라고 한다.
본 발명자가 검토한 것에 의하면, 상기 COB 구조의 메모리셀을 64∼256메가비트[Mbit]의 대용량 DRAM에 적용하고자 하면 상기한 직접주변회로의 점유면적이 증가하고 더 나아가서는 반도체칩의 면적이 증가해 버린다는 문제가 발생한다.
즉, COB 구조의 메모리셀은 비트선의 위쪽에 정보축적용 용량소자를 형성하므로 메모리어레이의 표고(반도체기판의 표면에서의 높이)가 주변회로에 비해서 높게 된다. 그 때문에 이와 같은 표고차가 있는 영역에 예를 들면 제5도전막을 사용해서 메모리어레이영역부터 직접주변회로영역에 연속적으로 배선을 형성하면 배선이 단선할 가능성이 크게 된다. 따라서 배선의 아래의 층간절연막을 BPSG막 등으로 구성하고 이것을 리플로하는 것에 의해서 메모리어레이와 직접주변회로의 표고차를 완화해줄 필요가 있다.
그런데 BPSG막의 리플로에 의한 평탄화기술을 사용하면 표고가 높은 메모리어레이와 표고가 낮은 다른 주변회로간의 직접주변회로에서 층간절연막의 막두께가 크게 된다. 그 결과 메모리어레이에 근접해서 배치되는 직접주변회로에서는 다른 주변회로에 비해서 층간절연막에 뚫린 콘택트홀의 애스팩트비가 크게 되고 콘택트홀의 가공 정밀도나 콘택트홀내에서의 배선의 접속신뢰성이 저하한다. 이와 같은 문제를 피하기 위해서는 메모리어레이와 직접주변회로간에 단자 완충영역(MISFET등의 반도체소자를 형성하지 않는 영역)을 마련하고 직접주변회로를 메로리셀에서 충분히 분리시키는 것에 의해서 직접주변회로의 콘택트홀의 애스팩트비를 다른 주변회로의 그것과 거의 같게 해주는 것이 고려된다.
그런데 메모리어레이의 주변에 단자완충영역을 마련하면 그 만큼 직접주변회로의 실효적인 점유면적이 증가해 버리게 된다. 특히 대용량 DRAM의 경우는 고속화나 저소비전력화를 위해서 메모리어레이를 다수의 소블럭으로 분할하기 때문에 블럭의 분할수에 비례해서 센스앰프 등의 직접주변회로의 수도 증가하고 직접주변회로의 면적의 증가가 반도체칩의 면적증가에 큰 영향을 미친다.
본 발명의 목적은 COB 구조의 메모리셀을 갖는 DRAM에 있어서 메모리어레이에 근접해서 배치되는 직접주변회로의 점유면적을 축소할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명의 하나의 측면에 따르면 반도체기판의 주면상에 형성된 제1도전막으로 메모리셀선택용 MISFET의 게이트전극을 구성하고 상기 제1도전막의 상층에 형성한 제2도전막으로 메모리셀의 데이터를 센스앰프에 전하는 비트선을 구성하고 상기 제2도전막의 상층에 형성한 제3도전막으로 정보축적용 용량소자의 축적전극을 구성하고 상기 제3도전막의 상층에 형성한 제4도전막으로 정보축적용 용량소자의 플레이트전극을 구성한 COB 구조의 메모리셀을 갖는 DRAM 에 있어서 메모리어레이에 근접해서 배치된 직접주변회로의 트랜지스터와 상기 제4도전막의 상층에 형성된 제5도전막으로 구성된 배선을 상기 제3도전막으로 구성된 패드층을 거쳐서 전기적으로 접속한다.
본 발명의 다른 측면에 의하면 반도체기판의 주면상에 형성한 제1도전막으로 메모리셀선택용MISFET의 게이트전극을 구성하고 상기 제1도전막의 상층에 형성한 제2도전막으로 메모리셀의 데이터를 센스앰프에 전달하는 비트선을 구성하고 상기 제2도전막의 상층에 형성한 제3도전막으로 정보축적용 용량소자의 축적전극을 구성하고 상기 제3도전막의 상층에 형성한 제4도전막으로 정보축적용 용량소자의 플레이트전극을 구성한 COB 구조의 메모리셀을 갖는 DRAM에 있어서 메모리어레이에 근접해서 배치된 직접주변회로의 트랜지스터와 상기 제4도전막의 상층에 형성한 제5도전막으로 구성된 배선을 상기 제3도전막으로 구성된 제1의 패드층 및 상기 제4도전막으로 구성된 제2의 패드층을 거쳐서 전기적으로 접속한다.
상기한 수단에 의하면 직접주변회로의 트랜지스터와 제5도전막으로 구성된 배선간에 패드층을 마련하는 것에 의해 제5도전막으로 구성된 배선과 패드층을 접속하는 콘택트홀의 애스펙트비를 이 패드층을 마련하지 않은 경우에 비해서 작게 할 수 있어 콘택트홀의 가공정밀도나 콘택트홀내에서의 배선의 접속신뢰성을 향상시키는 것이 가능하므로 메모리셀과 직접주변회로간에 단차완충영역을 마련할 필요가 없어진다.
또 상기한 수단에 의하면 직접주변회로를 구성하는 MISFET을 메모리셀의 메모리셀선택용MISFET과 대략 동일한 형상, 대략 동일한 치수로 형성할 수 있다. 또 패드층을 메모리셀의 정보축적용 용량소자의 축적전극과 대략 동일한 형상, 대략 동일한 치수로 형성할 수 있다.
이하, 실시예에 의해 본 발명을 설명한다. 또 실시예를 설명하기 위한 모든 도면에 있어서 동일기능을 갖는 것은 동일한 부호를 붙이고 그 반복된 설명은 생략한다.
[실시예 1]
제5도는 본 실시예의 DRAM의 메모리어레이 및 직접주변회로(센스앰프)의 일부를 도시한 회로도이다.
제5도에 도시한 바와 같이 본 실시예의 DRAM의 메모리어레이는 1 예로써 4개의 메모리매트MM(MM1∼MM4)를 센스앰프SA를 사이에 두고 그 양측에 2개씩 직렬로 배치하고 있다. 메모리메트MM의 각각은 여러쌍의 비트선 (BL,), 예를 들면 256개의 워드선 WL(제1워드선 WL1만 도시), 1쌍의 n채널형 MISFETQs에 의해 래치회로를 구성한 센스앰프 NSA를 구비하고 있다. 센스앰프 SA는 프리챠지회로, 1쌍의 P채널형 MISFET으로 구성된 센스앰프 PSA, I/O 스위치MISFET으로 구성되어 있다.
워드선 WL의 각각에는 다수의 메모리셀MC(메모리셀 MC1만 도시)가 접속되어 있다. 메모리셀 MC는 n채널형으로 구성된 1개의 메모리셀선택용 MISFETQt와 1비트의 정보("1" 또는 "0")을 기억하는 정보축적용 용량소자 C로 구성되어 있다.
1예로써 메모리셀 MC1에 라이트된 데이터의 리드는 다음과 같이 실행된다.
제5도 및 제6도에 도시한 바와 같이 비트선(BL,)의 프리챠지시에는 S1∼ S4를 모두 'H'로 해서 4개의 메모리매트 MM1∼MM4전체의 비트선(BL,)쌍을 HVC로 프리챠지한다. 액티브시에는를 'L'로 해서 프리챠지를 종료하고 계속해서 S1∼S4를 'L'로 하여 각 메모리매트 MM1∼MM4마다 비트선(BL,)을 분리한다. 그 후, 메모리매트 MM1의 메모리셀 MC1가 선택되고 비트선(BL,)에 쌍데이타(D11,)의 신호전압이 나타난다.
다음에 공통소오스선 PN1을 'L'로 해서 신호(D11,)을 증폭한 후, S1, S2를 'H'로 해서 공통소오스선 PN2를 'L'로 한다. 여기에서 신호를 충분히 증폭하는 것에 의해 비트선 용량이 증가한 경우에도 오동작을 방지할 수 있다. S1, S2를 'H'로 하는 것에 앞서서 YS를 'H'로 해 두는 것에 의해 S2를 'H'로 함과 동시에 Sio에 신호전압이 나타나고 워드션트부 WC에 배치한 전압-전류앰프에 의해 RO에 신호전류가 추출된다. 그후, PP가 'H'로 되는 것에 의해 비트선의 'H'레벨이 전원전위까지 회복한다.
제1도는 상기 메모리셀 MC1및 이것에 인접해서 배치된 센스앰프 NSA의 일부(한쌍의 n 채널형 MISFETQs의 한쪽)의 레이아웃을 도시하는 평면도, 제2도의 좌측은 제1도의 A-A'선에 있어서의 단면도, 마찬가지로 우측은 B-B'선에 있어서의 단면도이다.
제1도 및 제2도에 도시한 바와 같이 P-형 실리콘단결정으로 이루어지는 반도체기판(반도체 칩)(1)의 주면에는 p형 웰(2)가 형성되고, 이 P형 월(2)의 비활성영역의 주면에는 산화실리콘막으로 이루어지는 소자분리용의 필드절연막(3)이 형성되어 있다.
메모리셀 MC1의 메모리셀선택용 MISFETQt및 센스앰프 NSA의 n채널형 MISFETQs는 이 필드절연막(3)으로 둘러쌓인 p형 웰(2)의 활성영역의 주면에 형성되어 있다.
상기 메모리셀선택용 MISFETQt및 n 채널형 MISFETQs의 각각은 게이트절연막(4), 게이트전극(5) 및 1쌍의 n형 반도체영역(6)(소오스영역, 드레인영역)으로 구성되어 있다.
메모리셀선택용 MISFETQt의 게이트전극(5)는 워드선 WL1과 일체로 구성되어 있다. 게이트전극(5)(후술하는 제1 워드선과 제2워드선 중, 제1 워드선 WL1)은 제1도전막으로 형성되고 예를들면 다결정실리콘막으로 구성되어 있다. 이 다결정실리콘막에는 저항값을 저감하기 위해서 n형의 불순물(예를들면 P)가 도입되어 있다. 또 게이트전극(5)(즉, 제1워드선 WL1)은 다결정실리콘막상에 WSix,MOXix, TiSix, TaSix등의 고융점금속실리사이드막을 적층한 폴리사이드막으로 구성해도 좋다.
상기 게이트전극(5)의 상부에는 절연막(7)이 형성되어 있다. 이 절연막(7)은 예를들면 산화실리콘막으로 구성되어 있다.
또 게이트전극(5)의 게이트길이 방향의 측벽에는 사이드월스페이서(8)이 형성되어 있다. 이 사이드월스페이서(8)은 예를들면 산화실리콘막으로 구성되어 있다.
상기 절연막(7) 및 사이드월스페이서(8)의 상층에는 산화실리콘막으로 구성된 절연막(9)를 거쳐서 한쌍의 비트선((BL,)이 형성되어 있다. 비트선(BL)은 상기 게이트절연막(4)와 동일한 층의 절연막에 뚫린 콘택트홀(10)을 통해서 메모리셀선택용 MISFETQt의 한쪽의 n 형 반도체영역(6)에 접속되어 있다. 또 비트선 ()은 게이트절연막(4)와 동일층의 절연막에 뚫린 콘택트홀(10)을 통해서 n채널형 MISFETQs의 한쪽의 n형 반도체영역(6)에 접속되어 있다. 상기 비트선(BL,)은 제2도전막으로 형성되고 예를들면 다결정실리콘막으로 구성되어 있다. 이 다결정실리콘막에는 저항값을 저감하기 위해서 n형의 불순물(예를들면 P)가 도입되어 있다. 또 비트선(BL,)은 다결정실리콘막상에 고융점금속실리사이드막을 적층한 폴리사이드막으로 구성해도 좋다.
상기 비트선(BL,)의 상부에는 절연막(11)이 형성되어 있다. 또 비트선(BL,)의 측벽에는 사이드월스페이서(12)가 형성되어 있다. 절연막(11) 및 사이드월스페이서(12)는 예를들면 산화실리콘막으로 구성되어 있다.
상기 절연막(11) 및 사이드월스페이서(12)의 상층에는 산화실리콘막으로 구성된 절연막(13)을 거쳐서 정보축적용 용량소자 C의 축적전극(15) 및 패드층(16)이 형성되어 있다. 축적전극(15)는 절연막(13),(9) 및 게이트절연막(4)와 동일한 층의 절연막에 뚫린 콘택트홀(17)을 통해서 메모리셀선택용MISFETQt의 다른쪽의 n형 반도체영역(6)에 접속되어 있다. 또 패드층(16)은 절연막(13), (9) 및 게이트절연막(4)와 동일한 층의 절연막에 뚫린 콘택트홀(17)을 통해서 n채널형 MISFETQs의 다른쪽의 n형 반도체영역(6)에 접속되어 있다.
축적전극(15) 및 패드층(16)은 제3도전막으로 형성되고 예를들면 다결정실리콘막으로 구성되어 있다. 이 다결정실리콘막에는 저항값을 저감하기 위해서 n형의 불순물 (예를들면 P)가 도입되어 있다.
상기 정보축적용 용량소자 C의 축적전극(15)의 상부에는 절연막(18)을 거쳐서 정보축적용 용량소자 C의 플레이트전극(19)가 형성되어 있다. 이 절연막(18)은 예를들면 질화실리콘막과 산화실리콘막의 적층막으로 구성되고 정보축적용 용량소자 C의 유전체막을 구성하고 있다. 풀레이트전극(19)는 제4도전막으로 형성되고 예를들면 다결정실리콘막으로 구성되어 있다. 이 다결정실리콘막에는 저항값을 저감하기 위해서 n형 불순물(예를들면 P)가 도입되어 있다. 절연막(18) 및 플레이트전극(19)는 메모리셀 MC1의 상부전역을 덮도록 형성되어 있지만 n 채널형 MISFETQs의 상부에는 형성되어 있지 않다.
상기 플레이트전극(19)의 상층에는 층간절연막(21)을 거쳐서 공통소오스선 PN1이 배치되어 있다. 공통소오스선 PN1은 층간절연막(21)에 뚫린 콘택트홀(22)를 통해서 상기 패드층(16)을 거쳐서 n채널형 MISFETQs의 n형 반도체영역(6)에 접속되어 있다.
상기 공통소오스선 PN1은 제5도전막으로 형성되고 예를들면 배리어메탈막, 알루미늄합금막, 배리어메탈막을 순차로 적층한 3층막으로 구성되어 있다. 배리어메탈은 예를들면 TiW로 구성되고 알루미늄합금은 예를들면 Cu 및 Si를 첨가한 알루미늄으로 구성되어 있다. 층간절연막(21)은 예를들면 CVD법으로 형성된 산화실리콘막 및 BPSG막으로 구성되어 있다.
제1도에는 도시하지 않았지만 메모리셀 MC의 상부에는 상기 제5도전막으로 제2워드선 WL1', WL2'… 가 형성되어 있다. 제2워드선 WL1', WL2'… 는 제1워드선 WL1, WL2… 와 동일방향으로 연장하고 소정의 영역에서 제1워드선 WL1, WL2… 와 전기적으로 접속되어 있다. 또 공통소오스선 PN1및 제2워드선 WL1, WL2… 의 상층에는 반도체칩(1)의 표면을 보호하는 최종 비활성화막(도시하지 않음)이 형성되어 있다.
이와 같이 본 실시예의 DRAM의 메모리셀 MC1은 축적전극(15)와 플레이트전극(19)와 그들간에 마련된 절연막(18)로 정보축적용 용량소자 C를 형성하고 이 정보축적용 용량소자 C를 비트선 BL의 위쪽에 배치한 COB구조로 구성하고 있다.
본 실시예의 DRAM의 메모리매트(MM1∼MM4)의 다른 일부(메모리셀만으로 이루어지는 부분)의 레이아웃을 제3도 및 제4도에 도시한다. 제4도의 우측은 제3도의 C-C'선에 있어서의 단면도, 마찬가지로 좌측은 D-D'선에 있어서의 단면도이다.
다음에 상기 제1도 및 제2도에 도시한 메모리셀 MC1및 n채널형 MISFETQs의 제조방법의 1예를 제7도∼제15도를 사용해서 설명한다.
우선 반도체기판(1)의 주면에 주지의 방법으로 p형 웰(2), 필드절연막(3) 및 게이트절연막(4)를 순차로 형성한다(제7도). 다음에 반도체기판(1)상에 다결정실리콘막(제1도전막) 및 절연막(산화실리콘막)(7)을 순차로 퇴적하고 포토레지스트를 마스크로 해서 절연막(7) 및 다결정실리콘막을 에칭하는 것에 의해 메모리셀선택용 MISFETQt의 게이트전극(5)(제1워드선 WL1) 및 n채널형 MISFETQs의 게이트전극(5)를 형성한다.
다음에 절연막(7) 및 게이트전극(5)를 패터닝한 포토레지스트막을 마스크로 해서 반도체기판(1)에 P를 이온주입하고 메모리셀선택용 MISFETQt의 n형 반도체영역(소오스영역, 드레인영역)(6) 및 n채널형 MISFETQs의 n형 반도체영역(소오스영역, 드레인영역)(6)을 절연막(7) 및 게이트전극(5)에 자기정합으로 각각 형성한다. 그 후, 반도체기판(1)에 퇴적한 산화실리콘막을 RIE(Reactive Ion Etching)법으로 에칭하는 것에 의해서 게이트전극(5)의 측벽에 사이드월스페이서(8)을 형성한다(제8도). 또 이 사이드월스페이서(8)을 형성한 후, 반도체기판(1)에 상기 P보다도 고농도로 As를 이온주입하는 것에 의해 n채널형 MISFETQs의 소오스영역, 드레인영역을 LDD(Lightly Doped Drain)구조로 해도 좋다.
제8도 및 상기 제1도, 제2도에 도시한 바와 같이 본 실시예의 DRAM은 게이트절연막(4)와 동일한 층의 절연막에 뚫린 콘택트홀(14)를 통해서 n채널형 MISFETQs의 게이트전극(5)를 메모리셀선택용 MISFETQs의 한쪽의 게이트전극(5)와 메모리셀선택용 MISFETQt의 n형 반도체영역(6)에 직접 접속한다. 즉, 게이트전극(5)용의 다결정실리콘막을 퇴적하는 공정에 앞서서 게이트절연막(4)와 동일한 층의 절연막에 콘택트홀(14)를 형성해 두고 그 후, 다결정실리콘막(제1도전막)을 퇴적하는 것에 의해 n채널형 MISFETQt의 n형 반도체영역(6)을 다른 도전층을 거치지 않고 직접 접속한다.
다음에 반도체기판(1)상에 절연막(산화실리콘막)(9)를 퇴적하고 포토레지스트를 마스크로 해서 절연막(9) 및 절연막(게이트절연막(4)와 동일한 층의 절연막)을 에칭하는 것에 의해 메모리셀선택용 MISFETQt의 한쪽의 n형 반도체영역(6)상 및 n채널형MISFETQs의 한쪽의 n형 반도체영역(6)상에 각각 콘택트홀(10)을 형성한다(제9도).
다음에 반도체기판(1)상에 다결정실리콘막(제2도전막) 및 절연막(산화실리콘막)(11)을 순차로 퇴적하고 포토레지스트를 마스크로 해서 절연막(11) 및 다결정실리콘막을 에칭하는 것에 의해 비트선(BL,)을 형성한다. 비트선(BL)은 상기 콘택트홀(10)을 통해서 메모리셀선택용 MISFETQt의 한쪽의 n 형 반도체영역(6)에 접속되고 비트선()은 콘택트홀(10)을 통해서 n채널형 MISFETQs의 한쪽의 n형 반도체영역(6)에 접속된다. 그 후, 반도체기판(1)에 퇴적한 산화실리콘막을 RIE 법으로 에칭하는 것에 의해서 비트선(BL,)의 측벽에 사이드월스페이서(12)를 형성한다(제10도).
다음에 반도체기판(1)상에 절연막(산화실리콘막)(13)을 퇴적하고 포토레지스트를 마스크로 해서 절연막(13), (9) 및 절연막(게이트절연막 (4)와 동일한 층의 절연막)을 에칭하는 것에 의해 메모리셀선택용MISFETQt의 다른쪽의 n형 반도체영역(6)상 및 n채널형 MISFETQs의 다른쪽의 n형 반도체영역(6)상에 각각 콘택트홀(17)을 형성한다(제11도).
다음에 반도체기판(1)상에 다결정실리콘막(제3도전막)을 퇴적하고 포토레지스트를 마스크로 해서 이 다결정실리콘막을 에칭하는 것에 의해 축적전극(15) 및 패드층(16)을 형성한다. 축적전극(15)는 콘택트홀(17)을 통해서 메모리셀선택용MISFETQt의 다른쪽의 n형 반도체영역(6)에 접속되고 패드층(16)은 콘택트홀(17)을 통해서 n채널형 MISFETQs의 다른쪽의 n형 반도체영역(6)에 접속된다(제12도).
다음에 반도체기판(1)상에 질화실리콘막을 순차로 퇴적하고 정보축적용 용량소자 C의 유전체막을 구성하는 절연막(18)을 형성한다. 다음에 포토레지스트를 마스크로 해서 이 절연막(18)을 에칭하는 것에 의해 센스앰프 NSA를 형성하는 영역의 절연막(18)을 선택적으로 제거한다(제13도).
다음에 반도체기판(1)상에 다결정실리콘막(제4도전막)을 퇴적하고 포토레지스트를 마스크로 해서 센스앰프 NSA를 형성하는 영역의 다결정실리콘막을 에칭하는 것에 의해 정보축적용 용량소자 C의 플레이트전극(19)를 형성한다(제14도).
다음에 반도체기판(1)상에 층간절연막(21)을 퇴적하고 포토레지스트를 마스크로 한 에칭으로 상기 패드층(16)상의 층간절연막(21)에 콘택트홀(22)를 형성한다(제15도). 층간절연막(21)은 CVD법으로 퇴적한 막두께 200∼300nm 정도의 산화실리콘막과 막두께 500∼600nm 정도의 BPSG막의 적층막으로 구성하고, BPSG막은 질소가스분위기중에서 900∼950℃의 온도로 리플로해서 그 표면을 평탄화한다. 또 본 실시예에서는 패드층(16)과 공통소오스선 PN1에 접촉저항을 낮추기 위해서 패드층(16)상에 콘택트홀(22)를 2개 형성하지만, 콘택트홀(22)의 수는 1개 또는 3개 이상이라도 좋다.
그 후, 층간절연막(21)상에 퇴적한 제5도전막(TiW막, 알루미늄합금막, TiW막을 순차로 적층한 3층막)을 에칭해서 공통소오스선 PN1및 제2워드선 WL1', WL2'…를 형성하는 것에 의해 상기 제1도 및 제2도에 도시한 메모리셀 MC1및 n채널형 MISFETQs가 완성된다.
이와 같이 본 실시예의 DRAM은 메모리셀 MC1에 인접하는 센스앰프 NSA를 구성하는 1쌍의 n채널형 MISFETQs의 n형 반도체영역(6)과 공통소오스선 PN1을 메모리셀 MC1의 축적전극(15)와 같은 제3층째의 도전막으로 형성한 패드층(16)을 거쳐서 전기적으로 접속한다.
이 구성에 의해 패드층(16) 상의 층간절연막(21)에 뚫린 콘택트홀(22)의 애스펙트비를 이 패드층(16)이 없는 경우에 비해서 작게 할 수 있어 콘택트홀(22)의 가공정밀도나 콘택트홀(22)내에서의 공통소오스선 PN1의 접속신뢰성을 향상시킬수 있으므로 메모리셀 MC1과 센스앰프NSA간에 단차완충영역을 마련할 필요가 없어진다.
또 이 구성에 의해 센스앰프 NSA의 n채널형 MISFETQs를 메모리셀 MC1의 메모리셀선택용MISFETQt와 대략 동일한 형상, 대략 동일한 치수로 형성할 수 있다. 즉, 메모리셀 MC, 약 2비트분의 면적으로 1쌍의 n채널형 MISFETQs에 의해 래치회로를 구성한 센스앰프 NSA를 형성할 수 있다.
이것에 의해 센스앰프 NSA의 실효적인 점유면적을 작게할 수 있으므로 반도체칩(1)의 면적을 축소할 수 있고, 웨이퍼1매 당의 칩 취득수를 증가시킬 수 있다.
또 상기의 제조방법에서는 센스앰프 NSA를 형성하는 영역의 절연막(18)(정보축적용 용량소자 C의 유전체막)을 선택적으로 제거(제13도 참조)했지만, 제16도에 도시한 바와 같이 센스앰프 NSA를 형성하는 영역에 절연막(18)을 남겨 두어도 좋다.
이 경우는 층간절연막(21)과 절연막(18)을 동일의 마스크로 에칭해서 콘택트홀(22)를 형성하면 좋으므로 절연막(18)만을 에칭하는 공정이 불필요하게 되어 DRAM의 제조공정을 저감할 수 있다.
또 본 실시예에서는 n채널형 MISFETQs의 n형 반도체영역(6)과 공통소오스선 PN1간에 메모리셀 MC1의 축적전극(15)와 같은 제3층째의 도전막으로 형성한 패드층(16)을 개재시키지만, 제17도에 도시한 바와 같이 이 패드층(16)상에 메모리셀 MC1의 플레이트전극(19)와 같은 제4도전막으로 형성한 제2의 패드층(20)을 마련하고 이들 2층의 패드층(16), (20)을 거쳐서 n형 반도체영역(6)과 공통소오스선 PN1을 접속해도 좋다.
이 경우는 패드층(16)상의 절연막(18)을 제거해서 패드층(16)상에 직접패드층(20)을 접속하면 좋다. 이 구성에 의하면 패드층(20)상의 층간절연막(21)에 뚫린 콘택트홀(22)의 애스펙트비를 더욱 작게 할 수 있으므로 콘택트홀(22)의 가공정 밀도나 콘택트홀(22)내에서의 공통소오스선 PN1의 접속신뢰성을 더욱 향상시킬 수 있다.
본 실시예의 제조방법과 조합하여 유효한 메모리매트(MM1∼MM4)내의 게이트전극(5)와 비트선(BL)의 접속구조의 1예를 제18도 및 제19도를 사용해서 설명한다.
상기 제9도에 도시한 공정의 후에 비트선(BL)과 접속해야 할 게이트전극(5)상의 절연막(7) ,(9)를 선택적으로 제거하여 콘택트홀(30)을 형성한다(제18도). 다음에 반도체기판(1)상에 다결정실리콘막(제2도전막) 및 절연막(산화실리콘막)(11)을 순차로 퇴적하고 이들을 에칭하여 비트선(BL)을 형성하는 것에 의해 콘택트홀(30)을 통해서 비트선(BL)과 게이트전극(5)를 접속한다(제19도).
또 본 실시예의 제조방법과 조합해서 유효한 메모리매트(MM1∼MM4)내의 게이트전극(5)와 패드층(16)의 접속구조의 1예를 제20도 및 제21도를 사용해서 설명한다.
상기 제11도에 도시한 공정 후에, 패드층(16)과 접속해야 할 게이트전극(5)상에 절연막 (7),(9)를 선태적으로 제거하여 콘택트홀(31)을 형성한다(제20도). 다음에 반도체기판(1)상에 다결정실리콘막(제3도전막)을 퇴적하고 이것을 에칭하여 패드층(16)을 형성하는 것에 의해 콘택트홀(31)을 통해서 패드층(16)과 게이트전극(5)를 접속한다. 그 후, 축적전극(15) 및 패드층(16)상에 정보축적용 용량소자 C의 유전체막으로 되는 절연막(18)을 형성한다(제21도).
제22도는 본 실시예의 제조방법에 의해 형성된 직접주변회로 이외의 주변회로의 1예인 주변제어회로(CMOS 인버터)를 도시한 주요부 단면도이다.
CMOS인버터는 p형 웰(2)의 주면에 형성된 n형채널형 MISFETQn과 n형 웰(23)의 주면에 형성된 p채널형 MISFETQp로 구성된다. n채널형 MISFETQn및 p채널형 MISFETQp의 각각의 게이트전극(5)는 제1도전막으로 구성되고 상기 메모리셀 MC1의 메모리셀선택용 MISFETQt및 센스앰프NSA의 n채널형 MISFETQs의 각각의 게이트전극(5)를 형성하는 공정에서 동시에 형성된다.
n채널형 MISFETQn의 n형 반도체영역(6) 및 p채널형 MISFETQp의 p형 반도체영역(24)의 각각에는 층간절연막(21)에 뚫린 콘택트홀(25)를 통해서 배선(26)이 접속된다. 콘택트홀(25)는 상기 센스앰프 NSA의 n채널형 MISFETQs의 패드층(16)상의 층간절연막(21)에 콘택트홀(22)를 형성하는 공정에서 동시에 뚫린다. 또 배선(26)은 상기 공통소오스선 PN1과 같은 제5도전막으로 구성되고 공통소오스선 PN1을 형성하는 공정에서 동시에 형성된다. 이러한 직접주변회로 이외의 주변회로를 구성하는 MISFETQn, Qp의 소오스드레인영역에는 제5도전막이 직접접속되어 있다.
본 실시예의 DRAM은 메모리셀 MC1에 인접하는 센스앰프 NSA의 n채널형 MISFETQs와 공통소오스선 PN1을 패드층(16)을 거쳐서 접속하므로 패드층(16)상의 층간절연막(21)에 뚫린 콘택트홀(22)의 애스펙트비를 상기 CMOS인버터와 같은 표고가 낮은 주변회로영역의 층간절연막(21)에 뚫린 콘택트홀(25)의 애스펙트비와 거의 같게 할 수 있다.
제23도는 본 실시예의 DRAM을 사용해서 구성한 워크스테이션시스템의 1예를 도시한 블럭도이다.
이 워크스테이션시스템은 메인메모리의 DRAM 및 확장 RAM을 본 실시예의 고밀도 DRAM으로 구성하고 있다. 이 구성에 의해 작은면적의 실장영역에 대용량의 메모리를 탑재한 워크스테이션시스탬이 얻어진다.
[실시예 2]
제24도는 본 실시예의 DRAM의 메모리어레이 및 직접주변회로(워드션트부)의 일부를 도시한 단면도이다.
대용량 DRAM은 다결정실리콘막으로 구성한 워드선(WL)의 배선지연을 적게하기 위해서 Al 합금과 같은 금속배선을 사용해서 워드선(WL)을 직접 배접(션트)한다. 이 때, 본 실시예의 DRAM은 메모리셀의 축적전극(15)와 같은 제3도전막으로 형성한 패드층(32)를 거쳐서 션트용 배선(34)(공통소오스선 PN1과 같은 제5도전막으로 구성한 배선)과 워드선(WL, 제1도전막)을 접속한다.
상기 패드층(32)를 거쳐서 션트용의 배선(34)와 워드선(WL)을 접속하는 데에는 상기 제11도에 도시한 공정 후, 제25도에 도시한 바와 같이 배선(34)와 접속해야 할 워드선(WL)상의 절연막(7), (9)를 선택적으로 제거해서 콘택트홀(35)를 형성한다. 다음에 반도체기판(1)상에 제3도전막(다결정실리콘막)을 퇴적하고 이 제3도전막을 에칭하여 패드층(32)를 형성하는 것에 의해 콘택트홀(35)를 통해서 패드층(32)와 워드선(WL)을 접속한다.
다음에 반도체기판(1)상에 정보축적용 용량소자 C의 유전체막으로 되는 절연막(18) 및 제4도전막(다결정실리콘막)을 순차로 퇴적하고 이 제4도전막을 에칭하여 메모리셀의 플레이트전극(19)를 형성한다. 다음에 반도체(1)상에 층간절연막(21)을 퇴적하고 이 층간절연막(21)을 에칭해서 콘택트홀(35)를 형성한 후, 층간절연막(21)상에 퇴적한 제5도전막(TiW막, 알루미늄합금막, TiW막을 순차로 적층한 3층막)을 에칭해서 배선(34)를 형성한다.
본 실시예에 따르면 층간절연막(21)에 뚫린 콘택트홀(33)의 애스펙트비를 작게 할 수 있으므로 메모리셀 MC와 워드션트부간에 단차완충영역을 마련할 필요가 없어진다. 이것에 의해 워드션트부의 실효적인 점유면적을 작게 할 수 있으므로 반도체칩(1)의 면적을 축소할 수 있고 웨이퍼1매 당의 칩 취득수를 증가시킬 수 있다. 또 여기에서 워드션트부에 형성되는 n채널형 MISFETQn은 더미의 MISFET이고 트랜지스터로써의 동작은 실행하지 않는다.
[실시예3]
제26도는 본 실시예의 DRAM의 메모리어레이 및 직접주변회로(센스앰프)의 일부를 도시한 회로도, 제27도는 제26도에 도시한 센스앰프의 리드시의 타이밍도이다.
본 실시예의 DRAM의 메모리매트 MM은 1쌍의 세그먼트비트선(SBL,), 한쌍의 글로벌비트선(GBL,), 한쌍의 n채널형 MISFETQs로 래치회로를 구성한 센스앰프NSA를 구비하고 있다.
메모리셀MC에 라이트된 데이터는 리드시에 세그먼트비트선(SBL,)로 전달되고 센스앰프NSA에서 프리센스된 후, 글로벌비트선(GBL,)로 전달되고 메인앰프MA(주센스 앰프에 해당)에 의해 증폭된다.
상기 세그먼트비트선(SBL,)은 제2도전막(다결정실리콘막)으로 구성되고 글로벌비트선(GBL,)은 제5전도막(TiW막, 알루미늄합금막, TiW막을 순차로 적층한 3층막)으로 구성되어 있다.
본 실시예의 DRAM은 사기 세그먼트비트선(SBL,)과 글로벌비트선(GBL,)을 접속하는 n채널형 MISFETQw와 글로벌비트선(GBL,)을 메모리셀 MC의 축적전극과 같은 제3도전막으로 구성한 패드층을 거쳐서 접속한다. 이 구성에 의해 패드층상의 층간절연막에 뚫린 콘택트홀의 애스펙트비를 작게 할 수 있으므로 메모리셀 MC와 센스앰프 NSA간에 단차완충영역을 마련할 필요가 없어진다. 또 센스앰프NSA의 n채널형 MISFETQs, 세그먼트비트선(SBL,)과 글로벌비트선(GBL,)을 접속하는 n채널형 MISFETQw, 세그먼트비트선(SBL,)을 프리챠지하기 위한 n채널형 MISFETQp의 각각을 메모리셀선택용 MISFETQt와 대략 동일한 형상, 대략 동일한 치수로 형성할 수 있다. 이것에 의해 센스앰프 NSA의 실효적인 점유면적을 작게 할 수 있으므로 반도체칩(1)의 면적을 축소할 수 있고 웨이퍼1매 당의 칩 취득수를 증가시킬 수 있다.
제28도는 본 실시예의 센스앰프 NSA를 임계값전압(Vth) 편차보상형으로 한 예이다. 이 센스엠프 NSA는 래치회로를 구성하는 1쌍의 n채널형 MISFETQ1, Q2의 임계전압(Vth)의 편차의 차(△Vth)를 프리챠지시에 노드(N1,N2)의 전위차로써 인출하는 것에 의해 보상하고, 센스앰프 NSA의 구동을 커플링용량(C1, C2)를 거쳐서 실행한다. 그리고 이 최초의 구동을 프리센스동작으로 하고 다음에 구동용 n채널형 MISFETQ3, Q4를 ON으로 해서 세그먼트비트선(SBL,)을 증폭한다.
제29도에 도시한 바와 같이 데이터의 리드시에는 PSi를 'H'로 하는 것에 의해 커플링용량(C1, C2)를 거쳐서 센스앰프 NSA 의 구동을 개시한다. 다음에 SAi를 'H'로 해서 세그먼트비트선(SBL,)을 증폭한 후, BSi를 'H'로 하고 리드데이타를 글로벌비트선(GBL,)로 전달해서 메인앰프 MA로 증폭한다.
이 예에서는 상기 커플링용량(C1, C2)를 메모리셀 MC의 정보축적용 용량소자 C와 동일한 구조로 하고 동일한 제조공정에서 제조하는 것에 의해 센스앰프 NSA의 실효적인 점유면적을 더욱 작게 할 수 있다.
제30도는 상기 세그먼트비트선(SBL,) 또는 글로벌비트선(GBL,)으로 증폭한 리드데이타의 신호를 어드레스에 따라서 칼럼디코더에 의해 선택적으로 공통데이타선(CDL,)으로 인출하는 회로이다. 리드회로는 리드신호를 'H'로 하는 것에 의해 활성화되는 다이렉트형 센스이고, 라이트회로는 라이트신호를 'H'로 하는 것에 의해 활성화된다.
상기의 회로는 n채널형 MISFET만으로 구성되어 있으므로 이 n채널형 MISFET과 공통데이타선(CDL,)의 접속을 메모리셀 MC의 축적전극과 같은 도전막으로 구성한 상기 패드층을 거쳐서 실행하는 것에 의해 그 실효적인 점유면적을 작게 할 수 있다.
[실시예 4]
제31도는 본 실시예의 DRAM의 메모리어레이 및 직접주변회로(서브워드드라이버)의 일부를 도시한 회로도이다.
서브워드드라이버를 구성하는 n채널형 MISFET은 어드레스선택선(φ×0, φ×1)을 거쳐서 서브워드디코더에 접속되고 메인워스선(MQLi,)를 거쳐서 메인워드디코더에 접속된다. 서브워드선(SWLi)의 선택은 메인워드선(MWLi)를 ‘H’, 메인 워드선()를 ‘L’로 하고 어드레스선택(φ×0, φ×1)의 한쪽 (φ×0)를 'H'로 해서 실행한다.
상기 서브워드드라이버를 구성하는 n채널형 MISFET에 상기 패드층을 적용하는 것에 의해 그 실효적인 점유면적을 작게 할 수 있다.
[실시예 5]
제32도는 본 실시예의 DRAM의 직접주변회로의 일부를 도시한 회로도이다.
본 실시예의 DRAM은 비트선의 지연시간이나 소비전력을 저감하기 위해서 비트선을 센스앰프 SA에 접속되는 메인비트선과 메모리셀에 접속되는 서브비트선으로 계층화하고 있다.
상기 메인비트선은 상기 제5도전막(TiW막, 알루미늄합금막, TiW막을 순차로 적층한 3층막)으로 구성되고 서브비트선은 제2도전막(다결정실리콘막)으로 구성된다. 메인비트선과 서브비트선은 스위치용의 n채널형 MISFETQs를 거쳐서 접속된다.
상기 스위치용의 n채널형 MISFETQs과 메인비트선의 접속에 상기 패드층을 적용하고 스위치용 n채널형 MISFETQs를 메모리셀선택용 MISFETQt와 대략 동일한 형상, 대략 동일한 치수로 형성하는 것에 의해 그 실효적인 점유면적을 작게 할 수 있다. 이 경우, 거의 메모리셀 1비트분의 면적으로 1개의 스위치를 형성할 수 있다.
제33도는 제32도와 마찬가지로 비트선을 센스앰프 SA에 접속되는 메인비트선MB과 메모리셀 MC가 직접접속되는 서브비트선 SB로 계층화한 예(이하, 계층비트선방식이라고 한다)이다. 제33도는 제32도의 서브비트선 SB에 서브비트선의 프리챠지회로를 마련한 것이다.
MBL1,/MBL1,MBR1,/MBR1,…은 메인비트선, SBL1,/SBL1,SBR1,/SBR1…은 서브비트선, 서브비트선선택신호(SWA2와 SWA3)은 서브비트선과 메인비트선을 접속하는 서브비트선선택용 MISFETQs의 게이트를 제어하고 1조의 서브비트선쌍(예를 들면 SBL1,/SBL1)을 메인비트선(예를 들면 MBL1,/MBL1)에 접속한다. VBLR2는 비트선프리챠지전압(비트선의 하이레벨과 로우레벨의 거의 중간의 전위)공급배선이다. 프리챠지회로는 서브비트선과 비트선프리챠지전압공급배선 VBLR2간에 접속된 서브비트선프리챠지MISFETQpc로 이루어지고 MISFETQpc의 게이트에는 서브비트선프리챠지신호선 PCA2, PCA3에 접속되어 있다.
제33도에서는 메인비트선 MB가 연장하는 방향으로 배치된 2개의 센스앰프 SA간에 2개의 메모리어레이가 배치되고 메모리어레이내에는 여러개의 메모리셀이 행렬상으로 배치된 메모리셀영역을 서브비트선선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc가 배치된 스위치 영역이 있다. 2개의 센스앰프 SA간에 배치된 4개의 서브비트선 SB중의 1개가 메인비트선MB에 접속된다.
본 방식의 특징은 메인비트선 MB의 프리챠지시에 모든 서브비트선SB를 메인비트선 MB에서 분리시키는 형태의 제어가 가능하므로 동작시에 선택된 서브비트선 SB만 메인비트선 MB에 접속하도록 서브비트선선택신호 SWA2등의 스위치신호를 1개만 활성화하면 좋고 소비 전력의 저감이 도모된다.
센스앰프 SA는 1쌍의 메인비트선 MB에 접속되어 있고 메모리어레이의 좌우에 나뉘어 배치된다. 즉 메인비트선 SB 4개분의 스페이스에 센스앰프를 1개 배치하면 좋으므로 센스앰프 SA의 레이아웃피치를 완화할 수 있다.
제34도는 제33도의 회로의 동작파영도이다. PCB는 메인비트선 MB의 프리챠지신호, WL은 워드선이고 비선택서브비트선에 대응하는 신호는 점선으로 도시하고 있다. 메인비트선 MB의 프리챠지신호 PCB 및 서브비트선의 프리챠지신호(예를들면 PCA2)가 "하이"에서 "로우"로 되고 메인비트선 MB 및 서브비트선 SB의 프리챠지의 종료와 함께 서브비트선 선택신호(예를들면 SWA2)가 상승하고 계속해서 워드선(WL)이 상승하고 서브비트선 SB 및 메인비트선 MB에 리드신호전압(제34도에 있어서 BL,/BL로 나타내고 있다)이 나타난다. 이것을 센스앰프 SA로 증폭해서 입출력선(SI01, SI01B, SI02, SI02B)를 거쳐서 데이터의 리드가 실행된다.
리드가 종료하면 워드선 WL이 하강하고 계속해서 프리챠지신호(PCB 및 PCA2)가 상승하여 메인비트선 MB 및 서브비트선SB 모두에 프리챠지전압으로 쇼트된다. 최후에 서브비트선선택신호 SWA가 하강하고 서브비트선 SB가 메인비트선 MB에서 분리된다.
제35도는 제33도의 계층비트선방식의 레이아웃도를 도시한 것이다. 여러개의 메모리셀 MC가 행렬형상으로 배치된 메모리셀영역과 메모리셀영역의 사이의 영역에는 서브비트선선택용MISFETQs 및 서브비트선프리챠지MISFETQpc가 배치된 스위치 영역이 있다. 이 스위치영역은 워드선 8개의 영역에 배치되어 있다.
메모리셀영역에 있어서 여러개의 워드선 WL은 열방향으로 소정의 피치로 배치되고 행방향으로 연장하고 있다. 스위치영역에서는 워드선WL과 같은 층으로 구성된 배선(SWAE, PCA3 등)이 워드선의 피치와 같은 피치, 같은 배선폭으로 형성되어 있다.
즉, 제1도전막으로 구성한 워드선 WL 및 배선SWA3, PCA…는 메모리셀영역에서 스위치영역에 걸쳐서 같은 피치, 같은 배선폭으로 배치되어 있다.
두꺼운 점선 L로 도시한 안쪽의 영역인 능동영역은 필드절연막(3)으로 둘러쌓인 영역으로써 능동영역내의 워드선 아래 이외의 영역에는 n형의 반도체영역이 형성되어 있다. 이것은 n형 반도체영역이 워드선 WL에 대해서 자기정합으로 형성되어 있는 것을 의미한다. 이 능동영역은 행 및 열방향과 교차하는 기울어진 방향으로 연장하고, 인접하는 2개의 워드선쌍을 넘어서 연장하고 있다. 능동영역이 연장하는 방향은 특정의 워드선쌍에 대해서는 동일한 방향이지만 그 특정의 워드선쌍(예를들면 WLn과 WLn-i)에 인접하는 워드선쌍(WLn-2와 WLn-3)에 대한 능동영역이 연장하는 방향은 반대방향으로 되어 있다.
이 특정의 워드선쌍간의 영역에 있어서 능동영역내의 반도체영역이 서브비트선 SB에 접속되고 워드선의 바깥측의 영역에 있어서 능동영역내의 반도체영역이 축적전극 SN과 접속되어 있다.
상술한 능동영역이 연장하는 방향의 규칙성은 스위치여역에서도 동일하다.
서브비트선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc는 메로리셀을 구성하는 선택MISFETQt와 동일한 구조를 갖는다. 스위치영역에 있어서 필드절연막(3) 및 능동영역의 형상은 메모리셀의 영역의 필드절연막(3) 및 능동영역의 형상과 완전히 같다. 또 서브비트선의 프리챠지용 신호배선 PCA2, PCA3 및 서브비트선 SB 선택신호배선 SWA2, SWA3은 메로리셀선택용 MISFETQt의 게이트전극과 같은 층의 재료(제1도전막)이고, 또한 게이트전극을 구성하고 있는 워드선과 같은 폭 및 같은 피치로 배치되어 있다. 이와 같이 메모리셀영역과 스위치영역을 동일한 반복패턴으로 하는 것에 의해 위상시프트법을 이용한 노출기술을 사용하기 쉬우므로 미세가공이 가능하다.
제35도에 있어서 두꺼운 점선 L의 안쪽의 영역은 능동영역이고, 바깥층의 영역은 필드절연막(3)이 형성된 영역이다. 메모리셀의 워드선WL과 서브비트선 SB의 프리챠지용 신호배선 PCA2, PCA3 및 서브비트선선택신호배선 SWA2, SWA3은 다결정폴실리콘막으로 이루어지는 제1도전막으로 구성되어 있다. 이 제1도전막은 다결정폴리실리콘막상에 고융점금속의 실리사이드층이 적층된 폴리사이드구조로 해도 좋다.
다음에 서브비트선 SBL1, SBR1,/ SBR1…은 워드선 WL과 직교하는 방향으로 연장하고 제2도전막인 폴리사이드막으로 구성되어 있다.
또 메모리셀의 축적전극 SN은 제3도전막으로 구성되고 스위칭영역에 있어서는 비트선프리챠지전압 공급배선 VBRL2가 제3도전막으로 형성되어 있다. 또 서브비트선선택용 MISFETQs와 메인비트선 MBL-1/MBL-1…의 접속은 제3도전막으로 이루어지는 패드층 PAD를 거쳐서 실행되고 있다.
메모리셀영역에는 축적전극 SN을 덮도록 플레이트전극 PL이 형성되어 있다. 이 레이아웃에서는 프레이트전극 PL은 서브비트선프리챠지 MISFETQpc 및 서브비트선선택용 MISFETQs상에는 배치되지 않는다. 축적전극 SN과 플레이트전극 PL간에는 유전체막(18)이 형성되어 있고 축적전극 SN, 플레이트전극 PL 및 유전체막으로 메모리셀의 용량소자가 형성되어 있다.
메인비트선 MBL1,/MBL1…은 서브비트선 SBL1,/SBR1…과 동일방향으로 연장하고 제5도전막으로 구성되어 있다.
제36(a)도 및 제36(b)도는 제35도에 있어서의 메모리셀(A-A'에 있어서의 단면도) 및 서브비트선선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc(B-B'에 있어서의 단면도)의 단면도를 도시하고 있다. 제2도에 도시한 메모리셀과 동일한 층에는 동일한 부호를 붙인다. 이 메모리셀이 제2도에 도시한 메모리셀과 다른 부분은 서브비트선(10)이 다결정실리콘으로 이루어지는 제1의 플러그전극(24)를 거쳐서 반도체영역(6)에 접속되어 있는 것, 그리고 캐피시터의 축적전극 SN, (15)는 다결정실리콘막으로 이루어지는 제1 및 제2의 플러그전극(24),(25)를 거쳐서 반도체영역(6)에 접속되어 있는 것, 더 나아가서는 제5도전막(23)이 제2워드선으로써가 아닌 메인비트선 MB로써 사용되고 있는 점이다.
제36(a)도 및 제36(b)도에 있어서 제2도와 동일한 부호를 붙인 부분은 제2도의 재료 및 그 제조방법이 같으므로 그 설명은 생략한다. 제36(a)도에 있어서 서브비트선(10), SB는 제2도의 비트선에 대응하고 있고 서브비트선(10), SB는 다결정실리콘막으로 이루어지는 제1의 플러그전극(24)를 거쳐서 반도체영역(6)에 접속되어 있다. 제1의 플러그전극(24)는 게이트전극(4)와 일체인 워드선 WL-1, WL2…간에 다결정실리콘막을 퇴적시키고 이것을 에치백하는 것에 의해 워드선 WL-1, WL2…간에 다결정실리콘막을 남기는 것에 의해 형성한다.
축적전극 SN, (15)는 BPSG막 (13A)를 800℃ 정도로 리플로해서 표면을 평탄화한 후에 SiO2막(13B)를 퇴적한 층간절연막(13)상에 형성되어 있다. 축적전극 SN, (15)는 제1, 제2의 플러그전극(24), (25)를 거쳐서 반도체영역(6)과 접속되어 있다. 제1의 플러그전극(24)는 상술의 서브비트선(10), SB아래의 제1플러그전극(24)와 동일한 공정에서 형성된다. 제2의 플러그전극은 상기의 층간절연막(13)에 스루홀을 마련한 후, 다결저실리콘막을 퇴적하고 이것을 에치백하는 것에 의해 스루홀내에만 형성한다.
제5도전막으로 구성된 메인비트선(23), MB는 제2도의 워드선과 마찬가지로 배리어메탈막, 알루미늄합금막, 배리어메탈막의 3층막으로 구성되어 있고 배리어메탈은 예를들면 TiW로 구성되고, 알루미늄합금은 예를들면 Cu 및 Si를 첨가한 알루미늄막으로 구성되어 있다.
제36(b)도는 서부비트선선택용 MISFETQs(좌측) 및 서브비트선프리챠지MISFETQpc(우측)을 도시한다. 서브비트선선택용 MISFETQs 및 서브비트선프리챠지MISFETpc는 메모리셀선택용 MISFETQt와 같은 게이트길이, 게이트폭을 갖는다. 또 게이트재료도 같다. 서브비트선선택용 MISFETQs의 한쪽의 반도체영역(6)에는 제1의 플러그전극(24)를 거쳐서 서브비트선(10)이 접속되어 있고 다른쪽의 반도체영역(6)은 제1 및 제2 플러그전극(24), (25) 및 용량전극(15)와 같은 층에서 형성된 패드층(16), PAD를 거쳐서 메인비트선(23)에 접속되어 있다.
서브비트선프리챠지MISFETQpc의 한쪽의 반도체영역(6)은 서브비트선선택용 MISFETQs의 한쪽의 반도체영역(6)과 일체로 형성되어 있고 다른쪽의 반도체영역(6)은 제1 및 제2의 플러그전극(24), (25)를 거쳐서 비트선프리챠지전압공급배선VBLR2에 접속되어 있다. 이 비트선프리챠지전압공급배선VBLR2는 용량전극 SN, (15)와 같은 층의 제3도전막으로 형성되어 있고 제35도에 도시한 바와 같이 서브비트선프리챠지신호선 PCA2, PCA3상으로써 또한 서브비트선프리챠지신호선 PCA2, PCA3의 2개분의 영역에 마련되어 있다.
제35도에서 명확한 바와 같이 서브비트선선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc는 메모리셀선택용 MISFETQt의 능동영역의 형상과 같은 형상의 능동영역을 사용하여 형성되고 또한 메모리셀영역의 워드선의 피치와 같은 피치로 배치된 제1도전막을 게이트전극으로써 형성된다. 따라서 워드선의 연장방향에 있어서 서브비트선 SB 및 메인비트선 MB의 피치를 바꾸는 일없이 서브비트선선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc를 배치할 수 있다.
또 제36(a)도, 제36(b)도에서 알 수 있는 바와 같이, 서브비트선선택용 MISFETQs의 다른쪽의 반도체영역(6)을 제1, 제2의 플러그전극(24),(25) 및 패드층(16), PAD를 거쳐서 메인비트선(23)에 접속하는 것 및 서브비트선프리챠지MISFETQpc의 다른쪽의 반도체영역(6)에 접속되는 비트선프리챠지전압공급배선VBLR2를 제3도전막(15')를 사용해서 형성한 것에 의해 제5도전막의 형성공정에 있어서 스위치영역을 메모리셀영역과 동등의 표고로 할 수 있다. 이것에 의해 메모리셀영역과 스위치영역간에 단차완충영역을 마련할 필요는 없어 집적도를 향상시킬 수 있다.
제37도는 제36(b)도에 도시한 서브비트선선택용 MISFETQs의 변형예를 도시한 것이다. 제36(b)도에 비해서 제37도에서는 반도체영역(6)과 메인비트선 MB, (23)은 제1 및 제2의 플러그전극(24), (25)를 거쳐서 접속되어 있고 축적전극(15), SN과 같은층의 패드층(16), PAD는 사용되고 있지 않다.
제38도는 제36(b)도에 도시한 서브비트선선택용MISFETQs의 변형예를 도시한 것이다. 제36(b)도와 비교해서 제38도에서는 반도체영역(6)과 메인비트선 MB, (23)은 제1의 플러그전극(24)를 거쳐서 접속되어 있고 축적전극(15), SN과 같은 층의 패드층(16), PAD 및 제2의 플러그전극(25)는 사용되고 있지 않다. 제37도, 제38도의 경우에는 층간절연막(21), (13)에 형성하는 스루홀의 지름을 플러그전극의 평면형상보다도 작게할 필요가 있다. 이것은 스루홀과 플러그전극간에 맞춤여유를 취하기 위해서이다.
제36(b)도, 제37도, 제38도에 있어서 플러그전극(24), (25) 또는 패드층(16), PAD를 반도체영역(6)과 메인비트선 MB를 구성하는 제5도전막(23)간에 개재시키는 것에 의해 제5도전막(23)의 아래에 위치하는 절연막에 마련하는 스루홀의 애스펙트비를 작게 할 수 있다. 따라서 메모리셀영역과 스위치영역간에 단차완충영역을 마련할 필요가 없으므로 집적도를 향상시킬 수 있다.
제39(a), (b)도는 리세스어레이구조를 본원에 적용한 경우의 예를 도시한 것이다. 리세스어레이구조라는 것은 DRAM의 메로리셀부를 반도체기판의 낮은 영역(리세스영역)에 형성하고 주변회로부를 높은 영역에 형성하는 것에 의해 메모리셀에서 주변회로영역에 걸치는 배선의 가공정밀도를 향상시키는 기술이고 예를들면 USP 5,196,910에 개시되어 있다. USP 5,196,910에 있어서 메모리셀은 리세스영역에 형성되고 주변회로를 구성하는 MISFET은 모두 리세스영역 이외의 높은 영역에 형성되어 있다.
제39(a)도, 제39(b)도에 도시한 예에 있어서 메모리셀Qt(A-B부), 서브비트선선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc(B-C부)는 반도체기판(1)의 낮은 영역(리세스영역)에 형성되어 있고 서브비트선탱용 MISFETQs 및 서브비트선프리챠지MISFETQpc 이외의 주변회로를 구성하는 MISFETQn(C-D부)는 반도체기판(1)의 높은 영역에 형성되어 있다. 즉 서브비트선선택용 MISFETQs와 메인비트선 MB의 접속에 플러그전극(24),(25), 패드층(16), PAD를 사용하는 것 및 서브비트선프리챠지MISFETQpc에 접속되는 비트선프리챠지전압공급배선VBLR2를 축적전극(15), SN과 같은층의 제3도전막으로 구성하는 것에 의해 이들의 서브비트선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc는 리세스영역에 형성할 수 있다. 이것은 제5도전막의 형성시에 있어서 메모리셀영역 및 스위치영역의 표고가 거의 같게 되기 때문이다. 따라서 서브비트선선택용MISFETQs 및 서브비트선프리챠지MISFETQpc를 반도체기판의 높은 영역에 형성하는 경우와 비교해서 고집적화를 실현할 수 있다. 또 리세스영역의 형성방법에 관해서는 USP 5, 196,910에 개시된 방법을 적용할 수 있다.
제40도에 제35도에 도시한 서브비트선선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc의 레이아웃의 변형예를 도시한다. 제40도에서는 워드선과 같은 층의 제1도전막으로 이루어지는 배선 10개분의 영역을 스위치영역으로써 할당하고 있다.
제40도에서는 축적전극SN과 패드층 PAD가 워드선이 연장하는 방향에 인접하지 않는다고 하는 특징이 있다. 제35도에 도시한 바와 같이 메모리셀영역과 스위치영역의 경계에서 축적전극 SN과 패드전극 PAD가 인접하고 있으면 양자간에서 플레이트전극 PL을 패터닝하지 않으면 안되므로 높은 가공정밀도가 요구되지만 제40도의 경우는 가공이 용이하다고 하는 특징이 있다.
제41도는 제35도에 도시한 서브비트선선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc의 레이아웃의 변형예이다.
이 예에서는 워드선과 같은층의 제1도전막으로 이루어지는 배선16개분의 영역을 스위치영역으로써 할당하고 있다. 제41도에서는 반만 도시하고 있다. PCA3에서 SW3의 우측의 Vss까지의 패턴이 PCA2부분에서 반복된다.
이 예에서는 메인비트선 MB와 패드층 PAD의 콘택트홀(제36(b)도의 (22))가 인접한는 메인비트선 MB간에서 인접하지 않도록 한 것이다. 이와 같은 레이아웃으로 하는 것에 의해 메인비트선 MB와 패드층 PAD의 콘택트홀부분의 메인비트선 MB를 도그본(dog bone)구조로 할 수 있다. 도그본구조라는 것은 콘택트부분만 배선의 폭을 두껍게하고 콘택트홀과 배선의 맞춤여유를 확보하는 것이다. 이와 같이 메인비트선 MB와 패드층 PAD의 콘택트홀의 위치를 인접하는 메인비트선 MB간에서 어긋나게 하는 것에 의해 도그본구조를 적용해도 메인비트선 MB의 피치를 넓힐 필요는 없다.
제41도에서는 도그본구조는 도시하지 않았지만 실제는 도그본구조로 되어 있다.
제42도는 계층비트선방식의 다른 실시예의 회로도이다. 이 회로도에서는 메인비트선 MB를 상보형으로 하지 않고 센스앰프 SA에 접속된 2개의 메인비트선 중 한쪽에만 여러개의 서브비트선 SB가 접속되고 다른쪽에는 참조전압VBLR3(예를들면 비트선의 하이레벨과 로우레벨의 거의 중간의 전위에서 메인비트선 및 서브비트선의 프리챠지전압이 같다)이 공급된다.
한쪽의 메인비트선에는 1개의 메모리셀내에서 4개의 서브비트선 SB가 서브비트선선택용 MISFETQs를 거쳐서 접속되어 있다.
각 서브비트선 SB와 서브비트선프리챠지전압공급배선 VBLR2간에는 서브비트선프리챠지용 MISFETQpc가 접속되어 있다.
제43도에 제42도의 회로의 레이아웃도를 도시한다. 스위치 영역은 메모리셀영역간에 배치되고 워드선과 같은층의 제1도전막으로 이루어지는 배선 12개분의 영역에 레이아웃되어 있다. 제42도, 제43도에 도시한 예에서는 메인비트선 MB의 피치를 서브비트선 SB의 피치의 2배로 완화할 수 있으므로 메인비트선 MB의 가공마진이 증가하여 제조효율이 향상함과 동시에 고집적화에 적합하다.
여기에서 제40도∼제43도에 도시한 예에 있어서 메모리셀 MC는 제36(a)도의 구조와 같고 서브비트선선택용 MISFETQs 및 서브비트선프리챠지MISFETQpc의 구조는 제36(b)도, 제37도 또는 제38도의 구조와 같다. 또 제40도∼제43도에 있어서도 제39(a)도, 제39(b)도에 도시한 리세스어레이구조를 적용할 수 있다. 이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.
본원에 의해서 개시되는 발명중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명에 의하면 직접주변회로의 트랜지스터와 제5도전막으로 구성된 배선을 접속하는 콘택트홀의 애스펙트비를 작게 할 수 있어 콘택트홀의 가공정밀도나 콘택트홀내에서의 배선의 접속신뢰성을 향상시킬 수 있으므로 메모리셀과 직접주변회로간에 단차완충영역을 마련할 필요가 없어진다.
또 직접주변회로를 구성하는 MISFET을 메모리셀의 메모리셀선택용MISFET과 대략 동일한 형상, 대략 동일한 치수로 형성할 수 있다. 또 패드층을 메모리셀의 정보축적용 용량소자의 축적전극과 대략 동일한 형상, 대략 동일한 치수로 형성할 수 있다.
이것에 의해 직접주변회로의 실효적인 점유면적을 작게 할 수 있으므로 반도체칩의 면적을 축소할 수 있고, 웨이퍼1매 당의 칩 취득수를 증가시킬 수 있다.

Claims (26)

  1. 메모리셀 선택용 MISFET와 캐패시터가 직렬로 접속된 메모리셀이 여러개 접속된 제1 비트선, 센스앰프에 접속되고 또한 상기 제1 비트선과 평행하게 연장하는 제2 비트선 및 상기 제2 비트선과 상기 제1 비트선 사이에 접속되고, 상기 제1 비트선을 상기 제2 비트선에 접속하는 스위칭 MISFET를 포함하는 반도체 집적회로장치로서, 그의 주면상에 메모리셀영역 및 상기 메모리셀 영역에 인접하는 스위치영역을 갖는 반도체기판, 상기 메모리셀영역에 있어서 행 및 열방향으로 배치된 여러개의 제1 능동영역, 상기 스위치 영역에 있어서 행 및 열방향으로 배치된 여러개의 제2 능동영역, 상기 메모리셀영역에 있어서 행방향으로 연장하고 또한 열방향으로 제1 피치로 배치되며, 인접하는 한쌍의 워드선이 상기 제1 능동영역과 교차해서 배치된 여러개의 워드선, 상기 스위치영역에 있어서 행방향으로 연장하고 또한 열방향으로 상기 제1 피치로 배치되며, 인접하는 한쌍의 배선이 상기 제2능동영역과 교차해서 배치된 여러개의 배선, 상기 메모리셀영역에 있어서 상기 인접하는 한쌍의 워드선의 내측이고 또한 각각의 상기 제1 능동영역내에 위치하여 서브비트선에 접속되는 제1 반도체영역, 상기 메모리셀영역에 있어서 상기 인접하는 한쌍의 워드선의 외측이고 또한 각각의 상기 제1능동영역내에 위치하며 상기 캐패시터에 접속되는 제2반도체영역, 상기 스취치영역에 있어서 상기 인접하는 한쌍의 배선의 내측이고 또한 각각의 상기 제2 능동영역내에 위치하며 상기 서브비트선에 접속되는 제3 반도체영역, 상기 스위치영역에 있어서 상기 인접하는 한쌍의 배선의 외측이고 또한 각각의 상기 제2 능동영역내에 위치하는 제4 반도체영역 및 상기 메모리셀영역 및 상기 스위치 영역에 있어서 열방향으로 연장하고 행방향으로 소정의 피치로 배치되며 그의 각각이 상기 스위치영역에 있어서 상기 제4반도체영역에 접속되는 여러개의 메인비트선을 포함하고, 상기 메모리셀 선택용 MISFET는 각각의 상기 워드선과 상기 제1 및 제2반도체영역을 구비하고, 상기 스위칭 MISFET는 각각의 상기 배선과 제3 및 제4 반도체영역을 구비하고, 각각의 상기 제1 능동영역의 형상은 각각의 상기 제2 능동영역의 형상과 대략 동일한 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 능동영역은 상기 행 및 열방향에 대해서 경사지게 배치되어 있는 집적 회로장치.
  3. 제1항에 있어서, 상기 메모리셀영역에 있어서 상기 서브비트선과 상기 서브비트선과 상기 제1 반도체영역 사이에 형성된 제1 플러그전극을 거쳐서 상기 제1 반도체영역에 접속되어 있는 반도체 집적 회로장치.
  4. 제1항에 있어서, 상기 메모리셀영역에 있어서 상기 제2 반도체영역은 제2 및 제3 플러그전극을 거쳐서 상기 캐패시터에 접속되어 있는 반도체 집적 회로장치.
  5. 제1항에 있어서, 상기 스위칭 MISFET의 상기 제3 반도체영역은 제4 플러그전극을 거쳐서 상기 서브비트선에 접속되어 있는 반도체 집적 회로장치.
  6. 제1항에 있어서, 상기 스위칭 MISFET의 상기 제4 반도체 영역은 제5 및 제6 플러그전극을 거쳐서 상기 메인 비트선에 접속되어 있는 반도체 집적 회로장치.
  7. 제1항에 있어서, 상기 캐패시터는 축적전극 및 상기 축적전극상에 마련된 플레이트전극을 갖고, 상기 제4 반도체영역은 상기 축적전극과 동일한 도전층으로 형성된 패드층을 거쳐서 상기 메인 비트선에 접속되어 있는 반도체 집적 회로장치.
  8. 제6항에 있어서, 상기 스위치영역에 위치하고 또한 상기 서브비트선과 프리챠지전압 공급배선 사이에 접속된 프리챠지 MISFET를 더 포함하고, 상기 프리챠지MISFET는 상기 프리챠지 전압 공급배선과 상기 제3 및 제4 반도체영역으로 형성되는 반도체 집적 회로장치.
  9. 제1항에 있어서, 상기 반도체기판은 상기 메모리셀영역 및 스위치영역과는 다른 영역의 주변회로 형성영역을 갖고, 상기 주변회로 형성영역내에 주변회로 MISFET가 형성되는 반도체 집적 회로장치.
  10. 제6항에 있어서, 상기 스위칭 MISFET의 상기 제4 반도체형성영역은 제5 및 제6 플러그전극 및 상기 축적전극과 동일한 도전층으로 형성된 상기 패드층을 거쳐서 상기 메인비트선에 접속되어 있는 반도체 집적 회로장치.
  11. 제10항에 있어서, 상기 캐패시터는 축적전극 및 상기 축적전극상에 마련된 플레이트전극을 갖고, 상기 프리챠지전압 공급배선은 상기 축적전극과 동일한 도전층으로 형성되는 반도체 집적 회로장치.
  12. 제10항에 있어서, 상기 프리챠지 MISFET의 게이트전극을 형성하는 다른 배선을 더 포함하고, 상기 스위칭 MISFET의 게이트적극을 형성하는 배선과 함께 한쌍의 배선을 형성하는 반도체 집적 회로장치.
  13. 제8항에 있어서, 상기 프리챠지전압 공급배선은 상기 행방향으로 연장하는 반도체 직접회로장치.
  14. 제13항에 있어서, 상기 스위칭 MISFET와 상기 프리챠지 MISFET는 하나의 상기 제2 능동영역내에 형성되는 반도체 집적 회로장치.
  15. 제13항에 있어서, 상기 스위칭 MISFET와 상기 프리챠지 MISFET는 제2 능동영역과는 분리되어 형성되는 반도체 집적 회로장치.
  16. 제15항에 있어서, 상기 메모리 셀영역 및 상기 스위치영역에 있어서의 상기 반도체 기판의 주면은 상기 주변회로형성영역에 있어서의 상기 반도체기판의 주면보다 낮은 반도체 집적회로장치.
  17. 워드선, 데이터선, 하나의 상기 워드선과 하나의 상기 데이터선에 각각 접속된 메모리셀 및 주변회로를 포함하고, 상기 메모리셀의 각각은 제1 MISFET와 용량소자를 구비하고, 상기 주변회로는 제2 MISFET를 구비하는 반도체 집적회로장치의 제조방법으로서, 상기 메모리셀을 위한 제1 부분과 상기 주변회로를 위한 제2 부분을 구비하는 주면을 갖는 반도체 기판을 준비하는 공정, 상기 반도체기판의 상기 주면상에 제1 도전층을 형성하고, 상기 제1도전층을 에칭하여 상기 반도체기판의 상기 제1부분내에 하나의 상기 워드선과 상기 제1 MISFET의 게이트전극으로서 기능하는 제1도전성스트립을 형성하고, 상기 제1도전층을 에칭하여 상기 반도체기판의 상기 제2 부분내에 상기 제2 MISFET의 게이트전극으로서 기능하는 제2 도전성스트립을 형성하는 공정, 상기 반도체 기판의 상기 제1 부분내에 제1 반도체영역 및 상기 제2 반도체영역을 형성하는 공정, 상기 제1 및 제2 도전성 스트립상에 제1 절연막을 형성하는 공정, 상기 제1 절연막상에 제2 도전층을 형성하고, 상기 제2 도전층을 에칭하여 상기 제1 부분내에 하나의 상기 데이터선으로서 기능하는 제3도전성 스트립을 형성하고, 상기 제2 도전층을 에칭하여 상기 제2부분내에 제4 도전성스트립을 형성하는 공정, 상기 제3 및 제4 도전스트립상에 제2 절연막을 형성하는 공정, 상기 제2 절연막상에 제3 도전층을 형성하고, 상기 제3 도전층을 에칭하여 상기 반도체기판의 상기 제1 부분내에 상기 용량소자의 제1 전극을 형성하는 공정 및 상기 제1 전극상에 제4 도전층을 형성하고, 상기 제4 도전층을 에칭하여 상기 반도체 기판의 상기 제1 부분내에 상기 용량소자의 제2 전극을 형성하는 공정을 포함하고, 상기 제1 및 제2 반도체영역은 상기 제1 도전성스트립에 대해 자기정합적으로 배치되고, 상기 제1 절연막은 상기 제1 반도체영역상의 제1 콘택트홀과 상기 제2 도전성스트립상에 제2 콘택트홀을 갖고, 상기 제3도전성스트립은 상기 제1 콘택트홀을 거쳐서 상기 제1 반도체영역에 전기적으로 접속되고, 상기 제4 도전성스트립은 상기 제2 콘택트홀을 거쳐서 상기 제2 도전성스트립에 전기적으로 접속되고, 상기 제2 반도체영역에 제5 도전성스트립이 전기적으로 접속되어 있는 반도체 집적 회로장치의 제조방법.
  18. 제17항에 있어서, 상기 제1 부분내의 제6 도전성스트립상 및 상기 제2 부분내의 상기 제2 절연막상에 제3 절연막을 형성하는 공정 및 상기 제3 절연막상에 제5 도전층을 형성하고, 상기 제5 도전층을 에칭하여 상기 제2 부분내에 제7 도전성 스트립을 형성하는 공정을 더 포함하고, 상기 제3 절연막은 상기 제4 도전성 스트립상의 제3 콘택트홀을 갖고, 상기 제7 도전성스트립은 상기 제4 도전성스트립에 전기적으로 접속되는 반도체 집적 회로장치의 제조방법.
  19. 제18항에 있어서, 제3절연막을 형성하는 상기 공정은 상기 제1 부분내의 상기 제6 도전성스트립상 및 상기 제2 부분내의 상기 제2 절연막상에 산화실리콘막을 형성하는 공정, 상기 산화실리콘막상에 BPSG막을 형성하는 공정 및 상기 BPSG막의 표면을 평탄화하기 위해 상기 BPSG막을 어닐하는 공정을 구비하는 반도체 집적 회로장치의 제조방법.
  20. 제18항에 있어서, 상기 제1 및 제2 부분내의 상기 반도체기판의 표면상에 필드절연막을 형성하는 공정을 더 포함하고, 상기 제2 도전성스트립은 상기 필드절연막상으로 연장하는 반도체 집적회로장치의 장치의 제조방법.
  21. 제17항에 있어서, 상기 제3 도전성스트립은 상기 제4 도전성스트립과 일체인 반도체 집적회로장치의 제조방법.
  22. 제21항에 있어서, 상기 주변회로는 센스엠프회로를 구비하는 반도체 집적 회로장치의 제조방법.
  23. 워드선, 데이터선, 하나의 상기 워드선과 하나의 상기 데이터선에 각각 접속된 메모리셀 및 주변회로를 포함하고, 상기 메모리셀의 각각은 제1 MISFET와 용량소자를 구비하고, 상기 주변회로는 제2 MISFET를 구비하는 반도체 집적회로장치의 제조방법으로서, 상기 메모리셀을 위한 제1 부분과 상기 주변회로를 위한 제2 부분을 구비하는 주면을 갖는 반도체기판을 준비하는 공정, 상기 반도체기판의 상기 주면상에 제1 도전층을 형성하고, 상기 반도체기판의 상기 제1 부분내에 하나의 상기 워드선과 상기 제1 MISFET의 게이트전극으로서 기능하는 제1 도전성스트립을 형성하기 위해 상기 제 도전층을 에칭하고, 상기 반도체기판의 상기 제2 부분내에 상기 제2 MISFET의 게이트전극으로서 기능하는 제2 도전성스트립을 형성하기 위해 상기 제1 도전층을 에칭하는 공정, 상기 반도체기판의 상기 제1 부분내에 제1 반도체영역과 상기 제2 반도체영역을 형성하는 공정, 상기 반도체기판의 상기 제1 및 제2 부분내의 상기 제1 및 제2 도전성스트립상에 제1 절연막을 형성하는 공정, 상기 제1 절연막상에 제2 도전층을 형성하고, 상기 제1 부분내에 하나의 상기 데이터선으로서 기능하는 제3 도전성스트립을 형성하기 위해 상기 제2 도전층을 에칭하고, 상기 제2 부분내에 제4 도전성스트립을 형성하기 위해 상기 제2 도전층을 에칭하는 공정, 상기 제3 및 제4 도전성스트립상에 제2 절연막을 형성하는 공정, 상기 제2 절연막상에 제3 도전층을 형성하고, 상기 반도체기판의 상기 제1 부분내에 상기 용량소자의 제1 전극을 형성하기 위해 상기 제3 도전층을 에칭하는 공정, 상기 제1 전극상에 도전층을 형성하고, 상기 반도체기판의 상기 제1 부분내에 상기 용량소자의 제2 전극을 형성하기 위해 상기 제4 도전층을 에칭하는 공정, 상기 제1 부분내의 제6 도전성스트립과 상기 제2 부분내의 상기 제2 절연막상에 제3 절연막을 형성하는 공정 및 상기 제3 절연막상에 제5 도전층을 형성하고, 상기 제2부분내에 제7 도전성스트립을 형성하기 위해 상기 제5 도전층을 에칭하는 공정을 포함하고, 상기 제1 및 제2 반도체 영역은 상기 제1 도전성스트립에 대해 자기정합적으로 배치되고 , 상기 제3 도전성스트립은 상기 제1 콘택트홀을 거쳐서 상기 제1 반도체영역에 전기적으로 접속되고, 상기 제4 도전성스트립은 상기 제2 콘택트홀을 거쳐서 상기 제2 도전성스트립에 전기적으로 접속되고, 상기 제2 반도체영역에 제5 도전성스트립이 전기적으로 접속되고, 상기 제7 도전성스트립은 제4 도전성스트립에 전기적으로 접속되어 있는 반도체 집적 회로장치의 제조방법.
  24. 제23항에 있어서, 제3 절연막을 형성하는 상기 공정은 상기 제1 부분내의 상기 제6 도전성스트립상 및 상기 제2 부분내의 상기 제2 절연막상에 산화실리콘막을 형성하는 공정, 상기 산화실리콘막상에 BPSG막을 형성한는 공정 및 상기 BPSG막의 표면을 평탄화하기 위해 상기 BPGS막을 어닐하는 공정을 구비하는 반도체 집적 회로장치의 제조방법.
  25. 제24항에 있어서, 상기 제3 도전성스트립은 상기 제4 도전성스트립과 일체인 반도체 집적 회로장치의 제조방법.
  26. 제25항에 있어서, 상기 주변회로는 센스앰프회로를 구비하는 반도체 집적 회로장치의 제조방법.
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