JP2001167591A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP2001167591A
JP2001167591A JP34930199A JP34930199A JP2001167591A JP 2001167591 A JP2001167591 A JP 2001167591A JP 34930199 A JP34930199 A JP 34930199A JP 34930199 A JP34930199 A JP 34930199A JP 2001167591 A JP2001167591 A JP 2001167591A
Authority
JP
Japan
Prior art keywords
bit line
sub
voltage
complementary
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP34930199A
Other languages
English (en)
Inventor
Makoto Kojima
誠 小島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP34930199A priority Critical patent/JP2001167591A/ja
Priority to CN00803559A priority patent/CN1340198A/zh
Priority to KR10-2001-7010026A priority patent/KR100395582B1/ko
Priority to US09/913,010 priority patent/US6449201B1/en
Priority to PCT/JP2000/008685 priority patent/WO2001043140A1/ja
Priority to EP00979993A priority patent/EP1152433A4/en
Priority to TW089126216A priority patent/TW487917B/zh
Publication of JP2001167591A publication Critical patent/JP2001167591A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 メモリセルからの情報の読出しが高速な半導
体記憶装置。 【解決手段】 半導体記憶装置１００は、入力端９ａと
入力端９ｂとを有する差動センスアンプ９と、情報読出
し部１１０ａと、レファレンス部１１０ｂと、制御部１
４０とを備える。情報読出し部は入力端９ａに接続した
メインビット線ＭＢＬと、選択ゲート４ａを介しメイン
ビットに接続されたサブビット線ＳＢＬと、サブビット
線に接続され、ワード線ＷＬの電圧に応じ選択的に活性
化するメモリセル１と、入力端９ａとメインビット線Ｍ
ＢＬとを電圧Ｖddへのプリチャージ部１２０ａと、サブ
ビット線ＳＢＬをグランド電圧Ｖssへのリセット部１３
０ｂとを含む。制御部１４０は、入力端９ａとメインビ
ット線ＭＢＬとを電圧Ｖddにプリチャージし、サブビッ
ト線ＳＢＬをグランド電圧Ｖssにリセットした後に、プ
リチャージ部１２０ａとリセット部１３０ａと選択ゲー
ト４ａとを制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、メモリセルから情報を高速に読み出すこと
を可能にする半導体記憶装置に関する。
【０００２】
【従来の技術】近年、動作速度が１００ＭＨｚを越える
高速なマイクロコンピュータが要望されるようになって
きている。また、マイクロコンピュータの動作が高速化
するにつれて、そのマイクロコンピュータと同一のチッ
プ上に搭載されるＲＯＭやフラッシュメモリの動作を高
速化することも求められている。これらのＲＯＭやフラ
ッシュメモリは、通常、そのチップをカスタマイズする
目的でそのチップ上に搭載される。
【０００３】また、最近のマイクロコンピュータの高機
能化に伴って、必要とされるメモリ容量も増加してい
る。
【０００４】このような背景の下、大容量、かつ、高速
な読み出し動作が可能な半導体記憶装置の研究開発が進
められている。例えば、階層化ビット線方式の半導体記
憶装置が提案されている。
【０００５】Ｍ．Ｈｉｒａｋｉ ｅｔ ａｌ．（ＩＳＳ
ＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ，ｐｐ．１１６−１１７，４５３，Ｆｅｂ １
９９９）は、階層化ビット線方式の半導体記憶装置を開
示している。
【０００６】
【発明が解決しようとする課題】しかし、上述したタイ
プの半導体記憶装置では、メインビット線およびサブビ
ット線のプリチャージが完了した後に、メインビット線
の電圧と相補メインビット線の電圧との差をセンスする
ための積分動作を行わねばならなかった。このため、メ
モリセルから情報を読み出すために、メインビット線お
よびサブビット線をプリチャージするのに要する時間
（ｔＰＲＣ）と電圧差をセンスするのに要する時間（ｔ
Ｉｎｔｅｇ）とを加算した時間（ｔＰＲＣ＋ｔＩｎｔｅ
ｇ）が必要であった。このことは、メモリセルからの情
報の高速な読み出し動作を困難にしていた。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであり、メモリセルからの情報の読み出しが高速な半
導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１の入力端と第２の入力端とを有し、前記第１の
入力端の電圧と前記第２の入力端の電圧との差をセンス
する差動センスアンプと、メモリセルから読み出された
情報に応じて変動する電圧を前記第１の入力端に供給す
る情報読み出し部と、レファレンス電圧を前記第２の入
力端に供給するレファレンス部と、前記差動センスアン
プと前記情報読み出し部と前記レファレンス部とを制御
する制御部とを備え、前記情報読み出し部は、前記第１
の入力端に接続されたメインビット線と、選択ゲートを
介して前記メインビット線に接続されたサブビット線
と、前記サブビット線に接続され、ワード線の電圧に応
じて選択的に活性化されるメモリセルと、前記第１の入
力端と前記メインビット線とを第１の電圧にプリチャー
ジするプリチャージ部と、前記サブビット線を前記第１
の電圧より低い第２の電圧にリセットするリセット部と
を含み、前記制御部は、前記第１の入力端と前記メイン
ビット線とを前記第１の電圧にプリチャージし、前記サ
ブビット線を前記第２の電圧にリセットした後に、前記
第１の入力端と前記メインビット線にプリチャージされ
た電荷の一部が前記サブビット線に再配分されるよう
に、前記プリチャージ部と前記リセット部と前記選択ゲ
ートとを制御し、これにより、上記目的が達成される。
【０００９】前記情報読み出し部は、前記メインビット
線に接続された第１の容量と、前記サブビット線に接続
された第２の容量とをさらに備えていてもよい。
【００１０】前記第１の入力端と前記メインビット線に
プリチャージされた前記電荷の再配分後のサブビット線
の電圧は、１Ｖ程度以下であってもよい。
【００１１】前記レファレンス部は、前記第２の入力端
に接続された相補メインビット線と、前記第２の入力端
と前記メインビット線とを第３の電圧にプリチャージす
るプリチャージ部とを備えており、前記第３の電圧は、
前記第１の電圧に所定の比率を掛けることによって得ら
れる電圧に等しくてもよい。
【００１２】前記レファレンス部は、前記メモリセルの
電流能力のほぼ半分の電流能力を有するレファレンスセ
ルを用いて前記レファレンス電圧を出力してもよい。
【００１３】本発明の他の半導体記憶装置は、第１の入
力端と第２の入力端とを有し、前記第１の入力端の電圧
と前記第２の入力端の電圧との差をセンスする差動セン
スアンプと、前記第１の入力端に接続されたメインビッ
ト線と、前記第２の入力端に接続された相補メインビッ
ト線と、前記メインビット線と前記相補メインビット線
とを第１の電圧にプリチャージするプリチャージ部と、
前記メインビット線および前記相補メインビット線が延
びる方向に配列された複数のサブアレイと、前記差動セ
ンスアンプと前記プリチャージ部と前記複数のサブアレ
イとを制御する制御部とを備え、前記複数のサブアレイ
のそれぞれは、前記メインビット線を複数のサブビット
線のうちの１つに選択的に接続し、前記相補メインビッ
ト線を複数の相補サブビット線のうちの１つに選択的に
接続する選択ゲート部と、前記複数のサブビット線を前
記第１の電圧より低い第２の電圧にリセットし、前記複
数のサブビット線のうちの１つを選択的にリセット解除
し、前記複数の相補サブビット線を前記第２の電圧にリ
セットし、前記複数の相補サブビット線のうちの１つを
選択的にリセット解除するリセット部と、複数のメモリ
セルを含むメモリセルアレイと、複数のレファレンスセ
ルを含むレファレンスセルアレイとを含み、前記複数の
メモリセルのそれぞれは、複数のワード線のうち対応す
るワード線の電圧に応じて選択的に活性化され、前記複
数のレファレンスセルのそれぞれは、レファレンスワー
ド線の電圧に応じて選択的に活性化され、前記複数のサ
ブビット線のそれぞれには、前記複数のメモリセルのう
ちの少なくとも１つと前記複数のレファレンスセルのう
ちの少なくとも１つとが接続され、前記複数の相補サブ
ビット線のそれぞれには、前記複数のメモリセルのうち
の少なくとも１つと前記複数のレファレンスセルのうち
の少なくとも１つとが接続され、前記制御部は、前記メ
インビット線と前記相補メインビット線とを前記第１の
電圧にプリチャージし、前記複数のサブビット線と前記
複数の相補サブビット線とを前記第２の電圧に予めリセ
ットしておき、前記複数のサブビット線のうちの１つと
前記複数の相補サブビット線のうちの１つとを選択的に
リセット解除した後に、前記メインビット線にプリチャ
ージされた電荷の一部が前記リセット解除された前記サ
ブビット線に再配分され、かつ、前記相補メインビット
線にプリチャージされた電荷の一部が前記リセット解除
された前記相補サブビット線に再配分されるように、前
記プリチャージ部と前記複数のサブアレイとを制御し、
これにより、上記目的が達成される。
【００１４】前記制御部は、前記メインビット線から電
荷が再分配された前記サブビット線に隣接する少なくと
も１つのサブビット線のリセット状態を維持し、かつ、
前記相補メインビット線から電荷が再配分された前記相
補サブビット線に隣接する少なくとも１つの相補サブビ
ット線のリセット状態を維持するように、前記複数のサ
ブアレイを制御してもよい。
【００１５】本発明の他の半導体記憶装置は、第１の入
力端と第２の入力端とを有し、前記第１の入力端の電圧
と前記第２の入力端の電圧との差をセンスする差動セン
スアンプと、前記第１の入力端に接続されたメインビッ
ト線と、前記第２の入力端に接続された相補メインビッ
ト線と、前記メインビット線と前記相補メインビット線
とを第１の電圧にプリチャージするプリチャージ部と、
前記メインビット線および前記相補メインビット線が延
びる方向に配列された複数のサブアレイと、前記差動セ
ンスアンプと前記プリチャージ部と前記複数のサブアレ
イとを制御する制御部とを備え、前記複数のサブアレイ
のそれぞれは、前記メインビット線を複数のサブビット
線のうちの１つに選択的に接続し、前記相補メインビッ
ト線を複数の相補サブビット線のうちの１つに選択的に
接続する選択ゲート部と、前記複数のサブビット線を前
記第１の電圧より低い第２の電圧にリセットし、前記複
数のサブビット線のうちの１つを選択的にリセット解除
し、前記複数の相補サブビット線を前記第２の電圧にリ
セットし、前記複数の相補サブビット線のうちの１つを
選択的にリセット解除するリセット部と、複数のメモリ
セルを含むメモリセルアレイとを含み、前記複数のメモ
リセルのそれぞれは、複数のワード線のうち対応するワ
ード線の電圧に応じて選択的に活性化され、前記複数の
サブビット線のそれぞれには、前記複数のメモリセルの
うちの少なくとも１つが接続され、前記複数の相補サブ
ビット線のそれぞれには、前記複数のメモリセルのうち
の少なくとも１つが接続され、前記制御部は、前記メイ
ンビット線と前記相補メインビット線とを前記第１の電
圧にプリチャージし、前記複数のサブビット線と前記複
数の相補サブビット線とを前記第２の電圧に予めリセッ
トしておき、前記複数のサブビット線のうちの１つと前
記複数の相補サブビット線のうちの１つとを選択的にリ
セット解除した後に、前記メインビット線にプリチャー
ジされた電荷の一部が前記リセット解除された前記サブ
ビット線に再配分され、かつ、前記相補メインビット線
にプリチャージされた電荷の一部が前記リセット解除さ
れた前記相補サブビット線に再配分されるように、前記
プリチャージ部と前記複数のサブアレイとを制御し、こ
れにより、上記目的が達成される。
【００１６】前記制御部は、前記メインビット線から電
荷が再分配された前記サブビット線に隣接する少なくと
も１つのサブビット線のリセット状態を維持し、かつ、
前記相補メインビット線から電荷が再配分された前記相
補サブビット線に隣接する少なくとも１つの相補サブビ
ット線のリセット状態を維持するように、前記複数のサ
ブアレイを制御してもよい。
【００１７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
【００１８】（実施の形態１）図１は、本発明の実施の
形態１の半導体記憶装置１００の構成を示す。半導体記
憶装置１００は、例えば、不揮発性の半導体記憶装置で
ある。
【００１９】半導体記憶装置１００は、第１の入力端と
しての入力端９ａと第２の入力端としての入力端９ｂと
を有する差動センスアンプ９を含む。差動センスアンプ
９は、入力端９ａの電圧と入力端９ｂの電圧との差をセ
ンスすることにより、メモリセル１から読み出された情
報の値を判別する。例えば、差動センスアンプ９は、入
力端９ａの電圧と入力端９ｂの電圧との差が所定のしき
い値電圧より大きい場合には、メモリセル１から読み出
された情報の値は”１”であると判別し、それ以外の場
合にはメモリセル１から読み出された情報の値は”０”
であると判別する。
【００２０】半導体記憶装置１００は、メモリセル１か
ら読み出された情報に応じて変動する電圧を入力端９ａ
に供給する情報読み出し部１１０ａと、レファレンス電
圧を入力端９ｂに供給するレファレンス部１１０ｂと、
差動センスアンプ９と情報読み出し部１１０ａとレファ
レンス部１１０ｂとを制御する制御部１４０とを含む。
【００２１】情報読み出し部１１０ａは、入力端９ａに
接続されたメインビット線ＭＢＬと、選択ゲート４ａを
介してメインビット線ＭＢＬに接続されたサブビット線
ＳＢＬと、サブビット線ＳＢＬに接続され、ワード線Ｗ
Ｌの電圧に応じて選択的に活性化されるメモリセル１
と、入力端９ａとメインビット線ＭＢＬとを第１の電圧
としての電源電圧Ｖddにプリチャージするプリチャージ
部１２０ａと、サブビット線ＳＢＬを第２の電圧として
のグランド電圧Ｖssにリセットするリセット部１３０ａ
とを含む。
【００２２】選択ゲート４ａは、選択ゲート信号ＳＧが
ハイレベルの場合にオンとなり、選択ゲート信号ＳＧが
ローレベルの場合にオフとなる。選択ゲート信号ＳＧ
は、制御部１４０から選択ゲート４ａに供給される。
【００２３】プリチャージ部１２０ａは、Ｐｃｈトラン
ジスタ６ａを含む。Ｐｃｈトランジスタ６ａの一端は電
源電圧Ｖddに接続されており、Ｐｃｈトランジスタ６ａ
の他端はメインビット線ＭＢＬに接続されている。Ｐｃ
ｈトランジスタ６ａは、プリチャージ信号／ＰＲＣがハ
イレベルの場合にオフとなり、プリチャージ信号／ＰＲ
Ｃがローレベルの場合にオンとなる。その結果、プリチ
ャージ信号／ＰＲＣがローレベルの場合に入力端９ａと
メインビット線ＭＢＬとが電源電圧Ｖddにプリチャージ
される。プリチャージ信号／ＰＲＣは、制御部１４０か
らプリチャージ部１２０ａに供給される。
【００２４】リセット部１３０ａは、Ｎｃｈトランジス
タ２ａを含む。Ｎｃｈトランジスタ２ａの一端はサブビ
ット線ＳＢＬに接続されており、Ｎｃｈトランジスタ２
ａの他端はグランド電圧Ｖssに接続されている。Ｎｃｈ
トランジスタ２ａは、リセット信号ＲＳがハイレベルの
場合にオンとなり、リセット信号ＲＳがローレベルの場
合にオフとなる。その結果、リセット信号ＰＳがハイレ
ベルの場合にサブビット線ＳＢＬがグランド電圧Ｖssに
リセットされる。リセット信号ＲＳは、制御部１４０か
らリセット部１３０ａに供給される。
【００２５】メインビット線ＭＢＬには、容量５ａが接
続されている。ここで、容量５ａは、メインビット線Ｍ
ＢＬ自身の浮遊容量を含むとする。サブビット線ＳＢＬ
には、容量３ａが接続されている。ここで、容量３ａ
は、サブビット線ＳＢＬ自身の浮遊容量を含むとする。
【００２６】レファレンス部１１０ｂは、入力端９ｂに
接続された相補メインビット線／ＭＢＬと、選択ゲート
４ｂを介して相補メインビット線／ＭＢＬに接続された
相補サブビット線／ＳＢＬと、相補サブビット線／ＳＢ
Ｌに接続され、レファレンスワード線ＤＷＬの電圧に応
じて選択的に活性化されるレファレンスセル１０と、入
力端９ｂと相補メインビット線／ＭＢＬとを第１の電圧
としての電源電圧Ｖddにプリチャージするプリチャージ
部１２０ｂと、相補サブビット線／ＳＢＬを第２の電圧
としてのグランド電圧Ｖssにリセットするリセット部１
３０ｂとを含む。ここで、グランド電圧Ｖssは、電源電
圧Ｖddより低い。
【００２７】選択ゲート４ｂ、プリチャージ部１２０ｂ
およびリセット部１３０ｂの構成は、選択ゲート４ａ、
プリチャージ部１２０ａおよびリセット部１３０ｂの構
成と同様である。
【００２８】レファレンスセル１０の電流能力は、メモ
リセル１の電流能力のほぼ半分となるように調整されて
いる。例えば、レファレンスセル１０は、電子を含まな
いフローティングゲートを有し、かつ、メモリセル１に
比べてほぼ１／２のチャンネル幅を有するメモリセルで
ある。
【００２９】なお、レファレンスセル１０を用いる代わ
りに、プリチャージ部１２０ｂが、電源電圧Ｖddに所定
の比率α（０＜α＜１）を掛けることによって得られる
電圧に入力端９ｂと相補メインビット線／ＭＢＬとをプ
リチャージするようにしてもよい。このような構成によ
っても、プリチャージ部１２０ｂは、レファレンス電圧
を入力端９ｂに供給することができる。
【００３０】相補メインビット線／ＭＢＬには、容量５
ｂが接続されている。ここで、容量５ｂは、相補メイン
ビット線／ＭＢＬ自身の浮遊容量を含むとする。相補サ
ブビット線／ＳＢＬには、容量３ｂが接続されている。
ここで、容量３ｂは、相補サブビット線／ＳＢＬ自身の
浮遊容量を含むとする。
【００３１】図２は、半導体記憶装置１００の動作を示
す。
【００３２】初期状態では、リセット信号ＲＳはハイレ
ベルとされ、プリチャージ信号／ＰＲＣはローレベルと
され、選択ゲート信号ＳＧはローレベルとされ、ワード
線ＷＬ、レファレンスワード線ＤＷＬはローレベルとさ
れる。
【００３３】その結果、情報読み出し部１１０ａでは、
入力端９ａとメインビット線ＭＢＬとが電源電圧Ｖddに
プリチャージされ、サブビット線ＳＢＬがグランド電圧
Ｖssにリセットされる。同様に、レファレンス部１１０
ｂでは、入力端９ｂと相補メインビット線／ＭＢＬとが
電源電圧Ｖddにプリチャージされ、相補サブビット線／
ＳＢＬがグランド電圧Ｖssにリセットされる。
【００３４】次に、リセット信号ＲＳはハイレベルから
ローレベルに遷移し、プリチャージ信号／ＰＲＣはロー
レベルからハイレベルに遷移する。さらに、入力された
アドレス信号（図示せず）に応じて選択された選択ゲー
ト信号ＳＧ、ワード線ＷＬ、レファレンスワード線ＤＷ
Ｌが活性化される。この例では、図１に示される選択ゲ
ート信号ＳＧ、ワード線ＷＬ、レファレンスワード線Ｄ
ＷＬがアドレス信号に応じて選択されたと仮定する。図
２に示されるように、選択ゲート信号ＳＧ、ワード線Ｗ
Ｌ、レファレンスワード線ＤＷＬはいずれも、ローレベ
ルからハイレベルに遷移する。
【００３５】以下、メモリセル１に記憶されている情報
の値が”１”である場合における半導体記憶装置１００
の動作を説明する。ここで、メモリセル１に電流が流れ
ない状態を”１”と定義する。
【００３６】メモリセル１に記憶されている情報の値
が”１”である場合には、メモリセル１に電流が流れな
い。選択ゲート４ａが活性化されると、メインビット線
ＭＢＬとサブビット線ＳＢＬとが電気的に接続される。
これにより、メインビット線ＭＢＬに接続されている容
量５ａにチャージされた電荷の一部が選択ゲート４ａを
通ってサブビット線ＳＢＬに接続されている容量３ａに
移動する（電荷再配分）。その結果、サブビット線ＳＢ
Ｌの電圧が徐々に上昇する。
【００３７】電荷再配分後のサブビット線ＳＢＬの電圧
ＶSBLは、（数１）に従って求められる。
【００３８】
【数１】ＶSBL＝｛Ｃm／（Ｃs＋Ｃm）｝・Ｖdd ここで、Ｃmは容量５ａの容量値を示し、Ｃsは容量３ａ
の容量値を示す。
【００３９】電圧ＶSBLは、電源電圧Ｖddを容量値Ｃm、
Ｃsに従って容量分割することによって得られる電圧に
等しい。サブビット線ＳＢＬの電圧が電圧ＶSBLに落ち
着くのに要する時間は、選択ゲート４ａのインピーダン
スおよび容量５ａ、３ａの直列容量による時定数に基づ
いて決定される。
【００４０】電荷再配分後のサブビット線ＳＢＬの電圧
ＶSBLは、１Ｖ程度以下であることが好ましい。これ
は、例えば、一般のＮＯＲ型のフラッシュ等では、リー
ドディスターブを避ける必要があるからである。リード
ディスターブがない場合にはこの限りではない。
【００４１】ここで、電圧ＶSBLが１Ｖ程度であり、選
択ゲート４ａのハイレベルが２．５Ｖ程度以上、選択ゲ
ート４ａのしきい値電圧を０．５程度であると仮定する
と、容量５ａにチャージされた電荷は、選択ゲート４ａ
を十分に通過することができる。その結果、容量５ａに
チャージされた電荷が、容量５ａと容量３ａとに完全に
再配分される。
【００４２】（数１）から分かるように、電圧ＶSBLの
値は、容量値Ｃm、Ｃsの比率を調整することにより容易
に調整することができる。あるいは、電源電圧Ｖddのレ
ベルを変動させることによって電圧ＶSBLの値を調整す
るようにしてもよい。
【００４３】図２において、ＭＢＬ”１”は、メモリセ
ル１に記憶されている情報の値が”１”である場合にお
けるメインビット線ＭＢＬの電圧の遷移を示す。ＳＢ
Ｌ”１”は、メモリセル１に記憶されている情報の値
が”１”である場合におけるサブビット線ＳＢＬの電圧
の遷移を示す。
【００４４】次に、メモリセル１に記憶されている情報
の値が”０”である場合における半導体記憶装置１００
の動作を説明する。
【００４５】メモリセル１に記憶されている情報の値
が”０”である場合には、メモリセル１が活性化される
と、メモリセル１からグランド電圧Ｖssに向かって電流
が流れる。選択ゲート４ａとワード線ＷＬとはほぼ同時
に活性化されるため、上述した電荷再配分と並行して、
容量３ａにチャージされた電荷がメモリセル１を通って
放電される。従って、電荷再配分後にサブビット線ＳＢ
Ｌの電圧が到達する電圧は、（数１）によって得られる
電圧ＶSBLよりも低くなる。その結果、電荷再配分後に
メインビット線ＭＢＬの電圧が到達する電圧も、メモリ
セル１に記憶されている情報の値が”１”である場合に
比べて低くなる。
【００４６】図２において、ＭＢＬ”０”は、メモリセ
ル１に記憶されている情報の値が”０”である場合にお
けるメインビット線ＭＢＬの電圧の遷移を示す。ＳＢ
Ｌ”０”は、メモリセル１に記憶されている情報の値
が”０”である場合におけるサブビット線ＳＢＬの電圧
の遷移を示す。
【００４７】相補メインビット線／ＭＢＬの電圧の遷移
は、メモリセル１に記憶されている情報の値が”１”で
ある場合におけるメインビット線ＭＢＬの電圧の遷移と
メモリセル１に記憶されている情報の値が”０”である
場合におけるメインビット線ＭＢＬの電圧の遷移との中
間になる。これは、上述したように、レファレンスセル
１０の電流能力がメモリセル１の電流能力のほぼ半分と
なるように予め調整されているからである。
【００４８】差動センスアンプ９は、イネーブル信号Ｓ
ＡＥに応答して活性化される。差動センスアンプ９は、
メインビット線ＭＢＬの電圧と相補メインビット線／Ｍ
ＢＬの電圧との差が十分に大きくなると、メモリセル１
から読み出された情報の値が”１”か”０”かを示す情
報を出力する。
【００４９】なお、図１に示される例では、差動センス
アンプ９は、ＣＭＯＳラッチ型差動センスアンプであ
る。ＣＭＯＳラッチ型差動センスアンプは、広い電圧範
囲で高速な動作が可能であり、レイアウト面積が小さ
く、ドライブ能力が高い。従って、ＣＭＯＳラッチ型差
動センスアンプは、差動センスアンプ９として好適に使
用され得る。しかし、差動センスアンプ９は、このタイ
プの差動センスアンプに限定されず、任意のタイプの差
動センスアンプであり得る。例えば、差動センスアンプ
９は、電流駆動型の差動センスアンプであってもよい。
【００５０】図３は、半導体記憶装置１００の動作を模
式的に示す。以下の説明では、メモリセル１に記憶され
ている情報の値は”０”であると仮定し、情報読み出し
部１１０ａの動作を説明する。レファレンス部１１０ｂ
の動作も、情報読み出し部１１０ａの動作と同様であ
る。
【００５１】図３において、各水槽は、情報読み出し部
１１０ａの部材を示す。各水槽の大きさは、各部材の容
量値を示す。各水槽の水位は、各部材の電圧を示す。図
３において、ＰＲは電源電圧Ｖddを供給するプリチャー
ジ電源を示し、ＧＮＤはグランド電圧Ｖssを供給するグ
ランド電源を示す。
【００５２】ここで、プリチャージ電源ＰＲ、グランド
電源ＧＮＤの容量値は無限大であると仮定し、入力端９
ａ、メインビット線ＭＢＬ、サブビット線ＳＢＬの容量
値は有限であると仮定する。
【００５３】なお、（数１）における容量値Ｃmは、入
力端９ａの容量値とメインビット線ＭＢＬの容量値の和
に相当する。
【００５４】入力端９ａとメインビット線ＭＢＬとは、
プリチャージゲートを介してプリチャージ電源ＰＲに接
続されている。プリチャージゲートは、図１に示される
Ｐｃｈトランジスタ６ａに対応する。
【００５５】サブビット線ＳＢＬは、ＳＧゲートを介し
てメインビット線ＭＢＬに接続されている。ＳＧゲート
は、図１に示される選択ゲート４ａに対応する。
【００５６】サブビット線ＳＢＬは、ＳＢＬリセットゲ
ートを介してグランド電源ＧＮＤに接続されている。Ｓ
ＢＬリセットゲートは、図１に示されるＮｃｈトランジ
スタ２ａに対応する。
【００５７】また、サブビット線ＳＢＬには、ＷＬゲー
トが接続されている。ＷＬゲートは、図１に示されるメ
モリセル１に対応する。すなわち、ＷＬゲートは、メモ
リセル１に記憶されている情報の値が”０”であり、か
つ、メモリセル１が活性化された場合に「接」となり、
その他の場合には「断」である。
【００５８】初期状態 プリチャージゲートとＳＢＬリセットゲートとが「接」
となり、ＳＧゲートとＷＬゲートとは「断」となる。そ
の結果、入力端９ａとメインビット線ＭＢＬとは、プリ
チャージ電源ＰＲによってプリチャージされ、サブビッ
ト線ＳＢＬは、グランド電源ＧＮＤによってリセットさ
れる。
【００５９】電荷再配分および積分期間開始 プリチャージゲートとＳＢＬリセットゲートとが「断」
となり、入力されるアドレス信号に応じて選択されたＳ
ＧゲートとＷＬゲートとが「接」となる。その結果、入
力端９ａとメインビット線ＭＢＬとにプリチャージされ
ていた電荷の一部がＳＧゲートを通ってサブビット線Ｓ
ＢＬに移動する（電荷再配分）。電荷再配分によってサ
ブビット線ＳＢＬがチャージされる。サブビット線ＳＢ
Ｌのチャージと並行して、ＷＬゲートから電流が流れ出
る。このようにして、サブビット線ＳＢＬのチャージが
完了する前に、センス積分を開始することができる。Ｗ
Ｌゲートから流れ出る電流は、メインビット線ＭＢＬか
らサブビット線ＳＢＬに流れる電流に比較して十分に小
さいので、サブビット線ＳＢＬの電圧は速やかに上昇す
る。
【００６０】積分期間 の積分期間開始に続いて積分期間が継続される。電荷
再配分とＷＬゲートからの電流の流出に伴って、入力端
９ａ、メインビット線ＭＢＬの電圧は徐々に下降する。
メインビット線ＭＢＬの電圧が所定のレベルより下がっ
た場合に、差動センスアンプ９は、メモリセル１から読
み出された情報の値を示す情報を出力する。
【００６１】なお、メモリセルに記憶されている情報の
値が”１”である場合における半導体記憶装置１００の
動作は、の積分期間開始およびの積分期間において
メモリセル１に電流が流れない（すなわち、メモリセル
１のＷＬゲートが「断」となる）ことを除いて、図３に
示される動作と同一である。従って、ここではその説明
を省略する。
【００６２】このように、半導体記憶装置１００によれ
ば、電荷再配分を利用してサブビット線ＳＢＬがプリチ
ャージされる。メモリセル１に記憶されている情報の値
が”０”である場合には、メモリセル１からグランド電
圧Ｖssに向かって電流が流れる。その結果、サブビット
線ＳＢＬが放電される。サブビット線ＳＢＬのこのよう
な放電は、電荷再配分が完了するのを待つことなく、サ
ブビット線ＳＢＬのプリチャージと並行して行われる。
その結果、サブビット線ＳＢＬのプリチャージとメモリ
セル１から放出された電荷の積分とに要する時間を短縮
することが可能になる。
【００６３】さらに、電荷再配分に要する時間は、ほと
んど無視することができる程度に短くすることができ
る。これは、選択ゲート４ａのインピーダンスと容量５
ａ、３ａによる時定数を十分に小さく設計することが容
易だからである。例えば、選択ゲート４ａとして使用さ
れるトランジスタの電流駆動能力を十分大きくとること
により、その時定数を十分に小さく設計することができ
る。このことは、メモリセル１からの情報の読み出しの
高速化に大きく貢献する。
【００６４】さらに、メインビット線ＭＢＬのプリチャ
ージは、アドレスが確定する前に行うことができる。メ
インビット線ＭＢＬのプリチャージをアドレスが確定す
る前の期間に予め行っておくことにより、メモリセル１
からの情報の読み出しを高速化することができる。例え
ば、差動センスアンプ９によるセンス動作が終了してか
ら次のアドレス信号が入力されるまでの期間にメインビ
ット線ＭＢＬのプリチャージを行うようにすればよい。
これにより、みかけ上、メインビット線ＭＢＬをプリチ
ャージするためのプリチャージ期間がないかのように取
り扱うことができる。
【００６５】このようにして、本発明によれば、メモリ
セル１からの情報の読み出しが高速な半導体記憶装置１
００を提供することができる。
【００６６】図４は、図３との対比のために、上述した
文献に記載の従来の半導体記憶装置の動作を模式的に示
す。以下の説明では、メモリセルに記憶されている情報
の値は”０”であると仮定する。
【００６７】図４において、各水槽は、メモリセルから
情報を読み出すために必要とされる各部材を示す。各水
槽の大きさは、各部材の容量値を示す。各水槽の水位
は、各部材の電圧を示す。
【００６８】ここで、プリチャージ電源ＰＲ、グランド
電源ＧＮＤの容量値は無限大であると仮定し、差動セン
スアンプの一方の入力端（以下、入力端Ｐ０という）、
メインビット線ＭＢＬ、サブビット線ＳＢＬの容量値は
有限であると仮定する。
【００６９】入力端Ｐ０は、プリチャージゲートを介し
てプリチャージ電源ＰＲに接続されている。メインビッ
ト線ＭＢＬは、Ｙゲートを介して入力端Ｐ０に接続され
ている。サブビット線ＳＢＬは、ＳＧゲートを介してメ
インビット線ＭＢＬに接続されている。サブビット線Ｓ
ＢＬは、ＳＢＬリセットゲートを介してグランド電源Ｇ
ＮＤに接続されている。
【００７０】また、サブビット線ＳＢＬには、ＷＬゲー
トが接続されている。ＷＬゲートは、メモリセルに記憶
されている情報の値が”０”であり、かつ、メモリセル
が活性化された場合に「接」となり、その他の場合には
「断」となる。
【００７１】初期状態 ＳＢＬリセットゲートとが「接」となり、その他のゲー
トは「断」となる。その結果、入力端Ｐ０とメインビッ
ト線ＭＢＬとサブビット線ＳＢＬとは、グランド電源Ｇ
ＮＤによってリセットされる。なお、メインビット線Ｍ
ＢＬにもＭＢＬリセットゲートがあるが、これは図示さ
れていない。
【００７２】プリチャージ開始 プリチャージゲートが「接」となり、ＳＢＬリセットゲ
ートとが「断」となる。また、入力されるアドレス信号
に応じて選択されたＹゲートとＳＧゲートとＷＬゲート
とが「接」となる。ここでは、図４に示されているＹゲ
ート、ＳＧゲート、ＷＬゲートが選択されたと仮定して
いる。その結果、プリチャージ電源ＰＲによって、入力
端Ｐ０とメインビット線ＭＢＬとサブビット線ＳＢＬと
がプリチャージされる。この時の時定数は、プリチャー
ジゲート、Ｙゲート、ＳＧゲートの直列インピーダンス
と、メインビット線ＭＢＬ、サブビット線ＳＢＬの並列
容量とによって決まる。一方、ＷＬゲートから電流がグ
ランド電圧Ｖssに向かって流れる。しかし、ＷＬゲート
から流れ出る電流の量はメインビット線ＭＢＬからサブ
ビット線ＳＢＬに流れ込む電流の量に比較すると小さい
ため、入力端Ｐ０、メインビット線ＭＢＬおよびサブビ
ット線ＳＢＬの電圧は徐々に上昇する。
【００７３】プリチャージ完了 入力端Ｐ０、メインビット線ＭＢＬおよびサブビット線
ＳＢＬの電圧がプリチャージ電源ＰＲの電圧まで上昇す
ると、プリチャージが完了する。
【００７４】積分期間開始 プリチャージゲートが「断」になる。これにより、プリ
チャージ電源ＰＲが、入力端Ｐ０、メインビット線ＭＢ
Ｌおよびサブビット線ＳＢＬから電気的に切り離され
る。プリチャージゲートが「断」になった後にセンス積
分を開始することができる。従って、プリチャージゲー
トが「断」になった時刻から積分期間が開始される。
【００７５】積分期間 の積分期間開始に続いて積分期間が継続される。ＷＬ
ゲートからの電流流出に伴って、入力端Ｐ０、メインビ
ット線ＭＢＬおよびサブビット線ＳＢＬの電圧は徐々に
下降する。メインビット線ＭＢＬの電圧が所定のレベル
より下がった場合に、差動センスアンプは、メモリセル
から読み出された情報の値を示す情報を出力する。
【００７６】なお、メモリセルに記憶されている情報の
値が”１”である場合における従来の半導体記憶装置の
動作は、〜の期間においてメモリセルに電流が流れ
ない（すなわち、メモリセルのＷＬゲートが「断」とな
る）ことを除いて、図４に示される動作と同一である。
従って、ここではその説明を省略する。
【００７７】このように、従来の半導体記憶装置によれ
ば、アドレスが確定した後に、プリチャージ動作が開始
され、プリチャージ動作が完了した後に、積分動作が開
始される。従って、メモリセルから情報を読み出すのに
必要な時間は、プリチャージ時間（ｔＰＲＣ）と積分時
間（ｔＩｎｔｅｇ）とを加算した時間（すなわち、ｔＰ
ＲＣ＋ｔＩｎｔｅｇ）となる。
【００７８】これに対し、本発明の半導体記憶装置１０
０によれば、サブビット線ＳＢＬのチャージと並行し
て、センス積分が行われる。従って、メモリセル１から
情報を読み出すのに必要な時間は、ｔ（ＰＲＣ＋Ｉｎｔ
ｅｇ）である（図２参照）。ここで、ｔ（ＰＲＣ＋Ｉｎ
ｔｅｇ）＜ｔＰＲＣ＋ｔＩｎｔｅｇである。
【００７９】なお、実施の形態１では、本発明をオープ
ンビット線方式の半導体記憶装置に適用した例を示し
た。しかし、本発明の適用はこれに限定されない。例え
ば、本発明をフォールデッドビット線方式の半導体記憶
装置に適用することも可能である。
【００８０】（実施の形態２）図５は、本発明の実施の
形態２の半導体記憶装置２００の構成を示す。半導体記
憶装置２００は、例えば、不揮発性の半導体記憶装置で
ある。
【００８１】半導体記憶装置２００は、入力端９ａ（Ｐ
０）と入力端９ｂ（Ｎ０）とを有する差動センスアンプ
９を含む。入力端９ａにはメインビット線分離ゲート１
１ａを介してメインビット線ＭＢＬが接続されている。
入力端９ｂにはメインビット線分離ゲート１１ｂを介し
て相補メインビット線／ＭＢＬが接続されている。
【００８２】半導体記憶装置２００は、入力端９ａ、９
ｂを電源電圧Ｖddにプリチャージするプリチャージ部
６’Ｇと、メインビット線ＭＢＬ、相補メインビット線
／ＭＢＬを電源電圧Ｖddにプリチャージするプリチャー
ジ部６Ｇとをさらに含む。プリチャージ部６’Ｇは、プ
リチャージ信号／ＰＲＣに応じてオンオフされるＰｃｈ
トランジスタ６’ａ、６’ｂとを含む。プリチャージ部
６Ｇは、プリチャージ信号／ＰＲＣに応じてオンオフさ
れるＰｃｈトランジスタ６ａ、６ｂと、イコライズトラ
ンジスタ１２とを含む。
【００８３】半導体記憶装置２００は、メインビット線
ＭＢＬ、相補メインビット線／ＭＢＬが延びる方向に配
列された複数のサブアレイ２１０〜２４０をさらに含
む。複数のサブアレイ２１０〜２４０のそれぞれは、図
１に示される情報読み出し部１１０ａとレファレンス部
１１０ｂとを含む構成を有し、情報読み出し部１１０ａ
とレファレンス部１１０ｂとを共用する型となってい
る。
【００８４】半導体記憶装置２００は、差動センスアン
プ９とプリチャージ部６’Ｇ、６Ｇと複数のサブアレイ
２１０〜２４０とを制御する制御部３４０をさらに含
む。制御部３４０は、プリチャージ信号／ＰＲＣ、リセ
ット信号ＲＳ00、ＲＳ01、選択ゲート信号ＳＧＹ00〜Ｓ
ＧＹ03、ＳＧＹ10〜ＳＧＹ03などの図５に示される信号
を出力する。
【００８５】サブアレイ２１０は、複数のメモリセル１
を含むメモリセルアレイ１Ｇと、複数のレファレンスセ
ル１０を含むレファレンスセルアレイ１０Ｇと、メイン
ビット線ＭＢＬを複数のサブビット線ＳＢＬ1〜ＳＢＬ2
のうちの１つに選択的に接続し、相補メインビット線／
ＭＢＬを複数の相補サブビット線／ＳＢＬ1〜／ＳＢＬ2
のうちの１つに選択的に接続する選択ゲート部４Ｇと、
サブビット線ＳＢＬ1〜ＳＢＬ2、相補サブビット線／Ｓ
ＢＬ1〜／ＳＢＬ2を電圧Ｖssに予めリセットしておき、
サブビット線ＳＢＬ1〜ＳＢＬ2のうちの１つと相補サブ
ビット線／ＳＢＬ1〜／ＳＢＬ2のうちの１つとを選択的
にリセット解除するリセット部２Ｇとを含む。
【００８６】サブアレイ２２０は、サブアレイ２１０と
同様の構成を有している。ただし、サブアレイ２１０に
含まれる複数のメモリセル１のそれぞれはワード線ＷＬ
1〜ＷＬnのうち対応するワード線の電圧よって選択的に
活性化されるのに対し、サブアレイ２２０に含まれる複
数のメモリセル１のそれぞれはワード線ＷＬ’1〜Ｗ
Ｌ’nのうち対応するワード線の電圧よって選択的に活
性化される。また、サブアレイ２１０に含まれる複数の
レファレンスセル１０のそれぞれはレファレンスワード
線ＤＷＬ’の電圧によって選択的に活性化されるのに対
し、サブアレイ２２０に含まれる複数のレファレンスセ
ル１０のそれぞれはレファレンスワード線ＤＷＬの電圧
によって選択的に活性化される。
【００８７】なお、サブアレイ２１０の複数のメモリセ
ル１のうちの１つが選択される場合には、サブアレイ２
２０の複数のレファレンスセル１０のうちの１つが選択
される。逆に、サブアレイ２２０の複数のメモリセル１
のうちの１つが選択される場合には、サブアレイ２１０
の複数のレファレンスセル１０のうちの１つが選択され
る。このように、サブアレイ２１０とサブアレイ２２０
とは互いに相補的に動作する。
【００８８】サブアレイ２３０、２４０の構成は、サブ
アレイ２１０、２２０の構成と同様である。ただし、簡
単のため、サブアレイ２３０、２４０の構成は簡略化し
て図示されている。サブアレイ２３０、２４０もまた、
サブアレイ２１０、２２０と同様に、互いに相補的に動
作する。
【００８９】サブビット線ＳＢＬ1、ＳＢＬ2のそれぞれ
には、メモリセルアレイ１Ｇに含まれる複数のメモリセ
ル１のうちの少なくとも１つと、レファレンスセルアレ
イ１０Ｇに含まれる複数のレファレンスセル１０のうち
の少なくとも１つとが接続されている。また、相補サブ
ビット線／ＳＢＬ1、／ＳＢＬ2のそれぞれには、メモリ
セルアレイ１Ｇに含まれる複数のメモリセル１のうちの
少なくとも１つと、レファレンスセルアレイ１０Ｇに含
まれる複数のレファレンスセル１０のうちの少なくとも
１つとが接続されている。
【００９０】制御部３４０は、メインビット線ＭＢＬと
相補メインビット線／ＭＢＬとを電圧Ｖddにプリチャー
ジし、サブビット線ＳＢＬ1、ＳＢＬ2と相補サブビット
線ＳＢＬ1、ＳＢＬ2とを電圧Ｖssに予めリセットし、サ
ブビット線ＳＢＬ1、ＳＢＬ2のうちの１つと相補サブビ
ット線ＳＢＬ1、ＳＢＬ2のうちの１つとを選択的にリセ
ット解除した後に、メインビット線ＭＢＬにプリチャー
ジされた電荷の一部が選択的にリセット解除されたサブ
ビット線に再配分され、かつ、相補メインビット線／Ｍ
ＢＬにプリチャージされた電荷の一部が選択的にリセッ
ト解除された相補サブビット線に再配分されるように、
プリチャージ部６Ｇと複数のサブアレイ２１０〜２４０
とを制御する。
【００９１】なお、図５に示される例では、サブアレイ
の数は４であるが、サブアレイの数は４に限定されな
い。半導体記憶装置２００は、任意の数のサブアレイを
有し得る。また、図５に示される例では、１つのサブア
レイに含まれるサブビット線、相補サブビット線の数は
２であるが、この数は２に限定されない。半導体記憶装
置２００は、任意の数のサブビット線、相補サブビット
線を有し得る。
【００９２】上述したようなサブアレイ構成を有する半
導体記憶装置２００を実際の半導体集積回路上に実現す
ると、メインビット線ＭＢＬ、サブビット線ＳＢＬ1〜
ＳＢＬ2、相補メインビット線／ＭＢＬ、相補サブビッ
ト線／ＳＢＬ1〜／ＳＢＬ2のそれぞれは浮遊容量を有す
る。メインビット線ＭＢＬと相補メインビット線／ＭＢ
Ｌとを対照的にレイアウトすることにより、マスクずれ
やプロセス変動（例えば、層間膜厚変動）にかかわら
ず、メインビット線ＭＢＬの容量値Ｃmと相補メインビ
ット線／ＭＢＬの容量値Ｃm’とをほぼ同じにすること
ができる。同様にして、サブビット線ＳＢＬ1〜ＳＢＬ2
と相補サブビット線／ＳＢＬ1〜ＳＢＬ2とを対照的にレ
イアウトすることにより、マスクずれやプロセス変動
（例えば、層間膜厚変動）にかかわらず、サブビット線
ＳＢＬ1〜ＳＢＬ2の容量値Ｃsと相補サブビット線／Ｓ
ＢＬ1〜ＳＢＬ2の容量値Ｃs’とをほぼ同じにすること
ができる。
【００９３】また、３次元容量抽出を行うことにより、
レイアウト段階で、容量値Ｃm、Ｃsを正確に見積もるこ
とが可能である。従って、必要であれば、キャパシタを
メインビット線ＭＢＬまたはサブビット線ＳＢＬに接続
することにより、容量値Ｃm、Ｃsを適切な値に調整する
ことが可能である。ここで、容量値Ｃmは、センスアン
プ分離トランジスタ１１ａから入力端９ａまでの容量値
を含む値となるように設計される。
【００９４】図６は、半導体記憶装置２００の動作を示
す。
【００９５】初期状態では、入力端９ａ、９ｂ、メイン
ビット線ＭＢＬ、相補メインビット線／ＭＢＬは、電源
電圧Ｖddにプリチャージされている。一方、サブビット
線ＳＢＬ1〜ＳＢＬ2、相補サブビット線／ＳＢＬ1〜／
ＳＢＬ2は、グランド電圧Ｖssにリセットされている。
【００９６】チップイネーブル信号／ＣＥの立ち下がり
エッジに応答して、プリチャージ信号／ＰＲＣが非活性
にされる。これにより、入力端９ａ、９ｂ、メインビッ
ト線ＭＢＬ、相補メインビット線／ＭＢＬのプリチャー
ジが終了する。
【００９７】アドレス信号ＡＤＤに応じて、サブアレイ
２１０〜２４０のうち互いに相補関係にある２つのサブ
アレイが選択される。ここでは、サブアレイ２１０、２
２０が選択されたと仮定する。さらに、アドレス信号Ａ
ＤＤに応じて、選択ゲート信号ＳＧＹ00と、ワード線Ｗ
Ｌ1と、レファレンスワード線ＤＷＬとが選択され、Ｓ
ＢＬリセット信号ＲＳ00がハイレベルからローレベルに
遷移したと仮定する。なお、ＳＢＬリセット信号ＲＳ01
は、ハイレベルのままである。この場合には、図５にお
いて破線で囲まれたメモリセル１とレファレンスセル１
０とが選択されることとなる。
【００９８】選択されたメモリセル１に対応するメイン
ビット線ＭＢＬ、サブビット線ＳＢＬ1の電圧の遷移
は、図６に示されるとおりである。
【００９９】図６において、ＭＢＬ”０”は、メモリセ
ル１に記憶されている情報の値が”０”である場合にお
けるメインビット線ＭＢＬの電圧の遷移を示す。ＳＢ
Ｌ”０”は、メモリセル１に記憶されている情報の値
が”０”である場合におけるサブビット線ＳＢＬ1の電
圧の遷移を示す。ＭＢＬ”１”は、メモリセル１に記憶
されている情報の値が”１”である場合におけるメイン
ビット線ＭＢＬの電圧の遷移を示す。ＳＢＬ”１”は、
メモリセル１に記憶されている情報の値が”１”である
場合におけるサブビット線ＳＢＬ1の電圧の遷移を示
す。
【０１００】また、選択されたレファレンスセル１０に
対応する相補メインビット線／ＭＢＬ、相補サブビット
線ＳＢＬ2の電圧の遷移は、図６に示されるとおりであ
る。
【０１０１】図６において、／ＭＢＬは、相補メインビ
ット線／ＭＢＬの電圧の遷移を示す。／ＳＢＬは、相補
サブビット線／ＳＢＬ1の電圧の遷移を示す。
【０１０２】半導体記憶装置２００によっても、実施の
形態１の半導体記憶装置１００によって得られる効果と
同様の効果を得ることができる。
【０１０３】実施の形態２では、ＳＢＬリセット信号が
ハイレベルからローレベルに遷移することにより、選択
されたサブビット線（例えば、サブビット線ＳＢＬ1）
のリセット状態が解除された場合でも、そのサブビット
線に隣接するサブビット線（例えば、サブビット線ＳＢ
Ｌ2）のリセット状態は解除されない。このように、メ
インビット線から電荷が再分配されたサブビット線に隣
接するサブビット線のリセット状態を維持することによ
り、隣接するサブビット線に接続されたメモリセル１の
記憶状態による影響を受けないようにすることができ
る。同様に、相補メインビット線から電荷が再分配され
た相補サブビット線に隣接する相補サブビット線のリセ
ット状態を維持することにより、隣接する相補サブビッ
ト線に接続されたメモリセル１の記憶状態による影響を
受けないようにすることができる。
【０１０４】なお、選択されたサブビット線のリセット
状態が解除された場合に、その選択されたサブビット線
に隣接し、かつ、リセット状態が解除されないサブビッ
ト線の数は１本に限定されない。その選択されたサブビ
ット線に隣接し、かつ、リセット状態が解除されないサ
ブビット線の数は、２以上の任意の整数であり得る。
【０１０５】同様に、選択された相補サブビット線のリ
セット状態が解除された場合に、その選択された相補サ
ブビット線に隣接し、かつ、リセット状態が解除されな
い相補サブビット線の数は１本に限定されない。その選
択された相補サブビット線に隣接し、かつ、リセット状
態が解除されない相補サブビット線の数は、２以上の任
意の整数であり得る。
【０１０６】例えば、図５には１セットのセンス系しか
示されていないが、複数セットのセンス系を配置する場
合には、選択されたサブビット線の両側に隣接する２本
のサブビット線のリセット状態が維持され、選択された
相補サブビット線の両側に隣接する２本の相補サブビッ
ト線のリセット状態が維持される。
【０１０７】なお、上述したすべての実施の形態におい
て、メモリセル１は、任意のタイプのメモリセルであり
得る。例えば、メモリセル１は、ＮＯＲ型１ＴＲフラッ
シュセルであってもよいし、Ｓｐｌｉｔ型フラッシュセ
ルであってもよい。また、本発明をマスクＲＯＭなどの
他のタイプの不揮発性メモリに適用することも可能であ
る。これにより、メモリセルからの情報の読み出しが高
速な不揮発性メモリを得ることができる。
【０１０８】また、上述したすべての実施の形態におい
て、レファレンスセルは、サブビット線側（または相補
サブビット線側）に配置されている。しかし、本発明は
このような配置には限定されない。レファレンスセル
は、メインビット線側（または相補メインビット線側）
に配置されていてもよい。このような配置によっても上
述した効果と同様の効果が得られることは明らかであ
る。
【０１０９】さらに、メモリセルが接続されているメイ
ンビット線またはサブビット線に、そのメモリセルに流
れる電流の１／２程度の電流を流し込む能力を有するレ
ファレンスセルを接続するようにしてもよい。このよう
な構成によっても上述した効果と同様の効果が得られる
ことは明らかである。
【０１１０】
【発明の効果】本発明の半導体記憶装置によれば、第１
の入力端とメインビット線とを第１の電圧にプリチャー
ジし、サブビット線を第２の電圧にリセットした後に、
第１の入力端とメインビット線にプリチャージされた電
荷の一部がサブビット線に再配分される。これにより、
メモリセルからの情報の読み出しが高速な半導体記憶装
置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置１００
の構成を示す図である。
【図２】半導体記憶装置１００の動作を示すタイミング
チャートである。
【図３】半導体記憶装置１００の動作を模式的に示す図
である。
【図４】従来の半導体記憶装置の動作を模式的に示す図
である。
【図５】本発明の実施の形態２の半導体記憶装置２００
の構成を示す図である。
【図６】半導体記憶装置２００の動作を示すタイミング
チャートである。
【符号の説明】
１ メモリセル ２ａ、２ｂ Ｎｃｈトランジスタ ３ａ、３ｂ 容量 ４ａ、４ｂ 選択ゲート ５ａ、５ｂ 容量 ６ａ、６ｂ Ｐｃｈトランジスタ ９ 差動センスアンプ １０ レファレンスセル １００ 半導体記憶装置 １１０ａ 情報読み出し部 １１０ｂ レファレンス部 １２０ａ、１２０ｂ プリチャージ部 １３０ａ、１３０ｂ リセット部

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１の入力端と第２の入力端とを有し、
    前記第１の入力端の電圧と前記第２の入力端の電圧との
    差をセンスする差動センスアンプと、 メモリセルから読み出された情報に応じて変動する電圧
    を前記第１の入力端に供給する情報読み出し部と、 レファレンス電圧を前記第２の入力端に供給するレファ
    レンス部と、 前記差動センスアンプと前記情報読み出し部と前記レフ
    ァレンス部とを制御する制御部とを備え、 前記情報読み出し部は、 前記第１の入力端に接続されたメインビット線と、 選択ゲートを介して前記メインビット線に接続されたサ
    ブビット線と、 前記サブビット線に接続され、ワード線の電圧に応じて
    選択的に活性化されるメモリセルと、 前記第１の入力端と前記メインビット線とを第１の電圧
    にプリチャージするプリチャージ部と、 前記サブビット線を前記第１の電圧より低い第２の電圧
    にリセットするリセット部と、 を含み、 前記制御部は、前記第１の入力端と前記メインビット線
    とを前記第１の電圧にプリチャージし、前記サブビット
    線を前記第２の電圧にリセットした後に、前記第１の入
    力端と前記メインビット線にプリチャージされた電荷の
    一部が前記サブビット線に再配分されるように、前記プ
    リチャージ部と前記リセット部と前記選択ゲートとを制
    御する、半導体記憶装置。
  2. 【請求項２】 前記情報読み出し部は、 前記メインビット線に接続された第１の容量と、 前記サブビット線に接続された第２の容量とをさらに備
    えている、請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記第１の入力端と前記メインビット線
    にプリチャージされた前記電荷の再配分後のサブビット
    線の電圧は、１Ｖ程度以下である、請求項１に記載の半
    導体記憶装置。
  4. 【請求項４】 前記レファレンス部は、 前記第２の入力端に接続された相補メインビット線と、 前記第２の入力端と前記メインビット線とを第３の電圧
    にプリチャージするプリチャージ部とを備えており、 前記第３の電圧は、前記第１の電圧に所定の比率を掛け
    ることによって得られる電圧に等しい、請求項１に記載
    の半導体記憶装置。
  5. 【請求項５】 前記レファレンス部は、前記メモリセル
    の電流能力のほぼ半分の電流能力を有するレファレンス
    セルを用いて前記レファレンス電圧を出力する、請求項
    １に記載の半導体記憶装置。
  6. 【請求項６】 第１の入力端と第２の入力端とを有し、
    前記第１の入力端の電圧と前記第２の入力端の電圧との
    差をセンスする差動センスアンプと、 前記第１の入力端に接続されたメインビット線と、 前記第２の入力端に接続された相補メインビット線と、 前記メインビット線と前記相補メインビット線とを第１
    の電圧にプリチャージするプリチャージ部と、 前記メインビット線および前記相補メインビット線が延
    びる方向に配列された複数のサブアレイと、 前記差動センスアンプと前記プリチャージ部と前記複数
    のサブアレイとを制御する制御部とを備え、 前記複数のサブアレイのそれぞれは、 前記メインビット線を複数のサブビット線のうちの１つ
    に選択的に接続し、前記相補メインビット線を複数の相
    補サブビット線のうちの１つに選択的に接続する選択ゲ
    ート部と、 前記複数のサブビット線を前記第１の電圧より低い第２
    の電圧にリセットし、前記複数のサブビット線のうちの
    １つを選択的にリセット解除し、前記複数の相補サブビ
    ット線を前記第２の電圧にリセットし、前記複数の相補
    サブビット線のうちの１つを選択的にリセット解除する
    リセット部と、 複数のメモリセルを含むメモリセルアレイと、 複数のレファレンスセルを含むレファレンスセルアレイ
    とを含み、 前記複数のメモリセルのそれぞれは、複数のワード線の
    うち対応するワード線の電圧に応じて選択的に活性化さ
    れ、前記複数のレファレンスセルのそれぞれは、レファ
    レンスワード線の電圧に応じて選択的に活性化され、 前記複数のサブビット線のそれぞれには、前記複数のメ
    モリセルのうちの少なくとも１つと前記複数のレファレ
    ンスセルのうちの少なくとも１つとが接続され、 前記複数の相補サブビット線のそれぞれには、前記複数
    のメモリセルのうちの少なくとも１つと前記複数のレフ
    ァレンスセルのうちの少なくとも１つとが接続され、 前記制御部は、前記メインビット線と前記相補メインビ
    ット線とを前記第１の電圧にプリチャージし、前記複数
    のサブビット線と前記複数の相補サブビット線とを前記
    第２の電圧に予めリセットしておき、前記複数のサブビ
    ット線のうちの１つと前記複数の相補サブビット線のう
    ちの１つとを選択的にリセット解除した後に、前記メイ
    ンビット線にプリチャージされた電荷の一部が前記リセ
    ット解除された前記サブビット線に再配分され、かつ、
    前記相補メインビット線にプリチャージされた電荷の一
    部が前記リセット解除された前記相補サブビット線に再
    配分されるように、前記プリチャージ部と前記複数のサ
    ブアレイとを制御する、半導体記憶装置。
  7. 【請求項７】 前記制御部は、前記メインビット線から
    電荷が再分配された前記サブビット線に隣接する少なく
    とも１つのサブビット線のリセット状態を維持し、か
    つ、前記相補メインビット線から電荷が再配分された前
    記相補サブビット線に隣接する少なくとも１つの相補サ
    ブビット線のリセット状態を維持するように、前記複数
    のサブアレイを制御する、請求項６に記載の半導体記憶
    装置。
  8. 【請求項８】 第１の入力端と第２の入力端とを有し、
    前記第１の入力端の電圧と前記第２の入力端の電圧との
    差をセンスする差動センスアンプと、 前記第１の入力端に接続されたメインビット線と、 前記第２の入力端に接続された相補メインビット線と、 前記メインビット線と前記相補メインビット線とを第１
    の電圧にプリチャージするプリチャージ部と、 前記メインビット線および前記相補メインビット線が延
    びる方向に配列された複数のサブアレイと、 前記差動センスアンプと前記プリチャージ部と前記複数
    のサブアレイとを制御する制御部とを備え、 前記複数のサブアレイのそれぞれは、 前記メインビット線を複数のサブビット線のうちの１つ
    に選択的に接続し、前記相補メインビット線を複数の相
    補サブビット線のうちの１つに選択的に接続する選択ゲ
    ート部と、 前記複数のサブビット線を前記第１の電圧より低い第２
    の電圧にリセットし、前記複数のサブビット線のうちの
    １つを選択的にリセット解除し、前記複数の相補サブビ
    ット線を前記第２の電圧にリセットし、前記複数の相補
    サブビット線のうちの１つを選択的にリセット解除する
    リセット部と、 複数のメモリセルを含むメモリセルアレイとを含み、 前記複数のメモリセルのそれぞれは、複数のワード線の
    うち対応するワード線の電圧に応じて選択的に活性化さ
    れ、 前記複数のサブビット線のそれぞれには、前記複数のメ
    モリセルのうちの少なくとも１つが接続され、 前記複数の相補サブビット線のそれぞれには、前記複数
    のメモリセルのうちの少なくとも１つが接続され、 前記制御部は、前記メインビット線と前記相補メインビ
    ット線とを前記第１の電圧にプリチャージし、前記複数
    のサブビット線と前記複数の相補サブビット線とを前記
    第２の電圧に予めリセットしておき、前記複数のサブビ
    ット線のうちの１つと前記複数の相補サブビット線のう
    ちの１つとを選択的にリセット解除した後に、前記メイ
    ンビット線にプリチャージされた電荷の一部が前記リセ
    ット解除された前記サブビット線に再配分され、かつ、
    前記相補メインビット線にプリチャージされた電荷の一
    部が前記リセット解除された前記相補サブビット線に再
    配分されるように、前記プリチャージ部と前記複数のサ
    ブアレイとを制御する、半導体記憶装置。
  9. 【請求項９】 前記制御部は、前記メインビット線から
    電荷が再分配された前記サブビット線に隣接する少なく
    とも１つのサブビット線のリセット状態を維持し、か
    つ、前記相補メインビット線から電荷が再配分された前
    記相補サブビット線に隣接する少なくとも１つの相補サ
    ブビット線のリセット状態を維持するように、前記複数
    のサブアレイを制御する、請求項８に記載の半導体記憶
    装置。
JP34930199A 1986-02-21 1999-12-08 半導体記憶装置 Pending JP2001167591A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP34930199A JP2001167591A (ja) 1999-12-08 1999-12-08 半導体記憶装置
CN00803559A CN1340198A (zh) 1999-12-08 2000-12-07 半导体存储设备
KR10-2001-7010026A KR100395582B1 (ko) 1999-12-08 2000-12-07 반도체 기억 장치
US09/913,010 US6449201B1 (en) 1986-02-21 2000-12-07 Semiconductor memory device having a hierarchical bit line architecture
PCT/JP2000/008685 WO2001043140A1 (fr) 1999-12-08 2000-12-07 Dispositif de stockage a semi-conducteur
EP00979993A EP1152433A4 (en) 1999-12-08 2000-12-07 SEMICONDUCTOR MEMORY
TW089126216A TW487917B (en) 1999-12-08 2000-12-08 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34930199A JP2001167591A (ja) 1999-12-08 1999-12-08 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2001167591A true JP2001167591A (ja) 2001-06-22

Family

ID=18402850

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34930199A Pending JP2001167591A (ja) 1986-02-21 1999-12-08 半導体記憶装置

Country Status (7)

Country Link
US (1) US6449201B1 (ja)
EP (1) EP1152433A4 (ja)
JP (1) JP2001167591A (ja)
KR (1) KR100395582B1 (ja)
CN (1) CN1340198A (ja)
TW (1) TW487917B (ja)
WO (1) WO2001043140A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621744B2 (en) 2001-05-09 2003-09-16 Matshushita Electric Industrial Co., Ltd. Readable semiconductor memory device
WO2004077449A1 (ja) * 2003-02-25 2004-09-10 Rohm Co., Ltd. 半導体記憶装置
US7405959B2 (en) 2005-12-06 2008-07-29 Seiko Epson Corporation Ferroelectric memory device
JP2010123987A (ja) * 2010-01-14 2010-06-03 Hitachi Ltd 半導体装置
JP2012133847A (ja) * 2010-12-22 2012-07-12 Lapis Semiconductor Co Ltd 不揮発性記憶装置
JP2022060493A (ja) * 2018-02-27 2022-04-14 ラピスセミコンダクタ株式会社 半導体装置及び半導体メモリのデータ読出方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003157689A (ja) * 2001-11-20 2003-05-30 Hitachi Ltd 半導体装置及びデータプロセッサ
JP2003242793A (ja) * 2002-02-15 2003-08-29 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びそのデータ読み出し方法
US6788583B2 (en) * 2002-12-02 2004-09-07 Advanced Micro Devices, Inc. Pre-charge method for reading a non-volatile memory cell
JP2005116106A (ja) * 2003-10-09 2005-04-28 Elpida Memory Inc 半導体記憶装置とその製造方法
KR100574489B1 (ko) * 2004-04-12 2006-04-27 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생회로
JP4836487B2 (ja) * 2005-04-28 2011-12-14 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7561472B2 (en) * 2006-09-11 2009-07-14 Micron Technology, Inc. NAND architecture memory with voltage sensing
JP2008130107A (ja) * 2006-11-16 2008-06-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7460423B2 (en) * 2007-01-05 2008-12-02 International Business Machines Corporation Hierarchical 2T-DRAM with self-timed sensing
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7471546B2 (en) * 2007-01-05 2008-12-30 International Business Machines Corporation Hierarchical six-transistor SRAM
US7499312B2 (en) * 2007-01-05 2009-03-03 International Business Machines Corporation Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line
US8238168B2 (en) 2010-04-30 2012-08-07 International Business Machines Corporation VDD pre-set of direct sense DRAM
US8958256B2 (en) * 2012-04-10 2015-02-17 Micron Technology, Inc. Apparatuses and methods for improved memory operation times
KR102329066B1 (ko) * 2014-02-28 2021-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법, 및 전자 기기
JP2014142994A (ja) * 2014-04-02 2014-08-07 Ps4 Luxco S A R L センスアンプ回路及び半導体記憶装置
US10991418B2 (en) * 2017-03-06 2021-04-27 Zentel Japan Corporation Semiconductor memory device comprising an interface conforming to JEDEC standard and control device therefor
CN109493906A (zh) * 2018-12-19 2019-03-19 珠海博雅科技有限公司 一种差分快速读取电路、存储芯片及存储器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654831A (en) * 1985-04-11 1987-03-31 Advanced Micro Devices, Inc. High speed CMOS current sense amplifier
JPH0770235B2 (ja) * 1988-06-24 1995-07-31 株式会社東芝 不揮発性メモリ回路装置
JP2637314B2 (ja) * 1991-08-30 1997-08-06 株式会社東芝 不揮発性メモリ回路
KR100307602B1 (ko) * 1993-08-30 2001-12-15 가나이 쓰도무 반도체집적회로장치및그제조방법
DE69621323T2 (de) * 1995-02-10 2002-09-05 Micron Technology Inc Schneller leseverstärker für einen flash-speicher
JP3517489B2 (ja) * 1995-09-04 2004-04-12 株式会社日立製作所 不揮発性半導体記憶装置
JP3581207B2 (ja) * 1996-02-13 2004-10-27 株式会社東芝 不揮発性半導体メモリ
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621744B2 (en) 2001-05-09 2003-09-16 Matshushita Electric Industrial Co., Ltd. Readable semiconductor memory device
WO2004077449A1 (ja) * 2003-02-25 2004-09-10 Rohm Co., Ltd. 半導体記憶装置
US7263012B2 (en) 2003-02-25 2007-08-28 Rohm Co., Ltd. Semiconductor storage device
US7405959B2 (en) 2005-12-06 2008-07-29 Seiko Epson Corporation Ferroelectric memory device
JP2010123987A (ja) * 2010-01-14 2010-06-03 Hitachi Ltd 半導体装置
JP2012133847A (ja) * 2010-12-22 2012-07-12 Lapis Semiconductor Co Ltd 不揮発性記憶装置
JP2022060493A (ja) * 2018-02-27 2022-04-14 ラピスセミコンダクタ株式会社 半導体装置及び半導体メモリのデータ読出方法
JP7236574B2 (ja) 2018-02-27 2023-03-09 ラピスセミコンダクタ株式会社 半導体装置及び半導体メモリのデータ読出方法

Also Published As

Publication number Publication date
EP1152433A1 (en) 2001-11-07
CN1340198A (zh) 2002-03-13
KR20010108187A (ko) 2001-12-07
EP1152433A4 (en) 2006-11-29
WO2001043140A1 (fr) 2001-06-14
US20020136067A1 (en) 2002-09-26
KR100395582B1 (ko) 2003-08-21
US6449201B1 (en) 2002-09-10
TW487917B (en) 2002-05-21

Similar Documents

Publication Publication Date Title
JP2001167591A (ja) 半導体記憶装置
JP4922932B2 (ja) 半導体装置およびその制御方法
US6055200A (en) Variable test voltage circuits and methods for ferroelectric memory devices
US10249373B2 (en) Circuit and method for reading a memory cell of a non-volatile memory device
US7613057B2 (en) Circuit and method for a sense amplifier
JPH08227586A (ja) 集積回路メモリ装置
JPH08512164A (ja) Ｒｏｍ、ｅｐｒｏｍおよびｅｅｐｒｏｍのための接地されたメモリコア
KR102231945B1 (ko) 커플링 노이즈가 감소된 비휘발성 메모리 장치 및 그 구동 방법
US20080239825A1 (en) Floating gate memory device with improved reference current generation
US7616471B2 (en) Ferroelectric memory device
JP3573341B2 (ja) 半導体記憶装置
US5459694A (en) Nonvolatile storage apparatus with folded bit line structure
KR101317874B1 (ko) 불휘발성 기억장치 및 그 판독방법
US20180096718A1 (en) Memory device compensating for variation in trip voltage and read method thereof
JPH10241386A (ja) 半導体記憶装置
US6295223B1 (en) Ferroelectric random access memory with a memory with a stable sensing margin
US11087825B2 (en) Semiconductor memory device for reducing snapback current of non-volatile memory during read operation
WO2019087769A1 (ja) 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法
JP3204799B2 (ja) 半導体メモリ装置
JP6259889B1 (ja) 半導体記憶装置
JP2006092704A (ja) 強誘電体メモリ装置
JP3981354B2 (ja) 強誘電体メモリ装置
JP4163473B2 (ja) 不揮発性半導体記憶装置
JPH10106266A (ja) 半導体記憶装置
EP1014380A1 (en) Self boosted wordline

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060721

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070309