KR102329066B1 - 반도체 장치 및 그 구동 방법, 및 전자 기기 - Google Patents

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KR102329066B1
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무네히로 고즈마
다카유키 이케다
요시유키 구로카와
다케시 아오키
다카시 나카가와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전원 전위의 공급의 정지와 재개에 수반되는 동작 지연을 억제하는 반도체 장치를 제공한다. 전원 전위의 공급이 계속되는 기간에 유지되는 데이터를, 전원 전위의 공급을 정지한 기간에 있어서, 용량 소자가 접속된 노드에, 데이터에 대응하는 전위를 저장시킨다. 그리고, 해당 노드를 게이트로 하는 트랜지스터의 채널 저항이 변화하는 것을 이용하여, 전원 전위의 공급의 재개에 따라, 데이터의 복원을 행한다. 또한, 데이터를 저장시키기 전에, 미리 해당 노드에 고전위를 기입함으로써, 데이터의 저장을 고속이면서 또한 정확하게 행할 수 있다.

Description

반도체 장치 및 그 구동 방법, 및 전자 기기{SEMICONDUCTOR DEVICE, METHOD FOR DRIVING THE SAME, AND ELECTRONIC APPLIANCE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또한, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그것들의 구동 방법 또는 그것들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는, 산화물 반도체를 포함하는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 전기 광학 장치, 반도체 회로 및 전자 기기는, 반도체 장치를 갖는 경우가 있다.
PLD(Programmable Logic Device: PLD)나 CPU(Central Processing Unit) 등의 반도체 장치는, 그 용도에 따라 다종다양한 구성을 갖고 있다. PLD에는 레지스터 및 컨피규레이션 메모리, CPU에는 레지스터 및 캐시 메모리 등, 기억 장치가 설치되어 있는 경우가 많다.
이들 기억 장치는, 주로 DRAM이 사용되는 메인 메모리와 비교하여, 데이터의 기입 및 판독 등의 동작이 고속일 것이 요구된다. 따라서, 레지스터로서는 플립플롭이, 컨피규레이션 메모리 및 캐시 메모리로서는 SRAM(Static Random Access Memory)이 사용되는 경우가 많다.
SRAM은, 트랜지스터의 미세화를 도모함으로써 동작의 고속화를 실현하고 있지만, 미세화에 수반하여 누설 전류의 증대가 현재화되어, 소비 전력이 증대된다는 문제가 있다. 따라서 소비 전력을 억제하기 위해, 예를 들어 데이터의 입출력이 행하여지지 않는 기간에 있어서, 반도체 장치에 대한 전원 전위의 공급을 정지하는 일이 시도되고 있다.
단, 레지스터로서 사용되는 플립플롭 및 캐시 메모리로서 사용되는 SRAM은 휘발성이다. 따라서, 반도체 장치에 대한 전원 전위의 공급을 정지할 경우에는, 전원 전위의 공급을 재개한 후에 레지스터 및 캐시 메모리 등의 휘발성의 기억 장치에서 소실된 데이터를 복원하는 것이 필요해진다.
따라서, 휘발성의 기억 장치의 주변에 불휘발성의 기억 장치가 배치되어 있는 반도체 장치가 개발되어 있다. 예를 들어, 특허문헌 1에서는, 전원 전위의 공급을 정지하기 전에 플립플롭 등에 유지되어 있는 데이터를 강유전체 메모리에 저장시키고, 전원 전위의 공급을 재개한 후에 강유전체 메모리에 저장되어 있는 데이터를 플립플롭 등에 복원하는 기술이 개시되어 있다.
일본 특허 공개 평 10-078836호 공보
본 발명의 일 형태는, 소비 전력을 저감하는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 소비 전력을 저감하는 반도체 장치의 구동 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 전원 전위의 공급의 정지와 재개에 수반되는 동작 지연을 억제하는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 전원 전위의 공급의 정지와 재개에 수반되는 동작 지연을 억제하는 반도체 장치의 구동 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 신규의 반도체 장치 및 그 구동 방법을 제공하는 것을 과제의 하나로 한다.
또한, 복수의 과제의 기재는, 서로의 과제 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이러한 과제 모두를 해결할 필요는 없다. 또한, 열기한 것 이외의 과제가, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 이들 과제도, 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는, 제1 내지 제3 회로를 갖는 반도체 장치다. 제1 회로는, 제1 노드와 제2 노드를 갖는다. 제2 회로는, 제1 내지 제6 트랜지스터와, 제3 노드와, 제4 노드와, 제1 배선을 갖는다. 제3 회로는, 제7 내지 제9 트랜지스터와, 제1 내지 제N 인버터 회로(N은 2 이상의 짝수)와, 제2 배선을 갖는다. 제1 노드는, 제1 전위 및 제2 전위 중 한쪽을 유지하는 기능을 갖는다. 제2 노드는, 제1 전위 및 제2 전위 중 다른 쪽을 유지하는 기능을 갖는다. 제1 노드는, 제1 트랜지스터를 통하여 제3 노드에 전기적으로 접속된다. 제1 노드는, 제5 및 제6 트랜지스터를 통하여 제1 배선에 전기적으로 접속된다. 제2 노드는, 제4 트랜지스터를 통하여 제4 노드에 전기적으로 접속된다. 제2 노드는, 제2 및 제3 트랜지스터를 통하여 제1 배선에 전기적으로 접속된다.
제2 트랜지스터의 게이트는, 제3 노드에 전기적으로 접속된다. 제5 트랜지스터의 게이트는, 제4 노드에 전기적으로 접속된다. 제7 트랜지스터의 소스 및 드레인 중 한쪽은, 제3 노드에 전기적으로 접속된다. 제7 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제1 내지 제N 인버터 회로를 통하여 제2 배선에 전기적으로 접속된다. 제7 트랜지스터의 게이트는, 제9 트랜지스터를 통하여 제2 배선에 전기적으로 접속된다. 제8 트랜지스터의 소스 및 드레인 중 한쪽은, 제4 노드에 전기적으로 접속된다. 제8 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제1 내지 제N 인버터 회로를 통하여 제2 배선에 전기적으로 접속된다. 제8 트랜지스터의 게이트는, 제9 트랜지스터를 통하여 제2 배선에 전기적으로 접속된다. 제1 배선에는, 제2 전위가 부여된다. 제2 배선에는, 제1 전위가 부여된다. 제1, 제4, 제7 및 제8 트랜지스터는, 채널 형성 영역에 산화물 반도체를 갖는 것이 바람직하다.
본 발명의 일 형태는, 제1 내지 제3 회로를 갖는 반도체 장치다. 제1 회로는, 제1 노드와 제2 노드를 갖는다. 제2 회로는, 제1 내지 제6 트랜지스터와, 제3 노드와, 제4 노드와, 제1 배선을 갖는다. 제3 회로는, 제7 및 제8 트랜지스터와, 제2 배선을 갖는다. 제1 노드는, 제1 전위 및 제2 전위 중 한쪽을 유지하는 기능을 갖는다. 제2 노드는, 제1 전위 및 제2 전위 중 다른 쪽을 유지하는 기능을 갖는다. 제1 노드는, 제1 트랜지스터를 통하여 제3 노드에 전기적으로 접속된다. 제1 노드는, 제5 및 제6의 트랜지스터를 통하여 제1 배선에 전기적으로 접속된다. 제2 노드는, 제4 트랜지스터를 통하여 제4 노드에 전기적으로 접속된다. 제2 노드는, 제2 및 제3 트랜지스터를 통하여 제1 배선에 전기적으로 접속된다. 제2 트랜지스터의 게이트는, 제3 노드에 전기적으로 접속된다. 제5 트랜지스터의 게이트는, 제4 노드에 전기적으로 접속된다. 제2 배선은, 제7 트랜지스터를 통하여 제3 노드에 전기적으로 접속된다. 제2 배선은, 제8 트랜지스터를 통하여 제4 노드에 전기적으로 접속된다. 제1 배선에는, 제2 전위가 부여된다. 제2 배선에는, 제1 전위가 부여된다. 제1, 제4, 제7 및 제8 트랜지스터는, 채널 형성 영역에 산화물 반도체를 갖는 것이 바람직하다.
상기 형태에 있어서, 제1 전위는, 제2 전위보다 높은 것이 바람직하다.
상기 형태에 있어서, 제3 노드는, 제1 내지 제3 회로에 대한 전원 전위의 공급이 정지된 상태에서, 제1 노드에 부여된 전위를 유지한다. 제4 노드는, 제1 내지 제3 회로에 대한 전원 전위의 공급이 정지된 상태에서, 제2 노드에 부여된 전위를 유지한다.
본 발명의 일 형태는, 제1 내지 제3 회로를 갖는 반도체 장치다. 제1 회로는, 제1 노드와 제2 노드를 갖는다. 제2 회로는, 제1 및 제2 인버터 회로와, 제1 내지 제6 트랜지스터와, 제3 노드와, 제4 노드와, 제1 배선을 갖는다. 제3 회로는, 제7 내지 제9 트랜지스터와, 제3 내지 제N 인버터 회로(N은 4 이상의 짝수)와, 제2 배선을 갖는다. 제1 노드는, 제1 전위 및 제2 전위 중 한쪽을 유지하는 기능을 갖는다. 제2 노드는, 제1 전위 및 제2 전위 중 다른 쪽을 유지하는 기능을 갖는다. 제1 노드는, 제1 인버터 회로 및 제1 트랜지스터를 통하여 제3 노드에 전기적으로 접속된다. 제1 노드는, 제2 및 제3 트랜지스터를 통하여 제1 배선에 전기적으로 접속된다. 제2 노드는, 제2 인버터 회로 및 제4 트랜지스터를 통하여 제4 노드에 전기적으로 접속된다. 제2 노드는, 제5 및 제6의 트랜지스터를 통하여 제1 배선에 전기적으로 접속된다. 제2 트랜지스터의 게이트는, 제3 노드에 전기적으로 접속된다. 제5 트랜지스터의 게이트는, 제4 노드에 전기적으로 접속된다. 제7 트랜지스터의 소스 및 드레인 중 한쪽은, 제3 노드에 전기적으로 접속된다. 제7 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제3 내지 제N 인버터 회로를 통하여 제2 배선에 전기적으로 접속된다. 제7 트랜지스터의 게이트는, 제9 트랜지스터를 통하여 제2 배선에 전기적으로 접속된다. 제8 트랜지스터의 소스 및 드레인 중 한쪽은, 제4 노드에 전기적으로 접속된다. 제8 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제3 내지 제N 인버터 회로를 통하여 제2 배선에 전기적으로 접속된다. 제8 트랜지스터의 게이트는, 제9 트랜지스터를 통하여 제2 배선에 전기적으로 접속된다. 제1 배선에는, 제2 전위가 부여된다. 제2 배선에는, 제1 전위가 부여된다. 제1, 제4, 제7 및 제8 트랜지스터는, 채널 형성 영역에 산화물 반도체를 갖는 것이 바람직하다.
본 발명의 일 형태는, 제1 내지 제3 회로를 갖는 반도체 장치다. 제1 회로는, 제1 노드와 제2 노드를 갖는다. 제2 회로는, 제1 및 제2 인버터 회로와, 제1 내지 제6 트랜지스터와, 제3 노드와, 제4 노드와, 제1 배선을 갖는다. 제3 회로는, 제7 및 제8 트랜지스터와, 제2 배선을 갖는다. 제1 노드는, 제1 전위 및 제2 전위 중 한쪽을 유지하는 기능을 갖는다. 제2 노드는, 제1 전위 및 제2 전위 중 다른 쪽을 유지하는 기능을 갖는다. 제1 노드는, 제1 인버터 회로 및 제1 트랜지스터를 통하여 제3 노드에 전기적으로 접속된다. 제1 노드는, 제2 및 제3 트랜지스터를 통하여 제1 배선에 전기적으로 접속된다. 제2 노드는, 제2 인버터 회로 및 제4 트랜지스터를 통하여 제4 노드에 전기적으로 접속된다. 제2 노드는, 제5 및 제6 트랜지스터를 통하여 제1 배선에 전기적으로 접속된다. 제2 트랜지스터의 게이트는, 제3 노드에 전기적으로 접속된다. 제5 트랜지스터의 게이트는, 제4 노드에 전기적으로 접속된다. 제2 배선은, 제7 트랜지스터를 통하여 제3 노드에 전기적으로 접속된다. 제2 배선은, 제8 트랜지스터를 통하여 제4 노드에 전기적으로 접속된다. 제1 배선에는, 제2 전위가 부여된다. 제2 배선에는, 제1 전위가 부여된다. 제1, 제4, 제7 및 제8 트랜지스터는, 채널 형성 영역에 산화물 반도체를 갖는 것이 바람직하다.
상기 형태에 있어서, 제1 전위는, 제2 전위보다 높은 것이 바람직하다.
상기 형태에 있어서, 제3 노드는, 제1 내지 제3 회로에 대한 전원 전위의 공급이 정지된 상태에서, 제2 노드에 부여된 전위를 유지한다. 제4 노드는, 제1 내지 제3 회로에 대한 전원 전위의 공급이 정지된 상태에서, 제1 노드에 부여된 전위를 유지한다.
본 발명의 일 형태는, 상기 형태에 기재된 반도체 장치와, 표시 장치, 마이크로폰, 스피커, 조작 키 또는, 하우징을 갖는 전자 기기다.
본 명세서 등에 있어서, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 갖는 소자다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 갖고 있으며, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다.
여기서, 소스와 드레인은, 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스로서 기능하는 부분 및 드레인으로서 기능하는 부분을, 소스 또는 드레인이라 칭하지 않고, 소스와 드레인 중 한쪽을 제1 전극이라 표기하고, 소스와 드레인 중 다른 쪽을 제2 전극이라 표기하는 경우가 있다.
또한, 본 명세서에서 사용하는 「제1」, 「제2」, 「제3」이라는 서수사는, 구성 요소의 혼동을 피하기 위해 첨부한 것이며, 수적으로 한정하는 것이 아님을 부기한다.
또한 본 명세서에 있어서, A와 B가 접속되어 있다는 것은, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속되어 있다는 것은, A와 B 사이에서, 어떠한 전기적 작용을 갖는 대상물이 존재할 때, A와 B의 전기 신호의 수수(授受)를 가능하게 하는 것을 말한다.
또한, 예를 들어 트랜지스터의 소스(또는 제1 단자 등)가, Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이, Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어, 「X와 Y와 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)은, 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y의 순서로 전기적으로 접속되어 있다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스(또는 제1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는, 이 순서로 전기적으로 접속되어 있다」라고 표현할 수 있다. 또는, 「X는, 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는, 이 접속 순서로 설치되어 있다」라고 표현할 수 있다. 이들 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에서의 접속의 순서에 대해 규정함으로써, 트랜지스터의 소스(또는 제1 단자 등)와, 드레인(또는 제2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다. 또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 본 명세서에 있어서, 「위에」, 「아래에」 등의 배치를 나타내는 어구는, 구성끼리의 위치 관계를, 도면을 참조해서 설명하기 위해 편의상 사용하고 있다. 또한, 구성끼리의 위치 관계는, 각 구성을 묘사하는 방향에 따라서 적절히 변화하는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라서 적절하게 바꿔 말할 수 있다.
또한 도면에서의 블록도의 각 회로 블록의 배치는, 설명을 위해 위치 관계를 특정하는 것이며, 서로 다른 회로 블록에서 별도의 기능을 실현하는 것처럼 나타내고 있어도, 실제의 회로나 영역에서는 동일한 회로 블록에서 각각의 기능을 실현할 수 있도록 설치되어 있는 경우도 있다. 또한 도면에서의 블록도의 각 회로 블록의 기능은, 설명을 위해 기능을 특정하는 것이며, 하나의 회로 블록으로서 나타내고 있어도, 실제의 회로나 영역에서는 하나의 회로 블록에서 행하는 처리를, 복수의 회로 블록에서 행하도록 설치되어 있는 경우도 있다.
본 명세서에 있어서, 트랜지스터가 온 상태(간단히 온이라 칭하는 경우도 있음)란, n 채널형 트랜지스터에서는, 게이트와 소스 사이의 전압차(Vgs)가 임계값 전압(Vth)보다 높은 상태, p 채널형 트랜지스터에서는, Vgs가 Vth보다 낮은 상태를 말한다. 또한, 트랜지스터가 오프 상태(간단히 오프라 칭하는 경우도 있음)란, n 채널형 트랜지스터에서는, Vgs가 Vth보다 낮은 상태, p 채널형 트랜지스터에서는, Vgs가 Vth보다 높은 상태를 말한다. 또한, 본 명세서에 있어서, 오프 전류란, 트랜지스터가 오프 상태에 있을 때의 드레인 전류를 말한다. 예를 들어, n 채널형의 트랜지스터의 오프 전류란, Vgs가 Vth보다 낮을 때의 드레인 전류를 말하는 경우가 있다. 트랜지스터의 오프 전류는, Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 10-21A 이하라는 것은, 트랜지스터의 오프 전류가 10-21A 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
또한, 트랜지스터의 오프 전류는, 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에 있어서, 오프 전류는, 특별히 기재가 없는 경우, Vds의 절댓값이 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V 또는 20V에서의 오프 전류를 나타내는 경우가 있다. 또는, 당해 트랜지스터가 포함되는 반도체 장치 등에 요구되는 Vds, 또는, 당해 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 나타내는 경우가 있다.
본 발명의 일 형태에 의해, 소비 전력을 저감하는 반도체 장치를 제공하는 것이 가능해진다. 또는, 본 발명의 일 형태에 의해, 소비 전력을 저감하는 반도체 장치의 구동 방법을 제공하는 것이 가능해진다. 또는, 본 발명의 일 형태에 의해, 전원 전위의 공급의 정지와 재개에 수반되는 동작 지연을 억제하는 반도체 장치를 제공하는 것이 가능해진다. 또는, 본 발명의 일 형태에 의해, 전원 전위의 공급의 정지와 재개에 수반되는 동작 지연을 억제하는 반도체 장치의 구동 방법을 제공하는 것이 가능해진다. 또는, 본 발명의 일 형태는, 신규의 반도체 장치 및 그 구동 방법을 제공하는 것이 가능해진다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 반도체 장치의 구성예를 도시하는 회로도이다.
도 2는 반도체 장치의 구성예를 도시하는 회로도이다.
도 3은 반도체 장치의 동작예를 나타내는 타이밍 차트이다.
도 4는 반도체 장치의 구성예를 도시하는 회로도이다.
도 5는 반도체 장치의 구체예를 설명하기 위한 블록도이다.
도 6은 반도체 장치의 구체예를 설명하기 위한 블록도이다.
도 7은 반도체 장치의 구체예를 설명하기 위한 회로도이다.
도 8은 반도체 장치의 구체예를 설명하기 위한 블록도이다.
도 9는 반도체 장치의 구체예를 설명하기 위한 블록도이다.
도 10은 트랜지스터의 상면도 및 단면도이다.
도 11은 트랜지스터의 단면도 및 트랜지스터의 에너지 밴드도이다.
도 12는 트랜지스터의 상면도 및 단면도이다.
도 13은 반도체 장치의 단면 및 회로를 설명하는 도면이다.
도 14는 전자 기기의 일례를 나타내는 도면이다.
도 15는 RF 태그의 일례를 나타내는 도면이다.
도 16은 반도체 장치의 회로 동작의 시뮬레이션 결과를 도시하는 도면이다.
도 17은 반도체 장치의 회로 동작의 시뮬레이션 결과를 도시하는 도면이다.
도 18은 반도체 장치의 구성예를 도시하는 회로도이다.
도 19는 반도체 장치의 구성예를 도시하는 회로도이다.
이하, 실시 형태에 대해서 도면을 참조하면서 설명한다. 단, 실시 형태는 많은 서로 다른 형태로 실시하는 것이 가능하며, 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하의 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위해 과장 되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다. 또한 도면은, 이상적인 예를 모식적으로 도시한 것이며, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈에 의한 신호, 전압, 또는 전류의 변동, 또는, 타이밍의 어긋남에 의한 신호, 전압, 또는 전류의 변동 등을 포함하는 것이 가능하다. 또한, 이하에 설명하는 실시 형태 및 실시예에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 서로 다른 도면간에서 공통되게 사용하고, 그 반복 설명은 생략한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치의 회로 구성 및 그 구동 방법에 대해서 설명한다.
<<회로 구성>>
도 1 및 도 2에 도시하는 회로도는, 본 발명의 일 형태인 반도체 장치의 회로도다. 도 1에 도시하는 반도체 장치(10)는, 기억 회로(100)(제1 기억 회로라고도 함)와 기억 회로(120)(제2 기억 회로라고도 함)로 크게 구별할 수 있다. 또한, 도 2에 도시하는 반도체 장치(11)는, 도 1에 도시하는 반도체 장치(10)에, 프리차지 회로(130)를 추가한 것이다.
<기억 회로(100)>
도 1에 도시하는 기억 회로(100)는, 전원 전위의 공급이 계속되고 있는 기간에 있어서, 데이터에 대응하는 전위의 유지가 가능한 회로다.
기억 회로(100)는, 인버터 회로(101), 인버터 회로(102), 스위치(103), 인버터 회로(104) 및 스위치(105)를 갖고 있다. 또한, 기억 회로(100)는, 전원 전위가 공급되고 있는 기간에 있어서, 1 또는 0에 대응하는 전위를 데이터로서 유지하는 것이 가능한 노드(Node_1) 및 노드(Node_2)를 갖는다.
또한, 기억 회로(100)는, 데이터 신호(D), 클럭 신호(C) 및 반전 클럭 신호(CB)가 입력되어, 신호(Q)를 출력한다.
인버터 회로(101)의 입력 단자는 노드(Node_1)에 접속되고, 인버터 회로(101)의 출력 단자는 노드(Node_2)에 접속되어 있다.
인버터 회로(102)의 입력 단자는 노드(Node_2)에 접속되고, 인버터 회로(102)의 출력 단자는 스위치(105)의 한쪽 단자에 접속되어 있다. 또한 스위치(105)의 다른 쪽 단자는 노드(Node_1)에 접속되어 있다. 스위치(105)는, 반전 클럭 신호(CB)에 의해 온 또는 오프가 제어된다.
스위치(103)의 한쪽 단자는 데이터 신호(D)가 부여되는 배선에 접속되어 있다. 스위치(103)의 다른 쪽 단자는 노드(Node_1)에 접속되어 있다. 스위치(103)는, 클럭 신호(C)에 의해 온 또는 오프가 제어된다.
인버터 회로(104)의 입력 단자는 노드(Node_2)에 접속되고, 인버터 회로(104)의 출력 단자는, 데이터 신호(Q)를 부여하는 배선에 접속되어 있다.
인버터 회로(101, 102, 104)에는, 전위(V1)와 전위(V2)(V1>V2로 함)가 전원 전위로서 공급된다. 이 전위(V1) 및 전위(V2)가, 기억 회로(100)의 전원 전위로서 공급된다. 인버터 회로(101, 102, 104)는, 입력 단자에 전위(V1)를 인가하면 출력 단자에 전위(V2)를 출력하고, 입력 단자에 전위(V2)를 인가하면 출력 단자에 전위(V1)을 출력한다.
또한, 일례로서, 전위(V1)는, 고전원 전위(VDD)이며, 전위(V2)는, 저전원 전위(VSS)로 한다. 또한 전위(V2)는, 접지 전위(GND)이어도 된다.
또한, 노드(Node_1), 노드(Node_2)에 데이터 「1」을 유지한다는 것은, 노드(Node_1), 노드(Node_2)의 전위가 전위(V1)인 것에 대응하는 것으로서 설명한다. 또한, 노드(Node_1), 노드(Node_2)에 데이터 「0」을 유지한다는 것은, 노드(Node_1), 노드(Node_2)의 전위가 전위(V2)인 것에 대응하는 것으로서 설명한다.
또한 상술한 바와 같이, 전위(V1)는 전위(V2)보다 높다. 그로 인해, 전위(V1)에 기초하여 각 노드 또는 각 단자에, 유지 또는 인가되는 전위를 「H 레벨」의 전위, 전위(V2)에 기초하여 각 노드 또는 각 단자에, 유지 또는 인가되는 전위를 「L 레벨」의 전위라고 하는 경우도 있다.
노드(Node_1), 노드(Node_2)에 유지되는 전위는, 서로 반전된 신호가 유지되는 관계에 있다. 즉, 노드(Node_1)는, H 레벨 및 L 레벨 중 한쪽 전위를 유지하고, 노드(Node_2)는, H 레벨 및 L 레벨 중 다른 쪽 전위를 유지한다.
스위치(103 및 105)는, 일례로서 아날로그 스위치로 구성하면 된다. 그 밖에도 스위치(103 및 105)에는, 트랜지스터를 사용할 수도 있다.
또한 인버터 회로(101) 및 스위치(105)는, 별도의 구성으로서 나타내고 있지만, 클록드 인버터를 사용함으로써 하나의 구성으로 해도 된다.
또한 기억 회로(100)는, 도 1에 도시한 회로에 한정되지 않고, 예를 들어 휘발성의 레지스터, 플립플롭, 또는 래치 회로 등을 사용할 수 있다. 기억 회로(100)는, 적용하는 데이터의 종류에 따라, 레지스터라면, D형 레지스터, T형 레지스터, JK형 레지스터, 또는 RS형 레지스터 중 어느 하나를 사용할 수 있다. 또한, 기억 회로(100)는, 적용하는 데이터의 종류에 따라, 플립플롭이라면, D형 플립플롭, T형 플립플롭, JK형 플립플롭, 또는 RS형 플립플롭 중 어느 하나를 사용할 수 있다.
노드(Node_1, Node_2)에 유지되는 전위는, 전원 전위의 공급이 정지되는 기간에 있어서, 기억 회로(120)에 저장된다(도면 중, 점선 화살표 Save). 기억 회로(120)에 저장된 전위는, 전원 전위의 공급이 재개되는 기간에 있어서, 기억 회로(100)로 복원된다. 또한 기억 회로(100)의 노드(Node_1, Node_2)에 유지되는 전위는, 전원 전위의 공급이 정지됨과 함께 소실된다.
또한, 본 명세서 중에서의 전원 전위의 공급의 정지란, 전위(V1)가 부여되는 배선의 전위를 전위(V1)에서 전위(V2)로 전환함으로써, 전위(V1)와 전위(V2)의 전위차(V1-V2)를 0으로 전환하는 것을 말한다. 예를 들어, 반도체 장치(10)에서의 전원 전위의 공급의 정지는, 전위(V1)가 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하고, 해당 스위치를 온에서 오프로 전환하는 것이어도 된다. 예를 들어, 반도체 장치(10)에서의 전원 전위의 공급의 정지는, 전위(V2)가 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하고, 해당 스위치를 온에서 오프로 전환하는 것이어도 된다.
또한, 본 명세서 중에서의 전원 전위의 공급의 재개란, 전위(V1)가 부여되는 배선의 전위를 전위(V2)에서 전위(V1)로 전환함으로써, 전위(V1)와 전위(V2)의 전위차(V1-V2)를 0에서 0을 초과하는 값으로 전환하는 것을 말한다. 예를 들어, 반도체 장치(10)에서의 전원 전위의 공급의 재개는, 전위(V1)가 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하고, 해당 스위치를 오프에서 온으로 전환하는 것이어도 된다. 예를 들어, 반도체 장치(10)에서의 전원 전위의 공급의 재개는, 전위(V2)가 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하고, 해당 스위치를 오프에서 온으로 전환하는 것이어도 된다.
또한, 본 명세서 중에서의 전원 전위의 공급의 계속이란, 전위(V1)가 부여되는 배선의 전위를 전위(V1)로 유지함으로써, 전위(V1)와 전위(V2)의 전위차(V1-V2)가 0을 초과하는 값으로 되는 전위(V1)의 인가를 계속하는 것을 말한다. 예를 들어, 반도체 장치(10)에서의 전원 전위의 공급의 계속은, 전위(V1)가 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하고, 해당 스위치를 온으로 계속 유지함으로써 행해도 된다. 예를 들어, 반도체 장치(10)에서의 전원 전위의 공급의 계속은, 전위(V2)가 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하고, 해당 스위치를 온으로 계속 유지함으로써 행해도 된다.
<기억 회로(120)>
도 1에 도시하는 기억 회로(120)는, 전원 전위의 공급이 정지되어 있는 기간에 있어서, 데이터에 대응하는 전위의 유지가 가능한 회로다.
기억 회로(120)는, 트랜지스터(121)와, 용량 소자(122)와, 트랜지스터(123)와, 트랜지스터(124)와, 트랜지스터(125)와, 용량 소자(126)와, 트랜지스터(127)와, 트랜지스터(128)를 갖는다. 또한, 기억 회로(120)는, 적어도 전원 전위의 공급이 정지되어 있는 기간에 있어서, 1 또는 0에 대응하는 전위를 데이터로서 유지하는 것이 가능한 노드(Node_3) 및 노드(Node_4)를 갖는다.
노드(Node_3)는, 적어도 전원 전위의 공급이 정지되는 기간에 있어서, 노드(Node_1)의 전위를 유지한다. 노드(Node_4)는, 적어도 전원 전위의 공급이 정지되는 기간에 있어서, 노드(Node_2)의 전위를 유지한다.
트랜지스터(121)의 게이트는, 제어 신호(Save)(도면 중, S로 표기)가 부여되는 배선에 접속되어 있다. 트랜지스터(121)의 소스 및 드레인 중 한쪽은 노드(Node_1)에 접속되어 있다. 트랜지스터(121)의 소스 및 드레인 중 다른 쪽은 노드(Node_3)에 접속되어 있다. 또한 트랜지스터(121)는, 일례로서, n 채널형의 트랜지스터로서 설명한다.
용량 소자(122)의 한쪽 전극은 노드(Node_3)에 접속되어 있다. 용량 소자(122)의 다른 쪽 전극은 전위(V2)가 부여되는 배선에 접속되어 있다. 또한 용량 소자(122)는, 트랜지스터(123)의 게이트 용량 등을 크게 해 둠으로써, 생략하는 것이 가능하다.
트랜지스터(123)의 게이트는 노드(Node_3)에 접속되어 있다. 트랜지스터(123)의 소스 및 드레인 중 한쪽은 전위(V2)가 부여되는 배선에 접속되어 있다. 또한 트랜지스터(123)는, 일례로서, n 채널형의 트랜지스터로서 설명한다.
트랜지스터(124)의 게이트는, 제어 신호(Load)(도면 중, L로 표기)가 부여되는 배선에 접속되어 있다. 트랜지스터(124)의 소스 및 드레인 중 한쪽은 트랜지스터(123)의 소스 및 드레인 중 다른 쪽에 접속되어 있다. 트랜지스터(124)의 소스 및 드레인 중 다른 쪽은 노드(Node_2)에 접속되어 있다. 또한 트랜지스터(124)는, 일례로서, n 채널형의 트랜지스터로서 설명한다.
트랜지스터(125)의 게이트는, 제어 신호(Save)가 부여되는 배선에 접속되어 있다. 트랜지스터(125)의 소스 및 드레인 중 한쪽은 노드(Node_2)에 접속되어 있다. 트랜지스터(125)의 소스 및 드레인 중 다른 쪽은 노드(Node_4)에 접속되어 있다. 또한 트랜지스터(125)는, 일례로서, n 채널형의 트랜지스터로서 설명한다.
용량 소자(126)의 한쪽 전극은 노드(Node_4)에 접속되어 있다. 용량 소자(126)의 다른 쪽 전극은 전위(V2)가 부여되는 배선에 접속되어 있다. 또한 용량 소자(126)는, 트랜지스터(127)의 게이트 용량 등을 크게 해 둠으로써, 생략하는 것이 가능하다.
트랜지스터(127)의 게이트는 노드(Node_4)에 접속되어 있다. 트랜지스터(127)의 소스 및 드레인 중 한쪽은 전위(V2)가 부여되는 배선에 접속되어 있다. 또한 트랜지스터(127)는, 일례로서, n 채널형의 트랜지스터로서 설명한다.
트랜지스터(128)의 게이트는, 제어 신호(Load)가 부여되는 배선에 접속되어 있다. 트랜지스터(128)의 소스 및 드레인 중 한쪽은, 트랜지스터(127)의 소스 및 드레인 중 다른 쪽에 접속되어 있다. 트랜지스터(128)의 소스 및 드레인 중 다른 쪽은, 노드(Node_1)에 접속되어 있다. 또한 트랜지스터(128)는, 일례로서, n 채널형의 트랜지스터로서 설명한다.
제어 신호(Save)는, 노드(Node_1)와 노드(Node_3) 사이의 도통 상태를 전환하기 위한 신호다. 또한 제어 신호(Save)는, 노드(Node_2)와 노드(Node_4) 사이의 도통 상태를 전환하기 위한 신호다. 도 1의 회로 구성에 있어서, 노드(Node_1)와 노드(Node_3) 사이 및 노드(Node_2)와 노드(Node_4) 사이는, 제어 신호(Save)가 H 레벨에서 도통 상태로 되고, L 레벨에서 비도통 상태로 된다.
제어 신호(Save)를 H 레벨로 전환함으로써, 기억 회로(100)의 노드(Node_1, Node_2)의 데이터는, 노드(Node_3, Node_4)에 저장할 수 있다. 또한, 제어 신호(Save)를 L 레벨로 전환함으로써, 노드(Node_3, Node_4)는, 전기적으로 플로팅이 되어, 데이터를 전위로서 계속해서 유지할 수 있다.
제어 신호(Load)는, 노드(Node_2)와 트랜지스터(123)의 소스 및 드레인 중 다른 쪽과의 도통 상태를 전환하기 위한 신호다. 또한 제어 신호(Load)는, 노드(Node_1)와 트랜지스터(127)의 소스 및 드레인 중 다른 쪽과의 도통 상태를 전환하기 위한 신호다. 도 1의 회로 구성에 있어서, 노드(Node_2)와 트랜지스터(123)의 소스 및 드레인 중 다른 쪽 사이, 및 노드(Node_1)와 트랜지스터(127)의 소스 및 드레인 중 다른 쪽 사이는, 제어 신호(Load)가 H 레벨에서 도통 상태로 되고, L 레벨에서 비도통 상태로 된다.
전원 전위의 공급이 정지되어 있는 기간에 있어서, 기억 회로(120)의 노드(Node_3, Node_4)에 전위로서 유지되는 데이터는, 전원 전위의 공급의 재개 시에, 제어 신호(Load)의 제어에 의해, 기억 회로(100)의 노드(Node_1, Node_2)로 복원되는 것이 가능하다(도면 중, 점선 화살표 Load).
예를 들어, 전원 전위의 공급을 정지하기 전에, 노드(Node_3)에 노드(Node_1)에 저장되어 있는 전위(V1)에 대응하는 데이터 「1」을 저장하고, 노드(Node_4)에 노드(Node_2)에 저장되어 있는 전위(V2)에 대응하는 데이터 「0」을 저장하고 있을 경우를 생각한다. 또한, 전원 전위의 공급을 정지해도, 노드(Node_3)의 전위는 전위(V1), 노드(Node_4)의 전위는 전위(V2)를 유지하지만, 노드(Node_1, Node_2)의 전위는 부정값이 된다.
여기서, 트랜지스터(123)는, 게이트의 전위(V1)가 전위(V2)보다 높기 때문에, 트랜지스터(127)보다 채널 저항이 낮다. 그로 인해, 제어 신호(Load)를 H 레벨로 해서, 트랜지스터(124) 및 트랜지스터(128)를 도통 상태로 했을 경우, 노드(Node_2)에 접속된 트랜지스터(124)의 소스 및 드레인 중 다른 쪽의 전위는, 노드(Node_1)에 접속된 트랜지스터(128)의 소스 및 드레인 중 다른 쪽의 전위보다 낮아진다. 기억 회로(100)측에서는, 트랜지스터(124) 및 트랜지스터(128)가 도통 상태로 됨과 함께, 노드(Node_1)와 노드(Node_2)에서 전위차가 발생하게 된다.
이 전위차에 의해, 기억 회로(100)에서의 전원 전위의 공급을 재개할 때에, 노드(Node_2)를 전위(V2)로 하고, 노드(Node_1)를 전위(V1)로 할 수 있다. 이때의 노드(Node_1, Node_2)의 전위에 대응하는 데이터는, 기억 회로(120)의 노드(Node_3, Node_4)에 데이터를 유지했을 때, 바꿔 말하면 전원 전위의 공급을 정지하기 직전의, 기억 회로(100)의 노드(Node_1, Node_2)의 데이터에 일치한다.
트랜지스터(121, 125)는, 채널 형성 영역에 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 사용하면 된다. 예를 들어, 당해 반도체 재료로서 산화물 반도체가 바람직하다. 채널 형성 영역에 산화물 반도체를 사용한 산화물 반도체 트랜지스터는, 오프 전류값이 현저하게 작다. 노드(Node_3, Node_4)에 대한 전하의 공급 경로는, 트랜지스터(121, 125)의 소스 및 드레인을 통하는 경로만이다. 여기서, 트랜지스터(121, 125)를 산화물 반도체 트랜지스터로 함으로써, 이들 트랜지스터가 오프되는 기간에서는, 노드(Node_3, Node_4)의 전위를 대략 일정하게 유지하는 것이 가능하다. 그 결과, 노드(Node_3, Node_4)는, 전원 전위가 공급되는지 여부에 의존하지 않고 데이터를 유지하는 것이 가능하다. 즉, 노드(Node_3, Node_4)에는, 기억 회로(100)의 노드(Node_1, Node_2)에서 유지되어 있는 데이터를 저장시키는 것이 가능하다. 또한, 오프 전류가 현저하게 작다는 것은, 실온에서, 채널 폭 1㎛당 규격화된 오프 전류가 10×10-21A 이하인 것을 말한다.
또한, 트랜지스터(123, 124, 127, 128)는, 각종 반도체 재료를 사용해서 구성하는 것이 가능하다. 예를 들어, 실리콘 또는 게르마늄 등의 재료를 사용할 수 있다. 또한, 화합물 반도체 또는 산화물 반도체를 사용하는 것도 가능하다. 또한, 트랜지스터(123, 124, 127, 128)로서는, 이동도가 높은 트랜지스터(예를 들어, 채널이 단결정 실리콘에 형성되는 트랜지스터 등)를 적용하는 것이 바람직하다.
또한, 도 1의 구성에서는, 노드(Node_1)의 전위(V1)를 노드(Node_3)에 저장할 때에, 전위(V1)보다, 트랜지스터(121)의 임계값 전압분만큼 저하된 전위가, 데이터로서 노드(Node_3)에 저장되어버린다. 그 결과, 노드(Node_2)의 전위를 복원시킬 때, 트랜지스터(123)의 온 전류가 작아져, 복원에 필요로 하는 시간이 길어져버린다. 특히, 노드(Node_2)의 전위가, 어떠한 처리에 의해, H 레벨로 되어 있는 상태에서 데이터의 복원을 행하면, 노드(Node_2)의 전위는 H 레벨에서 L 레벨로 천 이되기 때문에, 더욱 데이터의 복원에 시간을 필요로 한다. 노드(Node_2)의 전위의 복원에 필요로 하는 시간이 길어지면, 인버터 회로(101, 102, 104)에 있어서, 전위(V1)를 부여하는 배선과 전위(V2)를 부여하는 배선이 도통 상태로 되는 시간이 길어져, 관통 전류 및 소비 전력이 증대되어버린다.
또한, 도 1의 구성에서는, 노드(Node_1)의 전위(V1)를 노드(Node_3)에 저장할 때에 트랜지스터(121)는 n형 트랜지스터이기 때문에, 노드(Node_3)의 전위가 상승함에 따라서 트랜지스터(121)의 게이트와 소스간의 전위(Vgs)가 낮아지고, 트랜지스터(121)의 온 전류는 감소한다. 그 결과, Node_3에 전위(V1)를 저장하기 위해 필요한 시간이 길어져버린다.
상기의 문제점을 해결하기 위해서, 노드(Node_3, Node_4)에 데이터를 저장하기 전에, 이들 노드의 전위를, 미리 H 레벨로 설정(프리차지)하는 것이 바람직하다.
미리 노드(Node_3, Node_4)를 프리차지함으로써, 트랜지스터(121) 또는 트랜지스터(125)의 임계값에 의한, 노드(Node_3) 또는 노드(Node_4)에 저장하는 전위의 저하를 방지하여, 노드(Node_1) 또는 노드(Node_2)의 데이터 복원에 필요로 하는 시간을 짧게 할 수 있다. 또한, 데이터의 복원을 고속으로 행함으로써, 인버터 회로(101, 102, 104)에 흐르는 관통 전류를 억제하여, 소비 전력을 저감할 수 있다.
또한, 노드(Node_3, Node_4)를 프리차지한 후의, 이들 노드에 대한 데이터의 기입 동작은, L 레벨의 전위 기입만 행하면 된다(H 레벨의 전위 기입은 생략할 수 있음). L 레벨의 전위 기입은, 트랜지스터(121) 또는 트랜지스터(125)의 Vgs를 일정하게 유지할 수 있으므로, H 레벨의 전위의 기입으로 나타난 온 전류의 감소는 발생하지 않아, 데이터 기입을 단시간에 마칠 수 있다.
<프리차지 회로(130)>
이하에서는, 상기 프리차지 동작을 실현하기 위한 프리차지 회로(130)에 대해서, 도 2를 사용하여 설명을 행한다. 또한, 도 2에 도시하는 기억 회로(100) 및 기억 회로(120)는, 도 1에 도시하는 당해 회로와 동일하며, 설명을 생략한다.
도 2에 도시하는 프리차지 회로(130)는, 기억 회로(120)에 기억 회로(100)의 데이터를 저장시키기 전에, 노드(Node_3, Node_4)에 H 레벨의 전위를 입력할 수 있는 회로다.
프리차지 회로(130)는, 인버터 회로(131)와, 인버터 회로(132)와, 트랜지스터(133)와, 트랜지스터(134)와, 트랜지스터(135)를 갖는다. 또한, 프리차지 회로(130)는, 전위(V1)보다 고전위를 유지할 수 있는 노드(FN)를 갖는다.
인버터 회로(131)의 입력 단자는, 프리차지 신호(PC)가 부여되는 배선에 접속되고, 인버터 회로(131)의 출력 단자는 인버터 회로(132)의 입력 단자에 접속된다.
트랜지스터(133)의 게이트는 전위(V1)가 부여되는 배선에 접속되고, 트랜지스터(133)의 소스 및 드레인 중 한쪽은 프리차지 신호(PC)가 부여되는 배선에 접속되고, 트랜지스터(133)의 소스 및 드레인 중 다른 쪽은, 노드(FN)에 접속된다. 또한, 트랜지스터(133)는, 일례로서, n 채널형의 트랜지스터로서 설명한다.
트랜지스터(134)의 게이트는 노드(FN)에 접속되고, 트랜지스터(134)의 소스 및 드레인 중 한쪽은, 인버터 회로(132)의 출력 단자에 접속되고, 트랜지스터(134)의 소스 및 드레인 중 다른 쪽은 노드(Node_3)에 접속된다. 또한 트랜지스터(134)는, 일례로서, n 채널형의 트랜지스터로서 설명한다.
트랜지스터(135)의 게이트는 노드(FN)에 접속되고, 트랜지스터(135)의 소스 및 드레인 중 한쪽은 인버터 회로(132)의 출력 단자에 접속되고, 트랜지스터(135)의 소스 및 드레인 중 다른 쪽은 노드(Node_4)에 접속된다. 또한 트랜지스터(135)는, 일례로서, n 채널형의 트랜지스터로서 설명한다.
트랜지스터(134, 135)는, 프리차지 신호(PC)의 노드(Node_3, Node_4)에 대한 입력을 제어하는 기능을 갖는다.
인버터 회로(131, 132)는, 프리차지 신호(PC)의 신호 전달에 지연을 부여하는 기능을 갖는다. 프리차지 신호(PC)는, 트랜지스터(133)를 통하여 트랜지스터(134, 135)의 게이트에 입력된다. 또한, 프리차지 신호(PC)는, 인버터 회로(131, 132)를 통하여, 트랜지스터(134)의 소스 및 드레인 중 한쪽과, 트랜지스터(135)의 소스 및 드레인 중 한쪽에 입력된다. 인버터 회로(131, 132)를 경유한 프리차지 신호(PC)는, 신호 전달에 지연이 발생하여, 트랜지스터(133)를 경유한 프리차지 신호(PC)보다 지연되어, 트랜지스터(134, 135)에 입력된다. 즉, 트랜지스터(134, 135)는, 게이트에 H 레벨의 전위가 부여된 후, 지연되어 소스 및 드레인 중 한쪽의 전위가 H 레벨이 된다. 이때에, 게이트와 소스 및 드레인 사이에 발생하는 용량 결합에 의해, 노드(FN)의 전위(트랜지스터(134, 135)의 게이트 전위)는 "V1+ΔV(ΔV>0)"이 되어, 고전원 전위인 전위(V1) 이상의 전위가 부여된다. 여기서 ΔV는, 게이트와 소스 및 드레인간에서 발생하는 용량 결합(이하, 부스팅 효과라 칭함)에 의한 증가분의 전위를 나타낸다.
만일 인버터 회로(131, 132)가 존재하지 않는 경우에는, 트랜지스터(134, 135)의 임계값 전압분만큼 저하된 전위가, 노드(Node_3, Node_4)에 입력되어, 프리차지가 충분히 행하여지지 않을 가능성이 있는데, 인버터 회로(131, 132)가 존재함으로써, 부스팅 효과가 발생하여, 노드(Node_3, Node_4)에 충분한 H 레벨의 전위를 부여할 수 있다.
또한, 프리차지 회로(130)에, 인버터 회로(131, 132)를 포함하는 2단의 인버터 회로를 설치했지만, 부스팅 효과로 필요해지는 지연 시간에 따라, n단(n은 2 이상의 짝수)의 인버터 회로를 설치하면 된다.
트랜지스터(133)는, 노드(FN)의 전위가 고전위 전원의 전위를 초과하는 전위 "V1+ΔV(ΔV>0)"로 되었을 때에 전위를 유지하는 기능을 갖는다.
또한, 트랜지스터(134, 135)는, 채널 형성 영역에 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 사용하면 된다. 예를 들어, 당해 반도체 재료로서 산화물 반도체가 바람직하다. 채널 형성 영역에 산화물 반도체를 사용한 산화물 반도체 트랜지스터는 오프 전류값이 현저하게 작다. 트랜지스터(134, 135)를 산화물 반도체 트랜지스터로 함으로써, 이들 트랜지스터가 오프되는 기간에서는, 노드(Node_3, Node_4)의 전위를 대략 일정하게 유지하는 것이 가능하다.
또한, 트랜지스터(133) 및 인버터 회로(131, 132)는, 각종 반도체 재료를 사용해서 구성하는 것이 가능하다. 예를 들어, 실리콘 또는 게르마늄 등의 재료를 사용할 수 있다. 또한, 화합물 반도체 또는 산화물 반도체를 사용하는 것도 가능하다. 또한, 트랜지스터(133) 및 인버터 회로(131, 132)로서는, 이동도가 높은 트랜지스터(예를 들어, 채널이 단결정 실리콘에 형성되는 트랜지스터 등)를 적용하는 것이 바람직하다.
<<타이밍 차트>>
이어서, 도 2에서 나타낸 반도체 장치(11)의 회로 동작에 대해, 도 3에 도시하는 타이밍 차트를 사용해서 설명을 행한다.
도 3에 도시하는 타이밍 차트도에 있어서 C는, 클럭 신호(C)가 부여되는 배선의 전위를 나타낸다. 또한 CB는, 반전 클럭 신호(CB)가 부여되는 배선의 전위를 나타낸다. 또한 D는, 데이터 신호(D)가 부여되는 배선의 전위를 나타낸다. 또한 Q는, 신호(Q)가 부여되는 배선의 전위를 나타낸다. 또한 S는, 제어 신호(Save)가 부여되는 배선의 전위를 나타낸다. 또한 L은, 제어 신호(Load)가 부여되는 배선의 전위를 나타낸다. 또한 PC는, 프리차지 신호(PC)가 부여되는 배선의 전위를 나타낸다. 또한 FN은, 프리차지 회로(130)의 노드(FN)의 전위를 나타낸다. 또한 Node_3은, 노드(Node_3)의 전위를 나타낸다. 또한 Node_4는, 노드(Node_4)의 전위를 나타낸다.
도 3에 도시하는 타이밍 차트도에 있어서, 시각 T0 내지 T6은, 동작의 타이밍을 설명하기 위해서 붙인 것이다.
시각 T0에서, 클럭 신호(C)의 전위가 H 레벨이 되면, 데이터 신호(D)(H 레벨)의 전위가 기억 회로(100)에 도입되어, 신호(Q)의 전위가 H 레벨이 된다. 또한, 프리차지 신호(PC)의 전위가 L 레벨에서 H 레벨로 변화하면, 프리차지 신호(PC)는, 트랜지스터(133)를 통하여 트랜지스터(134, 135)의 게이트에 입력되고, 또한, 프리차지 신호(PC)는, 인버터 회로(131, 132)를 통하여, 트랜지스터(134)의 소스 및 드레인 중 한쪽과, 트랜지스터(135)의 소스 및 드레인 중 한쪽에 입력된다. 상술한 바와 같이, 트랜지스터(134, 135)는, 게이트 전위가 H 레벨로 변화한 후에, 지연되어 소스 및 드레인 중 한쪽의 전위가 H 레벨로 변화한다. 이때, 게이트와 소스 및 드레인간에서 발생하는 용량 결합에 의해, 노드(FN)의 전위(트랜지스터(134, 135)의 게이트 전위)는 부스팅 효과로 고전원 전위를 초과하는 전위 "V1+ΔV(ΔV>0)"가 되어, 노드(Node_3, Node_4)에 H 레벨의 전위를 기입할 수 있다.
시각 T1에서 프리차지 신호(PC)의 전위를 L 레벨로 하면, 프리차지 동작이 종료된다. 노드(Node_3, Node_4)는 전기적으로 플로팅이 되어, H 레벨의 전위를 유지한다.
시각 T2에서 제어 신호(Save)의 전위를 H 레벨로 하면, 기억 회로(100)에서 기억 회로(120)로의 데이터의 저장 동작이 개시된다. 노드(Node_3)는, 노드(Node_1)와 동일한 H 레벨의 전위를 유지한다. 한편, 노드(Node_4)는, 노드(Node_2)와 동일한 L 레벨의 전위로 변화한다.
시각 T3에서 제어 신호(Save)의 전위를 L 레벨로 하면, 기억 회로(100)에서 기억 회로(120)로의 데이터의 저장 동작이 종료된다. 노드(Node_3, Node_4)는, 전기적으로 플로팅이기 때문에, 노드(Node_3)의 전위는 H 레벨, 노드(Node_4)의 전위는 L 레벨을 각각 유지한다.
시각 T4에서 클럭 신호(C)의 전위가 H 레벨이 되면, 데이터 신호(D)의 전위(L 레벨)가 기억 회로(100)에 도입되어, 신호(Q)의 전위가 L 레벨이 된다.
시각 T4 내지 시각 T5 사이의 기간에, 반도체 장치(11)의 전원 전위의 공급을 정지해도 된다. 전원 전위의 공급을 정지하면, 기억 회로(100)가 유지하고 있던 데이터는 소거되어버리지만, 기억 회로(120)에 저장시킨 데이터는 소거되지 않고 남는다.
반도체 장치(11)에 전원 전위의 공급이 재개된 후의 시각 T5에서, 제어 신호(Load)의 전위를 H 레벨로 하면, 기억 회로(120)에서 기억 회로(100)로의 데이터의 복원이 개시된다. 노드(Node_4)의 전위는 L 레벨이기 때문에, 노드(Node_1)와 전위(V2)가 부여되는 배선은 비도통을 유지하여, 노드(Node_1)의 전위는 변화하지 않는다. 한편, 노드(Node_3)의 전위는 H 레벨이기 때문에, 노드(Node_2)와 전위(V2)가 부여되는 배선은 도통하여, 노드(Node_2)의 전위는 L 레벨로 변화한다. 노드(Node_2)의 전위가 L 레벨이 되면, 인버터 회로(102)에 의해 노드(Node_1)의 전위가 H 레벨로 변화한다. 출력 데이터(Q)는, 저장 동작이 완료된 시각 T3 이전의 전위인 H 레벨의 전위로 복원된다.
시각 T6에서 제어 신호(Load)의 전위를 L 레벨로 하면, 기억 회로(120)에서 기억 회로(100)로의 데이터의 복원이 종료된다.
이상의 회로 동작에 의해, 기억 회로(120)에 대한 프리차지, 기억 회로(100)에서 기억 회로(120)로의 데이터 저장 및 기억 회로(120)에서 기억 회로(100)로의 데이터 복원을 실현할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치의 변형예에 대해서 설명한다.
<변형예 1>
도 4에 도시하는 반도체 장치(20)는, 도 2의 반도체 장치(11)에서의 기억 회로(120)를 기억 회로(120a)로 했을 경우다. 또한, 반도체 장치(20)의 기억 회로(100) 및 프리차지 회로(130)를 반도체 장치(11)와 동일하다.
기억 회로(120a)는, 기억 회로(120)와 마찬가지로, 전원 전위의 공급이 정지되어 있는 기간에 있어서, 데이터의 전위의 유지가 가능한 회로다.
기억 회로(120a)는, 기억 회로(120)와 비교하여, 인버터 회로(229) 및 인버터 회로(230)가 추가되어, 노드(Node_1, Node_2)와의 결선 관계가 상이하다.
반도체 장치(20)에 있어서, 노드(Node_1)에 데이터 「1」이 부여되고, 노드(Node_2)에 데이터 「0」이 부여되어 있는 경우, 전원 전위의 공급을 정지하기 전에, 노드(Node_3)에 데이터 「0」이 저장되고, 노드(Node_4)에 데이터 「1」이 저장된다. 전원 전위의 공급이 개시되면, 트랜지스터(127, 128)를 통하여, 노드(Node_2)에 전위(V2)가 부여된다. 그 결과, 노드(Node_1)에 데이터 「1」이 부여되고, 노드(Node_2)에 데이터 「0」이 부여된다. 즉, 기억 회로(100)는, 전원 전위의 공급이 정지되기 전의 상태로 복귀된다.
반도체 장치(20)의 그 밖의 구성 요소에 관한 상세는, 반도체 장치(11)의 기재를 참조하면 된다.
반도체 장치(20)는, 반도체 장치(11)와 비교하여, 오동작을 경감하는 것이 가능해진다. 구체적으로 설명하면, 제어 신호(Save)의 전위를 H 레벨로 해서 트랜지스터(121, 125)를 도통 상태로 할 때, 반도체 장치(11)에 있어서, 노드(Node_3, Node_4)에서 노드(Node_1, Node_2)로 전하가 이동함으로써, 반대로 노드(Node_1, Node_2)의 데이터가 재기입되어버리는 오동작이 일어날 수 있다. 특히 데이터의 유지 특성을 향상시킬 목적으로 용량 소자(122, 126)의 정전 용량을 크게 할 때에 상술한 오동작이 발생하기 쉬워진다.
한편, 반도체 장치(20)에서는, 노드(Node_3, Node_4)에서 직접, 노드(Node_1, Node_2)로 전하가 이동하는 경로가 없으므로, 노드(Node_1, Node_2)의 데이터가 재기입되는 일이 일어나기 어렵다. 그로 인해, 용량 소자(122, 126)의 정전 용량을 크게 해도 상술한 오동작이 발생하기 어렵다.
반도체 장치(20)는, 오동작이 일어날 가능성이 낮기 때문에, 반도체 장치의 신뢰성을 높이는 것이 가능해진다.
<변형예 2>
도 18에 나타내는 반도체 장치(21)는, 도 2의 반도체 장치(11)에서의 프리차지 회로(130)를 프리차지 회로(130a)로 했을 경우다. 또한, 반도체 장치(21)의 기억 회로(100) 및 기억 회로(120)는 반도체 장치(11)와 동일하다.
프리차지 회로(130a)는, 프리차지 회로(130)와 비교하여, 트랜지스터(133), 인버터 회로(131, 132)가 생략되어 있다. 또한, 트랜지스터(134, 135)에는 신호(PC1)가 부여되어 있다.
신호(PC1)의 전위는, 신호(PC)의 전위에, 트랜지스터(134) 또는 트랜지스터(135)의 임계값을 더한 전위보다 높은 것이 바람직하다. 이렇게 함으로써, H 레벨의 전위보다, 트랜지스터(134, 135)의 임계값 전압분만큼 저하된 전위가, 노드(Node_3, Node_4)에 입력되는 것을 방지하는 것이 가능해진다.
또한, 프리차지 회로(130a)는 트랜지스터의 수가 적다. 그로 인해, 반도체 장치(21)는, 프리차지 회로(130a)를 채용함으로써, 회로의 점유 면적을 작게 하는 것이 가능해진다.
반도체 장치(21)의 그 밖의 구성 요소에 관한 상세는, 반도체 장치(11)의 기재를 참조하면 된다.
<변형예 3>
도 19에 나타내는 반도체 장치(22)는, 도 4의 반도체 장치(20)에서의 프리차지 회로(130)를 프리차지 회로(130a)로 했을 경우다. 또한, 반도체 장치(22)의 기억 회로(100) 및 기억 회로(120a)는 반도체 장치(20)와 동일하다.
반도체 장치(22)의 각 구성 요소에 관한 상세는, 반도체 장치(11, 20, 21)의 기재를 참조하면 된다.
반도체 장치(22)는, 프리차지 회로(130a)를 채용함으로써, 회로의 점유 면적을 작게 하는 것이 가능해진다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 본 발명의 일 형태인 PLD에 대해서 설명한다.
도 5는, PLD가 갖는 로직 어레이의 블록도에 관한 일례를 나타내는 도다. 로직 어레이(300)는, 어레이 형상의 복수의 로직 엘리먼트(이하, LE)(301)를 갖는다. 여기서 어레이 형상이란, 행렬 형상으로 LE가 주기적으로 배열되어 있는 것을 가리키고, 배열은 도 5의 배열에 한정되지 않는다.
또한, LE(301)를 둘러싸도록, 복수의 배선이 형성되어 있다. 도 5에서는, 이들 배선은 복수의 수평인 배선 군(303)과 복수의 수직인 배선 군(304)에 의해 구성된다. 배선 군이란, 복수의 배선을 포함하는 배선의 다발이다. 수평인 배선 군(303)과 수직인 배선 군(304)이 교차하는 부분에는 스위치부(302)가 설치된다. 또한, 수평인 배선 군(303) 및 수직인 배선 군(304)은 입출력 단자(305)에 접속되어, 로직 어레이(300)의 외부 회로와 신호의 수수를 행한다.
복수의 LE(301)의 입출력 단자는, 각각 주위에 설치된 수평인 배선 군(303)이나 수직인 배선 군(304)에 접속되어 있다. 예를 들어, LE(301)의 입출력 단자는, 도 5에서 각각 상하 좌우의 측에서 수평인 배선 군(303)이나 수직인 배선 군(304)과 접속되어 있다. 이 입출력 단자를 사용함으로써, LE(301)는 다른 LE(301)에 접속할 수 있다. 임의의 LE(301)와, 이것과 다른 LE(301)의 접속 경로는, 스위치부(302) 내에 설치된 배선간의 접속을 전환하기 위한 스위치에 의해 결정된다.
스위치부(302) 내에서의, 배선간의 접속을 전환하는 스위치의 온 또는 오프는, 컨피규레이션 데이터에 따라서 결정된다. 스위치부(302)에 설치되는 컨피규레이션 메모리는, 재기입 가능한 구성으로 하는 경우, 기억하는 컨피규레이션 데이터가 전원 전위의 공급의 정지에 의해 소실되지 않도록, 불휘발성의 기억 소자를 갖는 구성으로 하는 것이 바람직하다.
도 6은, 도 5에서 나타낸 LE(301)의 블록도다. 도 6에 나타내는 LE(301)는, 일례로서, 룩업 테이블(이하, LUT)(311), 플립플롭(312) 및 멀티플렉서(313)를 갖는다. 또한 도 6에서는, LUT(311) 및 멀티플렉서(313)에 접속되어, 컨피규레이션 메모리(314, 315)가 설치되어 있다.
또한 컨피규레이션 메모리(314, 315)는, 재기입 가능한 구성으로 하는 경우, 기억하는 컨피규레이션 데이터가 전원 전위의 공급의 정지에 의해 소실되지 않도록, 불휘발성의 기억 소자를 갖는 구성으로 하는 것이 바람직하다.
또한 컨피규레이션 데이터란, 일례로서는, LUT(311)의 데이터, 멀티플렉서(313)의 입력 신호의 선택 정보, 스위치부(302)의 도통 또는 비도통의 데이터를 말한다. 또한 컨피규레이션 메모리란, 컨피규레이션 데이터를 기억하는 기억 회로를 말한다.
LUT(311)는, 컨피규레이션 메모리(314)에 기억된 컨피규레이션 데이터의 내용에 따라, 정해지는 논리 회로가 상이하다. 그리고, 컨피규레이션 데이터가 확정되면, LUT(311)는, 입력 단자(316)에 부여된 복수의 입력 신호의 입력값에 대한 하나의 출력값이 정해진다. 그리고, LUT(311)로부터는, 상기 출력값을 포함하는 신호가 출력된다.
플립플롭(312)은, LUT(311)로부터 출력되는 신호를 유지하고, 클럭 신호(C)에 동기해서 당해 신호에 대응한 출력 신호가, 멀티플렉서(313)에 출력된다.
멀티플렉서(313)는, LUT(311)로부터의 출력 신호와, 플립플롭(312)으로부터의 출력 신호가 입력되어 있다. 그리고, 멀티플렉서(313)는, 컨피규레이션 메모리(315)에 저장되어 있는 컨피규레이션 데이터에 따라, 상기 2개의 출력 신호 중 어느 하나로 전환해서 출력한다. 멀티플렉서(313)로부터의 출력 신호는, 출력 단자(317)로부터 출력된다.
본 발명의 일 형태에서는, 플립플롭(312)과 같은 회로 내에서의 일시적인 데이터의 기억을 행하는 회로에, 상기 실시 형태에서 나타낸 반도체 장치를 사용함으로써, 전원 전위의 공급의 정지에 의한 플립플롭 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전위의 공급을 정지하기 전에 유지하고 있던 데이터의 저장을 단시간에 행할 수 있고, 또한, 전원 전위의 공급을 재개한 후, 단시간에 상기 데이터를 복원할 수 있다. 따라서, PLD를 구성하는 복수의 로직 엘리먼트에 있어서, 전원 전위의 공급의 정지를 행할 수 있다. 따라서, PLD의 소비 전력을 작게 억제할 수 있다.
여기서 스위치부(302)에 설치되는 컨피규레이션 메모리로서 사용할 수 있는 불휘발성의 기억 소자의 일례에 대해서 도 7의 (A)에 나타내었다. 도 7의 (A)에 나타내는 불휘발성의 기억 소자는, 산화물 반도체를 사용한 트랜지스터에서 컨피규레이션 메모리를 형성하는 구성예다. 컨피규레이션 메모리에 사용하는 불휘발성의 기억 소자에, 산화물 반도체를 사용한 트랜지스터의 오프 전류가 작다는 특성을 이용해서 데이터의 유지를 행하는 구성을 채용함으로써, 트랜지스터의 제작 공정에 의해 컨피규레이션 메모리를 제작할 수 있고, 또한 트랜지스터끼리를 적층해서 제작할 수 있는 등, 저비용화의 점에서 장점이 크다.
또한, 채널부에 산화물 반도체층을 갖는 트랜지스터에 있어서, 오프 전류가 매우 작다는 것을 이용하는 기억 회로의 경우에는, 정보를 유지하는 기간에 있어서, 트랜지스터에는, 소정의 전압이 계속해서 공급되고 있는 경우가 있다. 예를 들어, 트랜지스터의 게이트에는, 트랜지스터가 완전히 오프 상태로 되는 전압이 계속해서 공급되고 있는 경우가 있다. 또는, 트랜지스터의 백 게이트에는, 트랜지스터의 임계값 전압이 시프트하여, 트랜지스터가 노멀리 오프 상태가 되는 전압이 계속해서 공급되고 있는 경우가 있다. 그러한 경우에는, 정보를 유지하는 기간에 있어서, 기억 회로에 전압이 공급되고 있게 되지만, 전류가 거의 흐르지 않기 때문에, 전력을 거의 소비하지 않는다. 따라서, 전력을 거의 소비하지 않으므로, 가령, 소정의 전압이 기억 회로에 공급되고 있다고 해도, 실질적으로는, 기억 회로는 불휘발성이라고 표현할 수 있다.
도 7의 (A)에, 일례로서, 스위치부(302)에 설치되는 컨피규레이션 메모리(500)를 나타낸다. 컨피규레이션 메모리(500)는, 노드(mem)에 유지되는 컨피규레이션 데이터에 따라, 단자(S1)와 단자(S2)의 전기적인 접속을 제어한다.
도 7의 (A)에 나타내는 컨피규레이션 메모리(500)는, 트랜지스터(511)와, 트랜지스터(512)와, 트랜지스터(513)와, 용량 소자(514)를 갖는다.
또한 도 7의 (B)에, 일례로서, LUT(311) 및 멀티플렉서(313)를 제어 가능한 컨피규레이션 메모리(520)를 나타낸다. 컨피규레이션 메모리(520)는 노드(mem1, mem2)에 유지되는 컨피규레이션 데이터에 따라, 출력 단자(OUT)의 신호를 제어한다. 전위(VH) 및 전위(VL)는, 각각 LUT(311) 또는 멀티플렉서(313)를 제어하기 위한 신호다.
도 7의 (B)에 나타내는 컨피규레이션 메모리(520)는, 트랜지스터(531)와, 트랜지스터(532)와, 트랜지스터(533)와, 용량 소자(534)와, 트랜지스터(535)와, 트랜지스터(536)와, 트랜지스터(537)와, 용량 소자(538)를 갖는다.
트랜지스터(511, 531, 535)의 채널 형성 영역에는, 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 사용하면 된다. 예를 들어, 당해 반도체 재료로서 산화물 반도체가 바람직하다. 한편, 트랜지스터(512, 513, 532, 533, 536, 537)의 채널 형성 영역에는, 예를 들어 실리콘 등의 반도체 재료를 사용하면 된다.
또한, 도면에 있어서, 트랜지스터(511, 531, 535)는, 산화물 반도체를 채널 형성 영역에 구비하는 트랜지스터인 것을 나타내기 위해서, OS의 부호를 붙이고 있다.
컨피규레이션 메모리(500)의 상세에 대해서 도 7의 (A)를 참조하여 설명한다. 도 7의 (A)에 도시한 바와 같이, 트랜지스터(511)의 게이트는, 제1 워드선(502)에 접속되어 있다. 또한, 트랜지스터(511)의 소스 및 드레인 중 한쪽은 데이터선(501)에 접속되어 있다. 또한, 트랜지스터(511)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(512)의 게이트 및 용량 소자(514)에 접속되어 있다. 트랜지스터(512)의 소스 및 드레인 중 한쪽은, 단자(S1)에 접속되어 있다. 트랜지스터(512)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(513)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(513)의 게이트는, 제2 워드선(503)에 접속되어 있다. 트랜지스터(513)의 소스 및 드레인 중 다른 쪽은, 단자(S2)에 접속되어 있다.
도 7의 (A)에 나타내는 컨피규레이션 메모리(500)에서는, 노드(mem)에 H 레벨 또는 L 레벨에 대응하는 전위를 컨피규레이션 데이터로서 유지한다. 트랜지스터(511)는, 오프 전류가 매우 작은 트랜지스터를 사용함으로써, 노드(mem)에 컨피규레이션 데이터를 기억할 수 있다. 컨피규레이션 데이터의 전위에 따라서 컨피규레이션 메모리(500)에서는, 트랜지스터(512)의 도통 상태가 제어된다. 그리고, 트랜지스터(513)를 도통 상태로 하는 타이밍에서, 단자(S1) 및 단자(S2) 사이의 온 또는 오프의 제어를 실현할 수 있다.
계속해서 컨피규레이션 메모리(520)의 상세에 대해서 도 7의 (B)를 참조하여 설명한다. 도 7의 (B)에 도시한 바와 같이, 트랜지스터(531)의 게이트는, 제1 워드선(542)에 접속되어 있다. 또한, 트랜지스터(531)의 소스 및 드레인 중 한쪽은 데이터선(541)에 접속되어 있다. 또한, 트랜지스터(531)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(532)의 게이트 및 용량 소자(534)에 접속되어 있다. 트랜지스터(532)의 소스 및 드레인 중 한쪽은, 전위(VH)가 부여되는 배선에 접속되어 있다. 트랜지스터(532)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(533)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(533)의 게이트는, 제2 워드선(543)에 접속되어 있다. 트랜지스터(533)의 소스 및 드레인 중 다른 쪽은, 출력 단자(OUT)에 접속되어 있다. 트랜지스터(535)의 게이트는, 제1 워드선(542)에 접속되어 있다. 또한, 트랜지스터(535)의 소스 및 드레인 중 한쪽은, 인버터 회로(540)를 통하여 데이터선(541)에 접속되어 있다. 또한, 트랜지스터(535)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(536)의 게이트 및 용량 소자(538)에 접속되어 있다. 트랜지스터(536)의 소스 및 드레인 중 한쪽은, 전위(VL)가 부여되는 배선에 접속되어 있다. 트랜지스터(536)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(537)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(537)의 게이트는, 제2 워드선(543)에 접속되어 있다. 트랜지스터(537)의 소스 및 드레인 중 다른 쪽은, 출력 단자(OUT)에 접속되어 있다.
도 7의 (B)에 나타내는 컨피규레이션 메모리(520)에서는, 노드(mem1, mem2)에 H 레벨, L 레벨의 조합, 또는 L 레벨, H 레벨의 조합에 대응하는 전위를 컨피규레이션 데이터로서 유지한다. 트랜지스터(531, 535)는, 오프 전류가 매우 작은 트랜지스터를 사용함으로써 노드(mem1, mem2)에 컨피규레이션 데이터를 기억할 수 있다. 컨피규레이션 메모리(520)에서는, 컨피규레이션 데이터의 전위에 따라, 트랜지스터(532, 536)의 도통 상태가 제어된다. 그리고 트랜지스터(533, 537)를 도통 상태로 하는 타이밍에서, 출력 단자(OUT)로부터 출력되는 신호를 전위(VH) 또는 전위(VL)로 전환하는 제어를 실현할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 일 형태인 CPU에 대해서 도면을 사용하여 설명을 행한다.
도 8은, CPU(400)의 블록도의 일례를 나타내는 도다.
CPU(400)는, 일례로서, 프로그램 카운터(411), 명령 레지스터(412), 명령 디코더(413), 범용 레지스터(414) 및 ALU(415)(Arithmetic logic unit)를 갖는다. CPU(400)의 외부에는, CPU(400)와의 데이터의 입출력을 행하기 위한 주기억 장치(401)가 설치된다.
프로그램 카운터(411)는, 주기억 장치(401)로부터 판독하는(페치하는) 명령(커맨드)의 어드레스를 지정하는 기능을 갖는다. 명령 레지스터(412)는, 주기억 장치(401)로부터 명령 디코더(413)에 보내지는 데이터를 일시적으로 기억하는 기능을 갖는다. 명령 디코더(413)는, 입력된 데이터를 디코딩하여, 범용 레지스터(414)의 레지스터를 지정하는 기능을 갖는다. 또한, 명령 디코더(413)는, ALU(415)의 연산 방법을 지정하는 신호를 생성하는 기능을 갖는다. 범용 레지스터(414)는, 주기억 장치(401)로부터 판독된 데이터, ALU(415)의 연산 처리 도중에 얻어진 데이터, 또는 ALU(415)의 연산 처리 결과 얻어진 데이터 등을 기억하는 기능을 갖는다. ALU(415)는, 사칙 연산, 논리 연산 등의 각종 연산 처리를 행하는 기능을 갖는다. 또한, CPU(400)에는, 별도 데이터 캐시 등을 설치하여, 연산 결과 등을 일시적으로 기억하는 회로가 있어도 된다.
계속해서, CPU(400)의 동작에 대해 설명한다.
먼저, 프로그램 카운터(411)가, 주기억 장치(401)에 기억된 명령의 어드레스를 지정한다. 계속해서, 프로그램 카운터(411)에 지정된 명령이, 주기억 장치(401)로부터 판독되어, 명령 레지스터(412)에 기억된다.
명령 디코더(413)는, 명령 레지스터(412)에 기억된 데이터를 디코딩하여, 범용 레지스터(414) 및 ALU(415)에 데이터를 전달한다. 구체적으로는, 범용 레지스터(414) 내의 레지스터를 지정하는 신호 및 ALU(415)에서의 연산 방법 지정 등의 신호를 생성한다.
범용 레지스터(414)는, 명령 디코더(413)가 지정한 데이터를, ALU(415) 또는 주기억 장치(401)에 출력한다. ALU(415)는, 명령 디코더(413)가 지정한 연산 방법에 기초하여, 연산 처리를 실행하고, 연산 결과를 범용 레지스터(414)에 기억시킨다.
명령의 실행이 종료되면, CPU(400)는, 상기 일련의 동작(명령의 판독, 명령의 디코드, 명령의 실행)을 다시 반복한다.
본 발명의 일 형태에서는, 프로그램 카운터(411), 명령 레지스터(412), 명령 디코더(413), 범용 레지스터(414)와 같은 회로 내에서의 일시적인 데이터의 기억을 행하는 레지스터에, 실시 형태 1 및 2에서 나타낸 반도체 장치를 사용함으로써, 전원 전위의 공급의 정지에 의한 레지스터 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전위의 공급을 정지하기 전에 유지하고 있던 데이터의 저장을 단시간에 행할 수 있고, 또한, 전원 전위의 공급을 재개한 후, 단시간에 상기 데이터를 복원할 수 있다. 따라서, CPU(400) 전체, 또는 CPU(400)를 구성하는 각종 회로에 있어서, 전원 전위의 공급의 정지를 행할 수 있다. 따라서, CPU(400)의 소비 전력을 작게 억제할 수 있다.
계속해서, CPU(400)에 대하여 전원 전위의 공급을 정지 또는 재개하기 위한 구성을, 일례로서 도 9에 나타내었다. 도 9에는, CPU(400)와, 파워 스위치(421)와, 전원 제어 회로(422)를 갖는다.
파워 스위치(421)는, 온 또는 오프의 상태에 따라, CPU(400)에 대한 전원 전위의 공급의 정지 또는 재개를 제어할 수 있다. 구체적으로는, 전원 제어 회로(422)가, 파워 스위치(421)의 온 또는 오프하기 위한 파워 제어 신호(Power_EN)를 출력하여, CPU(400)에 대한 전원 전위의 공급의 정지 또는 재개를 제어한다. 파워 스위치(421)를 온으로 함으로써, 전위(V1, V2)가 부여되는 배선으로부터, CPU(400)에 대한 전원 전위의 공급이 행하여진다. 또한 파워 스위치(421)를 오프로 함으로써, 전위(V1, V2)가 부여되는 배선간의 전류의 패스가 절단되기 때문에, CPU(400)에 대한 전원 전위의 공급이 정지된다.
전원 제어 회로(422)는, 입력되는 데이터(Data)의 빈도에 따라, 파워 스위치(421) 및 CPU(400)의 동작을 통할적으로 제어하는 기능을 갖는다. 구체적으로는, 전원 제어 회로(422)는, 파워 스위치(421)의 온 또는 오프하기 위한 파워 제어 신호(Power_EN), 및 레지스터에서 저장 및 복원되는 데이터를 제어하는 제어 신호(Save) 및 제어 신호(Load)를 출력한다. 제어 신호(Save) 및 제어 신호(Load)는, 상술한 바와 같이, 레지스터 내의 전위의 유지를 휘발성의 기억 회로, 또는 불휘발성의 기억부와의 사이에서 저장 및 복원하기 위한 신호다.
계속해서, 도 9에 나타낸 CPU(400), 파워 스위치(421) 및 전원 제어 회로(422)의 동작 일례에 대해서 설명한다.
전원 전위의 공급을 계속, 또는 정지 또는 재개할 때, 전원 제어 회로(422)에 입력되는 데이터(Data)의 빈도를 바탕으로 판단한다. 구체적으로는, 데이터(Data)가 CPU(400)에 계속해서 입력되는 경우, 전원 제어 회로(422)는, 전원 전위의 공급을 계속하도록 제어한다. 또한 데이터(Data)가 CPU(400)에 간헐적으로 입력되는 경우, 데이터(Data)가 입력되는 타이밍에 따라 전원 제어 회로(422)는 전원 전위의 공급을 정지 또는 재개하도록 제어한다.
또한, 전원 제어 회로(422)는, CPU(400)에 대한 전원 전위의 공급이 정지되어 있는 동안에도 계속해서 전원 전위의 공급이 행하여지는 구성으로 하는 것이 바람직하다. 당해 구성으로 함으로써, CPU(400)에 대한 전원 전위의 공급의 정지 또는 재개를, 원하는 타이밍에 행할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 상기 실시 형태에서 사용한 산화물 반도체 트랜지스터에 대해서, 도면을 사용해서 설명한다. 또한, 본 실시 형태에 나타내는 산화물 반도체 트랜지스터는 일례이며, 상기 실시 형태에 사용할 수 있는 트랜지스터의 형상은 이것에 한정되지 않는다.
<산화물 반도체 트랜지스터의 구성예>
도 10의 (A) 내지 도 10의 (D)는 트랜지스터(600)의 상면도 및 단면도다. 도 10의 (A)는 상면도이며, 도 10의 (A)에 나타내는 일점 쇄선 Y1-Y2 방향의 단면이 도 10의 (B)에 상당하고, 도 10의 (A)에 나타내는 일점 쇄선 X1-X2 방향의 단면이 도 10의 (C)에 상당하고, 도 10의 (A)에 나타내는 일점 쇄선 X3-X4 방향의 단면이 도 10의 (D)에 상당한다. 또한, 도 10의 (A) 내지 도 10의 (D)에서는, 도면의 명료화를 위해서 일부의 요소를 확대, 축소, 또는 생략해서 도시하고 있다. 또한, 일점 쇄선 Y1-Y2 방향을 채널 길이 방향, 일점 쇄선 X1-X2 방향을 채널 폭 방향이라 호칭하는 경우가 있다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 그로 인해, 본 명세서에서는, 채널 길이는, 채널이 형성되는 영역에서의, 임의의 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역 또는 채널이 형성되는 영역에서의, 소스와 드레인이 대향하고 있는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 폭은, 하나의 값으로 정해지지 않는 경우가 있다. 그로 인해, 본 명세서에서는, 채널 폭은, 채널이 형성되는 영역에서의, 임의의 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라 칭함)과, 트랜지스터의 상면도에서 나타내는 채널 폭(이하, 외관상의 채널 폭이라 칭함)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에서 나타내는 외관상의 채널 폭보다 커지게 되어, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하면서 또한 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 상면에 형성되는 채널 영역의 비율에 대하여 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우에는, 상면도에서 나타내는 외관상의 채널 폭보다, 실제로 채널이 형성되는 실효적인 채널 폭이 더 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 기지라는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 곤란하다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 대향하고 있는 부분의 길이인 외관상의 채널 폭을, 「확보 채널 폭(SCW: Surrounded Channel Width)」이라고 칭하는 경우가 있다. 또한, 본 명세서에서는, 간단히 채널 폭이라고 기재했을 경우에는, 확보 채널 폭 또는 외관상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는, 간단히 채널 폭이라고 기재했을 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상의 채널 폭, 확보 채널 폭 등은, 단면 TEM상 등을 취득하여, 그 화상을 해석하거나 함으로써 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당의 전류값 등을 계산해서 구하는 경우, 확보 채널 폭을 사용해서 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용해서 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
트랜지스터(600)는, 기판(640) 위의 절연막(652)과, 절연막(652) 위에, 제1 산화물 반도체(661), 제2 산화물 반도체(662)가 순서대로 형성된 적층과, 해당 적층의 일부와 전기적으로 접속하는 소스 전극(671) 및 드레인 전극(672)과, 해당 적층의 일부, 소스 전극(671)의 일부 및 드레인 전극(672)의 일부를 덮는 제3 산화물 반도체(663)와, 해당 적층의 일부, 소스 전극(671)의 일부, 드레인 전극(672)의 일부, 제3 산화물 반도체(663)와 중첩되는 게이트 절연막(653) 및 게이트 전극(673)과, 소스 전극(671) 및 드레인 전극(672), 및 게이트 전극(673) 위의 절연막(654)과, 절연막(654) 위의 절연막(655)을 갖는다. 또한, 제1 산화물 반도체(661), 제2 산화물 반도체(662) 및 제3 산화물 반도체(663)를 통합하여, 산화물 반도체(660)라 칭한다.
또한, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의, 표면, 측면, 상면, 및/또는, 하면의 적어도 일부(또는 전부)에 설치되어 있다.
또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의, 표면, 측면, 상면, 및/또는, 하면의 적어도 일부(또는 전부)와 접촉하고 있다. 또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의 적어도 일부(또는 전부)와 접촉하고 있다.
또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의, 표면, 측면, 상면, 및/또는, 하면의 적어도 일부(또는 전부)와 전기적으로 접속되어 있다. 또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의 일부(또는 전부)와 전기적으로 접속되어 있다.
또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의, 표면, 측면, 상면, 및/또는, 하면의 적어도 일부(또는 전부)에 근접해서 배치되어 있다. 또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의 일부(또는 전부)에 근접해서 배치되어 있다.
또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의, 표면, 측면, 상면, 및/또는, 하면의 적어도 일부(또는 전부)의 가로측에 배치되어 있다. 또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의 일부(또는 전부)의 가로측에 배치되어 있다.
또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의, 표면, 측면, 상면, 및/또는, 하면의 적어도 일부(또는 전부)의 비스듬한 상측에 배치되어 있다. 또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의 일부(또는 전부)의 비스듬한 상측에 배치되어 있다.
또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의, 표면, 측면, 상면, 및/또는, 하면의 적어도 일부(또는 전부)의 상측에 배치되어 있다. 또는, 소스 전극(671)(및/또는, 드레인 전극(672))의 적어도 일부(또는 전부)는, 제2 산화물 반도체(662)(및/또는, 제1 산화물 반도체(661)) 등의 반도체층의 일부(또는 전부)의 상측에 배치되어 있다.
또한, 트랜지스터의 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이로 인해, 본 명세서에서는, 「소스」나 「드레인」이라는 용어는, 바꾸어서 사용할 수 있는 것으로 한다.
본 발명의 일 형태 트랜지스터는, 채널 길이가 10nm 이상 1000nm 이하, 바람직하게는 채널 길이가 20nm 이상 500nm 이하, 보다 바람직하게는 채널 길이가 30nm 이상 300nm 이하의 톱 게이트형 구조다.
이하에, 본 실시 형태의 반도체 장치에 포함되는 구성 요소에 대해서 상세하게 설명한다.
<기판>
기판(640)은, 단순한 지지 재료에 한하지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 된다. 이 경우, 트랜지스터(600)의 게이트 전극(673), 소스 전극(671) 및 드레인 전극(672)의 하나는, 상기의 다른 디바이스와 전기적으로 접속되어 있어도 된다.
<하지 절연막>
절연막(652)은, 기판(640)으로부터의 불순물의 확산을 방지하는 역할을 갖는 것 이외에, 산화물 반도체(660)에 산소를 공급하는 역할을 담당할 수 있다. 따라서, 절연막(652)은, 산소를 포함하는 절연막인 것이 바람직하고, 화학 양론 조성보다 많은 산소를 포함하는 절연막인 것이 보다 바람직하다. 예를 들어, TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다. 또한, 상술한 바와 같이 기판(640)이 다른 디바이스가 형성된 기판일 경우, 절연막(652)은, 표면이 평탄해지도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 행하는 것이 바람직하다.
절연막(652)은, 산화알루미늄, 산화질화알루미늄, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 및 산화탄탈 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화산화알루미늄 등의 질화물 절연막 또는 상기 재료를 혼합한 막을 사용해서 형성할 수 있다.
<산화물 반도체>
산화물 반도체(660)는, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은, Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf)이 있다. 특히, 산화물 반도체(660)로서는, In-M-Zn 산화물(M은, Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf)을 사용하면 바람직하다.
단, 산화물 반도체(660)는, 인듐을 포함하는 산화물에 한정되지 않는다. 산화물 반도체(660)는, 예를 들어 Zn-Sn 산화물, Ga-Sn 산화물이어도 상관없다.
산화물 반도체(660)가 스퍼터링법으로 제작된 In-M-Zn 산화물(M은, Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf)인 경우, In-M-Zn 산화물을 성막하기 위해서 사용하는 타깃의 금속 원소의 원자수비는, In≥M, Zn≥M을 만족하는 것이 바람직하다. 이러한 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=2:1:3이 바람직하다. 또한, 성막되는 산화물 반도체(660)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40％의 변동을 포함한다.
이어서, 제1 산화물 반도체(661), 제2 산화물 반도체(662) 및 제3 산화물 반도체(663)의 적층에 의해 구성되는 산화물 반도체(660)의 기능 및 그 효과에 대해서, 도 11의 (B)에 나타내는 에너지 밴드 구조도를 사용해서 설명한다. 도 11의 (A)는, 도 10의 (B)에 나타내는 트랜지스터(600)의 채널 부분을 확대한 도면이며, 도 11의 (B)는, 도 11의 (A)에 A1-A2의 쇄선으로 나타낸 부위의 에너지 밴드 구조를 나타내고 있다.
도 11의 (B) 중, Ec652, Ec661, Ec662, Ec663, Ec653은, 각각, 절연막(652), 제1 산화물 반도체(661), 제2 산화물 반도체(662), 제3 산화물 반도체(663), 게이트 절연막(653)의 전도대 하단부의 에너지를 나타내고 있다.
여기서, 진공 준위와 전도대 하단부의 에너지와의 차(「전자 친화력」이라고도 함)는, 진공 준위와 가전자대 상단부의 에너지와의 차(이온화 포텐셜이라고도 함)에서 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은, 분광 엘립소미터(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단부의 에너지 차는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 사용하여 측정할 수 있다.
또한, 원자수비가 In:Ga:Zn=1:3:2인 스퍼터링 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV다. 또한, 원자수비가 In:Ga:Zn=1:3:4인 스퍼터링 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.4eV, 전자 친화력은 약 4.5eV다. 또한, 원자수비가 In:Ga:Zn=1:3:6인 스퍼터링 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.3eV, 전자 친화력은 약 4.5eV다. 또한, 원자수비가 In:Ga:Zn=1:6:2인 스퍼터링 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.9eV, 전자 친화력은 약 4.3eV다. 또한, 원자수비가 In:Ga:Zn=1:6:8인 스퍼터링 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.4eV다. 또한, 원자수비가 In:Ga:Zn=1:6:10인 스퍼터링 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV다. 또한, 원자수비가 In:Ga:Zn=1:1:1인 스퍼터링 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.2eV, 전자 친화력은 약 4.7eV다. 또한, 원자수비가 In:Ga:Zn=3:1:2인 스퍼터링 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV, 전자 친화력은 약 5.0eV다.
절연막(652)과 게이트 절연막(653)은 절연체이기 때문에, Ec653과 Ec652는, Ec661, Ec662 및 Ec663보다 진공 준위에 가깝다(전자 친화력이 작다).
또한, Ec661은, Ec662보다 진공 준위에 가깝다. 구체적으로는, Ec661은, Ec662보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, Ec663은, Ec662보다 진공 준위에 가깝다. 구체적으로는, Ec663은, Ec662보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, 제1 산화물 반도체(661)와 제2 산화물 반도체(662)의 계면 근방 및 제2 산화물 반도체(662)와 제3 산화물 반도체(663)의 계면 근방에서는, 혼합 영역이 형성되기 때문에, 전도대 하단부의 에너지는 연속적으로 변화한다. 즉, 이 계면에 있어서, 준위는 존재하지 않거나 거의 없다.
따라서, 당해 에너지 밴드 구조를 갖는 적층 구조에 있어서, 전자는 제2 산화물 반도체(662)를 주로 해서 이동하게 된다. 그로 인해, 제1 산화물 반도체(661)와 절연막(652)의 계면, 또는, 제3 산화물 반도체(663)와 게이트 절연막(653)의 계면에 준위가 존재했다고 해도, 당해 준위는 전자의 이동에 거의 영향을 미치지 않는다. 또한, 제1 산화물 반도체(661)와 제2 산화물 반도체(662)의 계면 및 제3 산화물 반도체(663)와 제2 산화물 반도체(662)의 계면에 준위가 존재하지 않거나 거의 없기 때문에, 당해 영역에서 전자의 이동을 저해하는 일도 없다. 따라서, 상기 산화물 반도체의 적층 구조를 갖는 트랜지스터(600)는, 높은 전계 효과 이동도를 실현할 수 있다.
또한, 도 11의 (B)에 도시한 바와 같이, 제1 산화물 반도체(661)와 절연막(652)의 계면 및 제3 산화물 반도체(663)와 게이트 절연막(653)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위 Et600이 형성될 수 있지만, 제1 산화물 반도체(661) 및 제3 산화물 반도체(663)가 있음으로써, 제2 산화물 반도체(662)와 당해 트랩 준위를 멀어지게 할 수 있다.
특히, 본 실시 형태에 예시하는 트랜지스터(600)는, 채널 폭 방향에 있어서, 제2 산화물 반도체(662)의 상면과 측면이 제3 산화물 반도체(663)와 접하고, 제2 산화물 반도체(662)의 하면이 제1 산화물 반도체(661)와 접해서 형성되어 있다(도 10의 (C) 참조). 이와 같이, 제2 산화물 반도체(662)를 제1 산화물 반도체(661)와 제3 산화물 반도체(663)로 덮는 구성으로 함으로써, 상기 트랩 준위의 영향을 더욱 저감할 수 있다.
단, Ec661 또는 Ec663과, Ec662와의 에너지 차가 작은 경우, 제2 산화물 반도체(662)의 전자가 해당 에너지 차를 초과해서 트랩 준위에 달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막의 계면에 마이너스의 고정 전하가 발생하여, 트랜지스터의 임계값 전압은 플러스 방향으로 시프트되어버린다.
따라서, Ec661 및 Ec663과, Ec662와의 에너지 차를, 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 임계값 전압의 변동이 저감되어, 트랜지스터의 전기 특성을 양호한 것으로 할 수 있기 때문에 바람직하다.
또한, 제1 산화물 반도체(661) 및 제3 산화물 반도체(663)의 밴드 갭은, 제2 산화물 반도체(662)의 밴드 갭보다 넓은 것이 바람직하다.
제1 산화물 반도체(661) 및 제3 산화물 반도체(663)에는, 예를 들어 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf를 제2 산화물 반도체(662)보다 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는, 당해 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합하기 때문에, 산소 결손이 산화물 반도체에 발생하는 것을 억제하는 기능을 갖는다. 즉, 제1 산화물 반도체(661) 및 제3 산화물 반도체(663)는, 제2 산화물 반도체(662)보다 산소 결손이 발생하기 어렵다고 할 수 있다.
또한, 제1 산화물 반도체(661), 제2 산화물 반도체(662), 제3 산화물 반도체(663)가, 적어도 인듐, 아연 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물일 때, 제1 산화물 반도체(661)를 In:M:Zn=x1:y1:z1[원자수비], 제2 산화물 반도체(662)를 In:M:Zn=x2:y2:z2[원자수비], 제3 산화물 반도체(663)를 In:M:Zn=x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다 커지는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 이때, 제2 산화물 반도체(662)에 있어서, y2가 x2 이상이면, 트랜지스터의 전기 특성을 안정시킬 수 있다. 단, y2가 x2의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되어버리기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
제1 산화물 반도체(661) 및 제3 산화물 반도체(663)의 Zn 및 O를 제외한 In 및 M의 원자수 비율은, 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상으로 한다. 또한, 제2 산화물 반도체(662)의 Zn 및 O를 제외한 In 및 M의 원자수 비율은, 바람직하게는 In이 25atomic％ 이상, M이 75atomic％ 미만, 더욱 바람직하게는 In이 34atomic％ 이상, M이 66atomic％ 미만으로 한다.
제1 산화물 반도체(661) 및 제3 산화물 반도체(663)의 두께는, 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 제2 산화물 반도체(662)의 두께는, 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 제2 산화물 반도체(662)는, 제1 산화물 반도체(661) 및 제3 산화물 반도체(663)보다 두꺼운 것이 바람직하다.
또한, 산화물 반도체를 채널로 하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체 중의 불순물 농도를 저감하여, 산화물 반도체를 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체의 캐리어 밀도가, 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더욱 바람직하게는 1×1013/cm3 미만인 것을 가리킨다.
또한, 산화물 반도체에 있어서, 수소, 질소, 탄소, 실리콘 및 주성분 이외의 금속 원소는 불순물이 된다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하고, 캐리어 밀도를 증대시켜버린다. 또한, 실리콘은 산화물 반도체 중에서 불순물 준위의 형성에 기여한다. 당해 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, 제1 산화물 반도체(661), 제2 산화물 반도체(662) 및 제3 산화물 반도체(663)의 층 중이나, 각각의 계면에 있어서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체를 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS 분석에 있어서, 예를 들어 산화물 반도체의 임의의 깊이에서, 또는, 산화물 반도체의 임의의 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, 수소 농도는, 예를 들어 산화물 반도체의 임의의 깊이에서, 또는, 산화물 반도체의 임의의 영역에서, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 질소 농도는, 예를 들어 산화물 반도체의 임의의 깊이에서, 또는, 산화물 반도체의 임의의 영역에서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체가 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체의 결정성을 저하시키는 경우가 있다. 산화물 반도체의 결정성을 저하시키지 않기 위해서는, 예를 들어, 산화물 반도체의 임의의 깊이에서, 또는, 산화물 반도체의 임의의 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 갖고 있으면 된다. 또한, 예를 들어 산화물 반도체의 임의의 깊이에서, 또는, 산화물 반도체의 임의의 영역에서, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 갖고 있으면 된다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는, 10V 정도로 했을 경우에, 트랜지스터의 채널 폭으로 규격화한 오프 전류를 수 yA/㎛부터 수 zA/㎛까지 저감하는 것이 가능하게 된다.
본 실시 형태에 예시하는 트랜지스터(600)는, 산화물 반도체(660)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극(673)이 형성되어 있기 때문에, 산화물 반도체(660)에 대해서는 수직 방향으로부터의 게이트 전계 외에, 측면 방향으로부터의 게이트 전계가 인가된다(도 10의 (C) 참조). 즉, 산화물 반도체의 전체적으로 게이트 전계가 인가되게 되어, 전류는 채널이 되는 제2 산화물 반도체(662) 전체에 흐르게 되고, 또한 온 전류를 크게 할 수 있다.
<산화물 반도체의 결정 구조>
이어서, 산화물 반도체 막의 구조에 대해서 설명한다.
산화물 반도체 막은, 단결정 산화물 반도체 막과 비단결정 산화물 반도체 막으로 크게 구별된다. 비단결정 산화물 반도체 막이란, 비정질 산화물 반도체 막, 미결정 산화물 반도체 막, 다결정 산화물 반도체 막, CAAC-OS막 등을 말한다.
비정질 산화물 반도체 막은, 막 중에서의 원자 배열이 불규칙하여, 결정 성분을 갖지 않는 산화물 반도체 막이다. 미소 영역에서도 결정부를 갖지 않아, 막 전체가 완전한 비정질 구조의 산화물 반도체 막이 전형이다.
미결정 산화물 반도체 막은, 예를 들어 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체 막은, 비정질 산화물 반도체 막보다 원자 배열의 규칙성이 높다. 그로 인해, 미결정 산화물 반도체 막은, 비정질 산화물 반도체 막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은, 복수의 결정부를 갖는 산화물 반도체 막의 하나이며, 대부분의 결정부는, 1변이 100nm 미만인 입방체 내에 수용되는 크기다. 따라서, CAAC-OS막에 포함되는 결정부는, 1변이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체 내에 수용되는 크기의 경우도 포함된다. CAAC-OS막은, 미결정 산화물 반도체 막보다 결함 준위 밀도가 낮다는 특징이 있다. CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향에서 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
한편, CAAC-OS막을, 시료면과 대략 수직인 방향에서 TEM에 의해 관찰(평면TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각형 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 서로 다른 결정부간에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있음을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용해서 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정 (009)면에 귀속되므로, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있음을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체 막이라면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 해서 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반해, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정해서 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 서로 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있음을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에서 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는, CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하지 않은 경우도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하여, 부분적으로 결정화도가 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기적 특성의 변동이 작다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
또한, CAAC-OS막을 사용한 트랜지스터는, 기판의 굽힘에 의한 변형 등, 외력에 대한 내성이 Poly-Si 트랜지스터 또는 단결정 Si 트랜지스터보다 강하여, 예를 들어 플라스틱 등 유연성이 높은 기판에 적합하다.
또한, 산화물 반도체 막은, 예를 들어 비정질 산화물 반도체 막, 미결정 산화물 반도체 막, CAAC-OS막 중, 2종 이상을 갖는 적층막이어도 된다.
또한, CAAC-OS막을 스퍼터링법으로 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 처리실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 된다. 또한, 성막 가스 중의 불순물 농도를 저감하면 된다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 해서 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은, 30체적％ 이상, 바람직하게는 100체적％로 한다.
타깃의 일례로서, In-Ga-Zn계 산화물 타깃에 대해 이하에 나타내었다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수 비로 혼합하여, 가압 처리한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In-Ga-Zn계 산화물 타깃으로 한다. 또한, X, Y 및 Z는 임의의 양수다. 여기서, 소정의 mol수비는, 예를 들어 InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 1:4:4, 3:1:2 또는 2:1:3이다. 또한, 분말의 종류 및 그 혼합하는 mol수비는, 제작하는 타깃에 따라 적절히 변경하면 된다.
<게이트 전극>
게이트 전극(673)은, 크롬(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 망간(Mn), 니켈(Ni), 철(Fe), 코발트(Co), 루테늄(Ru)에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용해서 형성할 수 있다. 또한, 게이트 전극(673)은 일층 구조나, 2층 이상의 적층 구조로 해도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 또는 질화텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조, Cu-Mn 합금막의 단층 구조, Cu-Mn 합금막 위에 Cu막을 적층하는 2층 구조, Cu-Mn 합금막 위에 Cu막을 적층하고, 또한 그 위에 Cu-Mn 합금막을 적층하는 3층 구조 등이 있다. 특히 Cu-Mn 합금막은, 전기 저항이 낮고, 또한, 산소를 포함하는 절연막과의 계면에 산화망간을 형성하여, Cu의 확산을 방지할 수 있기 때문에 바람직하다.
또한, 게이트 전극(673)에는, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
<게이트 절연막>
게이트 절연막(653)에는, 산화알루미늄, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 및 산화탄탈을 1종 이상 포함하는 절연막을 사용할 수 있다. 또한, 게이트 절연막(653)은 상기 재료의 적층이어도 된다. 또한, 게이트 절연막(653)에, 란탄(La), 질소, 지르코늄(Zr) 등을 불순물로서 포함하고 있어도 된다.
또한, 게이트 절연막(653)의 적층 구조의 일례에 대해서 설명한다. 게이트 절연막(653)은, 예를 들어, 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는, 산화하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하면 바람직하다.
산화하프늄은, 산화 실리콘이나 산화질화 실리콘과 비교해서 비유전율이 높다. 따라서, 등가 산화막 두께에 대하여 물리적인 막 두께를 크게 할 수 있기 때문에, 등가 산화막 두께를 10nm 이하 또는 5nm 이하로 한 경우에도, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 갖는 산화하프늄은, 비정질 구조를 갖는 산화하프늄에 비해 높은 비유전율을 구비한다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는, 단사정계나 입방정계 등을 들 수 있다. 단, 본 발명의 일 형태는, 이들에 한정되지 않는다.
<소스 전극 및 드레인 전극>
소스 전극(671) 및 드레인 전극(672)은 게이트 전극(673)과 마찬가지의 재료로 제작할 수 있다. 특히 Cu-Mn 합금막은, 전기 저항이 낮고, 또한, 산화물 반도체(660)와의 계면에 산화망간을 형성하여, Cu의 확산을 방지할 수 있기 때문에 바람직하다.
<보호 절연막>
절연막(654)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹할 수 있는 기능을 갖는다. 절연막(654)을 설치함으로써, 산화물 반도체(660)로부터의 산소의 외부로의 확산과, 외부로부터 산화물 반도체(660)로의 수소, 물 등의 인입을 방지할 수 있다. 절연막(654)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 해당 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화알루미늄, 질화산화알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신에 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 설치해도 된다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄 등이 있다.
산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높으므로 절연막(654)에 적용하기에 바람직하다. 따라서, 산화알루미늄막은, 트랜지스터의 제작 공정 중 및 제작 후에 있어서, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체(660)로의 혼입 방지, 산화물 반도체(660)를 구성하는 주성분 재료인 산소의 산화물 반도체로부터의 방출 방지, 절연막(652)으로부터의 산소의 불필요한 방출 방지의 효과를 갖는 보호막으로서 사용하는 것에 적합하다. 또한, 산화알루미늄막에 포함되는 산소를 산화물 반도체 중에 확산시킬 수도 있다.
<층간 절연막>
또한, 절연막(654) 위에는 절연막(655)이 형성되어 있는 것이 바람직하다. 당해 절연막에는, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 및 산화탄탈을 1종 이상 포함하는 절연막을 사용할 수 있다. 또한, 당해 산화물 절연막은 상기 재료의 적층이어도 된다.
<제2 게이트 전극>
또한, 도 10에서, 트랜지스터에 게이트 전극이 1개 설치되어 있는 경우의 예를 나타냈지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 트랜지스터에 복수의 게이트 전극이 설치되어 있어도 된다. 일례로서, 도 10에 도시한 트랜지스터(600)에, 제2 게이트 전극으로서 도전막(674)이 설치되어 있는 예를, 도 12의 (A) 내지 도 12의 (D)에 나타내었다. 도 12의 (A)는 상면도이며, 도 12의 (A)에 나타내는 일점 쇄선 Y1-Y2 방향의 단면이 도 12의 (B)에 상당하고, 도 12의 (A)에 나타내는 일점 쇄선 X1-X2 방향의 단면이 도 12의 (C)에 상당하고, 도 12의 (A)에 나타내는 일점 쇄선 X3-X4 방향의 단면이 도 12의 (D)에 상당한다. 또한, 도 12의 (A) 내지 도 12의 (D)에서는, 도면의 명료화를 위해서 일부의 요소를 확대, 축소, 또는 생략해서 도시하고 있다.
도전막(674)은, 게이트 전극(673)에 있어서 설명한 재료나, 적층 구조를 적용할 수 있다. 도전막(674)은, 게이트 전극층으로서의 기능을 갖는다. 또한, 도전막(674)은, 일정한 전위가 공급되어 있어도 되고, 게이트 전극(673)과 동일한 전위나, 동일한 신호가 공급되어 있어도 된다.
이상, 본 실시 형태에서 나타내는 구성, 방법은, 다른 실시 형태에서 나타내는 구성, 방법과 적절히 조합해서 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 상기 실시 형태에서 나타낸 반도체 장치에 대해서, 도 13을 사용하여 설명한다. 또한, 본 실시 형태에 나타내는 반도체 장치는 일례이며, 본 발명의 일 형태에 사용할 수 있는 반도체 장치의 구성은 이것에 한정되지 않는다.
<단면 구조>
도 13의 (A)에 본 발명의 일 형태의 반도체 장치의 단면도를 도시한다. 도 13의 (A)에 나타내는 반도체 장치는, 제1 반도체 재료를 사용한 트랜지스터(2200)와, 제2 반도체 재료를 사용한 트랜지스터(2400)와, 기판(2000)과, 소자 분리층(2001)과, 플러그(2002)와, 배선(2003)과, 플러그(2004)와, 절연막(2005)과, 배선(2006)과, 배선(2008)을 갖고, 트랜지스터(2200)는, 게이트 전극(2205)과, 게이트 절연막(2204)과, 측벽 절연층(2206)과, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(2203)과, LDD(Lightly Doped Drain) 영역이나 익스텐션 영역으로서 기능하는 불순물 영역(2202)과, 채널 형성 영역(2201)을 갖는다.
제1 반도체 재료와 제2 반도체 재료는 서로 다른 금제대 폭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘(왜곡 실리콘 포함), 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨비소, 알루미늄갈륨비소, 인듐인, 질화갈륨, 유기 반도체 등)로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 반도체 재료로서 단결정 실리콘 등을 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 작다. 도 13의 (A)에서는, 제2 반도체 재료를 사용한 트랜지스터(2400)로서, 상술한 실시 형태 5에서 예시한 트랜지스터(600)를 적용한 예를 나타내고 있다. 또한, 일점 쇄선으로부터 좌측이 트랜지스터의 채널 길이 방향의 단면, 우측이 채널 폭 방향의 단면이다.
기판(2000)으로서는, 실리콘이나 탄화 실리콘을 포함하는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄을 포함하는 화합물 반도체 기판이나, SOI(Silicon on Insulator) 기판 등을 사용할 수 있다. 반도체 기판을 사용해서 형성된 트랜지스터는, 고속 동작이 용이하다. 또한, 기판(2000)으로서 p형의 단결정 실리콘 기판을 사용한 경우, 기판(2000)의 일부에 n형을 부여하는 불순물 원소를 첨가해서 n형의 웰을 형성하고, n형의 웰이 형성된 영역에 p형의 트랜지스터를 형성하는 것도 가능하다. n형을 부여하는 불순물 원소로서는, 인(P), 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B) 등을 사용할 수 있다.
또한, 기판(2000)은, 금속 기판 위 또는 절연 기판 위에 반도체 막을 설치한 것일 수도 있다. 해당 금속 기판으로서는, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판 등을 들 수 있다. 해당 절연 기판으로서, 예를 들어 유리 기판, 석영 기판, 플라스틱 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료를 포함하는 종이, 또는 기재 필름 등을 들 수 있다. 유리 기판의 일례로서는, 바륨붕규산 유리, 알루미노붕규산 유리, 또는 소다석회 유리 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지 등이 있다. 접합 필름의 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 기재 필름의 일례로서는, 폴리에스테르, 폴리아미드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다.
또한, 어떤 기판을 사용해서 반도체 소자를 형성하고, 그 후, 별도의 기판에 반도체 소자를 옮겨 배치해도 된다. 반도체 소자가 옮겨 배치되는 기판의 일례로서는, 상술한 기판 외에, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라(인견사), 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이러한 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
트랜지스터(2200)는, 소자 분리층(2001)에 의해, 기판(2000)에 형성되는 다른 트랜지스터와 분리되어 있다. 소자 분리층(2001)은, 산화알루미늄, 산화질화알루미늄, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄, 산화탄탈 등에서 선택된 1종 이상 포함하는 절연체를 사용할 수 있다.
트랜지스터(2200)로서 실리사이드(살리사이드)를 갖는 트랜지스터나, 측벽 절연층(2206)을 갖지 않는 트랜지스터를 사용해도 된다. 실리사이드(살리사이드)를 갖는 구조이면, 소스 영역 및 드레인 영역을 보다 저저항화할 수 있어, 반도체 장치의 고속화가 가능하다. 또한, 저전압으로 동작할 수 있기 때문에, 반도체 장치의 소비 전력을 저감하는 것이 가능하다.
트랜지스터(2200)는, n 채널형의 트랜지스터 또는 p 채널형의 트랜지스터 중 어느 것이어도 좋으며, 회로에 따라 적절한 트랜지스터를 사용하면 된다. 또한, 불순물 영역(2203)의 불순물 농도는, 불순물 영역(2202)보다 높다. 게이트 전극(2205) 및 측벽 절연층(2206)을 마스크로서 사용하여, 불순물 영역(2203) 및 불순물 영역(2202)을 자기 정합적으로 형성할 수 있다.
여기서, 하층에 설치되는 트랜지스터(2200)에 실리콘계 반도체 재료를 사용한 경우, 트랜지스터(2200)의 반도체 막의 근방에 설치되는 절연막 내의 수소는, 실리콘의 댕글링 본드를 종단하여, 트랜지스터(2200)의 신뢰성을 향상시키는 효과가 있다. 한편, 상층에 설치되는 트랜지스터(2400)에 산화물 반도체를 사용한 경우, 트랜지스터(2400)의 반도체 막의 근방에 설치되는 절연막 내의 수소는, 산화물 반도체 중에 캐리어를 생성하는 요인의 하나가 되기 때문에, 트랜지스터(2400)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터(2200)의 상층에 산화물 반도체를 사용한 트랜지스터(2400)를 적층해서 설치하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연막(2005)을 설치하는 것은 특히 효과적이다. 절연막(2005)에 의해, 하층에 수소를 가둠으로써 트랜지스터(2200)의 신뢰성이 향상될 뿐 아니라, 하층으로부터 상층에 수소가 확산되는 것이 억제됨으로써, 트랜지스터(2400)의 신뢰성도 동시에 향상시킬 수 있다.
절연막(2005)으로서는, 예를 들어 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다. 특히, 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단(블로킹) 효과가 높아 바람직하다.
플러그(2002)와, 배선(2003), 플러그(2004) 및 배선(2008)은, 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 알루미늄(Al), 망간(Mn), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 크롬(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co)의 저저항 재료를 포함하는 단체, 또는 합금 또는 이들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화망간을 형성하여, 해당 산화망간이 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
또한, 도 13에서, 부호 및 해칭 패턴이 부여되어 있지 않은 영역은, 절연체로 구성된 영역을 나타내고 있다. 당해 영역에는, 산화알루미늄, 질화산화알루미늄, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄, 산화탄탈 등에서 선택된 1종 이상 포함하는 절연체를 사용할 수 있다. 또한, 당해 영역에는, 폴리이미드 수지, 폴리아미드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지를 사용할 수도 있다.
또한, 트랜지스터(2200)는, 플래너형의 트랜지스터뿐만 아니라, 다양한 타입의 트랜지스터로 할 수 있다. 예를 들어, FIN(핀)형, TRI-GATE(트라이 게이트)형 등의 트랜지스터 등으로 할 수 있다. 그 경우의 단면도의 예를 도 13의 (D)에 나타내었다.
도 13의 (D)에서는, 기판(2000)의 위에 절연막(2007)이 설치되어 있다. 기판(2000)은 선단부가 가는 볼록부(핀이라고도 함)를 갖는다. 또한, 볼록부의 위에는, 절연막이 설치되어 있어도 된다. 그 절연막은, 볼록부를 형성할 때에, 기판(2000)이 에칭되지 않도록 하기 위한 마스크로서 기능하는 것이다. 또한, 볼록부는, 선단부가 가늘지 않아도 되며, 예를 들어 대략 직육면체의 볼록부이어도 되고, 선단이 굵은 볼록부이어도 된다. 기판(2000)의 볼록부 위에는, 게이트 절연막(2604)이 설치되고, 그 위에는, 게이트 전극(2605) 및 측벽 절연층(2606)이 설치되어 있다. 기판(2000)에는, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(2603)과, LDD 영역이나 익스텐션 영역으로서 기능하는 불순물 영역(2602)과, 채널 형성 영역(2601)이 형성되어 있다. 또한, 여기에서는, 기판(2000)이 볼록부를 갖는 예를 나타냈지만, 본 발명의 일 형태에 관한 반도체 장치는, 이것에 한정되지 않는다. 예를 들어, SOI 기판을 가공하여, 볼록부를 갖는 반도체 영역을 형성해도 상관없다.
<회로 구성예>
상기 구성에 있어서, 트랜지스터(2200)나 트랜지스터(2400)의 전극의 접속 구성을 상이하게 함으로써, 다양한 회로를 구성할 수 있다. 이하에서는, 본 발명의 일 형태의 반도체 장치를 사용함으로써 실현할 수 있는 회로 구성의 예를 설명한다.
도 13의 (B)에 도시하는 회로도는, p 채널형의 트랜지스터(2200)와 n 채널형의 트랜지스터(2400)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 소위 CMOS 회로(인버터 회로)의 구성을 나타내고 있다.
또한, 도 13의 (C)에 도시하는 회로도는, 트랜지스터(2200)와 트랜지스터(2400)의 각각의 소스와 드레인을 접속한 구성을 나타내고 있다. 이러한 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다.
이상, 본 실시 형태에서 나타내는 구성, 방법은, 다른 실시 형태에서 나타내는 구성, 방법과 적절히 조합해서 사용할 수 있다.
(실시 형태 7)
본 발명의 일 형태에 관한 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 관한 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말기, 전자 서적 단말기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 14에 도시한다.
도 14의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 14의 (A)에 나타낸 휴대형 게임기는, 2개의 표시부(903)와 표시부(904)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것에 한정되지 않는다.
도 14의 (B)는, 휴대 데이터 단말기이며, 제1 하우징(911), 제2 하우징(912), 제1 표시부(913), 제2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제1 표시부(913)는, 제1 하우징(911)에 설치되어 있고, 제2 표시부(914)는, 제2 하우징(912)에 설치되어 있다. 그리고, 제1 하우징(911)과 제2 하우징(912)은, 접속부(915)에 의해 접속되어 있고, 제1 하우징(911)과 제2 하우징(912) 사이의 각도는, 접속부(915)에 의해 변경이 가능하다. 제1 표시부(913)에서의 영상을, 접속부(915)에서의 제1 하우징(911)과 제2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 해도 된다. 또한, 제1 표시부(913) 및 제2 표시부(914) 중 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 해도 된다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 설치함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 설치함으로써도 부가할 수 있다.
도 14의 (C)는, 노트북형 퍼스널 컴퓨터이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 14의 (D)는, 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.
도 14의 (E)는, 비디오 카메라이며, 제1 하우징(941), 제2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는, 제1 하우징(941)에 설치되어 있고, 표시부(943)는, 제2 하우징(942)에 설치되어 있다. 그리고, 제1 하우징(941)과 제2 하우징(942)은, 접속부(946)에 의해 접속되어 있고, 제1 하우징(941)과 제2 하우징(942) 사이의 각도는, 접속부(946)에 의해 변경이 가능하다. 표시부(943)에서의 영상을, 접속부(946)에서의 제1 하우징(941)과 제2 하우징(942) 사이의 각도에 따라서 전환하는 구성으로 해도 된다.
도 14의 (F)는, 보통 자동차이며, 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 갖는다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태 또는 실시예와 적절히 조합할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 본 발명의 일 형태에 관한 RF 태그의 사용예에 대해서 도 15를 사용하면서 설명한다. RF 태그의 용도는 광범위에 걸치지만, 예를 들어 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등, 도 15의 (A) 참조), 기록 매체(DVD나 비디오 테이프 등, 도 15의 (B) 참조), 포장용 용기류(포장지나 보틀 등, 도 15의 (C) 참조), 탈것류(자전거 등, 도 15의 (D) 참조), 식품류, 식물류, 동물류, 인체, 의류, 신변품(가방이나 안경 등), 생활용품류, 약품이나 약제를 포함하는 의료품 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치 또는 휴대 전화) 등의 물품, 또는 각 물품에 설치하는 꼬리표(도 15의 (E), 도 15의 (F) 참조) 등에 설치해서 사용할 수 있다.
본 발명의 일 형태에 관한 RF 태그(4000)는, 표면에 붙이거나 또는 매립함으로써, 물품에 고정된다. 예를 들어, 책이라면 종이에 매립하고, 유기 수지를 포함하는 패키지라면 당해 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 관한 RF 태그(4000)는, 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 지폐, 경화, 유가 증권류, 무기명 채권류 또는 증서류 등에 본 발명의 일 형태에 관한 RF 태그(4000)를 설치함으로써, 인증 기능을 설치할 수 있으며, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변품, 식품류, 의류, 생활용품류 또는 전자 기기 등에 본 발명의 일 형태에 관한 RF 태그를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈것류이어도, 본 발명의 일 형태에 관한 RF 태그를 설치함으로써, 도난 등에 대한 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 관한 RF 태그를 본 실시 형태에 예로 든 각 용도에 사용함으로써, 정보의 기입이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 취하는 것이 가능하게 된다. 또한, 전력이 차단된 상태라도 정보를 오랜 기간 유지 가능하기 때문에, 기입이나 판독의 빈도가 낮은 용도에도 적절하게 사용할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
[실시예]
본 실시예에서는, 도 1에 도시하는 반도체 장치(10)와, 도 2에 도시하는 반도체 장치(11)에 대해서 SPICE 시뮬레이션을 행하여, 프리차지 회로(130)의 효과에 대해 설명을 행한다.
도 16은, 도 1에 도시하는 반도체 장치(10)의 회로 동작에 대해서, 도 17은, 도 2에 도시하는 반도체 장치(11)의 회로 동작에 대해서, 각각 SPICE 시뮬레이션을 행한 결과다. 도 16 및 도 17의 횡축은 경과 시간을 나타내고, 종축은 전위를 나타내고 있다.
도 16은, 도 1에 도시하는 반도체 장치(10)에 있어서, 기억 회로(100)로부터 기억 회로(120)에 데이터의 저장을 행할 때의, 제어 신호(Save)(도면 중에서는 S라 기재), 노드(Node_3) 및 노드(Node_4)의 전위 변화를 나타내고 있다.
도 16에서는, 초기 상태(시각 0sec)로서 노드(Node_3)의 전위를 0V(전위(V2)), 노드(Node_4)의 전위를 2.5V(전위(V1))로 한다. 또한, 도면에는 도시되어 있지 않지만, 노드(Node_1)의 전위를 2.5V(전위(V1)), 노드(Node_2)의 전위를 0V(전위(V2))로 한다.
도 16에서, 제어 신호(Save)의 전위를 H 레벨로 하면, 노드(Node_4)의 전위는 H 레벨에서 L 레벨로 단시간에 천이되었지만, 노드(Node_3)의 전위는 L 레벨에서 H 레벨로 장시간에 걸쳐 천이되어, 최종적으로 2.1V까지 밖에 상승하지 않았다. 이것은, 실시 형태 1에서 나타낸 바와 같이, 노드(Node_1)의 전위를 노드(Node_3)에 저장시킬 때, 트랜지스터(121)의 Vgs가 서서히 저하되기 때문에, 트랜지스터(121)의 온 전류가 감소하여, 데이터의 저장에 필요로 하는 시간이 길어지기 때문이다.
노드(Node_3)에 기입된 전위가 낮으면, 데이터를 노드(Node_2)로 복원시킬 때 장시간을 필요로 한다. 노드(Node_2)의 전위의 복원에 필요로 하는 시간이 길어지면, 인버터 회로(101, 102, 104)에 있어서, 전위(V1)를 부여하는 배선과 전위(V2)를 부여하는 배선이 도통 상태로 되는 시간이 길어져, 관통 전류 및 소비 전력이 증대되어버린다.
도 17은, 도 2에 도시하는 반도체 장치(11)에 있어서, 기억 회로(100)에서 기억 회로(120)로 데이터의 저장을 행할 때의, 제어 신호(Save)(도면 중에서는 S라 기재), 노드(Node_3), 노드(Node_4), 프리차지 신호(PC) 및 노드(FN)의 전위의 변화를 나타내고 있다.
도 17은, 초기 상태(시각 0sec)로서 노드(Node_3)의 전위를 0V(전위(V2)), 노드(Node_4)의 전위를 0V(전위(V2))로 한다. 또한, 도면에는 도시되어 있지 않지만, 노드(Node_1)의 전위를 2.5V(전위(V1)), 노드(Node_2)의 전위를 0V(전위(V2))로 한다.
먼저, 프리차지 신호(PC)의 전위가 H 레벨이 되면, 노드(FN)의 전위가, 실시 형태 1에서 나타낸 부스팅 효과에 의해, 2.5V보다 충분히 높은 전위가 되었다. 이때, 트랜지스터(133)가 오프로 되기 때문에, 노드(FN)의 전위는 유지된다. 그 결과, 트랜지스터(134) 및 (135)가 온이 되고, 노드(Node_3, Node_4)에는, H 레벨의 전위가 기입되었다.
이어서, 프리차지 신호(PC)의 전위를 L 레벨로 함으로써, 노드(Node_3, Node_4)에 H 레벨의 전위가 유지되었다.
이어서, 제어 신호(Save)를 H 레벨의 전위로 하면, 노드(Node_4)의 전위는 H 레벨에서 L 레벨로 급속하게 천이되고, 한편, 노드(Node_3)는, 이미 H 레벨의 전위가 프리차지되어 있으므로, 그대로 H 레벨의 전위를 유지하였다. 도 16에 나타낸, 노드(Node_3)의 불충분한 전위의 증가는, 도 17에서는 확인되지 않았다.
도 16과 도 17의 시뮬레이션 결과로부터, 프리차지 회로(130)는, 기억 회로(100)에서 기억 회로(120)로 데이터의 저장을 고속이면서 또한 정확하게 행하는 것이 확인되었다.
이상, 본 발명의 일 형태의 반도체 장치는, 전원 전위의 공급의 정지와 재개에 수반되는 동작 지연을 억제하는 것이 확인되었다.
10 : 반도체 장치 11 : 반도체 장치
20 : 반도체 장치 21 : 반도체 장치
22 : 반도체 장치 100 : 기억 회로
101 : 인버터 회로 102 : 인버터 회로
103 : 스위치 104 : 인버터 회로
105 : 스위치 120 : 기억 회로
120a : 기억 회로 121 : 트랜지스터
122 : 용량 소자 123 : 트랜지스터
124 : 트랜지스터 125 : 트랜지스터
126 : 용량 소자 127 : 트랜지스터
128 : 트랜지스터 130 : 프리차지 회로
130a : 프리차지 회로 131 : 인버터 회로
132 : 인버터 회로 133 : 트랜지스터
134 : 트랜지스터 135 : 트랜지스터
229 : 인버터 회로 230 : 인버터 회로
300: 로직 어레이 301 : LE
302 : 스위치부 303 : 배선 군
304 : 배선 군 305 : 입출력 단자
311 : LUT 312 : 플립플롭
313 : 멀티플렉서 314 : 컨피규레이션 메모리
315 : 컨피규레이션 메모리 316 : 입력 단자
317 : 출력 단자 400 : CPU
401 : 주기억 장치 411 : 프로그램 카운터
412 : 명령 레지스터 413 : 명령 디코더
414 : 범용 레지스터 415 : ALU
421 : 파워 스위치 422 : 전원 제어 회로
500 : 컨피규레이션 메모리 501 : 데이터선
502 : 워드선 503 : 워드선
511 : 트랜지스터 512 : 트랜지스터
513 : 트랜지스터 514 : 용량 소자
520 : 컨피규레이션 메모리 531 : 트랜지스터
532 : 트랜지스터 533 : 트랜지스터
534 : 용량 소자 535 : 트랜지스터
536 : 트랜지스터 537 : 트랜지스터
538 : 용량 소자 540 : 인버터 회로
541 : 데이터선 542 : 워드선
543 : 워드선 600 : 트랜지스터
640 : 기판 652 : 절연막
653 : 게이트 절연막 654 : 절연막
655 : 절연막 660 : 산화물 반도체
661 : 산화물 반도체 662 : 산화물 반도체
663 : 산화물 반도체 671 : 소스 전극
672 : 드레인 전극 673 : 게이트 전극
674 : 도전막 901 : 하우징
902 : 하우징 903 : 표시부
904 : 표시부 905 : 마이크로폰
906 : 스피커 907 : 조작 키
908 : 스타일러스 911 : 하우징
912 : 하우징 913 : 표시부
914 : 표시부 915 : 접속부
916 : 조작 키 921 : 하우징
922 : 표시부 923 : 키보드
924 : 포인팅 디바이스 931 : 하우징
932 : 냉장실용 도어 933 : 냉동실용 도어
941 : 하우징 942 : 하우징
943 : 표시부 944 : 조작 키
945 : 렌즈 946 : 접속부
951 : 차체 952 : 차륜
953 : 대시보드 954 : 라이트
2000 : 기판 2001 : 소자 분리층
2002 : 플러그 2003 : 배선
2004 : 플러그 2005 : 절연막
2006 : 배선 2007 : 절연막
2008 : 배선 2200 : 트랜지스터
2201 : 채널 형성 영역 2202 : 불순물 영역
2203 : 불순물 영역 2204 : 게이트 절연막
2205 : 게이트 전극 2206 : 측벽 절연층
2400 : 트랜지스터 2601 : 채널 형성 영역
2602 : 불순물 영역 2603 : 불순물 영역
2604 : 게이트 절연막 2605 : 게이트 전극
2606 : 측벽 절연층 4000 : RF 태그

Claims (16)

  1. 반도체 장치로서,
    제1 노드 및 제2 노드를 포함하는 제1 회로;
    제1 트랜지스터 내지 제6 트랜지스터, 제3 노드, 제4 노드 및 제1 배선을 포함하는 제2 회로; 및
    제7 트랜지스터 내지 제9 트랜지스터, 제1 인버터 회로 내지 제N 인버터 회로(N은 2 이상의 짝수) 및 제2 배선을 포함하는 제3 회로
    를 포함하고,
    상기 제1 노드는 제1 전위 및 제2 전위 중 한쪽을 유지하고,
    상기 제2 노드는 상기 제1 전위 및 상기 제2 전위 중 다른 쪽을 유지하고,
    상기 제1 노드는, 상기 제1 트랜지스터를 통하여 상기 제3 노드에 전기적으로 접속되고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 통하여 상기 제1 배선에 전기적으로 접속되고,
    상기 제2 노드는, 상기 제4 트랜지스터를 통하여 상기 제4 노드에 전기적으로 접속되고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통하여 상기 제1 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는 상기 제4 노드에 전기적으로 접속되고,
    상기 제7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제3 노드에 전기적으로 접속되고,
    상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제4 노드에 전기적으로 접속되고,
    상기 제7 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽 및 상기 제8 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제1 인버터 회로 내지 상기 제N 인버터 회로를 통하여 상기 제2 배선에 전기적으로 접속되고,
    상기 제7 트랜지스터의 게이트 및 상기 제8 트랜지스터의 게이트는 상기 제9 트랜지스터를 통하여 상기 제2 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터 및 상기 제8 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    제1 노드 및 제2 노드를 포함하는 제1 회로;
    제1 트랜지스터 내지 제6 트랜지스터, 제3 노드, 제4 노드 및 제1 배선을 포함하는 제2 회로; 및
    제7 트랜지스터, 제8 트랜지스터 및 제2 배선을 포함하는 제3 회로
    를 포함하고,
    상기 제1 노드는 제1 전위 및 제2 전위 중 한쪽을 유지하고,
    상기 제2 노드는 상기 제1 전위 및 상기 제2 전위 중 다른 쪽을 유지하고,
    상기 제1 노드는, 상기 제1 트랜지스터를 통하여 상기 제3 노드에 전기적으로 접속되고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 통하여 상기 제1 배선에 전기적으로 접속되고,
    상기 제2 노드는, 상기 제4 트랜지스터를 통하여 상기 제4 노드에 전기적으로 접속되고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통하여 상기 제1 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는 상기 제4 노드에 전기적으로 접속되고,
    상기 제2 배선은, 상기 제7 트랜지스터를 통하여 상기 제3 노드에 전기적으로 접속되고, 상기 제8 트랜지스터를 통하여 상기 제4 노드에 전기적으로 접속되고,
    상기 제1 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터 및 상기 제8 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 배선에는 상기 제2 전위가 공급되고,
    상기 제2 배선에는 프리차지 신호가 공급되는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제3 노드는, 상기 제1 회로 내지 상기 제3 회로에의 전원 전위의 공급이 정지되는 동안, 상기 제1 노드에 공급되는 전위를 유지하고,
    상기 제4 노드는, 상기 제1 회로 내지 상기 제3 회로에의 상기 전원 전위의 공급이 정지되는 동안, 상기 제2 노드에 공급되는 전위를 유지하는, 반도체 장치.
  5. 전자 기기로서,
    제1항 또는 제2항에 따른 반도체 장치; 및
    표시 장치, 마이크로폰, 스피커, 조작키 및 하우징 중 적어도 하나를 포함하는, 전자 기기.
  6. 반도체 장치로서,
    제1 노드 및 제2 노드를 포함하는 제1 회로;
    제1 인버터 회로, 제2 인버터 회로, 제1 트랜지스터 내지 제6 트랜지스터, 제3 노드, 제4 노드 및 제1 배선을 포함하는 제2 회로; 및
    제7 트랜지스터 내지 제9 트랜지스터, 제3 인버터 회로 내지 제N 인버터 회로(N은 4 이상의 짝수) 및 제2 배선을 포함하는 제3 회로
    를 포함하고,
    상기 제1 노드는 제1 전위 및 제2 전위 중 한쪽을 유지하고,
    상기 제2 노드는 상기 제1 전위 및 상기 제2 전위 중 다른 쪽을 유지하고,
    상기 제1 노드는, 상기 제1 인버터 회로 및 상기 제1 트랜지스터를 통하여 상기 제3 노드에 전기적으로 접속되고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통하여 상기 제1 배선에 전기적으로 접속되고,
    상기 제2 노드는, 상기 제2 인버터 회로 및 상기 제4 트랜지스터를 통하여 상기 제4 노드에 전기적으로 접속되고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 통하여 상기 제1 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는 상기 제4 노드에 전기적으로 접속되고,
    상기 제7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제3 노드에 전기적으로 접속되고,
    상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제4 노드에 전기적으로 접속되고,
    상기 제7 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽 및 상기 제8 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제3 인버터 회로 내지 상기 제N 인버터 회로를 통하여 상기 제2 배선에 전기적으로 접속되고,
    상기 제7 트랜지스터의 게이트 및 상기 제8 트랜지스터의 게이트는 상기 제9 트랜지스터를 통하여 상기 제2 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터 및 상기 제8 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  7. 반도체 장치로서,
    제1 노드 및 제2 노드를 포함하는 제1 회로;
    제1 인버터 회로, 제2 인버터 회로, 제1 트랜지스터 내지 제6 트랜지스터, 제3 노드, 제4 노드 및 제1 배선을 포함하는 제2 회로; 및
    제7 트랜지스터, 제8 트랜지스터 및 제2 배선을 포함하는 제3 회로
    를 포함하고,
    상기 제1 노드는 제1 전위 및 제2 전위 중 한쪽을 유지하고,
    상기 제2 노드는 상기 제1 전위 및 상기 제2 전위 중 다른 쪽을 유지하고,
    상기 제1 노드는, 상기 제1 인버터 회로 및 상기 제1 트랜지스터를 통하여 상기 제3 노드에 전기적으로 접속되고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통하여 상기 제1 배선에 전기적으로 접속되고,
    상기 제2 노드는, 상기 제2 인버터 회로 및 상기 제4 트랜지스터를 통하여 상기 제4 노드에 전기적으로 접속되고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 통하여 상기 제1 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는 상기 제4 노드에 전기적으로 접속되고,
    상기 제2 배선은, 상기 제7 트랜지스터를 통하여 상기 제3 노드에 전기적으로 접속되고, 상기 제8 트랜지스터를 통하여 상기 제4 노드에 전기적으로 접속되고,
    상기 제1 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터 및 상기 제8 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 배선에는 상기 제2 전위가 공급되고,
    상기 제2 배선에는 프리차지 신호가 공급되는, 반도체 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 제3 노드는, 상기 제1 회로 내지 상기 제3 회로에의 전원 전위의 공급이 정지되는 동안, 상기 제2 노드에 공급되는 전위를 유지하고,
    상기 제4 노드는, 상기 제1 회로 내지 상기 제3 회로에의 상기 전원 전위의 공급이 정지되는 동안, 상기 제1 노드에 공급되는 전위를 유지하는, 반도체 장치.
  10. 전자 기기로서,
    제7항 또는 제8항에 따른 반도체 장치; 및
    표시 장치, 마이크로폰, 스피커, 조작 키 및 하우징 중 적어도 하나를 포함하는, 전자 기기.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8681533B2 (en) * 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
WO2015182000A1 (en) 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
JP6553444B2 (ja) * 2014-08-08 2019-07-31 株式会社半導体エネルギー研究所 半導体装置
US10423203B2 (en) 2016-12-28 2019-09-24 Intel Corporation Flip-flop circuit with low-leakage transistors
KR20190008653A (ko) * 2017-07-17 2019-01-25 에스케이하이닉스 주식회사 프리차지 회로, 그를 이용한 메모리 장치 및 에스램 글로벌 카운터

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120230138A1 (en) * 2011-03-08 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
US20130301331A1 (en) * 2012-05-11 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JP2001167591A (ja) * 1999-12-08 2001-06-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4809225A (en) * 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH0292023A (ja) * 1988-09-28 1990-03-30 Nec Corp Ａ／ｄコンバータ
JPH047914A (ja) * 1990-04-25 1992-01-13 Oki Electric Ind Co Ltd サンプル・ホールド回路
JPH04130816A (ja) * 1990-09-21 1992-05-01 Hitachi Ltd フリップフロップ回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5675529A (en) * 1995-07-07 1997-10-07 Sun Microsystems, Inc. Fast access memory array
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5646903A (en) * 1996-03-06 1997-07-08 Xilinx, Inc. Memory cell having a shared read/write line
GB9614800D0 (en) * 1996-07-13 1996-09-04 Plessey Semiconductors Ltd Programmable logic arrays
JPH1078836A (ja) 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000156090A (ja) * 1998-11-18 2000-06-06 Matsushita Electric Ind Co Ltd データ記憶方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6323697B1 (en) * 2000-06-06 2001-11-27 Texas Instruments Incorporated Low distortion sample and hold circuit
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6532169B1 (en) * 2001-06-26 2003-03-11 Cypress Semiconductor Corp. SONOS latch and application
JP4802415B2 (ja) * 2001-08-13 2011-10-26 日本テキサス・インスツルメンツ株式会社 強誘電体メモリ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7050323B2 (en) * 2002-08-29 2006-05-23 Texas Instruments Incorporated Ferroelectric memory
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7050346B2 (en) * 2003-07-29 2006-05-23 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7546132B2 (en) * 2004-04-19 2009-06-09 Lg Electronics, Inc. Communication of point to multipoint service information in wireless communication system
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7099189B1 (en) * 2004-10-05 2006-08-29 Actel Corporation SRAM cell controlled by non-volatile memory cell
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7313040B2 (en) * 2005-10-28 2007-12-25 Sony Corporation Dynamic sense amplifier for SRAM
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4954639B2 (ja) * 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7471546B2 (en) * 2007-01-05 2008-12-30 International Business Machines Corporation Hierarchical six-transistor SRAM
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009005187A (ja) * 2007-06-22 2009-01-08 Toshiba Corp トランジスタスイッチ回路、サンプルホールド回路
CN101785185B (zh) * 2007-08-22 2012-07-04 罗姆股份有限公司 数据保持装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US20100208538A1 (en) * 2009-02-17 2010-08-19 Freescale Semiconductor, Inc. Sensing circuit for semiconductor memory
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
KR101481398B1 (ko) 2009-12-11 2015-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로 및 cpu
WO2011074408A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Non-volatile latch circuit and logic circuit, and semiconductor device using the same
SG10201408329SA (en) 2009-12-25 2015-02-27 Semiconductor Energy Lab Memory device, semiconductor device, and electronic device
JP5879165B2 (ja) 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
TWI567735B (zh) * 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
JP6001900B2 (ja) 2011-04-21 2016-10-05 株式会社半導体エネルギー研究所 信号処理回路
US10079053B2 (en) * 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
JP5886496B2 (ja) * 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
JP6082189B2 (ja) * 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
TWI616873B (zh) * 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP6030334B2 (ja) * 2011-05-20 2016-11-24 株式会社半導体エネルギー研究所 記憶装置
JP2013034040A (ja) * 2011-07-29 2013-02-14 Toppan Printing Co Ltd 不揮発性フリップフロップおよび不揮発性ラッチ
US8982607B2 (en) * 2011-09-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
JP6099368B2 (ja) 2011-11-25 2017-03-22 株式会社半導体エネルギー研究所 記憶装置
US8817516B2 (en) * 2012-02-17 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Memory circuit and semiconductor device
KR102164990B1 (ko) * 2012-05-25 2020-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자의 구동 방법
KR102178068B1 (ko) * 2012-11-06 2020-11-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP6298662B2 (ja) * 2013-03-14 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
WO2014157019A1 (en) * 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6333028B2 (ja) 2013-04-19 2018-05-30 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
US9087607B2 (en) * 2013-11-12 2015-07-21 International Business Machines Corporation Implementing sense amplifier for sensing local write driver with bootstrap write assist for SRAM arrays
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120230138A1 (en) * 2011-03-08 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
US20130301331A1 (en) * 2012-05-11 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device

Also Published As

Publication number Publication date
KR20150102696A (ko) 2015-09-07
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