KR20190008653A - 프리차지 회로, 그를 이용한 메모리 장치 및 에스램 글로벌 카운터 - Google Patents

프리차지 회로, 그를 이용한 메모리 장치 및 에스램 글로벌 카운터 Download PDF

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Abstract

본 기술은 프리차지 회로, 그를 이용한 메모리 장치 및 에스램 글로벌 카운터에 관한 것으로, 트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임을 조절하기 위한 프리차지 회로와, 상기와 같은 프리차지 회로에 의해 프리차지되는 에스램 셀 등과 같은 메모리 소자를 포함하는 메모리 장치와, 상기와 같은 프리차지 회로에 의해 프리차지되는 에스램 셀을 이용하여 구현한 에스램 글로벌 카운터를 제공한다. 이러한 프리차지 회로는, 트랜지스터의 임계 전압 값(Vt)을 이용하여 "프리차지 타임을 조절하기 위한 프리차지 타임 조절신호"를 발생하기 위한 프리차지 타임 조절기; 상기 프리차지 타임 조절기로부터의 프리차지 타임 조절신호에 따라 프리차지 타임을 조절하여 프리차지 제어신호를 발생하기 위한 프리차지 제어신호 발생기; 및 상기 프리차지 제어신호 발생기로부터의 프리차지 제어신호에 따라 정 비트 라인 및 부 비트 라인을 프리차지하기 위한 프리차지부를 포함할 수 있다.

Description

프리차지 회로, 그를 이용한 메모리 장치 및 에스램 글로벌 카운터{Precharge Circuit, and Memory Device and SRAM Global Counter Using Precharge Circuit}
본 발명의 몇몇 실시예들은 씨모스 이미지 센서(CIS : CMOS(Complementary Metal Oxide Semiconductor) Image Sensor)에 관한 것으로, 더욱 상세하게는 메모리 소자의 정 비트 라인(bit line) 및 부 비트 라인(bitb line)을 프리차지하기 위한 프리차지 회로와, 이러한 프리차지 회로에 의해 프리차지되는 에스램 셀(SRAM Cell) 등과 같은 메모리 소자를 포함하는 메모리 장치와, 이러한 프리차지 회로에 의해 프리차지되는 에스램 셀을 이용하여 구현한 에스램 글로벌 카운터에 관한 것이다.
일반적으로, 씨모스 이미지 센서(CIS)는 카운터가 1 로우 타임(Row Time) 동안 이미지 데이터를 카운팅하여 디지털 코드로 변환한 다음에 후단의 디지털 블럭(Digital Block)으로 전달하게 된다.
이때, 카운터는 크게 로컬 카운터(Local Counter)와 글로벌 카운터(Global Counter)로 구분할 수 있으며, 지금까지는 주로 로컬 카운터를 이용하여 씨모스 이미지 센서를 구현하였으나, 최근에는 글로벌 카운터를 사용하여 씨모스 이미지 센서를 개발 또는 양산 중에 있다. 그 이유는 글로벌 카운터가 로컬 카운터에 비하여 소면적 및 저전력으로 씨모스 이미지 센서의 구현을 가능하게 하여 제품 경쟁력을 향상시킬 수 있는 장점이 있기 때문이다. 특히, 에스램 셀(SRAM Cell)을 이용하여 구현한 에스램 글로벌 카운터를 사용할 경우 면적을 더욱 감소시킬 수 있다.
하지만, 에스램 글로벌 카운터를 사용하게 될 경우 고전압(High Voltage)에서는 에스램 셀의 저장 값이 변경되는 현상이 발생하고, 반대로 저전압(Low Voltage)에서는 센싱 증폭기(Sensing Amplifier)가 값을 제대로 인식하지 못하는 현상이 발생하게 된다. 이러한 현상은 트랜지스터(Transistor)의 특성 변화에도 비슷한 결과로 나타나게 된다.
이처럼, 에스램 셀의 구조적 한계 및 코너(Corner) 변화에 따라서 고전압이 에스램 셀의 양단 전압으로 공급될 경우 에스램 셀의 저장 값이 변경되는 현상에 대하여 좀 더 상세히 살펴보면 다음과 같다. 여기서, 에스램 셀의 양단은 정 비트 라인과 부 비트 라인을 의미한다.
에스램 셀의 동작 원리는 라이트(Write) 시에는 양단 전압으로 기 설정된 전압 값을 인가하여 라이트 기능을 수행하고, 리드(Read) 시에는 양단 전압으로 전원 전압(VDD)을 인가한 후 에스램 셀의 내부에 저장되어 있는 값에 맞추어서 양단 전압 중 어느 하나의 전압의 크기를 변화시켜서 양단 전압 간에 전압 차이가 나도록 한 다음에, 센싱 증폭기가 그 양단 전압의 차이를 인지하는 형태이다.
그런데, 에스램 셀에 저장되어 있는 값을 리드하는 동작을 수행할 때 양단 전압 및 로딩 커패시턴스(Loading Capacitance)가 아주 클 경우에 에스램 셀이 양단 전압 중 어느 하나의 전압의 크기를 변화시키지 못하고 오히려 양단 전압에 의해 내부 저장 값이 변경되는 문제가 발생하게 된다. 이에 대해 에스램 셀(SRAM Cell)의 설계 분야에서는 SNM(Static Noise Margin : 에스램 셀의 저장 값이 변경되지 않도록 하기 위한 마진을 의미함)을 고려하여 설계한다.
그런데, 씨모스 이미지 센서(CIS)의 에스램 글로벌 카운터에 사용되는 에스램 셀의 경우 로딩 커패시턴스가 아주 커서 마치 전원 전압(VDD)이 인가되는 것과 같은 특성을 나타내게 되어 에스램 셀의 저장 값이 왜곡되는 현상이 훨씬 자주 발생하게 되고, 특히 FS(Fast Slow) 코너(여기서, 앞의 문자 F는 엔모스 트랜지스터의 특성을, 뒤의 문자 S는 피모스 트랜지스터의 특성을 의미함)에서 왜곡 현상이 많이 발생하게 된다. 씨모스 이미지 센서(CIS)의 특성상 단 한 개의 에스램 셀의 에러(Error)만으로도 그 칩(Chip)은 불량품이 되기 때문에 수율(Yield) 열화에 절대적인 영향을 미치게 된다.
한편, 에스램 셀의 저장 값을 리드하는 경우 1 사이클 내에 크게 두 가지 타임이 존재한다. 첫 번째는 프리차지 구간으로 에스램 셀이 턴-온(Turn-on)되기 전에 정 비트 라인 및 부 비트 라인의 전압을 전원 전압(VDD)으로 초기화하는 동작이다. 두 번째는 센싱 구간으로 에스램 셀이 본격적으로 턴-온(Turn-on)되어 정 비트 라인 및 부 비트 라인 중 하나의 노드 전압을 강하시켜 양단 전압 간에 차이가 나도록 하여 센싱 증폭기가 그 차이 값을 읽어내도록 하는 동작이다.
만약, 프리차지 구간이 너무 짧거나 센싱 구간이 너무 짧으면 센싱 증폭기가 에스램 셀의 저장 값을 인식하지 못하는 오류가 발생할 확률이 상승하게 되며, 반대로 프리차지 구간이 너무 길 경우 에스램 셀의 저장 값이 변경되는 오류가 발생할 확률이 상승하게 된다.
이를 좀 더 상세히 살펴보면, 센싱 타임이 짧을 경우 양단 전압의 차이가 충분하지 않아 센싱 증폭기가 그 차이 값을 검출하지 못할 가능성이 존재한다. 그래서 센싱 타임이 충분해야 하지만, 1 사이클이라는 시간이 정해져 있기 때문에 동작 속도가 점점 빨라질수록 센싱 타임의 안정적인 확보는 필연적으로 프리차지 타임의 감소로 이어지게 된다. 만약, 프리차지 타임이 감소하게 되면 역시 프리차지 능력이 저하되기 때문에 이 또한 센싱 증폭기의 검출 성능에 영향을 주게 된다.
추가적으로, 고화소 제품군일수록 에스램 셀의 수도 증가하게 되어 필연적으로 로딩 커패시턴스도 증대되게 되며, 각 위치별 에스램 셀에 전달되는 프리차지 타임과 센싱 타임의 길이도 차이가 나게 되어 안정적인 동작에 더 많은 어려움이 발생하게 된다.
본 발명의 실시예는 트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임(Precharge Time)을 조절하기 위한 프리차지 회로를 제공한다.
또한, 본 발명의 실시예는 상기와 같은 프리차지 회로에 의해 프리차지되는 에스램 셀(SRAM Cell) 등과 같은 메모리 소자를 포함하는 메모리 장치를 제공한다.
또한, 본 발명의 실시예는 상기와 같은 프리차지 회로에 의해 프리차지되는 에스램 셀을 이용하여 구현한 에스램 글로벌 카운터를 제공한다.
본 발명의 실시예에 따른 프리차지 회로는, 트랜지스터의 임계 전압 값(Vt)을 이용하여 "프리차지 타임(Precharge Time)을 조절하기 위한 프리차지 타임 조절신호"를 발생하기 위한 프리차지 타임 조절기; 상기 프리차지 타임 조절기로부터의 프리차지 타임 조절신호에 따라 프리차지 타임을 조절하여 프리차지 제어신호를 발생하기 위한 프리차지 제어신호 발생기; 및 상기 프리차지 제어신호 발생기로부터의 프리차지 제어신호에 따라 정 비트 라인(bit line) 및 부 비트 라인(bitb line)을 프리차지하기 위한 프리차지부를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치는, 데이터를 저장하기 위한 복수의 메모리 셀; 및 트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임을 조절하여 상기 복수의 메모리 셀 중 소정 메모리 셀을 프리차지하기 위한 프리차지 회로를 포함할 수 있다.
본 발명의 실시예에 따른 에스램 글로벌 카운터는, 복수의 에스램 셀을 이용하여 구현한 카운팅부; 트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임을 조절하여 상기 카운팅부 내의 소정 에스램 셀을 프리차지하기 위한 프리차지 회로; 및 상기 프리차지 회로에 의해 프리차지된 상기 소정 에스램 셀을 센싱하기 위한 센싱 증폭기를 포함할 수 있다.
본 발명의 실시예에 따르면, 트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임을 조절할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 트랜지스터의 임계 전압 값(Vt)을 이용하여 에스램 셀 등과 같은 메모리 소자의 정 비트 라인 및 부 비트 라인의 프리차지 타임을 조절함으로써, 에스램 셀에 가해지는 스트레스(Stress)를 완화시켜 에스램 셀의 저장 값이 왜곡되는 현상을 방지할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 상기와 같이 프리차지 타임을 조절함으로써, 에스램 셀 등과 같은 메모리 소자에 높은 전압이 전원 전압(VDD)으로 공급되더라도 모든 코너 및 온도에서 에스램 셀 등과 같은 메모리 소자가 안정적으로 동작할 수 있도록 하는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 상기와 같이 안정적으로 동작하는 에스램 셀을 이용하여 에스램 글로벌 카운터(SRAM Global Counter)를 구현함으로써, 높은 공급 전압과 모든 코너 및 온도에서 안정적으로 동작하는 에스램 글로벌 카운터 구조를 완성할 수 있다.
결과적으로, 본 발명의 실시예에 따르면, 고속 동작에서도 에스램 글로벌 카운터의 동작 마진을 안정적으로 확보할 수 있어 수율(Yield)을 개선할 수 있으며, 그에 따라 제품 경쟁력을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 프리차지 회로를 나타내는 도면,
도 2a는 본 발명의 실시예에 대한 이해를 돕기 위한 에스램 셀의 회로도,
도 2b는 본 발명의 실시예에 대한 이해를 돕기 위한 에스램 셀의 저장 값이 왜곡되는 현상을 설명하기 위한 도면,
도 3a는 본 발명의 일 실시예에 따른 프리차지 회로를 나타내는 도면,
도 3b는 도 3a의 프리차지 타임 조절기의 일 예시도,
도 3c는 본 발명의 일 실시예에 따른 프리차지 타임 조절신호에 따른 프리차지 타임 조절 결과를 나타내는 도면,
도 4는 본 발명의 일 실시예에 따른 프리차지 회로를 이용한 메모리 장치의 구성도,
도 5는 본 발명의 일 실시예에 따른 프리차지 회로를 이용한 에스램 글로벌 카운터의 구성도이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 프리차지 회로를 나타내는 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 대한 이해를 돕기 위한 프리차지 회로는, 외부의 클럭 공급부(도면에 도시되지 않음)로부터의 클럭에 따라 프리차지 제어신호를 발생하기 위한 프리차지 제어신호 발생기(11), 및 프리차지 제어신호 발생기(11)에서 발생된 프리차지 제어신호에 따라 정 비트 라인 및 부 비트 라인을 프리차지하기 위한 프리차지부(12)를 포함한다.
여기서, 프리차지부(12)는 소스 단자에 전원 전압(VDD)이 인가되고 게이트 단자에 프리차지 제어신호가 인가되는 피모스 트랜지스터 PM11, 소스 단자에 전원 전압(VDD)이 인가되고 게이트 단자에 프리차지 제어신호가 인가되는 피모스 트랜지스터 PM12, 및 소스 단자에 피모스 트랜지스터 PM11의 드레인 단자가 연결되고 게이트 단자에 프리차지 제어신호가 인가되며 드레인 단자에 피모스 트랜지스터 PM12의 드레인 단자가 연결되는 피모스 트랜지스터 PM13을 포함한다.
도 1에 도시된 프리차지 회로의 동작을 살펴보면 다음과 같다. 먼저, 프리차지 제어신호 발생기(11)로부터 프리차지 제어신호가 인가되면, 세 개의 피모스 트랜지스터 PM11, PM12, PM13이 모두 턴-온(Turn-on)된다. 그에 따라, 두 개의 피모스 트랜지스터 PM11, PM12는 정 비트 라인 및 부 비트 라인의 전압이 전원 전압(VDD)으로 이동하도록 하며, 피모스 트랜지스터 PM13은 정 비트 라인 및 부 비트 라인의 전압이 동일해지도록 한다.
도 2a는 본 발명의 실시예에 대한 이해를 돕기 위한 에스램 셀의 회로도이다.
도 2a에 도시된 바와 같이, 본 발명의 실시예에 대한 이해를 돕기 위한 에스램 셀은, 소스 단자에 전원 전압(VDD)이 인가되는 피모스 트랜지스터 PM21, 소스 단자에 전원 전압(VDD)이 인가되는 피모스 트랜지스터 PM22, 소스 단자에 피모스 트랜지스터 PM21의 드레인 단자가 연결되고 게이트 단자에 워드 라인(WL)이 연결되며 드레인 단자에 정 비트 라인이 연결된 엔모스 트랜지스터 NM21, 소스 단자에 피모스 트랜지스터 PM22의 드레인 단자가 연결되고 게이트 단자에 워드 라인(WL)이 연결되며 드레인 단자에 부 비트 라인이 연결된 엔모스 트랜지스터 NM22, 피모스 트랜지스터 PM21의 드레인 단자와 엔모스 트랜지스터 NM21의 소스 단자가 공통으로 연결된 정 셀 노드(A), 피모스 트랜지스터 PM22의 드레인 단자와 엔모스 트랜지스터 NM22의 소스 단자가 공통으로 연결된 부 셀 노드(B), 정 셀 노드(A)에 드레인 단자가 연결되고 게이트 단자에 부 셀 노드(B)와 피모스 트랜지스터 PM21의 게이트 단자가 공통으로 연결되며 소스 단자에 접지 전압(VSS)이 인가되는 엔모스 트랜지스터 NM23, 및 부 셀 노드(B)에 드레인 단자가 연결되고 게이트 단자에 정 셀 노드(A)와 피모스 트랜지스터 PM22의 게이트 단자가 공통으로 연결되며 소스 단자에 접지 전압(VSS)이 인가되는 엔모스 트랜지스터 NM24를 구비한다.
상기와 같은 에스램 셀은 풀 업(Pull up) 기능을 수행하는 두 개의 피모스 트랜지스터 PM21, PM22와 풀 다운(Pull down) 기능을 수행하는 두 개의 엔모스 트랜지스터 NM23, NM24로 이루어진 CMOS 래치 회로(PM21, PM22, NM23, NM24에 의한 인버터의 교차 결합)를 구성한다.
다시 말하면, 피모스 트랜지스터 PM21과 엔모스 트랜지스터 NM23으로 이루어진 제 1 인버터의 출력 노드는 정 셀 노드(A)에 접속되고, 정 셀 노드(A)는 워드 라인(WL)을 통해 구동되는 엔모스 트랜지스터 NM21을 통해 정 비트 라인에 접속된다.
한편, 피모스 트랜지스터 PM22와 엔모스 트랜지스터 NM24로 이루어진 제 2 인버터의 출력 노드는 부 셀 노드(B)에 접속되고, 부 셀 노드(B)는 워드 라인(WL)에 의해 유사하게 구동되는 엔모스 트랜지스터 NM22를 통해 부 비트 라인에 접속된다.
상기와 같이 6개의 트랜지스터로 이루어진 에스램 셀의 데이터의 리드 및 라이트 동작은 비트 라인 쌍으로 구동되는데, 먼저 라이트 동작 시, 정 비트 라인과 부 비트 라인에 서로 반전 관계인 값, 예컨대 '정 비트 라인=0', '부 비트 라인=1'을 구동한 후 워드 라인(WL)에 '1'을 인가하여 스위칭 기능을 수행하는 두 개의 엔모스 트랜지스터 NM21, NM22를 턴온시킨다. 그러면, 제 1 및 제 2 인버터 쌍은 워드 라인(WL)에 의해 스위칭 온되는 두 개의 엔모스 트랜지스터 NM21, NM22를 통해 전환된다. 즉, 정 셀 노드(A)는 '1'에서 '0'으로, 부 셀 노드(B)는 '0'에서 '1'로 반전된다(도 2a의 저장 값 참조).
다음으로, 에스램 셀의 데이터를 리드하기 위한 동작은 프리차지 구간 동안 정 비트 라인과 부 비트 라인을 동일한 전압으로 프리차지한 후, 센싱 구간 동안 워드 라인(WL)에 '1'을 인가하여 정 셀 노드(A) 및 부 셀 노드(B)에 저장된 값에 의해 정 비트 라인과 부 비트 라인의 전압 중 어느 하나의 전압을 변화시켜 서로 간에 전압 차이가 나도록 하여 그 양단 전압 차이값을 인지한다.
그런데, 에스램 셀에 저장되어 있는 값을 리드하는 동작을 수행할 때 양단 전압 및 로딩 커패시턴스가 아주 클 경우에 에스램 셀이 양단 전압 중 어느 하나의 전압의 크기를 변화시키지 못하고 오히려 양단 전압에 의해 내부 저장 값이 변경되는 문제가 발생하게 된다. 이를 도 2a 및 도 2b를 참조하여 좀 더 상세히 설명하면 다음과 같다.
도 2b는 본 발명의 실시예에 대한 이해를 돕기 위한 에스램 셀의 저장 값이 왜곡되는 현상을 설명하기 위한 도면이다.
전술한 바와 같이 리드 동작을 수행할 때 정 비트 라인과 부 비트 라인을 동일한 전압으로 프리차지한 후, 워드 라인(WL)에 '1'을 인가하면 엔모스 트랜지스터 NM21이 턴온된다(21). 그에 따라, 정 셀 노드(A)의 전압이 상승된다(22). 그러면, 엔모스 트랜지스터 NM24가 턴온된다(23). 그에 따라, 부 셀 노드(B)의 전압이 하강된다(24). 그러면, 피모스 트랜지스터 PM21이 턴온된다(25). 그에 따라 다시 정 셀 노드(A)의 전압이 상승되어, 정 셀 노드(A)의 저장 값이 '0'에서 '1'로 변경되는 문제가 발생하게 된다.
더구나, 씨모스 이미지 센서(CIS)의 에스램 글로벌 카운터에 사용되는 에스램 셀의 경우 로딩 커패시턴스가 아주 커서 마치 전원 전압(VDD)이 인가되는 것과 같은 특성을 나타내게 되어 에스램 셀의 저장 값이 왜곡되는 현상이 훨씬 자주 발생하게 되고, 특히 FS 코너에서 왜곡 현상이 많이 발생하게 된다.
이처럼, 에스램 글로벌 카운터를 사용하게 될 경우 고전압에서는 에스램 셀의 저장 값이 변경되는 현상이 발생하고, 반대로 저전압에서는 센싱 증폭기가 값을 제대로 인식하지 못하는 현상이 발생하게 된다.
한편, 프리차지 구간이 너무 짧거나 센싱 구간이 너무 짧으면 센싱 증폭기가 에스램 셀의 저장 값을 인식하지 못하는 오류가 발생할 확률이 상승하게 되며, 반대로 프리차지 구간이 너무 길 경우 에스램 셀의 저장 값이 변경되는 오류가 발생할 확률이 상승하게 된다.
따라서 본 발명의 실시예에서는 트랜지스터의 임계 전압 값(Vt)을 이용하여 에스램 셀 등과 같은 메모리 소자의 정 비트 라인 및 부 비트 라인의 프리차지 타임을 조절함으로써, 에스램 셀의 저장 값이 왜곡되는 현상을 방지할 수 있고, 센싱 증폭기가 에스램 셀의 저장 값을 정확하게 인식할 수 있도록 하며, 이를 도 3a 내지 도 5를 참조하여 상세히 설명하기로 한다.
도 3a는 본 발명의 일 실시예에 따른 프리차지 회로를 나타내는 도면이고, 도 3b는 도 3a의 프리차지 타임 조절기의 일 예시도이다.
도 3a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프리차지 회로는, 트랜지스터의 임계 전압 값(Vt)을 이용하여 "프리차지 타임(Precharge Time)을 조절하기 위한 프리차지 타임 조절신호"를 발생하기 위한 프리차지 타임 조절기(310), 프리차지 타임 조절기(310)로부터의 프리차지 타임 조절신호에 따라 프리차지 타임을 조절하여 프리차지 제어신호를 발생하기 위한 프리차지 제어신호 발생기(320), 및 프리차지 제어신호 발생기(320)로부터의 프리차지 제어신호에 따라 정 비트 라인(bit line) 및 부 비트 라인(bitb line)을 프리차지하기 위한 프리차지부(330)를 포함한다.
여기서, 도 3b에 도시된 바와 같이, 프리차지 타임 조절기(310)는 메모리 소자(예를 들어, 에스램 셀)에 가해지는 PVT(Process, Voltage, and Temperature) 조건을 인지하기 위한 PVT 인지부(311), 및 PVT 인지부(311)에서의 PVT 조건 인지 결과에 따라 프리차지 타임 조절신호를 발생하기 위한 프리차지 타임 조절신호 발생부(312)를 포함한다.
이때, PVT 인지부(311)는 드레인 단자에 전원 전압(VDD)이 인가되고 게이트 단자에 인에이블 신호(en)가 인가되며 드레인 단자가 노드 '1'에 연결된 엔모스 트랜지스터 NM31, 소스 단자가 노드 '1'에 연결되고 게이트 단자와 드레인 단자에 접지 전압(VSS)이 인가되는 피모스 트랜지스터 PM31, 소스 단자에 전원 전압(VDD)이 인가되고 게이트 단자에 접지 전압(VSS)이 인가되며 드레인 단자가 노드 '2'에 연결된 피모스 트랜지스터 PM32, 드레인 단자가 노드 '2'에 연결되고 게이트 단자가 노드 '1'에 연결되며 소스 단자가 엔모스 트랜지스터 NM33의 드레인 단자에 연결된 엔모스 트랜지스터 NM32, 및 드레인 단자가 엔모스 트랜지스터 NM32의 소스 단자에 연결되고 게이트 단자에 인에이블 신호(en)가 인가되며 소스 단자에 접지 전압(VSS)이 인가되는 엔모스 트랜지스터 NM33을 포함한다.
그리고 프리차지 타임 조절신호 발생부(312)는 PVT 인지부(311)로부터의 PVT 조건 인지 결과 신호를 증폭하기 위한 증폭부(313), 및 증폭부(313)에서 증폭된 PVT 조건 인지 결과 신호를 저장하기 위한 저장부(314)를 포함한다. 이때, 증폭부(313)는 예를 들어 PVT 인지부(311)로부터의 PVT 조건 인지 결과 신호를 반전 및 증폭하기 위한 인버터로 구현할 수 있고, 저장부(314)는 예를 들어 인버터에서 반전 및 증폭된 PVT 조건 인지 결과 신호를 저장하기 위한 플립플롭(F/F)으로 구현할 수 있다.
여기서, 인에이블 신호(en)는 카운터 인에이블 신호와 같은 타이밍의 신호를 사용하는 것이 바람직하다. 또는, 각 프레임별 인에이블 신호에 따라 각 프레임별로 초기에 동작하여 PVT 조건 인지 결과 값을 확보하여 저장한 후 일시간 인에이블 신호를 오프하여도, 플립플롭에 PVT 조건 인지 결과 값을 저장해 놓고 있기 때문에 문제가 없다.
이때, 프리차지 타임 조절신호(예를 들어, 플래그 신호)의 발생 동작에 대하여, 트랜지스터의 코너에 따른 특성 차이, 전압, 및 온도를 예로 들어 설명하면 다음과 같다.
먼저, 트랜지스터의 코너(예 : FS, SF(Slow Fast) 코너)에 따른 특성 차이에 따른 동작을 살펴보면, 엔모스 트랜지스터 NM31과 피모스 트랜지스터 PM31의 턴-온 저항의 차이를 이용하여 노드 '1'의 전압 움직임을 조절한다. 즉, 패스트로 갈수록 저항 값이 작아지고, 슬로우로 갈수록 저항 값이 커지는 효과를 이용하기 위하여 윗쪽에 엔모스 트랜지스터 NM31을 배치하고, 아래쪽에 피모스 트랜지스터 PM31을 배치하여 노드 '1'의 전압 움직임을 조절한다. 다음 단(Stage)에서도 이와 비슷한 방식으로 윗쪽에 피모스 트랜지스터 PM32를 배치하고, 아래쪽에 엔모스 트랜지스터 NM32와 엔모스 트랜지스터 NM33을 배치하여 노드 '2'의 전압 움직임을 조절하는데, 이때 노드 '2'의 전압은 노드 '1'의 전압과 반대로 움직이게 된다. 예를 들어, FS인 경우 TT(Typical Typical)에 비하여 노드 '1'의 전압은 더 높아지게 되고, 그에 따라 엔모스 트랜지스터 NM32의 게이트 바이어스 전압이 높아지기 때문에 노드 '2'의 전압은 더욱더 낮아지게 되며, 그 결과로 노드 '2'이 로우로 이동하고 결국 인버터의 출력은 하이가 되며, 그 결과로 프리차지 타임 조절신호(예를 들어, 플래그 신호)는 '1'이 출력된다. SF인 경우는 상기 동작과 정반대로 인버터의 출력이 로우가 되고, 그 결과로 프리차지 타임 조절신호는 '0'이 출력된다. 한편, 도 3b에 도시된 바와 같이, 본 발명의 일 실시예에서는 PVT 인지부(311)를 두 단(Stage)으로 구현한 경우를 설명하고 있으나, 3단 또는 4단 등과 같이 더 많은 단으로 구현할 수도 있다.
여기서, 플래그 신호는 예를 들어 '0'과 '1'의 두 가지 종류의 신호이거나, 더 많은 종류(3가지 또는 4가지 등)의 신호일 수 있다. 그리고 플래그 신호는 전술한 바와 같이 디지털 신호로 구현할 수 있으나, 아날로그 신호로 구현할 수도 있다.
다음으로, 전압에 따른 동작을 살펴보면, 전압이 높아지는 경우에 대해서는 후단의 피모스 트랜지스터 PM32, 엔모스 트랜지스터 NM32, 및 엔모스 트랜지스터 NM33의 동작으로 설명할 수 있다. 예를 들어, 트랜지스터의 크기 조절을 통하여 피모스 트랜지스터 PM32는 주로 트라이오드 영역(Triode Region)에서, 그리고 엔모스 트랜지스터 NM32는 새츄레이션 영역(Saturation Region)에서 동작하도록 구성한다(예를 들어, 피모스 트랜지스터 PM32의 Gm이 엔모스 트랜지스터 NM32의 Gm에 비하여 상대적으로 크면 구현 가능함). 이때, 전압이 증가하면 전류도 증가하고, 이는 트랜지스터의 턴-온 저항이 감소하는 것으로 해석할 수 있으며, 트라이오드 영역에 비하여 새츄레이션 영역의 저항 값이 더 빠르게 감소하므로, 노드 '2'의 전압이 로우로 이동하게 된다.
다음으로, 온도에 따른 동작을 살펴보면, 온도가 상승하는 경우도 전압의 경우와 유사하게 설명할 수 있다. 온도가 상승하는 경우 트랜지스터의 임계 전압 값(Vt)이 감소하고, 상대적으로 새츄레이션 영역에서 동작하는 트랜지스터의 턴-온 저항이 더 많이 감소하므로, 노드 '2'의 전압이 로우로 이동하게 된다.
그리고 프리차지 제어신호 발생기(320)는 프리차지 타임 조절기(310)로부터의 프리차지 타임 조절신호에 따라 기 설정된 길이로 프리차지 타임을 조절하여 프리차지 제어신호를 발생한다. 예를 들어, 프리차지 제어신호 발생기(320)는 프리차지 타임 조절기(310)로부터 플래그 신호 '0'이 입력되면 기 설정된 제 1 길이로 프리차지 타임을 길게 조절하여 프리차지 제어신호를 발생하고, 프리차지 타임 조절기(310)로부터 플래그 신호 '1'이 입력되면 기 설정된 제 2 길이로 프리차지 타임을 짧게 조절하여 프리차지 제어신호를 발생한다. 이를 좀 더 구체적으로 살펴보면, 프리차지 제어신호 발생기(320)는 기 설정된 길이의 펄스 신호(프리차지 제어신호)를 발생하는데, 이때 일반적으로 펄스 신호의 길이를 조절하는 옵션(Option)이 존재하고, 플래그 신호에 따라서 펄스 신호의 길이에 영향을 주는 옵션을 조절하면 펄스 신호의 길이를 조절할 수 있다. 또는, 다른 방식으로 두 개의 프리차지 제어신호 발생기(320)를 구비하되, 각각의 프리차지 제어신호 발생기가 서로 다른 길이의 펄스 신호를 발생하도록 구현한 후에 플래그 신호에 따라서 두 개의 프리차지 제어신호 발생기 중 어느 하나를 선택하도록 구현할 수 있다. 한편, 프리차지 제어신호 발생기(320)는 플래그 신호의 종류가 더 많은 경우에는 해당하는 각 플래그 신호에 상응하게 기 설정된 길이로 프리차지 타임을 조절하여 프리차지 제어신호를 발생한다.
그리고 프리차지부(330)는 프리차지 제어신호 발생기(320)로부터의 프리차지 제어신호에 따른 프리차지 타임 동안 메모리 소자의 정 비트 라인 및 부 비트 라인을 프리차지한다. 이때, 프리차지부(330)는 도 1에서 전술한 프리차지부(12)와 같이 구현할 수도 있다.
전술한 바와 같이, 본 발명의 일 실시예에서는 트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임의 길이를 현재의 PVT 특성에 맞게 조절한다. 즉, 센싱 증폭기의 리드 특성이 부족할 경우에는 프리차지 타임을 길게 조절(이때, 센싱 타임을 이미 확보한 상태에서 프리차지 타임을 조절함)하고, 에스램 셀의 저장 값이 변경될 가능성이 높을 경우에는 프리차지 타임을 짧게 조절한다.
이를 위하여 트랜지스터의 임계 전압 값(Vt)을 인식하여 프리차지 타임 조절신호를 발생하는 프리차지 타임 조절기(310)를 구비한다. 즉, 트랜지스터의 특성(예 : 공정 및 전압 등)과 주변 환경(예 : 온도 등)에 대한 정보를 모니터링(Monitoring)한 후 그 결과를 저장한 후 그 저장 값을 프리차지 타임 조절에 반영한다. 이때, 트랜지스터의 특성은 칩이 제작되면 결정되고, 주변 환경도 씨모스 이미지 센서(CIS)의 동작 속도에 비하면 현저하게 느리게 변하기 때문에 모니터링 결과를 자주 리프레쉬(Refresh)할 필요 없이, 예를 들어 각 프레임 시작 때만 잠깐 또는 20프레임 또는 40프레임 등마다 인식 및 저장 동작이 수행되면 된다.
결과적으로, 트랜지스터의 임계 전압 값(Vt)이 외부 환경 변화 및 공정에 따라서 변하기 때문에 프리차지 타임 조절기(310)가 자동으로 해당 상황을 반영하여 프리차지 타임을 조절하므로, 외부에서 특별히 제어할 필요가 없다. 즉, 트랜지스터의 임계 전압 값(Vt)의 변화를 이용하여 프리차지 타임을 조절함으로써, 외부의 특별한 제어 없이 스스로 환경 및 공정에 맞춰서 프리차지 레벨을 조절할 수 있다.
그리고 센싱 증폭기가 리드하기 위한 영역을 RM(Read Margin), 에스램 셀의 저장 값이 변경되지 않도록 하는 영역을 SNM(Static Noise Margin)으로 정할 때, RM과 SNM은 트레이드-오프(Trade-off) 관계를 가진다. 즉, 전원 전압이 낮을 경우에는 RM이 열화되고, 전원 전압이 높을 경우에는 SNM이 열화된다. 그리고 트랜지스터의 특성이 SF일수록 RM이 열화되고, FS일수록 SNM이 열화된다.
따라서 본 발명의 일 실시예에서는 전압이 낮고 SF 코너(Corner)로 이동할 경우 프리차지 타임을 길게 조절하고, 전압이 높고 FS 코너로 이동할 경우 프리차지 타임을 짧게 조절한다.
도 3c는 본 발명의 일 실시예에 따른 프리차지 타임 조절신호에 따른 프리차지 타임 조절 결과를 나타내는 도면이다.
도 3c에 도시된 바와 같이, 플래그 신호가 '0'일 경우 프리차지 타임이 길어지고, 플래그 신호가 '1'일 경우 프리차지 타임이 짧아진다.
여기서, 플래그 신호가 '0'인 경우는 SF 코너, 및 로우 전원 전압(Low VDD)인 경우 더 잘 발생하고, 플래그 신호가 '1'인 경우는 FS 코너, 및 하이 전원 전압(High VDD)인 경우 더 잘 발생한다.
한편, 전술한 본 발명의 일 실시예에서는 프리차지 타임을 조절하는 방식을 설명하였으나, 트랜지스터의 임계 전압 값(Vt)을 이용하여 센싱 타임(Sensing Time)을 조절하는 방식으로 구현할 수도 있을 것이다.
도 4는 본 발명의 일 실시예에 따른 프리차지 회로를 이용한 메모리 장치의 구성도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프리차지 회로를 이용한 메모리 장치는, 데이터를 저장하기 위한 복수의 메모리 셀(410), 및 트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임을 조절하여 복수의 메모리 셀(410) 중 소정 메모리 셀을 프리차지하기 위한 프리차지 회로(420)를 포함한다.
여기서, 복수의 메모리 셀(410)은 복수의 에스램 셀 등일 수 있으며, 프리차지 회로(420)는 도 3a에서 전술한 프리차지 회로를 이용하여 구현할 수 있다. 그리고 소정 메모리 셀은 컬럼 선택 신호(예를 들어, 워드 라인)에 의해 선택된 메모리 셀을 의미한다.
도 5는 본 발명의 일 실시예에 따른 프리차지 회로를 이용한 에스램 글로벌 카운터의 구성도이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프리차지 회로를 이용한 에스램 글로벌 카운터는, 복수의 에스램 셀을 이용하여 구현한 카운팅부(510), 트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임을 조절하여 카운팅부(510) 내의 소정 에스램 셀을 프리차지하기 위한 프리차지 회로(520), 및 프리차지 회로(520)에 의해 프리차지된 소정 에스램 셀을 센싱하기 위한 센싱 증폭기(Sensing Amplifier, 530)를 포함한다.
여기서, 카운팅부(510)는 제어부(도면에 도시되지 않음)로부터의 컬럼 선택 신호에 따라 선택되어 카운팅 데이터를 저장하는 복수의 에스램 셀을 이용하여 구현한 공지의 에스램 글로벌 카운팅부로 구현할 수 있으므로, 여기서는 더 이상 상세히 설명하지 않기로 한다.
그리고 프리차지 회로(520)는 도 3a에서 전술한 프리차지 회로를 이용하여 구현할 수 있다. 그리고 소정 에스램 셀은 컬럼 선택 신호에 의해 선택된 에스램 셀을 의미한다. 그리고 센싱 증폭기(530)는 공지 기술을 이용하여 구현할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
310 : 프리차지 타임 조절기 320 : 프리차지 제어신호 발생기
330 : 프리차지부

Claims (20)

  1. 트랜지스터의 임계 전압 값(Vt)을 이용하여 "프리차지 타임(Precharge Time)을 조절하기 위한 프리차지 타임 조절신호"를 발생하기 위한 프리차지 타임 조절기;
    상기 프리차지 타임 조절기로부터의 프리차지 타임 조절신호에 따라 프리차지 타임을 조절하여 프리차지 제어신호를 발생하기 위한 프리차지 제어신호 발생기; 및
    상기 프리차지 제어신호 발생기로부터의 프리차지 제어신호에 따라 정 비트 라인(bit line) 및 부 비트 라인(bitb line)을 프리차지하기 위한 프리차지부
    를 포함하는 프리차지 회로.
  2. 제 1항에 있어서,
    상기 프리차지 타임 조절기는,
    메모리 소자에 가해지는 PVT(Process, Voltage, and Temperature) 조건을 인지하기 위한 PVT 인지부; 및
    상기 PVT 인지부에서의 PVT 조건 인지 결과에 따라 프리차지 타임 조절신호를 발생하기 위한 프리차지 타임 조절신호 발생부
    를 포함하는 프리차지 회로.
  3. 제 2항에 있어서,
    상기 PVT 인지부는,
    드레인 단자에 전원 전압(VDD)이 인가되고 게이트 단자에 인에이블 신호(en)가 인가되며 드레인 단자가 제 1 노드에 연결된 제 1 엔모스 트랜지스터;
    소스 단자가 상기 제 1 노드에 연결되고 게이트 단자와 드레인 단자에 접지 전압(VSS)이 인가되는 제 1 피모스 트랜지스터;
    소스 단자에 상기 전원 전압이 인가되고 게이트 단자에 상기 접지 전압이 인가되며 드레인 단자가 제 2 노드에 연결된 제 2 피모스 트랜지스터;
    드레인 단자가 상기 제 2 노드에 연결되고 게이트 단자가 상기 노드에 연결되며 소스 단자가 제 3 엔모스 트랜지스터의 드레인 단자에 연결된 제 2 엔모스 트랜지스터; 및
    드레인 단자가 상기 제 2 엔모스 트랜지스터의 소스 단자에 연결되고 게이트 단자에 상기 인에이블 신호가 인가되며 소스 단자에 상기 접지 전압이 인가되는 상기 제 3 엔모스 트랜지스터
    를 포함하는 프리차지 회로.
  4. 제 2항에 있어서,
    상기 프리차지 타임 조절신호 발생부는,
    상기 PVT 인지부로부터의 PVT 조건 인지 결과 신호를 증폭하기 위한 증폭부; 및
    상기 증폭부에서 증폭된 PVT 조건 인지 결과 신호를 저장하기 위한 저장부
    를 포함하는 프리차지 회로.
  5. 제 4항에 있어서,
    상기 증폭부는, 상기 PVT 인지부로부터의 PVT 조건 인지 결과 신호를 반전 및 증폭하기 위한 인버터를 포함하고,
    상기 저장부는, 상기 인버터에서 반전 및 증폭된 PVT 조건 인지 결과 신호를 저장하기 위한 플립플롭을 포함하는, 프리차지 회로.
  6. 제 1항에 있어서,
    상기 프리차지 제어신호 발생기는,
    상기 프리차지 타임 조절기로부터 제 1 플래그 신호가 입력되면 기 설정된 제 1 길이로 프리차지 타임을 길게 조절하여 프리차지 제어신호를 발생하고, 상기 프리차지 타임 조절기로부터 제 2 플래그 신호가 입력되면 기 설정된 제 2 길이로 프리차지 타임을 짧게 조절하여 프리차지 제어신호를 발생하는, 프리차지 회로.
  7. 데이터를 저장하기 위한 복수의 메모리 셀; 및
    트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임을 조절하여 상기 복수의 메모리 셀 중 소정 메모리 셀을 프리차지하기 위한 프리차지 회로
    를 포함하는 메모리 장치.
  8. 제 7항에 있어서,
    상기 복수의 메모리 셀은,
    복수의 에스램 셀인, 메모리 장치.
  9. 제 7항에 있어서,
    상기 프리차지 회로는,
    트랜지스터의 임계 전압 값(Vt)을 이용하여 "프리차지 타임을 조절하기 위한 프리차지 타임 조절신호"를 발생하기 위한 프리차지 타임 조절기;
    상기 프리차지 타임 조절기로부터의 프리차지 타임 조절신호에 따라 프리차지 타임을 조절하여 프리차지 제어신호를 발생하기 위한 프리차지 제어신호 발생기; 및
    상기 프리차지 제어신호 발생기로부터의 프리차지 제어신호에 따라 정 비트 라인(bit line) 및 부 비트 라인(bitb line)을 프리차지하기 위한 프리차지부
    를 포함하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 프리차지 타임 조절기는,
    상기 복수의 메모리 셀에 가해지는 PVT 조건을 인지하기 위한 PVT 인지부; 및
    상기 PVT 인지부에서의 PVT 조건 인지 결과에 따라 프리차지 타임 조절신호를 발생하기 위한 프리차지 타임 조절신호 발생부
    를 포함하는 메모리 장치.
  11. 제 10항에 있어서,
    상기 PVT 인지부는,
    드레인 단자에 전원 전압(VDD)이 인가되고 게이트 단자에 인에이블 신호(en)가 인가되며 드레인 단자가 제 1 노드에 연결된 제 1 엔모스 트랜지스터;
    소스 단자가 상기 제 1 노드에 연결되고 게이트 단자와 드레인 단자에 접지 전압(VSS)이 인가되는 제 1 피모스 트랜지스터;
    소스 단자에 상기 전원 전압이 인가되고 게이트 단자에 상기 접지 전압이 인가되며 드레인 단자가 제 2 노드에 연결된 제 2 피모스 트랜지스터;
    드레인 단자가 상기 제 2 노드에 연결되고 게이트 단자가 상기 노드에 연결되며 소스 단자가 제 3 엔모스 트랜지스터의 드레인 단자에 연결된 제 2 엔모스 트랜지스터; 및
    드레인 단자가 상기 제 2 엔모스 트랜지스터의 소스 단자에 연결되고 게이트 단자에 상기 인에이블 신호가 인가되며 소스 단자에 상기 접지 전압이 인가되는 상기 제 3 엔모스 트랜지스터
    를 포함하는 메모리 장치.
  12. 제 10항에 있어서,
    상기 프리차지 타임 조절신호 발생부는,
    상기 PVT 인지부로부터의 PVT 조건 인지 결과 신호를 증폭하기 위한 증폭부; 및
    상기 증폭부에서 증폭된 PVT 조건 인지 결과 신호를 저장하기 위한 저장부
    를 포함하는 메모리 장치.
  13. 제 12항에 있어서,
    상기 증폭부는, 상기 PVT 인지부로부터의 PVT 조건 인지 결과 신호를 반전 및 증폭하기 위한 인버터를 포함하고,
    상기 저장부는, 상기 인버터에서 반전 및 증폭된 PVT 조건 인지 결과 신호를 저장하기 위한 플립플롭을 포함하는, 메모리 장치.
  14. 제 9항에 있어서,
    상기 프리차지 제어신호 발생기는,
    상기 프리차지 타임 조절기로부터 제 1 플래그 신호가 입력되면 기 설정된 제 1 길이로 프리차지 타임을 길게 조절하여 프리차지 제어신호를 발생하고, 상기 프리차지 타임 조절기로부터 제 2 플래그 신호가 입력되면 기 설정된 제 2 길이로 프리차지 타임을 짧게 조절하여 프리차지 제어신호를 발생하는, 메모리 장치.
  15. 복수의 에스램 셀을 이용하여 구현한 카운팅부;
    트랜지스터의 임계 전압 값(Vt)을 이용하여 프리차지 타임을 조절하여 상기 카운팅부 내의 소정 에스램 셀을 프리차지하기 위한 프리차지 회로; 및
    상기 프리차지 회로에 의해 프리차지된 상기 소정 에스램 셀을 센싱하기 위한 센싱 증폭기
    를 포함하는 에스램 글로벌 카운터.
  16. 제 15항에 있어서,
    상기 프리차지 회로는,
    트랜지스터의 임계 전압 값(Vt)을 이용하여 "프리차지 타임을 조절하기 위한 프리차지 타임 조절신호"를 발생하기 위한 프리차지 타임 조절기;
    상기 프리차지 타임 조절기로부터의 프리차지 타임 조절신호에 따라 프리차지 타임을 조절하여 프리차지 제어신호를 발생하기 위한 프리차지 제어신호 발생기; 및
    상기 프리차지 제어신호 발생기로부터의 프리차지 제어신호에 따라 정 비트 라인(bit line) 및 부 비트 라인(bitb line)을 프리차지하기 위한 프리차지부
    를 포함하는 에스램 글로벌 카운터.
  17. 제 15항에 있어서,
    상기 프리차지 타임 조절기는,
    상기 복수의 에스램 셀에 가해지는 PVT 조건을 인지하기 위한 PVT 인지부; 및
    상기 PVT 인지부에서의 PVT 조건 인지 결과에 따라 프리차지 타임 조절신호를 발생하기 위한 프리차지 타임 조절신호 발생부
    를 포함하는 에스램 글로벌 카운터.
  18. 제 17항에 있어서,
    상기 PVT 인지부는,
    드레인 단자에 전원 전압(VDD)이 인가되고 게이트 단자에 인에이블 신호(en)가 인가되며 드레인 단자가 제 1 노드에 연결된 제 1 엔모스 트랜지스터;
    소스 단자가 상기 제 1 노드에 연결되고 게이트 단자와 드레인 단자에 접지 전압(VSS)이 인가되는 제 1 피모스 트랜지스터;
    소스 단자에 상기 전원 전압이 인가되고 게이트 단자에 상기 접지 전압이 인가되며 드레인 단자가 제 2 노드에 연결된 제 2 피모스 트랜지스터;
    드레인 단자가 상기 제 2 노드에 연결되고 게이트 단자가 상기 노드에 연결되며 소스 단자가 제 3 엔모스 트랜지스터의 드레인 단자에 연결된 제 2 엔모스 트랜지스터; 및
    드레인 단자가 상기 제 2 엔모스 트랜지스터의 소스 단자에 연결되고 게이트 단자에 상기 인에이블 신호가 인가되며 소스 단자에 상기 접지 전압이 인가되는 상기 제 3 엔모스 트랜지스터
    를 포함하는 에스램 글로벌 카운터.
  19. 제 17항에 있어서,
    상기 프리차지 타임 조절신호 발생부는,
    상기 PVT 인지부로부터의 PVT 조건 인지 결과 신호를 증폭하기 위한 증폭부; 및
    상기 증폭부에서 증폭된 PVT 조건 인지 결과 신호를 저장하기 위한 저장부
    를 포함하는 에스램 글로벌 카운터.
  20. 제 19항에 있어서,
    상기 증폭부는, 상기 PVT 인지부로부터의 PVT 조건 인지 결과 신호를 반전 및 증폭하기 위한 인버터를 포함하고,
    상기 저장부는, 상기 인버터에서 반전 및 증폭된 PVT 조건 인지 결과 신호를 저장하기 위한 플립플롭을 포함하는, 에스램 글로벌 카운터.
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