JPS5954094A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5954094A JPS5954094A JP57163113A JP16311382A JPS5954094A JP S5954094 A JPS5954094 A JP S5954094A JP 57163113 A JP57163113 A JP 57163113A JP 16311382 A JP16311382 A JP 16311382A JP S5954094 A JPS5954094 A JP S5954094A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- buffer circuit
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入力アドレス信号の変化を検知するアドレスト
ランジションディテクタ回路をそなえた半導体記憶装置
に関する。
ランジションディテクタ回路をそなえた半導体記憶装置
に関する。
第１図はアドレストランジションディテクタ回路を有す
る０ＭＯ８構成のスタティックＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）の読み出し系回路構成
の従来例を示している。図中１ ｔｊ： ＮＯＲゲート
２、インバータ３〜８よシカるアドレスバッファ回路、
９はインバータ１０〜１２、ＭＯＢ）ランジスタ１３〜
１７よシなるアドレストランジションディテクタ回路、
１８はインバータ１９，２０、トランジスタ２１ ａ
、 ２１１〜２１ｎよりなる内部制御パルス発生回路、
２２はＮＡＮＤゲート２３、インバータ２４〜２６よシ
なるプリチャージパルス発生回路、２７はトランジスタ
２８〜３０よシ々るプリチャージ回路、３１はメモリセ
ル、ＷＬ、〜ＷＬｎはワード線、ＢＬ、ＢＬはビット線
、３２は行デコーダ配線３３、ＮＡＮＤゲート３４、イ
ンバータ３５よシなる行デコーダ、３６は列デコーダ配
線３７、ＮＡＮＤゲート３８１、インバータ３９より力
る列デコーダ、４θはトランジスタ４１〜４５よ）なる
センス増幅回路、４６゜４１はビット線電位増幅用イソ
パータ、４８゜４９は列選択転送ゲート、５０はＮＡＮ
Ｄゲート５１、インバータ５２〜５４より彦るセンスラ
ッチパルス発生回路、５５はデータ線、５６はＮＡＮＤ
ゲート５．７、ＮＯＲゲート５８、インバータ５９〜６
３、トランジスタ６４．６５よりなる出力バッファ回路
％ＯＬは負荷容量である。
る０ＭＯ８構成のスタティックＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）の読み出し系回路構成
の従来例を示している。図中１ ｔｊ： ＮＯＲゲート
２、インバータ３〜８よシカるアドレスバッファ回路、
９はインバータ１０〜１２、ＭＯＢ）ランジスタ１３〜
１７よシなるアドレストランジションディテクタ回路、
１８はインバータ１９，２０、トランジスタ２１ ａ
、 ２１１〜２１ｎよりなる内部制御パルス発生回路、
２２はＮＡＮＤゲート２３、インバータ２４〜２６よシ
なるプリチャージパルス発生回路、２７はトランジスタ
２８〜３０よシ々るプリチャージ回路、３１はメモリセ
ル、ＷＬ、〜ＷＬｎはワード線、ＢＬ、ＢＬはビット線
、３２は行デコーダ配線３３、ＮＡＮＤゲート３４、イ
ンバータ３５よシなる行デコーダ、３６は列デコーダ配
線３７、ＮＡＮＤゲート３８１、インバータ３９より力
る列デコーダ、４θはトランジスタ４１〜４５よ）なる
センス増幅回路、４６゜４１はビット線電位増幅用イソ
パータ、４８゜４９は列選択転送ゲート、５０はＮＡＮ
Ｄゲート５１、インバータ５２〜５４より彦るセンスラ
ッチパルス発生回路、５５はデータ線、５６はＮＡＮＤ
ゲート５．７、ＮＯＲゲート５８、インバータ５９〜６
３、トランジスタ６４．６５よりなる出力バッファ回路
％ＯＬは負荷容量である。
第１図の構成の動作は第２図に示すように、時刻ｔ０に
アドレス信号ＡＩが変化すると、直ちにアドレストラン
ジションディテクタ回路（以下人、Ｔ、Ｄ、回路と略称
する）９が動作し、時刻ｔ１にパルスφ量が出力される
。内部制御パルス発生回路１８では各Ａ、Ｔ、Ｄ、回路
出力の論理和をとるため内部制卸パルス発生回路１８の
出力φＩはφｉの立ち上がルによ〕立ち下がると共にプ
リチャージ制御信号φｐ、ラッチ信号φＬは共に立ち下
が９、ビット線ＢＬ、ＢＬがラッチから解放されると共
にプリチャージされてゆく。その間信号φＩの立ち下が
シによって、今まで高電位レベルにあった選択ワード線
も含めて全てのワード線がアドレスデコーダ信号に無関
係に立ち下がり状態すなわち非選択状態となシ、時刻ｔ
２に新たがアドレスバッファ出力ＡＩ’＜ ｘｔ汐が決
ま勺、これが行デコーダ３２に人力される。一方ブリチ
ャージがかな）〆されたところで時刻ｔ４に信号φ■が
立ち上がり、選択ワード線ＷＬｉ は立ち上がる。そ
して充分にプリチャージされて時刻ｔ、にプリチャージ
は終わシ、その後選択されたセルの駆動によ）、一対の
ビット線ＢＬ、ＢＬの一万はゆつくシ立ち下がる。そし
て時刻ｔ・にセンス増幅器４゜のラッチ信号φＬが立ち
上がシ、ビット線電位は増幅され、一方のビット線はＶ
ＤＤ電位にそして他方のビット線はＶｓｓ電位となシ、
選択セルの電位情報が出力バッファ回路５６に転送され
選択セルの電位情報に従った電位が時刻１ｓにＶｏｕｔ
として出力される。このような一連の動作において
、ビット線のプリチャージによる一対のビット線の昇圧
とセル情報の転送とによって読み出し出力は、前のチイ
クルいかんにかかわらず時刻ｔ、に一部“Ｈ”（高）レ
ベルになシ、その後ビット線電位に対応して時刻ｔ、に
″Ｈルベルモジくハ“Ｌ”（低）レベル（第２図ではｕ
Ｌ”レベルの場合を図示）を出力する。
アドレス信号ＡＩが変化すると、直ちにアドレストラン
ジションディテクタ回路（以下人、Ｔ、Ｄ、回路と略称
する）９が動作し、時刻ｔ１にパルスφ量が出力される
。内部制御パルス発生回路１８では各Ａ、Ｔ、Ｄ、回路
出力の論理和をとるため内部制卸パルス発生回路１８の
出力φＩはφｉの立ち上がルによ〕立ち下がると共にプ
リチャージ制御信号φｐ、ラッチ信号φＬは共に立ち下
が９、ビット線ＢＬ、ＢＬがラッチから解放されると共
にプリチャージされてゆく。その間信号φＩの立ち下が
シによって、今まで高電位レベルにあった選択ワード線
も含めて全てのワード線がアドレスデコーダ信号に無関
係に立ち下がり状態すなわち非選択状態となシ、時刻ｔ
２に新たがアドレスバッファ出力ＡＩ’＜ ｘｔ汐が決
ま勺、これが行デコーダ３２に人力される。一方ブリチ
ャージがかな）〆されたところで時刻ｔ４に信号φ■が
立ち上がり、選択ワード線ＷＬｉ は立ち上がる。そ
して充分にプリチャージされて時刻ｔ、にプリチャージ
は終わシ、その後選択されたセルの駆動によ）、一対の
ビット線ＢＬ、ＢＬの一万はゆつくシ立ち下がる。そし
て時刻ｔ・にセンス増幅器４゜のラッチ信号φＬが立ち
上がシ、ビット線電位は増幅され、一方のビット線はＶ
ＤＤ電位にそして他方のビット線はＶｓｓ電位となシ、
選択セルの電位情報が出力バッファ回路５６に転送され
選択セルの電位情報に従った電位が時刻１ｓにＶｏｕｔ
として出力される。このような一連の動作において
、ビット線のプリチャージによる一対のビット線の昇圧
とセル情報の転送とによって読み出し出力は、前のチイ
クルいかんにかかわらず時刻ｔ、に一部“Ｈ”（高）レ
ベルになシ、その後ビット線電位に対応して時刻ｔ、に
″Ｈルベルモジくハ“Ｌ”（低）レベル（第２図ではｕ
Ｌ”レベルの場合を図示）を出力する。
これが一連の読み出し動作であシ、出力Ｖｏｕｔはいっ
たんｔ′Ｈ”レベルになったのちセルの記憶情報に従っ
てｕＨ”レベルもしくはＩＬ”レベルを出力するという
段階的変化をさせる理由は読み出し動作の高速化にある
。すなわち、負荷トランジスタは駆動トランジスタに比
べて、０−ＭＯ８型回路構成ではそのキャリヤ移動度が
小さく、Ｅ／Ｄ型回路構成ではゲート電位が相対的には
゛十分大きくはないため、コソダクタンスが小さくなっ
ており、その結果、出力に要する時間は出力の変化が遅
い立ち上が多出力時の遷移速度で制限されている。そこ
で、読み出し動作中に出力な一部１Ｈ”レベルとすルナ
ラば、ｕＨｎレベルの出力に対しては出力はそのまま変
化せずそのため出力の遷移時間はゼロとなり、−万″Ｉ
Ｌ”レベルの出力に対しては出力に要する時間は遷移速
度の大きい立ち下がシ出力で決まる。そのため出力に要
する時間は出力の変化が速い立ち下が多出力時の遷移速
度で決まり結局読み出し動作を高速化することができる
。このような読み出し動作においてこのスタティックＲ
ＡＭはノイズを発生しやすくなっている。それは、上記
のように時刻１ｓからｔ、の間に一部出力はＲＨ”レベ
ルとな夛、その後出力情報が決まる場合、その出力が１
Ｌ”レベルであって出力ノードにつながる負荷容量ＯＬ
が大きいと、″ＲＬ＃レベル出力即ちＶｏｕｔが立ち下
がるとき、ＮチャネルＭＯ８）ランジスタロ５で負荷容
量ＯＬを放電す石必要がある。
たんｔ′Ｈ”レベルになったのちセルの記憶情報に従っ
てｕＨ”レベルもしくはＩＬ”レベルを出力するという
段階的変化をさせる理由は読み出し動作の高速化にある
。すなわち、負荷トランジスタは駆動トランジスタに比
べて、０−ＭＯ８型回路構成ではそのキャリヤ移動度が
小さく、Ｅ／Ｄ型回路構成ではゲート電位が相対的には
゛十分大きくはないため、コソダクタンスが小さくなっ
ており、その結果、出力に要する時間は出力の変化が遅
い立ち上が多出力時の遷移速度で制限されている。そこ
で、読み出し動作中に出力な一部１Ｈ”レベルとすルナ
ラば、ｕＨｎレベルの出力に対しては出力はそのまま変
化せずそのため出力の遷移時間はゼロとなり、−万″Ｉ
Ｌ”レベルの出力に対しては出力に要する時間は遷移速
度の大きい立ち下がシ出力で決まる。そのため出力に要
する時間は出力の変化が速い立ち下が多出力時の遷移速
度で決まり結局読み出し動作を高速化することができる
。このような読み出し動作においてこのスタティックＲ
ＡＭはノイズを発生しやすくなっている。それは、上記
のように時刻１ｓからｔ、の間に一部出力はＲＨ”レベ
ルとな夛、その後出力情報が決まる場合、その出力が１
Ｌ”レベルであって出力ノードにつながる負荷容量ＯＬ
が大きいと、″ＲＬ＃レベル出力即ちＶｏｕｔが立ち下
がるとき、ＮチャネルＭＯ８）ランジスタロ５で負荷容
量ＯＬを放電す石必要がある。
このとき高速読み出しのためには容量ＯＬをトランジス
タ６５で急速に放電し万ければｋらず、トランジスタ６
５につながる電源Ｖｓｓ （接地）の半導体記憶装置内
の配線には大きな電流が流れる。これによってこのスタ
ティックＲＡＭの電源Ｖｓｓの配線は、この半導体配憶
装置が実装されているボードのＶｓｓ線よシも抵抗値が
制く、またボードのＶｓｓ線がインダクタンスを持って
いるため、負荷窓ｔＯＬの放電時にはこのスタティック
ＲＡＭ内のＶｓｓは本来のＶｓｓｌｉ位よシ高くなって
しまう。これは、外部から供給されている電源Ｖｓｓに
対する内部発生ノイズである。
タ６５で急速に放電し万ければｋらず、トランジスタ６
５につながる電源Ｖｓｓ （接地）の半導体記憶装置内
の配線には大きな電流が流れる。これによってこのスタ
ティックＲＡＭの電源Ｖｓｓの配線は、この半導体配憶
装置が実装されているボードのＶｓｓ線よシも抵抗値が
制く、またボードのＶｓｓ線がインダクタンスを持って
いるため、負荷窓ｔＯＬの放電時にはこのスタティック
ＲＡＭ内のＶｓｓは本来のＶｓｓｌｉ位よシ高くなって
しまう。これは、外部から供給されている電源Ｖｓｓに
対する内部発生ノイズである。
このように内部の電源Ｖｓｓが外部のそれよ多−瞬高く
なることは、上記従来回路においては誤動作の原因とな
る。かぜ匁ら通常のＭＯＳデバイスではＴ Ｔ Ｌ （
ＴｒａｎｓｌｓｔｏｒＴｒａｎｓＩｓｔｏｒ Ｌｏｇｉ
ｃ）コンパチブルとなってお）、例えば入力電圧は０．
８ｖ以下が１Ｌ”レベル、２．４Ｖ以上が６Ｈ”レベル
と検知されるように設計してあシ、この場合入力の反転
レベルは通常上記値の半分即ち１．６ｖ付近の値として
いる。そこでもしアドレス入力が２．４ｖの６Ｈ＃レベ
ルであったとし、そのアドレスに対応する出力がｕＬ”
レベルであったとすると、アドレスが入力されてビット
線がプリチャージされ、出力が一部ｕＨ″レベルにカシ
、次に出力データである６Ｌ”レベル電圧が出力される
と、そのとき内部のＶｓｓ電位が一瞬浮き上がる。
なることは、上記従来回路においては誤動作の原因とな
る。かぜ匁ら通常のＭＯＳデバイスではＴ Ｔ Ｌ （
ＴｒａｎｓｌｓｔｏｒＴｒａｎｓＩｓｔｏｒ Ｌｏｇｉ
ｃ）コンパチブルとなってお）、例えば入力電圧は０．
８ｖ以下が１Ｌ”レベル、２．４Ｖ以上が６Ｈ”レベル
と検知されるように設計してあシ、この場合入力の反転
レベルは通常上記値の半分即ち１．６ｖ付近の値として
いる。そこでもしアドレス入力が２．４ｖの６Ｈ＃レベ
ルであったとし、そのアドレスに対応する出力がｕＬ”
レベルであったとすると、アドレスが入力されてビット
線がプリチャージされ、出力が一部ｕＨ″レベルにカシ
、次に出力データである６Ｌ”レベル電圧が出力される
と、そのとき内部のＶｓｓ電位が一瞬浮き上がる。
その浮き上がシミ圧が例えば１Ｖ程度であるとすると、
この半導体記憶装置からみたさきほどのアドレス入力電
圧２．４ｖは一瞬の間″’ ２．４ Ｖ−ＩＶ−１，４
Ｖ”とな夛、アドレスバッファ人力はこれによって反転
し、入力をＩ″ＬＬルベルて検知する。即ちアドレスが
変わったことにな夛、直ちに新しいアドレス入力が入っ
たかのように再び一連の動作をくシ返しはじめる。
この半導体記憶装置からみたさきほどのアドレス入力電
圧２．４ｖは一瞬の間″’ ２．４ Ｖ−ＩＶ−１，４
Ｖ”とな夛、アドレスバッファ人力はこれによって反転
し、入力をＩ″ＬＬルベルて検知する。即ちアドレスが
変わったことにな夛、直ちに新しいアドレス入力が入っ
たかのように再び一連の動作をくシ返しはじめる。
しかしこの動作の途中においては内部のＶｓｍ電位は浮
かずしばらくのちには本来の外部電源のＶ’ｍｓ電位に
復帰し２．４ｖのアドレス入力はこの半導体記憶装置に
おいて再び’Ｈ”レベルと見なされ、新しいアドレスが
入ったとしてもう一部 叶一連の動作を始め、また出力バッファで電源ノイズを
発生させ同じ誤動作のぜイグルをくシ返えす。これはと
りも直さず、このスタティックＲＡＭが発振しているこ
とを示すものである。
かずしばらくのちには本来の外部電源のＶ’ｍｓ電位に
復帰し２．４ｖのアドレス入力はこの半導体記憶装置に
おいて再び’Ｈ”レベルと見なされ、新しいアドレスが
入ったとしてもう一部 叶一連の動作を始め、また出力バッファで電源ノイズを
発生させ同じ誤動作のぜイグルをくシ返えす。これはと
りも直さず、このスタティックＲＡＭが発振しているこ
とを示すものである。
本発明は上記実情に鑑みてなされたもので、読み出しデ
ータを出力することにより出力バッファ回路が発生する
ノイズが記憶装置内の電源線にの＃）、上記ノイズによ
セアドレスバツ７７回路が自然（＝働き、誤動作ないし
発振動作を生じることを防ぐため、出力バッファ回路へ
入力されるデータ信号を制御する信号によ）、出力バッ
ファ回路で読み出しデータが出力中の一部期間或いは全
期間の間は、アドレスバッファ回路内のノードが変動し
ないようにした半導体記憶装置を提供しようとするもの
である。
ータを出力することにより出力バッファ回路が発生する
ノイズが記憶装置内の電源線にの＃）、上記ノイズによ
セアドレスバツ７７回路が自然（＝働き、誤動作ないし
発振動作を生じることを防ぐため、出力バッファ回路へ
入力されるデータ信号を制御する信号によ）、出力バッ
ファ回路で読み出しデータが出力中の一部期間或いは全
期間の間は、アドレスバッファ回路内のノードが変動し
ないようにした半導体記憶装置を提供しようとするもの
である。
本発明は上記のような誤動作ないし発振動作を防ぐため
、出力バッファ回路からデータが出力される期間の中で
も最も内部の電源配線の電０ 源電圧が浮きやすい、データが出力され始める出力開始
期間或いはデータが出力される全期間、或いはビット線
プリチャージにともがう出力バッファ回路出力の立ち上
が多期間も含めた全期間の間は、アドレスバッファ（以
下Ａ、Ｂ、 と略す）回路が動作しないようにしたも
のである。
、出力バッファ回路からデータが出力される期間の中で
も最も内部の電源配線の電０ 源電圧が浮きやすい、データが出力され始める出力開始
期間或いはデータが出力される全期間、或いはビット線
プリチャージにともがう出力バッファ回路出力の立ち上
が多期間も含めた全期間の間は、アドレスバッファ（以
下Ａ、Ｂ、 と略す）回路が動作しないようにしたも
のである。
以下図面を参照して本発明の詳細な説明する。第３図は
本実施例で用いる制御パルスφｓＬ、φＩＩＬと他のパ
ルスとの関係を示す図である。
本実施例で用いる制御パルスφｓＬ、φＩＩＬと他のパ
ルスとの関係を示す図である。
第３図の例では、ビット線のプリチャージ信号の終了を
意味するφｐの立ち上が多信号を受けて制卸パルスφ８
Ｌ 、φａＬをそれぞれΔｔの時間の間ＭＨ”或いは６
Ｌ”レベルとし、これらの信号によってＡ、Ｂ、回路１
を静止させるもので、この場合出力Ｖｏｕｔがビット線
のプリチャージによ如時刻ｔ、に立ち上がった後、時刻
ｔ、からデータが出力されたしばらく後の時刻ｔ、・〕
までのΔｔを静止時間とするものである。第４図の例で
は、一対のビット線ＢＬ、ＢＬの電位を１ センス増幅の開始を意味するセンスラッチ信号φＬの立
ち上が多信号を受けて、パルスφ８Ｌとφ８ＬをΔｔ′
の間ｕ Ｈ”或いは”Ｌ”レベルとし、これらの信号に
よって人、Ｂ６回路１を静止させるもので、この場合出
力Ｖｏｕｔは立ち上がってのち時刻ｔ６よシデータが出
力されたしばらくのちの時刻ｔ、Ｉ までのΔｔ′を静
止時間としたものである。
意味するφｐの立ち上が多信号を受けて制卸パルスφ８
Ｌ 、φａＬをそれぞれΔｔの時間の間ＭＨ”或いは６
Ｌ”レベルとし、これらの信号によってＡ、Ｂ、回路１
を静止させるもので、この場合出力Ｖｏｕｔがビット線
のプリチャージによ如時刻ｔ、に立ち上がった後、時刻
ｔ、からデータが出力されたしばらく後の時刻ｔ、・〕
までのΔｔを静止時間とするものである。第４図の例で
は、一対のビット線ＢＬ、ＢＬの電位を１ センス増幅の開始を意味するセンスラッチ信号φＬの立
ち上が多信号を受けて、パルスφ８Ｌとφ８ＬをΔｔ′
の間ｕ Ｈ”或いは”Ｌ”レベルとし、これらの信号に
よって人、Ｂ６回路１を静止させるもので、この場合出
力Ｖｏｕｔは立ち上がってのち時刻ｔ６よシデータが出
力されたしばらくのちの時刻ｔ、Ｉ までのΔｔ′を静
止時間としたものである。
次にＡ、Ｂ、回路を制御パルスφ８Ｌ或−いはφ８Ｌに
よってΔを或いはΔｔ′の時間静止状態とする具体的回
路例を説明する。第５図はその一例で、信号φｐ或いは
φＬを人、Ｂ０回路静止用の入力パルスφ−とし、その
立ち上がシな検出する回路７ノによって制卸パルスφＢ
Ｌ。
よってΔを或いはΔｔ′の時間静止状態とする具体的回
路例を説明する。第５図はその一例で、信号φｐ或いは
φＬを人、Ｂ０回路静止用の入力パルスφ−とし、その
立ち上がシな検出する回路７ノによって制卸パルスφＢ
Ｌ。
φＩＩＬをつくる。立ち上がシ検出回路７１はＮＡＮＤ
ゲート７２、インバータ７３〜７６よシなる。上記パル
スφａＬ 、φａＬを、Ａ、Ｂ、回路１に付加したＰチ
ャネル型トランジスタ７７．７８、Ｎチャネル型トラン
ジスタ７９，１１０によゐクロックドインバータに入力
し、静止時 ２ 間は入力信号をインバータ３０部分でラッチし、入力信
号が変動しないようにして電源ノイズによシ入カアドレ
ス信号が変化しないようにしたものである。このように
静止時間が設けられたことにより、発振などの誤動作が
防止できるものである。
ゲート７２、インバータ７３〜７６よシなる。上記パル
スφａＬ 、φａＬを、Ａ、Ｂ、回路１に付加したＰチ
ャネル型トランジスタ７７．７８、Ｎチャネル型トラン
ジスタ７９，１１０によゐクロックドインバータに入力
し、静止時 ２ 間は入力信号をインバータ３０部分でラッチし、入力信
号が変動しないようにして電源ノイズによシ入カアドレ
ス信号が変化しないようにしたものである。このように
静止時間が設けられたことにより、発振などの誤動作が
防止できるものである。
第６図は本発明の他の実施例で、第５図の方法に追加し
て、更にトランジスタ８１．８２によ多構成された転送
ゲートを設けてい石。この場合アドレス入力信号ｔｉが
入力されるＮ０ＦＬゲート２が電源ノイズに最も弱いこ
とに対し、ＮＯＲゲート２の出力を静止期間には上記転
送ゲート部で遮断されるから、インバータ３とクロック
ドインバータによるラッチ機能を高めることができる。
て、更にトランジスタ８１．８２によ多構成された転送
ゲートを設けてい石。この場合アドレス入力信号ｔｉが
入力されるＮ０ＦＬゲート２が電源ノイズに最も弱いこ
とに対し、ＮＯＲゲート２の出力を静止期間には上記転
送ゲート部で遮断されるから、インバータ３とクロック
ドインバータによるラッチ機能を高めることができる。
上記説明は０ＭＯ８回路構成の例を示したが、次にエン
ハンスメント型トランジスタとデプレッション型トラン
ジスタを用いたいわゆる脚型回路構成のスタティックＦ
ＬＡＭにおける実施例を示す。第７図はＥ／Ｄ型スタテ
ィックＲＡＭ３ の読み出し系回路構成図であ少、第１図と構成的に対応
させた例であるから、対応個所には同一符号を用い、適
宜添字５１”を付しておく。
ハンスメント型トランジスタとデプレッション型トラン
ジスタを用いたいわゆる脚型回路構成のスタティックＦ
ＬＡＭにおける実施例を示す。第７図はＥ／Ｄ型スタテ
ィックＲＡＭ３ の読み出し系回路構成図であ少、第１図と構成的に対応
させた例であるから、対応個所には同一符号を用い、適
宜添字５１”を付しておく。
この回路は、プリチャージパルスが第１図とは逆相のφ
ｐが用いられていることが異なシ、定性的には同じ動作
である。この場合も回路静止用パルスφＳとしては、プ
リチャージパルスφｐの逆相パルスφｐ或いはセンスラ
ッチ用パルスφＬを用いる。従ってパルスφｐを用いる
ときには、φｐを入力とする１段のインバータ出力を用
いる。なお第７図においてトランジスタ２８．〜３０．
，６４１はしきい値電圧がＯｖ付近のいわゆるイントリ
ンシック型、トランジスタ１７１．２１ａ１はデプレッ
ション型、他のトランジスタはエンハンスメント型であ
る。
ｐが用いられていることが異なシ、定性的には同じ動作
である。この場合も回路静止用パルスφＳとしては、プ
リチャージパルスφｐの逆相パルスφｐ或いはセンスラ
ッチ用パルスφＬを用いる。従ってパルスφｐを用いる
ときには、φｐを入力とする１段のインバータ出力を用
いる。なお第７図においてトランジスタ２８．〜３０．
，６４１はしきい値電圧がＯｖ付近のいわゆるイントリ
ンシック型、トランジスタ１７１．２１ａ１はデプレッ
ション型、他のトランジスタはエンハンスメント型であ
る。
第８図はＥ／Ｄ型のＡ、Ｂ、Ｊを静止状態とする実施例
である。即ち信号φＬ或いはφｐを入力φＳとする立ち
上がシ検出回路７１によってつくられる信号φａＬによ
って静止期間の間、トランジスタ９１．９２の２つの転
送ゲートを４ 遮断状態とすることにより、すでに２つのインバータ９
３．９４で形成されたフリップフロップ（ラッチ用）回
路の入力を、電源ノイズに最も弱いアドレス入力信号Ａ
ｔが入力されるＮＯＲゲート２の出力から電気的に隔離
することによ９１人、８０回路１におけるアドレス信号
が変化しないようにしたものである。
である。即ち信号φＬ或いはφｐを入力φＳとする立ち
上がシ検出回路７１によってつくられる信号φａＬによ
って静止期間の間、トランジスタ９１．９２の２つの転
送ゲートを４ 遮断状態とすることにより、すでに２つのインバータ９
３．９４で形成されたフリップフロップ（ラッチ用）回
路の入力を、電源ノイズに最も弱いアドレス入力信号Ａ
ｔが入力されるＮＯＲゲート２の出力から電気的に隔離
することによ９１人、８０回路１におけるアドレス信号
が変化しないようにしたものである。
上記説明では、プリチャージ終了時刻或いはビット線の
センス開始時刻から人、Ｂ０回路１を静止状態とする場
合である。次に更にパツブア回路出力Ｖｏｕｔ がビ
ット線のプリチャージによシ″ｔＨ”レベルになるとき
に生ずるＶＤＤ電源ノイズによる誤動作を防ぐ方法とし
て、第９図１ｍ）或いはｔｂ）に示すよう（ニブリチャ
ージ信号φｐ或いはセンスラッチ信号φＬの立ち上が如
遅延信号をつ＜ル、これを信号φＢＬ或いはφ８Ｌとし
て用いることにより、ビット線のプリチャージによる出
力Ｖｏｕｔ の立ち上がシの始まる少し前よＪ） ｖｏ
ｕｔ の出力データが出力し終えるまでの間人、Ｂ、回
路１を静止状態とすることができ５ る。上記の立ち上がシ遅延回路による信号φ８Ｌとφ８
Ｌの発生回路を第１０図に示す。この回路はインバータ
遅延回路１０１〜１０５とＮ人ＮＤゲート１０６で構成
される。ここで信号φＳには信号φｐ或いはφＬが用い
られる。
センス開始時刻から人、Ｂ０回路１を静止状態とする場
合である。次に更にパツブア回路出力Ｖｏｕｔ がビ
ット線のプリチャージによシ″ｔＨ”レベルになるとき
に生ずるＶＤＤ電源ノイズによる誤動作を防ぐ方法とし
て、第９図１ｍ）或いはｔｂ）に示すよう（ニブリチャ
ージ信号φｐ或いはセンスラッチ信号φＬの立ち上が如
遅延信号をつ＜ル、これを信号φＢＬ或いはφ８Ｌとし
て用いることにより、ビット線のプリチャージによる出
力Ｖｏｕｔ の立ち上がシの始まる少し前よＪ） ｖｏ
ｕｔ の出力データが出力し終えるまでの間人、Ｂ、回
路１を静止状態とすることができ５ る。上記の立ち上がシ遅延回路による信号φ８Ｌとφ８
Ｌの発生回路を第１０図に示す。この回路はインバータ
遅延回路１０１〜１０５とＮ人ＮＤゲート１０６で構成
される。ここで信号φＳには信号φｐ或いはφＬが用い
られる。
上記実施例によれば、４にビットのスタティックＲＡＭ
において従来のＡ、Ｔ、Ｄ、を有するものではＶＤＤ
−５，５Ｖで発振状態となったが、本発明ではいずれの
方法でも、発振開始はＶＤＤ−９，５〜１４．５ Ｖの
範囲となシ、発振に強く３つだことが分かる。またＥ／
Ｄ構成では、従来例ではＶＤＤ Ｉ−１５，ＯＶで発振
状態となったが、本発明ではいずれの方法でも発振開始
電圧はＶＩＩＤ−１０，０〜１５．５Ｖとなった。即ち
電源電圧が高いと誤動作ないし発振現象がおきやすくな
るが、本実施例によればそれがおきにくくなった。
において従来のＡ、Ｔ、Ｄ、を有するものではＶＤＤ
−５，５Ｖで発振状態となったが、本発明ではいずれの
方法でも、発振開始はＶＤＤ−９，５〜１４．５ Ｖの
範囲となシ、発振に強く３つだことが分かる。またＥ／
Ｄ構成では、従来例ではＶＤＤ Ｉ−１５，ＯＶで発振
状態となったが、本発明ではいずれの方法でも発振開始
電圧はＶＩＩＤ−１０，０〜１５．５Ｖとなった。即ち
電源電圧が高いと誤動作ないし発振現象がおきやすくな
るが、本実施例によればそれがおきにくくなった。
なお本発明は実施例のみに限らず種々の応用が可能であ
る。例えば実施例ではスタティックＲＡＭを例にしたが
、ＲＯＭ （Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）の場合
でもセル構造が異なるだけで、６ 本発明を適用できる。
る。例えば実施例ではスタティックＲＡＭを例にしたが
、ＲＯＭ （Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）の場合
でもセル構造が異なるだけで、６ 本発明を適用できる。
以上説明した如く本発明によれば、データの出力にとも
ガう電源ノイズによシ生ずる半導体配憶装置の誤動作な
いし発振現象を防止することができるものである。
ガう電源ノイズによシ生ずる半導体配憶装置の誤動作な
いし発振現象を防止することができるものである。
第１図は０Ｍ０ＳスタテイツクＲＡＭの読み出し系回路
図、第２図は同回路の動作を示すタイミング波形図、繁
３図、第４図は本発明の詳細な説明する信号のタイミン
グ波形図、第５図、第６図は本発明の実施例の要部回路
図、第７図はＢ／ＤスタティックＴＬＡＭの読み出し光
回路図、第８図は本発明の他の実施例の要部回路図、第
９図は本発明の異なる実施例を説明するためのタイミン
グ波形図、第１０図は同タイミング波形を得るための回
路図である。 １・・・人、Ｂ１回路（アドレスバッファ回路）、９・
・・λ、Ｔ、Ｄ、（アドレストランジションディテクタ
）回路、１８・・・内部制御パルス発生回７ 路、２２・・・プリチャージパルス発生回路、２７・・
・プリチャージ回路、３１・・・メモリセル、３２．３
６・・・デコーダ回路、４０・・・センス増幅回路、５
６・・・出力バッファ回路、ＯＬ・・・負荷容量。 出願人代理人 弁理土鈴 江 武 彦 ８
図、第２図は同回路の動作を示すタイミング波形図、繁
３図、第４図は本発明の詳細な説明する信号のタイミン
グ波形図、第５図、第６図は本発明の実施例の要部回路
図、第７図はＢ／ＤスタティックＴＬＡＭの読み出し光
回路図、第８図は本発明の他の実施例の要部回路図、第
９図は本発明の異なる実施例を説明するためのタイミン
グ波形図、第１０図は同タイミング波形を得るための回
路図である。 １・・・人、Ｂ１回路（アドレスバッファ回路）、９・
・・λ、Ｔ、Ｄ、（アドレストランジションディテクタ
）回路、１８・・・内部制御パルス発生回７ 路、２２・・・プリチャージパルス発生回路、２７・・
・プリチャージ回路、３１・・・メモリセル、３２．３
６・・・デコーダ回路、４０・・・センス増幅回路、５
６・・・出力バッファ回路、ＯＬ・・・負荷容量。 出願人代理人 弁理土鈴 江 武 彦 ８
Claims (4)
- （１） 複数個のメモリセルと、これらメモリセルの
うちの特定のセルを選択するための入力アドレスバッフ
ァ回路及びデコーダ回路と、前記メそりセルの情報を増
幅しデータ信号として出力する回路と、そのデータ信号
を出力する出力バッファ回路と、入力アドレン信号の変
化を検知するアドレストランジションディテクタ回路と
、前記出力バッファ回路へ入力されるデータ信号を制御
する信号を前記アドレスバッファ回路の動作を制御する
信号の原信号として前記アドレスバッファ回路へ入力し
、前記出力バッファ回路によシ前記メモリセルの情報に
対応する電位が出力される一部の期間または全部の期間
中には前記アドレスバッファ回路から前記アドレストラ
ンジシぢンデイテクタ回路へ出力されるアドレス信号を
不変とする手段とを具備したことを特徴とする半導体記
憶装置。 - （２） 前記出力バッファ回路へ入力されるデータ信
号を制御する信号には、複数のメモリセルが接続された
ビット線をセンス増幅する制御信号を用いることを特徴
とする特許請求の範囲第１項に記載の半導体記憶装置。 - （３） 前記出力バッファ回路へ入力されるデータ信
号を制御する信号には複数のメモリセルが接続されたピ
ット線をプリチャージするための制御信号を用いること
を特徴とする特許請求の範囲第１項に記載の半導体記憶
装置。 - （４） 前記アドレスバッファ回路から前記アドレス
トランジションディテクタ回路へ出力されるアドレス信
号を不変とする手段として、前記アドレス信号を出力す
る回路？＝クラッチ能が具備されていることを特徴とす
る特許請求の範囲第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163113A JPS5954094A (ja) | 1982-09-21 | 1982-09-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163113A JPS5954094A (ja) | 1982-09-21 | 1982-09-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5954094A true JPS5954094A (ja) | 1984-03-28 |
Family
ID=15767406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163113A Pending JPS5954094A (ja) | 1982-09-21 | 1982-09-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954094A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283093A (ja) * | 1985-06-07 | 1986-12-13 | Mitsubishi Electric Corp | 入出力信号の保持回路 |
| JPS63160089A (ja) * | 1986-12-24 | 1988-07-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63173296A (ja) * | 1987-01-12 | 1988-07-16 | Sony Corp | メモリ装置のプルアツプ回路 |
| JPH02177090A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
| JPH03130992A (ja) * | 1988-12-21 | 1991-06-04 | Texas Instr Inc <Ti> | ワードライン選択制御のための非対称ディレイ |
| JPH03152797A (ja) * | 1989-11-08 | 1991-06-28 | Toshiba Corp | 半導体集積回路 |
| US5619151A (en) * | 1989-03-09 | 1997-04-08 | Hitachi, Ltd. | Semiconductor device |
-
1982
- 1982-09-21 JP JP57163113A patent/JPS5954094A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283093A (ja) * | 1985-06-07 | 1986-12-13 | Mitsubishi Electric Corp | 入出力信号の保持回路 |
| JPS63160089A (ja) * | 1986-12-24 | 1988-07-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63173296A (ja) * | 1987-01-12 | 1988-07-16 | Sony Corp | メモリ装置のプルアツプ回路 |
| JPH03130992A (ja) * | 1988-12-21 | 1991-06-04 | Texas Instr Inc <Ti> | ワードライン選択制御のための非対称ディレイ |
| JPH02177090A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
| US5619151A (en) * | 1989-03-09 | 1997-04-08 | Hitachi, Ltd. | Semiconductor device |
| JPH03152797A (ja) * | 1989-11-08 | 1991-06-28 | Toshiba Corp | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6754121B2 (en) | Sense amplifying circuit and method | |
| JP4339532B2 (ja) | セルフタイミング回路を有するスタティックメモリ | |
| KR100369278B1 (ko) | 연상 메모리(ｃａｍ) | |
| US6067256A (en) | Static semiconductor memory device operating at high speed under lower power supply voltage | |
| US4751681A (en) | Dynamic differential amplifier | |
| US7298660B2 (en) | Bit line sense amplifier control circuit | |
| JPH048878B2 (ja) | ||
| US7349274B2 (en) | Precharge circuit and method employing inactive weak precharging and equalizing scheme and memory device including the same | |
| US20060221726A1 (en) | Over driving control signal generator in semiconductor memory device | |
| US7054182B2 (en) | Nonvolatile FeRam control device | |
| US7038962B2 (en) | Semiconductor integrated circuit | |
| KR940006994B1 (ko) | 다이나믹 랜덤액세스메모리와 그 데이터 기록방법 | |
| JPH0917183A (ja) | 半導体記憶装置 | |
| JP2001110187A (ja) | 改良型ｓｒａｍの方法と装置 | |
| EP1143453B1 (en) | Semiconductor memory device | |
| US5200710A (en) | Current mirror amplifier circuit and method of driving the same | |
| JPS5954094A (ja) | 半導体記憶装置 | |
| JP2718577B2 (ja) | ダイナミックｒａｍ | |
| US10515702B2 (en) | Precharge circuit, and memory device and SRAM global counter using precharge circuit | |
| JPS5954093A (ja) | 半導体記憶装置 | |
| US6078531A (en) | Word line voltage supply circuit | |
| JPH0935476A (ja) | 可変プレート電圧発生回路を具備する半導体メモリ装置 | |
| JPH09297992A (ja) | センスアンプ回路 | |
| US5883848A (en) | Semiconductor device having multiple sized memory arrays | |
| JPH0217872B2 (ja) |