JPH03130992A - ワードライン選択制御のための非対称ディレイ - Google Patents

ワードライン選択制御のための非対称ディレイ

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Publication number
JPH03130992A
JPH03130992A JP1332534A JP33253489A JPH03130992A JP H03130992 A JPH03130992 A JP H03130992A JP 1332534 A JP1332534 A JP 1332534A JP 33253489 A JP33253489 A JP 33253489A JP H03130992 A JPH03130992 A JP H03130992A
Authority
JP
Japan
Prior art keywords
word line
gate
selection
delay
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1332534A
Other languages
English (en)
Inventor
Theodore W Houston
セオドアー　ダブリュ．ヒューストン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH03130992A publication Critical patent/JPH03130992A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体メモリの分野に関するもので、核防衛
局ニヨル契約番号ＤＮＡ　００１−８６−００９０に基
づいてアメリカ合衆国政府より援助を受けて成されたも
のである。
（発明の背景） 例えば静的ランダムアクセスメモリ（ＳＲＡＭ）のよう
なメモリにおいてワードラインの選択または非選択を行
う場合、従来では、ワードライン選択におけるインバー
タの駆動電力を非対称にして用いていた。すなわち、選
択ワードラインに比べて非選択ワードラインにかなり強
い駆動電力を与えていた。例えば、ｎチャンネルトラン
ジスタに接続されたｐチャンネルトランジスタからなる
インバータをワードライン駆動に用いた機構では、ｎチ
ャンネルトランジスタをｐチャンネルトランジスタに比
べて大きくしている。この時、非選択ワードラインにお
いて大きな駆動電力が使用される。第１図にこのような
従来技術の一例の回路図を示している。第１図はｎチャ
ンネルトランジスタ４に接続され、ｎチャンネルトラン
ジスタ４の半分の大きさであるｐチャンネルトランジス
タ２を示している。これは、トランジスタ２の隣に１／
２Ｘ、トランジスタ４の隣にＸとして示しである。図示
のように、トランジスタ２とトランジスタ４は共通のゲ
ートを共有するのみならずワードラインを駆動する出力
を共有している。トランジスタ２のソースは電圧Ｖｄｄ
に接続され、トランジスタ４のソースは接地されている
。駆動電力において非対称な構成を取ることの大きな欠
点は、例えば温度、しきい電圧値Ｅｇ、　４ デコーダ力゛らの入力 Ｆｔ’ｇ、　６ｂ 手 続 補 正 書（方式） 特許が長宮殿 平成 ２年１０月１９日 １　。
事件の表示 平成Ｏ１年 特許願第３３２５３４号 一 発明の名称 ワードライン選択５ＩＩＷＪのための非対称ディレィテ
キサス インスツルメンツ インコーホレイテッド ４゜ 代 理 人 − −ｍ正により増力口する請求項の数 − ネｍ正の対象 図面

Claims (1)

    【特許請求の範囲】
  1. （１）他のワードラインの選択に対して１個のワードラ
    インの非選択にタイミングディレィが生じるようにワー
    ドライン選択回路において非対称ディレィ素子を用いた
    事を特徴とするメモリタイミング機構。
JP1332534A 1988-12-21 1989-12-21 ワードライン選択制御のための非対称ディレイ Pending JPH03130992A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US288505 1988-12-21
US07/288,505 US4985865A (en) 1988-12-21 1988-12-21 Asymmetrical delay for controlling word line selection

Publications (1)

Publication Number Publication Date
JPH03130992A true JPH03130992A (ja) 1991-06-04

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ID=23107406

Family Applications (1)

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JP1332534A Pending JPH03130992A (ja) 1988-12-21 1989-12-21 ワードライン選択制御のための非対称ディレイ

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US4985865A (en) 1991-01-15

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