KR100877524B1 - 전자 장치 - Google Patents

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Abstract

본 발명에 따른 전자 장치(10)는 복수의 실질적으로 평행한 도체(12a, 12b, 12c, 12d)로 이루어진 데이터 통신 버스(12)를 갖는다. 제어 회로(14)는 도체(12a, 12b, 12c, 12d)로 전달되는 값을 제어한다. 천이 의존 지연 소자((16a, 16b, 16c, 16d)는 제어 회로(14)와 각각의 도체(12a, 12b, 12c, 12d) 사이에 결합되어 데이터 통신 버스(12) 상의 어떠한 천이를 지연시킨다. 특히, 예컨대 제 1 도체(12a)와 제 2 도체(12b)와 같은 이웃하는 도체 상의 반대 천이 중 하나가 지연되어, 제 1 도체(12a)와 제 2 도체(12b) 사이의 상호 캐패시턴스를 충전하는데 요구된 전력을 감소시킨다. 따라서, 감소된 전력 소비를 갖는 데이터 통신 버스(12)가 얻어진다.

Description

전자 장치{ELECTRIC DEVICE WITH DATA COMMUNICATION BUS}
본 발명은, 제 1 도체 및 제 2 도체를 포함하고 있는 실질적으로 평행한 복수의 도체를 갖는 데이터 통신 버스와, 상기 제 1 도체에 제 1 전기 신호를 제공하고 상기 제 2 도체에 제 2 전기 신호를 제공하는 제어 회로를 포함하는 전자 장치에 관한 것이다.
집적 회로(IC) 설계 분야에서, 적어도 하나의 송신기를 적어도 하나의 수신기에 접속하는 통신 장치와 같은 데이터 통신 버스는, 예컨대 프로세서, 코어, 메모리, 주변장치 등과 같은 다양한 구성요소들 사이에서 고속으로 통신을 확립하는 공지된 장치이다. 반도체 디바이스의 크기가 소형화되어감에 따라서, 데이터 통신 버스의 도체들 간의 거리가 더 작아지고 있는데, 이 때문에 많은 간섭 문제가 발생한다. 이것은 이웃하는 도체의 상호 캐패시턴스(Cm)로 설명될 수 있는데, 이 상호 캐패시턴스는 전술한 소형화에 따라서 더욱 커지게 된다. Cm은, 도체의 과도 작용(transient behavior)을 지배할 정도로 커지게 될 것으로 예상된다. 이로부터 두 가지 주요한 바람직하지 못한 효과가 발생한다. 첫째로는, Cm의 증가로 크로스 토크와 같은 부가적인 잡음이 유입되어, 신호의 무결성이 손상되고, Cm을 충전하는데 더 많은 시간이 요구되기 때문에 통신 지연이 증가하게 된다. 또한, Cm의 증가로 인해 전력 소비가 증가하게 된다. 예를 들면, 두 개의 인접한 도체 상에서 1->0 천이 다음의 0->1 천이에 있어서, 캐패시터 상의 전압의 극성이 반전되는데, 캐패시터가 다시 충전되기 전에 우선 방전되어야 하기 때문에 Cm이 커지게 될 때 전력 소비 및 신호 전달 지연이 증가하게 된다. 반도체 디바이스의 크기가 작아짐에 따라서 전력 소비가 증가하므로, Cm의 증가와 관련된 전력 소비의 증가가 아주 바람직하지 못한 효과가 되는데, 그 이유는 이 전력의 발생이 더욱 집적 밀도에 대한 제한 요인이 되기 때문이다.
DATE 컨퍼런스 2000의 회보에서, K. Hiroshe 및 H. Yasuura의 "A Bus Delay Reduction Technique Considering Crosstalk" 446쪽에 따르면, 다양한 도체에 결합된 상이한 길이의 인버터 체인을 갖는 데이터 통신 버스가 개시되어 있다. 이로 인해, 각 천이의 상승 및 하강 에지 사이의 시간적인 중복이 감소되기 때문에, 반대의 천이와 관련된 크로스토크가 감소하게 된다. 즉, (01)->(10) 천이(여기서, 괄호 내의 값은 두 개의 이웃하는 도체 상의 신호 값을 나타낸다)는, 어느 천이가 더 긴 지연을 나타내는지에 따라서, (11) 또는 (00)의 중간 상태를 경유하여 진행한다.
전술한 구성의 문제점은, 예를 들어 (00)->(11) 및 (11)->(00) 천이와 같은 대칭적인 천이 또한 선택적으로 지연된다는 것이다. (00) 및 (11) 상태에서, 상호 캐패시터(Cm)는 방전되며, (00)->(11) 및 (11)->(00) 천이가 동시에 발생하는 한 Cm의 충전은 필요없다. 그러나, 상기 천이들 중 한 천이에 대해 다른 하나의 천이에 지연이 유입되면, (00)->(11) 천이가 Cm의 충전 및 방전과 관련된 (01) 또는 (10) 상태를 경유하여 진행한다. 전술한 구성은 전체적인 신호 무결성을 향상시키지만, 어떠한 천이에 대해서는 버스 통신의 전력 소비가 증가한다고 하는 문제점이 있다.
본 발명의 목적은, 데이터 통신 버스의 도체 상에서의 신호 천이와 관련된 전체 전력 소비를 감소시킨, 서두에 개시한 유형의 데이터 통신 버스를 제공하는 것이다.
상기 목적은 제 1 전기 신호 천이를 지연시키는 제 1 신호 천이 의존 지연 회로와, 제 2 전기 신호 천이를 지연시키는 제 2 신호 천이 의존 지연 회로에 의해 구현된다.
0->1 또는 1->0 천이의 지연은 (11) 또는 (00) 상태를 통해 (01)->(10) 및 (10)->(01) 천이를 발생시키며, 따라서 전력 소비를 감소시키는데, 이것은 직접 (01)->(10) 및 (10)->(01) 천이와 관련된 캐패시터 극성의 완전한 반전이, 캐패시터가 충전되지 않는 중간 (11) 또는 (00) 상태에서 회피되기 때문이다. 바람직하게는, 상기 제 1 및 제 2 지연 회로가 실질적으로 동등한 지연을 유입한다. 그 결과, (00)->(11) 및 (11)->(00) 천이가 각각 실질적으로 동일한 시간만큼 지연되며, 이 때문에, 대칭 천이 동안 불필요한 중간(10) 및 (01)의 발생이 방지되며, 따라서 Cm의 불필요한 충전이 회피된다. 결과적으로, 상당한 전력 감소가 이루어진다.
제 1 신호 천이 의존 지연 회로가 논리 소자를 포함하되, 그 논리 소자의 제 1 입력은 제 1 입력 지연 소자를 통해 지연 회로의 입력에 결합되며, 그의 제 2 입력은 지연 회로의 입력에 결합되며, 그의 출력은 제 1 도체에 결합되면 유리하다.
특정한 천이들만이 논리 소자의 출력 값 내에 변화를 발생시키기 때문에, 논리 소자는 천이 의존 지연을 유입하기 위한 적절한 소자이다. 또한, 표준 논리 소자들의 천이 특성은 일반적으로 고도로 대칭이 되도록 설계되며, 즉, 각각의 0->1 및 0->1 천이의 상승 에지 및 하강 에지는 매우 유사한 형상을 하는데, 이것은 신호 무결성의 측면에서 바람직하다.
논리 소자는 AND 게이트를 포함하고, 제 1 입력 지연 소자가 짝수 개의 인버터를 갖는 인버터 체인을 포함하면 유리하다. AND 게이트의 두 입력을 통해 신호를 전달하면, 입력 중 하나가 다른 입력에 대해 지연되고, 도체 상의 0->1 천이가 지연되는 반면에, 1->0 천이는 지연되지 않는데, 0->1 천이에 있어서는, AND 게이트의 두 입력이 1->0 천이와는 반대로 '1' 상태에 도달해야 하며, 여기서 '0' 상태에 도달하는 덜 지연된 입력은 AND 게이트로 하여금 논리 0을 출력하게 하기 때문이다.
논리 소자가 NOR 게이트를 포함하고, 제 1 입력 지연 소자는 짝수 개의 인버터를 갖는 인버터 체인을 포함하고, 논리 소자의 상기 제 1 입력 및 제 2 입력은 인버터를 통해 제 1 신호 천이 의존 지연 회로의 입력에 결합되는 것이 유리하다. NOR 게이트의 두 입력을 통해 신호를 전달하면, 입력 중 하나가 다른 입력에 대해 지연되고, 도체 상의 0->1 천이가 지연되는 반면에, 1->0 천이는 지연되지 않는데, 0->1 천이에 있어서는, AND 게이트의 두 입력이 1->0 천이와는 반대로 '0' 상태에 도달해야 하며, 여기서 '1' 상태에 도달하는 덜 지연된 입력은 NOR 게이트로 하여금 논리 0을 출력하게 하기 때문이다.
미국특허 제 4,905,192 호에는 반도체 메모리가 개시되어 있다. 이 특허에서는, 전술한 지연 소자들, 예컨대 NOR 및 AND 게이트가 도 7 및 8에 각각 도시되어 있다. 그러나, 이 특허에서 천이 의존 지연 회로는, 컬럼 1의 라인 16-63, 컬럼 2의 라인 14-15 및 컬럼 5의 라인 6-16에 규정되어 있는 바와 같이, 리던던시 회로가 사용되지 않을 때 메모리에 대한 고속 액세스를 제공하기 위해, 디코더 금지 신호가 발생된 후에만 워드 라인 드라이버 신호를 발생하도록 메모리 디바이스 내에서 배타적으로 사용된다. 컬럼 1의 라인 56-63에 분명히 언급한 바와 같이, 천이 의존 지연 회로를 사용하는 동기는 리던던시 회로가 사용되거나 사용되지 않는 두 경우 모두에서 최적의 타이밍을 설정하기 위한 것이다. 전술한 종래 기술은 천이 의존 지연을 유입하여, 예컨대 데이터 통신 버스와 같은 고속 통신 장치에서 전력 소비를 감소시키는 효과에 대해서는 침묵하고 있다. 또한, 버스 통신에 천이 의존 지연을 사용하면 버스 도체 상의 신호의 상승 및 하강 에지의 타이밍으로 비대칭을 유입하는데, 이것은 신호 대칭이 유리한 특징이 되는 것으로 간주되는 기술 분야에서 반직관적인(contra-intuitive) 개념이다. 따라서, 전력 소비를 감소시키기 위해 천이 의존 지연 회로를 사용하는 것은 천이 의존 지연 회로의 신규하면서도 비자명한 응용이다.
제 1 신호 천이 의존 지연 회로가 비대칭 인버터를 포함하고, 비대칭 인버터는 제어 회로에 결합된 입력과, 제 1 도체에 결합된 출력과, 제 1 저항을 갖는 제 1 트랜지스터와, 제 2 저항을 갖는 제 2 트랜지스터를 포함하면 보다 바람직하다.
상이한 저항을 갖는 트랜지스터를 갖는 인버터를 사용하게 되면, 또한 천이 의존 지연이 유입된다. 종래의 인버터에서, 트랜지스터의 길이대 폭(W/L)의 비는, 두 트랜지스터가 스위칭 작용에서 대칭적인 상승 및 하강 에지를 보증하기 위해 유사한 저항을 나타내도록 선택된다. 트랜지스터들 중 적어도 하나의 W/L 비의 조정의 결과로서, 더 작은 비의 트랜지스터는 저항의 증가로 인해 도전적으로 되는데 더 오랜 시간이 걸리며, 그 결과 트랜지스터의 도전율과 관련된 신호의 천이가 지연될 것이다.
전술한 실시예에 있어서, 비대칭 인버터의 출력이 캐패시터 및 버퍼 회로를 통해 제 1 도체에 결합되면 보다 유리하다. 신호의 상승 및 하강 에지의 형상 사이의 유입된 비대칭을 보상하기 위해, 비대칭 인버터는 캐패시터 및 버퍼 회로에 결합되며, 이것은, 각각의 트랜지스터가 도통되면 유사한 에지 형상을 생성한다.
이하에서는 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명에 따른 전자 장치를 도시한 도면.
도 2는 다수의 데이터 버스 도체 및 수반되는 캐패시턴스의 개략적인 레이아웃을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 전자 장치의 천이 의존 지연 회로를 도시한 도면.
도 4는 본 발명의 다른 실시예에 따른 전자 장치의 천이 의존 지연 회로를 도시한 도면.
도 5는 본 발명의 또 다른 실시예에 따른 전자 장치의 천이 의존 지연 회로를 도시한 도면.
도 1에서, 전자 장치(10)는 데이터 통신 버스(12)를 갖는다. 전자 장치(10)는 마이크로프로세서, 집적 회로, 복수의 칩 모듈 또는 데이터 통신 버스(12)를 이용하여 예컨대 메모리, CPU, 데이터 저장 수단, 주변 장치 등과 같은 전자 장치(10)의 다양한 구성요소들 사이에서 통신을 가능하게 하는 임의의 기타 반도체 디바이스일 수 있다. 데이터 통신 버스(12)는, 제 1 도체(12a) 제 2 도체(12b)를 포함한 복수의 실질적으로 평행한 도체(12a, 12b, 12c, 12d)를 포함하는데, 도체의 정확한 수는 버스(12) 상에서 발생하는 데이터 통신의 필요한 대역폭에 의해 결정된다. 제어 회로(14)는 전기 신호를 도체(12a-12d)로 전달한다. 본 발명에 따르면, 이 구성은 제어 회로(14)를 제 1 도체(12a)에 결합하는 제 1 천이 의존 지연 회로(16a)와 제어 회로(14)를 제 2 도체(12b)에 결합하는 제 2 천이 의존 지연 회로(16b)를 갖도록 확장된다. 명확성을 위해, 지연 회로(16a)의 입력(31)을 명시적으로 도시하였다. 입력(31)을 포함하는 것이 반드시 제 1 지연 회로(16a)에 대한 부가적인 하드웨어의 요구를 암시하는 것은 아니며, 제 1 지연 회로(16a)와 기타 지연 회로(16b-16d) 사이에 반드시 어떠한 차이가 있음을 암시하는 것도 아니다. 바람직하게는, 이 구성이 데이터 통신 버스(12) 내에 존재하는 모든 도체들(12a-12d)로 확장되는데, 즉, 천이 의존 지연 회로(16c, 16d)가 제어 회로(14)와 도체들(12c, 12d) 사이에 각각 결합된다. 또한, 지연 회로들(16a-16d)이 실질적으로 동일한 지연을 유입하는 것이 바람직한데, 이에 대해서는 상세히 후술한다.
이 구성은 단지 일례일 뿐으로, 당업자라면 본 발명의 범주로부터 벗어나지 않고 이 구성이 쉽게 확장되거나 또는 변경될 수 있음을 알 수 있을 것이다. 또한 천이 의존 지연 회로(16a-16d)가 외부 제어 회로(14)로 도시되어 있지만, 당업자라면 상기 지연 회로(16a-16d)가 제어 회로(14) 내에 통합될 수 있음을 알 수 있을 것이다.
다음의 도면들은 도 1의 상세한 설명을 참조하여 설명되는데, 도 1에서 도입된 참조 번호는 특별한 언급이 없는 한 동일한 의미를 가질 것이다.
천이 의존 지연 회로(16a-16d)의 존재와 관련되는 전력 감소는 도 2를 참조로 더 상세히 설명될 것이다. CMOS 기술에서, 도체(12a-12d)의 작용은 두 개의 캐패시턴스, 즉, 도체(12a) 및 도체(12b) 등과 같은 이웃하는 두 도체 사이의 상호 캐패시턴스(Cm)와, 도체(12a)와 기판(22) 사이의 캐패시턴스인 베이스 캐패시턴스(Cb)에 의해 좌우된다. 후자는 또한 도체(12b-12d)에 대해서도 유효하다. CMOS 기술의 소형화로 인해, 데이터 통신 버스(12) 내의 이웃하는 도체들(12a-12d) 사이의 거리는 감소하며, 이로 인해 Cm은 증가한다. Cb는 소형화에 덜 민감하므로, 결국, 깊은 서브미크론 도메인으로 소형화됨에 따라 Cm이 데이터 통신 버스(12)의 스위칭 작용을 좌우할 것이다. 이것은 데이터 통신 버스(12)의 전력 소비에 대해 악영향을 미치는데, 이에 관해서는 아래에 예시할 것이다. 간단한 예로서, 표 1에는 두 개의 이웃하는 배선 상의 동시에 존재하는 지연되지 않은 신호와 지연된 신호의 천이와 관련된 전원(ΔQsupp)에 의해 Cm에 저장되는 전하가 주어져 있다.
Figure 112004009854138-pct00001
(a) 항목에서는, 지연되지 않았거나 동등하게 지연된, 이웃하는 도체(12a, 12b) 상에서의 (00)->(11) 신호 천이가 주어져 있다. 처음 (00) 상태에서 캐패시터(Cm)는 충전되지 않고, 천이 동안에 도체(12a, 12b) 사이에서 아무런 전압 차가 발생하지 않기 때문에, 캐패시터(Cm)는 천이를 통해 충전되지 않은 채로 남게 되며, 따라서 전원으로부터 Cm으로 이동된 전하는 0이 된다.
항목 (b)에서는, 이웃하는 도체(12a, 12b) 중 하나의 (00)->(11) 신호 천이에 대한 지연 효과가 주어진다. 여기서, 도체(12a) 상의 0->1 천이가 지연되어, 중간 상태(01)에서 도체(12a)와 도체(12b) 사이의 중간 전압 차가 발생한다. 중간 상태에서, 캐패시터(Cm)는 극성(-/+)으로 충전되는데, 좌측의 부호는 도체(12a) 측의 캐패시터 플레이트의 극성을 나타내고, 우측의 부호는 도체(12b) 측의 플레이트의 극성을 나타낸다. 따라서, 캐패시턴스(Cm)를 갖는 캐패시터(Cm)는 대략 Cm ·V 에 대응하도록 충전되는데, 여기서 V는 전압 차이다.
항목 (c)에서는, 이웃하는 도체(12a, 12b) 상에서의 지연되지 않은 또는 상호 지연된 (10)->(01) 신호 천이가 주어진다. 여기서, 캐패시터(Cm)의 플레이트의 극성은 모두 초기 상태(+/-)로부터 최종 상태(-/+)로 반전되어야 한다. 이것은 전원에 의해 제공되는 대략 Cm ·2V의 전하와 관련된다. 이 특정 천이는 전원으로부터 Cm으로 최대 전하 선속을 유도하며, 따라서 최고 피크 전류와 관련된다.
항목 (d)에서는, 이웃하는 도체(12a, 12b) 상에서의 지연된 (10)->(01) 신호 천이의 효과가 주어진다. 도체(12a) 상에서의 1->0 천이는 지연되어 스위칭 프로세스에서 중간 상태(11)로 된다. 이 중간 상태 동안에, Cm은 전원을 통해 단락되고, Cm에 저장된 전하는 등화된다. 따라서, 이제 Cm만이 0->(-/+) 상태로 충전되는데, 이것은 전원에 의해 공급되는 대략 Cm ·V의 전하와 관련된다.
이웃하는 도체(12a, 12b) 상의 다양한 동시 신호 천이에 대한 Cm의 충전 작용은, 예컨대 대칭 (00)->(11) 천이에 있어서는, 전원으로부터 상호 캐패시터(Cm)로의 관련된 0이 아닌 전하 흐름을 갖는 항목 (b)에 도시된 중간 (01) 상태의 발생을 회피하기 위해 항목 (a)에 도시된 바와 같이, 두 천이가 모두 똑같이 지연된다는 것을 분명하게 보여준다. 반면에, 예를 들어 비대칭의 (01)->(10) 천이에 있어서는, 천이들 중 하나가 지연되어 항목 (d)에 도시된 중간 (11) 또는 (00) 상태를 유입하며, 따라서 전원으로부터 상호 캐패시터(Cm)로의 전하 흐름을 항목 (c)의 천이와 관련된 Cm ·2V로부터 Cm ·V로 감소시킨다. 이것은 본 발명의 전자 장치(10)를 특히 유익하게 하는데, 그 이유는 유리한 항목 (a)와 유리한 항목 (d)의 천이 작용을 결합시키기 때문이며, 도체(12a, 12b) 상의 대칭 천이는 지연되지 않거나 또는 각각의 신호 천이 의존 지연 회로(16a, 16b)에 의해 상호 지연되는 반면에, 도체(12a, 12b) 상의 비대칭 천이 중 하나는 천이 의존 지연 회로(16a, 16b) 중 하나에 의해 선택적으로 지연되어, 결국 비대칭 신호 천이와 관련된 피크 전류가 감소된다.
둘 이상의 도체가 포함되고, 표 1에 도시된 천이의 미러 이미지가 전력 소비에 있어서 동일한 작용을 하면 상당한 전력 감소가 얻어진다는 것은 당업자들에게 자명할 것이다.
도 3에는, 표 1의 항목 (a) 및 (d)의 스위칭 작용을 결합하는 천이 의존 지연 회로(16a)의 일실시예가 도시되어 있다. 동일한 실시예가 또한 지연 회로(16b-16d)에도 적용될 수 있다. 제 1 입력(32)과 제 2 입력(34)을 갖는 2-입력 AND 게이트(30)가 도시되어 있다. AND 게이트(30)의 출력(37)은 도체(12a)에 접속된다. AND 게이트(30)의 입력(32, 34)은 입력(31)을 통해 제어 회로(14)에 결합된다. 이제, 천이 의존 지연이 인버터 체인(36) 또는 당해 기술분야에 공지되어 있는 다른 지연 소자에 의해 유입된다. 인버터 체인(36)은 제 1 입력(32)의 경로 내로 삽입된다. 이것은 다음의 효과를 갖는다. 1->0 천이에 있어서, 논리 '0'은 제 2 입력(34)을 따라서 즉시 전파되고, AND 게이트(30)는 논리 '0'으로 즉시 전환된다. 따라서, 1->0 천이는 이 지연 회로(16a)에 의해 지연되지 않는다. 그러나, 0->1 천이는 지연되는데, 그 이유는 제 1 입력(32)을 따른 0->1 천이는 인버터 체인(36) 에 의해 지연되기 때문이다. 이러한 구성에서는 인버터 체인(36)은 올바른 논리값이 AND 게이트(30)에 도달하도록 하기 위해 짝수 개의 인버터를 편성할 필요가 있다. AND 게이트(30)는 그 출력(37) 상의 신호 값을 논리 '0'에서 논리 '1'로 변경하고, 그 후에 논리 '1'은 인버터 체인(36)을 통해 리플되는데, 이것이 도체(12a)에서의 0->1 천이를 효과적으로 지연시킨다. 제 2 입력(34)의 경로 내에 지연 소자가 도시되어 있지는 않지만, 그 존재를 배제하는 것은 아니며, 도 3에 도시된 구성은 단지 일례일 뿐임에 주의하라.
도 4에는, 천이 의존 지연 회로(16a)의 다른 실시예가 도시되어 있다. 제 1 입력(42), 제 2 입력(44), 도체(12a)에 결합된 출력(47)을 갖는 NOR 게이트(40)가 도시되어 있다. 또한, 동일한 구성이 지연 회로(16b-16d)에도 적용될 수 있다. 인버터 체인(36)은 제어 회로(14)로부터 입력을 통해 제 1 입력(42)의 경로를 따라서 인입되는 신호의 전파를 지연시키도록 구성된다. 또한, 인버터(38)는 제어 회로(14)로부터 들어오는 신호의 논리 값을 제 1 입력(42) 및 제 2 입력(44)에 제공하기 전에 반전시킨다. 또한, 1->0 천이는 인버터 체인(36)에 의해 지연되지 않는데, 그 이유는 인버터(38)에 의해 논리 '1'로 반전된 논리 '0'이 제 2 입력(44)을 통해 NOR 게이트(40)에 도달하자마자, NOR 게이트(40)는 도체(12a)에 결합된 출력(47) 상에 논리 '0'을 출력하기 때문이다. 그러나, 0->1 천이에 있어서는, 인버터 체인(36)에 의해 유입된 지연은 스위칭 작용을 지배하며, 인버터(38)에 의해 발생된 논리 '0'은, NOR 게이트(40)가 논리 '1'로 전환되기 전에 제 1 입력(42) 및 제 2 입력(44) 상의 NOR 게이트에 도달해야 한다. 또한, 인버터 체인은 올바른 논 리 값이 NOR 게이트(40)로 출력하기 위해 짝수 개의 인버터를 편성할 필요가 있다.
AND 게이트(30) 및 NOR 게이트(40)는, 또한 공지되어 있는 불린 논리 재설계 기술을 적용함으로써 1->0 천이를 지연시키는데 사용될 수도 있다. 예를 들면, 도시되지 않은 인버터가 AND 게이트(30)의 출력과 도체(12a) 사이에 결합될 수 있고, 도시되지 않은 인버터가 도 4에 도시된 인버터(38)를 갖는 구성과 유사하게 제 1 입력(32) 및 제 2 입력(34)에 결합될 수 있다. 본 발명의 범주로부터 벗어나지 않고 지연 회로(16a-16d)에 많은 변경이 가해질 수 있음은 당업자들에게 자명할 것이다.
도 5에 도시된 지연 회로(16a)의 실시예는 천이 의존 지연을 유입하기 위해 논리 게이트를 포함하지 않는다. 여기서는, 천이 의존 지연을 유입하기 위해 제 1 트랜지스터(52)와 제 2 트랜지스터(54)를 포함하는 비대칭 인버터(50)가 사용된다. 상이한 크기의 유입, 예를 들면, 두 트랜지스터에 대한 상이한 W/L 비가 비대칭 인버터(50)의 비대칭 온/오프 스위칭을 야기시킨다. 여기서는, 입력(31)을 통해 제어 회로(14)에 의해 제공된 입력 값이 로우로 될 때, 비교적 작은 pMOS 트랜지스터(52)가 비대칭 인버터(50)의 출력에서 비교적 느린 0->1 천이를 일으킨다. 비교적 느린 천이는 pMOS 트랜지스터(52)의 비교적 높은 저항에 의해 이루어진다. 반면에, 제어 회로(14)에 의해 제공된 입력 값이 하이로 될 때, 비교적 큰 nMOS 트랜지스터(54)는 비동기 인버터(50)의 출력(57)에서 비교적 빨리 1->0 천이를 일으킨다. 비교적 빠른 천이는 nMOS 트랜지스터(54)의 비교적 낮은 저항에 의해 이루어진다. 분명히, 이 작용은 제 1 트랜지스터(52) 및 제 2 트랜지스터(54) 의 크기를 교환하면 반전될 수 있다. 출력(57)을 통해 도체(12a)에 출력된 신호의 상승 및 하강 에지가 유사한 형태가 되도록 하기 위해, 지연 회로(16a)는 캐패시터(56) 및 버퍼 회로(58)로 확장된다. 버퍼 회로(58)는, 도시되어 있지는 않았지만 바람직하게는 도체(12a)로 출력된 논리값을 제어 회로(14)로부터 입력된 논리 값에 매칭시키는 인버터를 포함한다. 이 경우에, 도체(12a)로 출력된 0->1 천이가 1->0 천이에 비해 지연된다. 기타 지연 회로, 예를 들어 슈미트(Schmitt) 트리거 게이트 및 유사 회로가 또한 본 발명의 범주로부터 벗어나지 않고 사용될 수도 있다.
전술한 실시예들은 본 발명을 제한하는 것이 아니라 예시하는 것이며, 당업자들은 첨부된 청구범위를 벗어나지 않고 많은 다른 실시예를 설계할 수 있을 것이다. 청구범위에서, 괄호 내의 임의의 참조부호는 청구범위를 한정하는 것이 아니다. "포함"이라는 용어는 청구범위에 기재된 구성요소 또는 단계 이외의 다른 요소들이 있을 수도 있음을 의미한다. 또한, 특별한 언급이 없는 구성요소는 복수 개 존재할 수도 있다. 여러 개의 수단을 열거하는 장치항에서, 여러 개의 이들 수단이 하나의 동일 항목의 하드웨어로 구현될 수 있다.

Claims (7)

  1. 전자 장치(10)에 있어서,
    제 1 도체(12a) 및 제 2 도체(12b)를 포함하는 복수의 실질적으로 평행한 도체(12a, 12b, 12c, 12d)를 갖는 데이터 통신 버스(12)와,
    상기 제 1 도체(12a)에 제 1 전기 신호를 제공하고, 상기 제 2 도체(12b)에 제 2 전기 신호를 제공하는 제어 회로(14)를 포함하되,
    상기 제 1 도체(12a)에 결합되어 제 1 전기 신호 천이를 지연시키는 제 1 신호 천이 의존 지연 회로(16a)와,
    상기 제 2 도체(12b)에 결합되어 제 2 전기 신호 천이를 지연시키는 제 2 신호 천이 의존 지연 회로(16b)를 더 포함하고,
    상기 제 1 및 제 2 도체(12a, 12b) 상의 대칭 천이는 지연되지 않거나 또는 각각의 상기 신호 천이 의존 지연 회로(16a, 16b)에 의해 상호 지연되는 반면에, 상기 제 1 및 제 2 도체(12a, 12b) 상의 비대칭 천이 중 하나는 상기 신호 천이 의존 지연 회로(16a, 16b) 중 하나에 의해 선택적으로 지연되는
    전자 장치.
  2. 제 1 항에 있어서,
    상기 제 1 신호 천이 의존 지연 회로(16a)는 논리 소자(30, 40)를 포함하고,
    상기 논리 소자는
    제 1 입력 지연 소자(36)를 통해 상기 제 1 신호 천이 의존 지연 회로(16a)의 입력단(31)에 결합되는 제 1 입력단(32, 42)과,
    상기 제 1 신호 천이 의존 지연 회로(16a)의 상기 입력단(31)에 결합되는 제 2 입력단(34, 44)과,
    상기 제 1 도체(12a)에 결합되는 출력단(37, 47)을 포함하는 전자 장치.
  3. 제 2 항에 있어서,
    상기 논리 소자(30, 40)는 AND 게이트(30)를 포함하고,
    상기 제 1 입력 지연 소자(36)는 짝수 개의 인버터를 갖는 인버터 체인을 포함하는 전자 장치.
  4. 제 2 항에 있어서,
    상기 논리 소자(30, 40)는 NOR 게이트(40)를 포함하고,
    상기 제 1 입력 지연 소자(36)는 짝수 개의 인버터를 갖는 인버터 체인을 포함하며,
    상기 논리 소자(40)의 상기 제 1 입력단(42) 및 상기 제 2 입력단(44)은 인버터(38)를 통해 상기 제 1 신호 천이 의존 지연 회로(16a)의 상기 입력단(31)에 결합되는 전자 장치.
  5. 제 1 항에 있어서,
    상기 제 1 신호 천이 의존 지연 회로(16a)는 비대칭 인버터(50)를 포함하고,
    상기 비대칭 인버터(50)는
    상기 제어 회로(14)에 결합된 입력단(31)과,
    상기 제 1 도체(12a)에 결합된 출력단(57)과,
    제 1 저항을 갖는 제 1 트랜지스터(52)와,
    제 2 저항을 갖는 제 2 트랜지스터(54)를 포함하는 전자 장치.
  6. 제 5 항에 있어서,
    상기 비대칭 인버터(50)의 상기 출력단(57)은 캐패시터(56) 및 버퍼 회로(58)를 통해 상기 제 1 도체(12a)에 결합되는 전자 장치.
  7. 제 1 항에 있어서,
    상기 제 1 신호 천이 의존 지연 회로(16a) 및 상기 제 2 신호 천이 의존 지연 회로(16b)는 상기 제어 회로(14) 내에 집적되는 전자 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7343101B1 (en) * 2002-09-27 2008-03-11 Ciena Corporation Method and system for reducing crosstalk in an optical communication network
US8126402B1 (en) * 2006-12-05 2012-02-28 Nvidia Corporation Transmission line common-mode filter
US20130076424A1 (en) 2011-09-23 2013-03-28 Qualcomm Incorporated System and method for reducing cross coupling effects
TWI504148B (zh) * 2012-10-23 2015-10-11 Mstar Semiconductor Inc 記憶體系統

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005167A (ko) * 1989-08-28 1991-03-30 가부시기가이샤 히다찌세이사꾸쇼 데이터 처리장치
US5717343A (en) * 1996-07-23 1998-02-10 Pericom Semiconductor Corp. High-drive CMOS output buffer with noise supression using pulsed drivers and neighbor-sensing
JPH10111743A (ja) * 1996-10-04 1998-04-28 Nec Corp 集積回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244494A (ja) * 1987-03-31 1988-10-11 Toshiba Corp 半導体記憶装置
US4985865A (en) * 1988-12-21 1991-01-15 Texas Instruments Incorporated Asymmetrical delay for controlling word line selection
US5306967A (en) * 1992-05-29 1994-04-26 Integrated Device Technology, Inc. Apparatus for improving signal transmission along parallel lines
US6137849A (en) * 1998-09-09 2000-10-24 Agilent Technologies System and method for communicating data over a high-speed bus
JP2002373039A (ja) * 2001-06-18 2002-12-26 Mitsubishi Electric Corp バス回路、およびバス回路設計方法
US6703868B2 (en) * 2001-12-20 2004-03-09 Hyperchip Inc. Methods, apparatus, and systems for reducing interference on nearby conductors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005167A (ko) * 1989-08-28 1991-03-30 가부시기가이샤 히다찌세이사꾸쇼 데이터 처리장치
US5717343A (en) * 1996-07-23 1998-02-10 Pericom Semiconductor Corp. High-drive CMOS output buffer with noise supression using pulsed drivers and neighbor-sensing
JPH10111743A (ja) * 1996-10-04 1998-04-28 Nec Corp 集積回路

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