TWI504148B

TWI504148B - 記憶體系統

Info

Publication number: TWI504148B
Application number: TW101139083A
Authority: TW
Inventors: Hui Min Tsai; Yu Min Yeh
Original assignee: Mstar Semiconductor Inc
Priority date: 2012-10-23
Filing date: 2012-10-23
Publication date: 2015-10-11
Also published as: US20140111265A1; US9000821B2; TW201417507A

Description

記憶體系統

本發明係關於數位電路領域，特指一種具有不對稱延遲時間的延遲電路。

在數位電路的領域中，同步的控制甚為重要。一般來說，多數的數位電路往往由致能訊號所控制，比方說在進行記憶體的存取操作時，除了需要將欲存取的記憶體位址傳送至記憶體控制電路外，也需要透過控制邏輯來產生一個致能訊號，命令記憶體控制電路開始對該記憶體位址進行資料存取。

一般來說，控制邏輯拉起致能訊號時，記憶體控制電路會被啟動，進行存取操作；而當致能訊號被降下時，記憶體控制電路會結束存取操作，並等控制邏輯再次拉起致能訊號，進行下一次的存取操作。控制邏輯或記憶體的運作往往需要等待時間來等到其內部的電路元件處於穩態時，才能開始進行下一次的存取操作，避免電路誤動作。

為了達到這個目的，習知技術中採用如第1圖所示的延遲電路100來延遲啟動裝置110的致能訊號IN。因此，實際上裝置100的啟動時機將會由延遲致能訊號IN_D所決定。請再參考第2圖，相較於致能訊號IN，延遲致能訊號IN_D由低邏輯準位被拉起至高邏輯準位大約延遲了延遲時間T1，這樣的延遲時間是由延遲單元101~106所造成的。

上述的延遲電路100雖可確保裝置100在其內部電路達到穩態後，才進行下一次的操作，但其缺點在於浪費過多的等待時間。這是因為延遲電路100的設計導致致能訊號不論是在被拉起或者是降下的過程都會受到相同的延遲。但事實上，在大部分的應用中，僅有當致能訊號IN在上升轉態(由低邏輯準位轉換至高邏輯準位)時，才需要等待裝置100的內部電路達到穩態，當結束裝置100的操作時，可以不需要等待裝置100的內部元件達到穩態。因此，致能訊號IN在下降轉態(由高邏輯準位轉換至低邏輯準位)時的延遲並不是必須的。然而，由第2圖可知，第1圖所示的延遲電路100，在當致能訊號IN由高邏輯準位轉換至低邏輯準位時，仍以延遲時間T1將致能訊號IN延遲。如此一來，將會使裝置100在連續操作之間的延遲過高，導致其運作效能低落。

有鑑於此，本發明提供一種具有不對稱的延遲時間的延遲電路。本發明的延遲電路可在輸入訊號發生上升轉態時以及下降轉態時，分別提供不同的延遲效果。

本發明之實施例提供一種延遲電路，其係用以接收一輸入訊號來產生一延遲輸出訊號。該延遲電路包含：複數個延遲模組，其中該些延遲模組係為串接。並且，每一延遲模組又包含：複數個延遲單元以及一邏輯閘。該複數個延遲單元依據一輸入來產生一輸出。該邏輯閘耦接於該些延遲單元，並用以依據該些延遲單元之該輸出與該輸入訊號來產生一邏輯輸出訊號。其中該延遲輸出訊號係基於該邏輯輸出訊號所產生。當該輸入訊號由一第一狀態切換至一第二狀態時，該延遲輸出訊號相較於該輸入訊號具有一第一延遲時間，以及當該輸入訊號由該第二狀態切換至該第一狀態時，該延遲輸出訊號相較於該輸入訊號具有一第二延遲時間，而該第一延遲時間與該第二延遲時間具有不同長度。

透過以上實施例，當欲啟動受控於該輸入訊號的特定裝置，而令該輸入訊號發生上升轉態發生時，本發明的延遲電路可提供較長的延遲時間，使得該特定裝置有較長的時間可等候該特定裝置的內部電路元件達到穩態。而當欲結束該特定裝置的操作時，本發明延遲電路又可提供較短的延遲時間給該輸入訊號，使得下降轉態可以立刻傳送至該特定裝置，盡快關閉該特定裝置。

為了解決習知技術的問題，本發明利用多個小型的延遲模組，取代由大量延遲單元所組成的傳統延遲電路。以下將先說明本發明延遲模組如何達成不對稱的延遲時間。參考第3圖與第4圖，分別為本發明延遲模組之一實施例的架構圖以及延遲模組中各點的訊號時序圖。在時間點T₁ 時，延遲模組200的輸入訊號S_IN發生上升轉態。由於在時間點T₁ 之前，輸入訊號S_IN處於低邏輯準位，因此，延遲電路200中的及閘216產生的輸出訊號S_IN_DELAY處於低邏輯準位。當S_IN在時間點T₁ 處於上升轉態，由於延遲單元212本身的延遲效果，因此將會等到時間點T₂ 時，延遲單元212的輸出訊號S_A才由高邏輯準位轉換至低邏輯準位。同理，延遲單元214的輸出訊號S_B會因為延遲單元214本身的延遲效果，在時間點T₃ 才發生訊號轉態。由於及閘216兩端的輸入此時皆為高邏輯準位，因此及閘216的輸出訊號S_IN_DELAY會由初始的低邏輯準位轉換至高邏輯準位，反映出輸入訊號S_IN的上升轉態。由於及閘216本身也有延遲效果，故及閘216的輸出訊號S_IN_DELAY的上升轉態會發生在晚於時間點T₃ 的時間點T₄ 。由上可知，當輸入訊號S_IN為上升轉態，延遲模組200所造成的延遲時間為(T₄ -T₁ )，即為延遲單元212、214以及及閘216所造成的延遲量D1、D2與D3(其以時間為單位)的總和。然而，當輸入訊號S_IN發生下降轉態時，延遲模組200將會提供完全不同的延遲效果。

請再參考第3圖與第4圖，在時間點T₅ ，輸入訊號S_IN發生下降轉態。在時間點T₅ 之前，及閘216兩輸入端的輸入皆為高邏輯準位。因此，其所產生的輸出訊號S_IN_DELAY將會處於高邏輯準位。在時間點T₅ ，由於及閘216的一輸入端，接收輸入訊號S_IN的下降轉態，故及閘216的輸出端將立即由高邏輯準位轉換至低邏輯準位。考慮到及閘216本身所造成的延遲量，因此，及閘216的輸出訊號S_IN_DELAY在時間點T₅ 之後的時間點T₆ ，才會產生下降轉態。由此可知，當輸入訊號S_IN發生下降轉態時，延遲模組200所造成的延遲時間為(T₆ -T₅ )，也就是及閘216本身所造成的延遲量D3。所以，透過本發明的延遲模組，將可產生不同的上升延遲與下降延遲。相較具有相同上升延遲與下降延遲的習知延遲電路100，本發明的延遲模組大幅的降低了下降延遲。以習知的延遲電路100為例，其上升延遲與下降延遲皆由6個延遲單元101~106的延遲量所造成，為6^＊ D。然而，若是將習知延遲電路100以2個第3圖所示的延遲模組200來實現，則會產生6^＊ D的上升延遲(在此假設D1=D2=D3=D，且均以時間為單位)；但就下降延遲來說，基於本發明延遲模組所實現的延遲電路，僅有D的延遲量，而這樣的效果僅是習知延遲電路100的1/6。因此，倘若以本發明的延遲模組來實現延遲電路，將可大幅提升電路的操作速度。

除了以上的實施方式以外，本發明的延遲模組亦可透過其他的方式來實現。請參考第4圖與第5圖，其分別為本發明延遲模組之另一實施例的架構圖，以及該延遲模組中各點的訊號時序圖。由該圖可知，延遲模組300以延遲單元322、323、324，以及反或閘325所造成的延遲量總和4D(假設每個元件所造成的延遲效果均相同)，對輸入訊號S_IN的上升轉態造成上升延遲，產生延遲輸出訊號S_IN_DELAY。並且，以延遲單元321與反或閘325所造成的延遲量總和2D，對輸入訊號S_IN的下降轉態造成下降延遲，產生延遲輸出訊號S_IN_DELAY。

基於以上的兩實施例可知，本發明的延遲模組可由等效上對輸入端之訊號進行及運算(AND)的任何電路組合來實現。舉例來說，延遲模組200對輸入端的訊號S_IN進行了及運算，而延遲模組300雖然先對輸入端的訊號S_IN進行了反相處理，但透過反或閘325的反或運算，最後使輸出訊號實質上等同對輸入訊號S_IN進行及運算的結果。由此可知，以上說明與附圖中所示的邏輯閘數目與種類、以及延遲單元的數目，均非本發明的限制。另外，雖然附圖中的延遲單元係以反相器來表示，但於本發明的其他實施例中，仍可透過其他具有延遲效果的電路來實現延遲單元。

本發明的延遲模組可進一步組合成第7圖所示的延遲電路40，對輸入訊號S_IN進行延遲，其架構如第7圖所示。其中，延遲電路40包含延遲模組400_1~400_3，每個延遲模組包含有複數個延遲單元，以及一邏輯閘。每個延遲模組分別具有輸入端IN_A1~IN_A3、IN_B1~IN_B3，以及輸出端OUT_1~OUT_3。延遲模組400_1~400_3係以串接的形式相連。每個延遲模組400_1~400_3具有第一訊號路徑400_A1~400_A3與第二訊號路徑400_B1~400_B3，分別在輸入訊號S_IN進行上升轉態時與下降轉態時，提供不同的延遲量。以延遲模組400_1為例，第一訊號路徑400_A1係指由輸入端IN_A1經過延遲單元411、412以及至邏輯單元413，最後到輸出端OUT_1的路徑，而第二訊號路徑400_B1則代表由輸入端IN_B1經過及閘413，最後到輸出端OUT_1的路徑。

除了最後一級的延遲模組400_3之外，每個延遲模組的輸出端係耦接於下一個延遲模組的一輸入端。而除了第一級的延遲模組400_1之外，每個延遲模組的輸入端除了接收輸入訊號S_IN，又還接收前一個延遲模組的輸出結果。基於這樣的設置方式，當輸入訊號S_IN進行上升轉態時，延遲電路40會以每個延遲模組400_1~400_3中之第一訊號路徑400_A1~400_A3所提供的延遲量總合T1+T2+T3，產生延遲輸出訊號S_IN_DELAY，而當輸入訊號S_IN進行下降轉態時，延遲電路40會以最後一級的延遲模組400_3中之第二訊號路徑400_B3所提供的延遲量T3，產生延遲輸出訊號S_IN_DELAY。請注意，儘管以上說明與附圖中，以第3圖所示的延遲模組架構來實現延遲電路40，但於本發明的其他實施例中，亦可採用如第5圖所示的延遲模組架構來實現延遲電路40。

關於本發明延遲電路的實際應用，可參考第8圖中所示的範例。第8圖揭露了一個儲存裝置520的存取操作，其藉由致能訊號產生電路510的控制，來決定啟動與關閉的時機。當儲存裝置520的連接埠SAE上的訊號被拉起時，則儲存裝置520中的感測放大器(未示出)，會放大由儲存裝置520中之記憶體單元上所讀出的訊號，並將該訊號由輸出埠DATA所輸出，進行資料的存取操作。當存取操作完成時，輸出埠RDY會產生一個被降下的訊號，告知致能訊號產生電路510讀取已結束，可以進行下一次存取操作。由電晶體M1、M2與M3所組成的控制邏輯，將依據輸出埠RDY的輸出訊號S_IN、時脈訊號S_CLK以及觸發訊號S_Trigger，決定何時將輸入埠SAE上的訊號拉起，進行存取操作。當輸入埠SAE上的訊號被拉起時，由於儲存裝置520正進行存取操作，因此，輸出埠RDY上的訊號被拉起，代表目前有存取操作在進行。透過延遲模組500_1~500_N所組成的延遲電路500，對輸出埠RDY上的訊號S_IN的轉態進行延遲，產生延遲輸出訊號S_IN_DELAY來延遲輸出埠RDY上的訊號S_IN的上升轉態，避免因為時脈訊號S_CLK的下一個脈衝到來，使得由電晶體M1、M2與M3所組成的控制邏輯的輸出不穩定。

由於延遲電路500在產生延遲輸出訊號S_IN_DELAY時，相較於輸出埠RDY的訊號S_IN有著不對稱的上升延遲以及下降延遲。因此，可提供充足的上升延遲，使得電晶體M1、M2與M3所組成的控制邏輯，不至於發生不穩定的現象，又可當儲存裝置520的存取操作結束後，立刻反映出下降轉態，關閉儲存裝置520操作，縮短下一次的存取操作的等待時間。如此一來，可以降低儲存裝置520進行連續存取操作的延遲(latency)，提高儲存裝置520寫入/讀取資料的速率。請注意，儘管以上說明中，本發明的延遲電路係對某個特定方向的轉態造成較短的延遲時間，如：由高邏輯準位轉換至低邏輯準位的下降轉態，但這並不是本發明的限制。透過適當的修改，如：反相電路的增設，亦可以使本發明的延遲電路對輸入訊號的上升轉態造成較短的延遲時間。

總結來說，本發明的延遲電路對於輸入訊號的上升轉態與下降轉態提供了不同的延遲效果。因此，可有效的降低電路進行連續的操作時延遲，增加電路的運作效能。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、40、500‧‧‧延遲電路

110、520‧‧‧裝置

101~106、212、214、311~314、 411~412、421~422、431~432‧‧‧延遲單元

200、300、400_1~400_3、 500_1~500_N‧‧‧延遲模組

216、315、413、423、433‧‧‧邏輯單元

400_A1~400_A3、 400_B1~400_B3‧‧‧訊號路徑

510‧‧‧控制邏輯

M1~M3‧‧‧電晶體

512、514‧‧‧反相器

第1圖係為習知延遲電路之架構圖。

第2圖係為基於第1圖所示之延遲電路所產生之延遲訊號與其輸入訊號的時序比較圖。

第3圖係為本發明延遲模組之一實施例的架構圖。

第4圖係為第3圖所示之延遲模組中各點訊號的時序圖。

第5圖係為本發明延遲模組之一實施例的架構圖。

第6圖係為第5圖所示之延遲模組中各點訊號的時序圖。

第7圖係為本發明延遲電路之一實施例的的架構圖。

第8圖係為本發明延遲電路之一應用例的的電路架構圖。

40‧‧‧延遲電路

400_1~400_3‧‧‧延遲模組

411~412、421~422、431~432‧‧‧延遲單元

413、423、433‧‧‧邏輯單元

400_A1~400_A3、400_B1~400_B3‧‧‧訊號路徑

Claims

一種記憶體系統，包含：一儲存裝置，包含：一輸入埠(SAE)；一第一輸出埠(RDY)；一第二輸出埠(DATA)；一致能訊號產生器，耦接於該儲存裝置，用以產生一致能訊號給該輸入埠；以及一延遲電路，耦接於該致能訊號產生器與該儲存裝置，用以從該第一輸出埠接收一輸入訊號來產生一延遲輸出訊號至該致能訊號產生器，其中該第一輸出埠提供一下降訊號來通知該致能訊號產生器關於該儲存裝置上的一資料存取操作已完成，該延遲電路包含：複數個延遲模組，該些延遲模組係為串接，其中每一延遲模組包含：複數個延遲單元，依據一輸入來產生一輸出；以及至少一邏輯閘，耦接於該些延遲單元，用以依據該些延遲單元之該輸出與該輸入訊號來產生一邏輯輸出訊號，其中該延遲輸出訊號係基於該邏輯輸出訊號所產生；其中，當該輸入訊號由一第一狀態切換至一第二狀態時，該延遲輸出訊號相較於該輸入訊號具有一第一延遲時間，以及當該輸入訊號由該第二狀態切換至該第一狀態時，該延遲輸出訊號相較於該輸入訊號具有一第二延遲時間，而該第一延遲時間與該第二延遲時間具有不同長度。
如申請專利範圍第1項所述之記憶體系統，其中於該些延遲模組之一第一特定延遲模組中，該些延遲單元延遲該輸入訊號來產生該輸出。
如申請專利範圍第1項所述之記憶體系統，其中於該些延遲模組之一第二特定延遲模組中，該些延遲單元延遲該第一特定延遲模組之該邏輯輸出來產生該輸出。
如申請專利範圍第1項所述之記憶體系統，其中該些延遲模組之一第四特定延遲模組之該邏輯輸出訊號係為該延遲輸出訊號。
如申請專利範圍第1項所述之記憶體系統，其中每一延遲模組具有一第一訊號路徑與一第二訊號路徑，其中該第一訊號路徑造成一第一訊號延遲，以及該第二訊號路徑造成一第二訊號延遲。
如申請專利範圍第5項所述之記憶體系統，其中該第一延遲時間係由每一延遲模組所分別造成之該第一訊號延遲所決定，以及該第二延遲時間係由該些延遲模組中之一特定延遲模組所造成之該第二訊號延遲所決定。
如申請專利範圍第5項所述之記憶體系統，其中每一延遲模組，具有一第一輸入端、一第二輸入端、以及一輸出端，以及：該第一訊號路徑包含該第一輸入端、該些延遲單元、該邏輯閘以及該輸出端；以及該第二訊號路徑包含該第二輸入端、該邏輯閘以及該輸出端。
如申請專利範圍第7項所述之記憶體系統，其中該邏輯閘為一及閘(AND gate)。
如申請專利範圍第5項所述之記憶體系統，其中每一延遲模組，具有一第一輸入端、一第二輸入端、以及一輸出端，以及：該第一訊號路徑包含該第一輸入端、該些延遲單元中之複數個延遲單元、該邏輯閘以及該輸出端；以及該第二訊號路徑包含該第二輸入端、該些延遲單元中之至少一延遲單元、該邏輯閘以及該輸出端。
如申請專利範圍第9項所述之記憶體系統，其中該邏輯閘為一反或閘(NOR gate)。
如申請專利範圍第1項所述之記憶體系統，其中該延遲輸出訊號係用來做為一致能訊號。
如申請專利範圍第1項所述之記憶體系統，其中該些延遲單元包含複數個反相器。
如申請專利範圍第1項所述之記憶體系統，其中該輸入為該輸入訊號。
如申請專利範圍第1項所述之記憶體系統，其中該輸入為該些延遲模組中之一者之該邏輯閘所產生的該邏輯輸出訊號。