KR101046998B1 - 버퍼제어신호 생성회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

버퍼제어신호 생성회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

버퍼제어신호 생성회로는 라이트펄스를 제1 구간만큼 클럭시프팅하여 제1 버스트개시신호를 생성하고, 상기 라이트펄스를 제2 구간만큼 클럭시프팅하여 제2 버스트개시신호를 생성하되, 상기 제2 구간은 상기 제1 구간보다 짧게 설정되는 버스트개시신호 생성부; 상기 제2 버스트개시신호 및 컬럼제어신호에 응답하여 버스트구간펄스 및 컬럼액티브펄스를 생성하는 커맨드디코더; 상기 컬럼액티브펄스를 입력받아 상기 버스트구간펄스를 버퍼링하여 버스트종료신호를 생성하는 버스트제어부; 및 상기 버스트종료신호 및 상기 컬럼액티브펄스를 입력받아 상기 컬럼제어신호를 생성하는 버스트컬럼제어부를 포함한다.
Figure R1020090047143
데이터입력버퍼, 버스트구간

Description

버퍼제어신호 생성회로 및 이를 이용한 반도체 메모리 장치{BUFFER CONTROL SIGNAL GENERATING CIRCUIT AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 불필요한 전력소모가 발생되는 것을 방지할 수 있도록 한 버퍼제어신호 생성회로에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 메모리 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 메모리 셀들이 각각 접속되어 있는 구조이다.
이와 같은 구조의 디램 소자에 있어서 리드 동작이 수행되면 메모리 셀에 저 장된 데이터가 비트라인쌍(BL,/BL)에 실려 비트라인 센스앰프에 의해 센싱/증폭되고, 증폭된 데이터는 로컬입출력라인 및 글로벌입출력라인을 거쳐 데이터 출력버퍼를 통해 출력된다. 이와 반대로 디램소자의 라이트 동작이 수행되면 데이터 입력버퍼를 통해 입력된 데이터가 로컬입출력라인 및 글로벌입출력라인을 거쳐 비트라인쌍(BL,/BL)에 실리게 되고, 비트라인쌍(BL,BLB)에 실린 데이터가 메모리 셀에 저장된다.
디램소자의 라이트 동작에서 사용되는 데이터입력버퍼를 제어하는 동작을 도 1을 참고하여 보다 구체적으로 살펴보면 다음과 같다.
우선, t1 구간에서 외부라이트명령(ECASP_WT)이 입력되면 t2 구간에서 버퍼인에이블신호(DBUF_EN)의 하이레벨 펄스가 발생한다. 버퍼인에이블신호(DBUF_EN)의 하이레벨 펄스가 발생되면 버퍼제어신호(ENDINDSB)가 로우레벨로 인에이블되어 데이터입력버퍼(미도시)를 구동시킨다.
다음으로, t5 구간에서 버스트동작이 종료되어 버스트구간신호(FYBST)가 로우레벨로 디스에이블되면 t6 구간에서 버스트 종료신호(BENDB)가 로우레벨 펄스로 발생되고, 버스트 종료신호(BENDB)에 의해 버퍼제어신호(ENDINDSB)는 하이레벨로 디스에이블되어 데이터입력버퍼의 구동을 중단시킨다.
한편, 데이터입력버퍼를 통해 입력되는 데이터(DIN)는 라이트레이턴시(Write Latency)에 따라 입력되는 스트로브신호(DS, DSB)에 동기되어 t5 구간에서 모두 입력된다.
이와 같이, 데이터(DIN)는 t5 구간에서 모두 입력되지만 데이터입력버퍼는 t5 구간에서부터 t6 구간동안 계속 구동되므로, 불필요한 전력소모를 야기하는 문제가 있다.
따라서, 본 발명은 데이터의 입력이 종료되는 구간에서 데이터입력버퍼의 구동을 중단시켜 불필요한 전력소모가 발생되는 것을 방지할 수 있도록 한 버퍼제어신호 생성회로 및 이를 이용한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 라이트펄스를 제1 구간만큼 클럭시프팅하여 제1 버스트개시신호를 생성하고, 상기 라이트펄스를 제2 구간만큼 클럭시프팅하여 제2 버스트개시신호를 생성하되, 상기 제2 구간은 상기 제1 구간보다 짧게 설정되는 버스트개시신호 생성부; 상기 제2 버스트개시신호 및 컬럼제어신호에 응답하여 버스트구간펄스 및 컬럼액티브펄스를 생성하는 커맨드디코더; 상기 컬럼액티브펄스를 입력받아 상기 버스트구간펄스를 버퍼링하여 버스트종료신호를 생성하는 버스트제어부; 및 상기 버스트종료신호 및 상기 컬럼액티브펄스를 입력받아 상기 컬럼제어신호를 생성하는 버스트컬럼제어부를 포함하는 버퍼제어신호 생성회로를 제공한다.
또한, 본 발명은 외부라이트명령이 입력되고 소정구간 경과 후 인에이블되고, 라이트레이턴시 및 버스트레이턴시에 의해 설정된 데이터 입력구간이 종료되는 구간에서 디스에이블되는 버퍼제어신호를 생성하는 버퍼제어신호 생성회로; 및 상기 버퍼제어신호에 응답하여 구동되어, 스트로브신호에 동기되어 데이터를 입력받는 데이터버퍼를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 버퍼제어신호 생성회로를 포함하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 버퍼제어신호 생성회로(1), 데이터입력버퍼(20) 및 출력인에이블신호 생성부(21)로 구성된다. 여기서, 버퍼제어신호 생성회로(1)는 클럭버퍼(10), 데이터버퍼인에이블 제어부(11), 버스트개시신호 생성부(12), 커맨드디코더(13), 버스트랭쓰카운터(14), 버스트종료신호 생성부(15), 버스트컬럼제어부(16), 버스트데이터 제어부(17) 및 데이터버퍼 제어부(18)로 구성된다.
클럭버퍼(10)는 외부에서 입력되는 클럭신호(CLK, CLKB)를 입력받아 제1 내부클럭신호(FCLKB) 및 제2 내부클럭신호(RCLKB)를 생성한다. 제1 내부클럭신호(FCLKB)는 클럭신호(CLK)의 폴링 에지(falling edge)에 동기되어 생성되고, 제2 내부클럭신호(RCLKB)는 클럭신호(CLK)의 라이징 에지(rising edge)에 동기되어 생성된다.
데이터버퍼인에이블 제어부(11)는 외부라이트명령(EAST_WT) 및 라이트레이턴시 신호(WL<1:4>)를 입력받아 버퍼인에이블신호(DBUF_EN) 및 라이트펄스(WTP)를 생성한다. 본 실시예에서 버퍼인에이블신호(DBUF_EN)는 외부라이트명령(EAST_WT)의 펄스가 입력되는 구간에서 제1 내부클럭신호(FCLKB)의 1주기 구간이 경과되고 난 후 하이레벨로 인에이블된다. 또한, 본 실시예에서는 라이트레이턴시 신호(WL<2>) 가 하이레벨인 경우, 즉, 라이트레이턴시가 2로 설정되어, 라이트펄스(WTP)는 외부라이트명령(EAST_WT)의 펄스가 입력되는 구간에서 제1 내부클럭신호(FCLKB)의 2주기 구간이 경과되고 난 후 하이레벨로 인에이블된다.
버스트개시신호 생성부(12)는, 도 3에 도시된 바와 같이, 제1 스위치신호 생성부(30), 제1 클럭시프터(31) 및 초기화부(32)로 구성된다.
제1 스위치신호 생성부(30)는 제2 내부클럭신호(RCLKB)의 반전신호와 플래그신호(EWTRDB)를 입력받아 제1 스위칭신호(SW1) 및 제1 반전 스위칭신호(SW1)를 생성한다. 여기서, 플래그신호(EWTRDB)는 리드 동작에서는 로우레벨이고, 라이트 동작에서는 하이레벨인 신호이다. 이와 같은 구성의 제1 스위치신호 생성부(30)는 라이트 동작에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 제1 스위칭신호(SW1) 및 제1 반전 스위칭신호(SW1)로 전달한다.
제1 클럭시프터(31)는 제1 스위칭신호(SW1) 및 제1 반전 스위칭신호(SW1)에 응답하여 선택적으로 턴온되는 다수의 전달게이트(T30-T35) 및 다수의 래치부(310-315)로 구성된다. 이와 같은 구성의 제1 클럭시프터(31)는 라이트펄스(WTP)를 제2 내부클럭신호(RCLKB)의 3주기 구간만큼 클럭시프팅하여 제1 버스트개시신호(LCWT1)를 생성하고, 라이트펄스(WTP)를 제2 내부클럭신호(RCLKB)의 2주기 구간만큼 클럭시프팅하여 제2 버스트개시신호(LCWT2)를 생성한다.
초기화부(32)는 파워업신호(PWRUP)에 응답하여 턴온되는 다수의 PMOS 트랜지스터들(P30-P32)로 구성되어, 제1 클럭시프터(31)의 내부노드들(nd30, nd31, nd33)을 하이레벨로 초기화한다. 파워업신호(PWRUP)는 외부전압(VDD)이 기설정된 레벨까 지 상승하기 전 구간(이하, '파워업 구간'으로 지칭함)에서는 로우레벨이고, 파워업 구간이 종료되고 난 후에는 하이레벨로 천이하는 신호이다.
커맨드디코더(13)는, 도 4에 도시된 바와 같이, 제1 펄스생성부(40), 제2 펄스생성부(41), 제3 펄스생성부(42) 및 제4 펄스생성부(43)로 구성된다.
제1 펄스생성부(40)는 리드플래그신호(RDF)와 제1 버스트개시신호(LCWT1)의 반전신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR40)와, 제2 내부클럭신호(RCLKB)의 반전신호와 노어게이트(NR40)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(400)로 구성된다. 여기서, 리드플래그신호(RDF)는 리드동작에서는 하이레벨이고, 라이트동작에서는 로우레벨인 신호이다. 이와 같은 구성의 제1 펄스생성부(40)는 라이트 동작에서 제1 버스트개시신호(LCWT1)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 제1 컬럼액티브펄스(CASP_WT1)로 출력한다.
제2 펄스생성부(41)는 리드플래그신호(RDF)와 제2 버스트개시신호(LCWT2)의 반전신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR41)와, 제2 내부클럭신호(RCLKB)의 반전신호와 노어게이트(NR41)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(410)로 구성된다. 이와 같은 구성의 제2 펄스생성부(41)는 라이트 동작에서 제2 버스트개시신호(LCWT2)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 제2 컬럼액티브펄스(CASP_WT2)로 출력한다.
제3 펄스생성부(42)는 제1 버스트개시신호(LCWT1)의 반전신호 및 제1 컬럼제어신호(IYBSTC1)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND40)와, 리 드컬럼액티브펄스(CASP_RD) 및 낸드게이트(ND40)의 출력신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR42)와, 제2 내부클럭신호(RCLKB)의 반전신호와 노어게이트(NR42)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(420)로 구성된다. 여기서, 리드컬럼액티브펄스(CASP_RD)는 리드동작을 위한 리드커맨드 입력시 하이레벨 펄스로 입력되는 신호이다. 이와 같은 구성의 제3 펄스생성부(42)는 라이트 동작에서 제1 버스트개시신호(LCWT1)가 로우레벨이고, 제1 컬럼제어신호(IYBSTC1)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 제1 버스트구간펄스(ICASPC1)로 출력한다.
제4 펄스생성부(43)는 제2 버스트개시신호(LCWT2)의 반전신호 및 제2 컬럼제어신호(IYBSTC2)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND41)와, 리드컬럼액티브펄스(CASP_RD) 및 낸드게이트(ND41)의 출력신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR43)와, 제2 내부클럭신호(RCLKB)의 반전신호와 노어게이트(NR43)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(430)로 구성된다. 이와 같은 구성의 제4 펄스생성부(43)는 라이트 동작에서 제2 버스트개시신호(LCWT2)가 로우레벨이고, 제2 컬럼제어신호(IYBSTC2)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 제2 버스트구간펄스(ICASPC2)로 출력한다.
버스트랭쓰카운터(14)는 제1 버스트신호(BL8) 및 제2 버스트신호(BL16)에 응답하여 제2 컬럼액티브펄스(CASP_WT2)로부터 버스트카운팅신호(BL_CNT)를 생성한다. 여기서, 제1 버스트신호(BL8)는 버스트랭쓰(Burst Length)가 8로 설정되는 경 우 하이레벨이고, 제2 버스트신호(BL16)는 버스트랭쓰(Burst Length)가 16으로 설정되는 경우 하이레벨이다. 버스트랭쓰카운터(14)는 제1 버스트신호(BL8)가 하이레벨인 경우 제2 컬럼액티브펄스(CASP_WT2)의 펄스가 입력되고 난 후 제2 내부클럭신호(RCLKB)의 2주기 구간이 경과되고 난 후 하이레벨로 인에이블되는 버스트카운팅신호(BL_CNT)를 생성하고, 제2 버스트신호(BL16)가 하이레벨인 경우 제2 컬럼액티브펄스(CASP_WT2)의 펄스가 입력되고 난 후 제2 내부클럭신호(RCLKB)의 4주기 구간이 경과되고 난 후 하이레벨로 인에이블되는 버스트카운팅신호(BL_CNT)를 생성한다.
버스트종료신호 생성부(15)는, 도 5에 도시된 바와 같이, 제2 클럭시프터(50), 제1 반전버퍼부(51) 및 제2 반전버퍼부(52)로 구성된다.
제2 클럭시프터(50)는 제1 버스트구간펄스(ICASPC1) 및 제2 버스트구간펄스(ICASPC2)를 입력받아 제2 스위칭신호(SW2) 및 제2 반전스위칭신호(SWB2)를 생성하는 제2 스위칭신호생성부(500), 제2 스위칭신호(SW2) 및 제2 반전스위칭신호(SWB2)에 응답하여 선택적으로 턴온되는 전달게이트들(T50, T51)과, 래치부들(501, 502)과, 파워업신호(PWRUP)에 응답하여 노드(nd50)를 하이레벨로 초기화하는 PMOS 트랜지스터(P50)로 구성된다. 이와 같은 구성의 제2 클럭시프터(50)는 제1 버스트구간펄스(ICASPC1) 및 제2 버스트구간펄스(ICASPC2)가 토글링되는 구간에서 버스트카운팅신호(BL_CNT)를 제2 내부클럭신호(RCLKB)의 1주기 구간만큼 레벨시프팅하여 출력한다.
제1 반전버퍼부(51)는 제2 클럭시프터(50)의 출력신호에 응답하여 제1 버스 트구간펄스(ICASPC1)를 반전 버퍼링하여 제1 버스트 종료신호(BENDB1)를 생성한다. 제2 반전버퍼부(52)는 버스트카운팅신호(BL_CNT)에 응답하여 제2 버스트구간펄스(ICASPC2)를 반전 버퍼링하여 제2 버스트 종료신호(BENDB2)를 생성한다. 여기서, 제1 버스트 종료신호(BENDB1)는 제2 버스트 종료신호(BENDB2)보다 제2 내부클럭신호(RCLKB)의 1주기 구간만큼 더 클럭시프팅된 신호로 생성된다.
버스트컬럼제어부(16)는, 도 6에 도시된 바와 같이, 제1 버스트컬럼제어부(60) 및 제1 버스트컬럼제어부(61)로 구성된다.
제1 버스트컬럼제어부(60)는 제1 구동신호 생성부(600), 제1 구동부(601), PMOS 트랜지스터(P61) 및 래치부(602)로 구성된다. 제1 구동신호 생성부(600)는 제1 버스트 종료신호(BENDB1)와 제2 내부클럭신호(RCLKB)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR60)와, 파워업신호(PWRUP)의 반전신호 및 노어게이트(NR60)의 출력신호를 입력받아 부정논리합 연산을 수행하여 제1 구동신호(DRV1)를 생성하는 노어게이트(NR61)로 구성된다. 제1 구동부(601)는 제1 구동신호(DRV1)에 응답하여 노드(nd60)을 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P60)와, 노드(nd60) 및 노드(nd61) 사이에 연결되어 제1 구동신호(DRV1)에 응답하여 턴온되어 풀다운소자로 동작하는 NMOS 트랜지스터(N60)와, 노드(nd61)와 접지전압(VSS) 사이에 연결되어 제1 컬럼액티브펄스(CASP_WT1)에 응답하여 턴온되어 풀다운소자로 동작하는 NMOS 트랜지스터(N61)와, 노드(nd61)와 접지전압(VSS) 사이에 연결되어 리드컬럼액티브펄스(CASP_RD)에 응답하여 턴온되어 풀다운소자로 동작하는 NMOS 트랜지스터(N62)로 구성된다. PMOS 트랜지스터(P61)는 인터럽 트(interrupt) 커맨드가 입력될 때 로우레벨로 인에이블되는 인터럽트 신호(IBSTPB)에 응답하여 노드(nd60)를 풀업구동하는 PMOS 트랜지스터(P61)로 구성된다.
이와 같은 구성의 제1 버스트컬럼제어부(60)는 제1 컬럼액티브펄스(CASP_WT1)의 펄스가 입력되는 구간부터 제1 버스트 종료신호(BENDB1)의 인에이블구간이 종료되는 구간까지 하이레벨로 인에이블되는 제1 컬럼제어신호(IYBSTC1)를 생성한다.
제2 버스트컬럼제어부(61)는 제2 구동신호 생성부(610), 제2 구동부(611), PMOS 트랜지스터(P63) 및 래치부(612)로 구성된다. 제2 구동신호 생성부(610)는 제2 버스트 종료신호(BENDB2)와 제2 내부클럭신호(RCLKB)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR62)와, 파워업신호(PWRUP)의 반전신호 및 노어게이트(NR62)의 출력신호를 입력받아 부정논리합 연산을 수행하여 제2 구동신호(DRV2)를 생성하는 노어게이트(NR63)로 구성된다. 제2 구동부(611)는 제2 구동신호(DRV2)에 응답하여 노드(nd62)을 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P62)와, 노드(nd62) 및 노드(nd63) 사이에 연결되어 제2 구동신호(DRV2)에 응답하여 턴온되어 풀다운소자로 동작하는 NMOS 트랜지스터(N63)와, 노드(nd63)와 접지전압(VSS) 사이에 연결되어 제2 컬럼액티브펄스(CASP_WT2)에 응답하여 턴온되어 풀다운소자로 동작하는 NMOS 트랜지스터(N64)와, 노드(nd63)와 접지전압(VSS) 사이에 연결되어 리드컬럼액티브펄스(CASP_RD)에 응답하여 턴온되어 풀다운소자로 동작하는 NMOS 트랜지스터(N65)로 구성된다. PMOS 트랜지스터(P63)는 인터럽트 신 호(IBSTPB)에 응답하여 노드(nd62)를 풀업구동하는 PMOS 트랜지스터(P61)로 구성된다.
이와 같은 구성의 제2 버스트컬럼제어부(61)는 제2 컬럼액티브펄스(CASP_WT2)의 펄스가 입력되는 구간부터 제2 버스트 종료신호(BENDB2)의 인에이블구간이 종료되는 구간까지 하이레벨로 인에이블되는 제2 컬럼제어신호(IYBSTC2)를 생성한다.
버스트데이터 제어부(17)는 제2 컬럼액티브펄스(CASP_WT2) 및 제2 버스트 종료신호(BENDB2)를 입력받아 버스트구간동안 하이레벨로 인에이블되는 버스트구간신호(FYBSTN)를 생성한다. 버스트구간신호(FYBSTN)는 제2 컬럼액티브펄스(CASP_WT2)의 펄스가 입력되는 구간부터 제2 버스트 종료신호(BENDB2)가 인에이블되는 구간까지 하이레벨로 인에이블되는 버스트구간신호(FYBSTN)를 생성한다.
데이터버퍼 제어부(18)는 버퍼인에이블신호(DBUF_EN) 및 버스트구간신호(FYBSTN)를 입력받아 데이터입력버퍼(20)의 구동을 제어하기 위한 버퍼제어신호(ENDINDSBN)를 생성한다. 버퍼제어신호(ENDINDSBN)는 버퍼인에이블신호(DBUF_EN)가 하이레벨로 인에이블구간부터 버스트구간신호(FYBSTN)의 인에이블구간이 종료되어 로우레벨로 천이하는 구간까지 로우레벨로 인에이블된다.
데이터입력버퍼(20)는 버퍼제어신호(ENDINDSBN)에 응답하여 구동되어, 스트로브신호(DS, DSB)에 동기하여 데이터(DIN)를 입력받는다. 데이터입력버퍼(20)는 버퍼제어신호(ENDINDSBN)가 로우레벨로 인에이블되는 구간에서 구동된다.
출력인에이블신호 생성부(21)는 제1 버스트구간펄스(ICASPC1)와 제1 컬럼액 티브펄스(CASP_WT1)를 입력받아 출력인에이블신호(Yi)를 생성한다. 출력인에이블신호(Yi)는 비트라인과 세그먼트 입출력라인 사이에 연결된 스위치(미도시)를 턴온시키기 위한 신호이다.
이와 같이 구성된 버퍼제어신호 생성회로를 포함하는 반도체 메모리 장치의의 동작을 도 7을 참고하여 설명하되, 라이트레이턴시는 2, 버스트랭쓰는 8로 설정된 경우를 예를 들어 설명하면 다음과 같다.
우선, 클럭버퍼(10)는 외부에서 입력되는 클럭신호(CLK, CLKB)를 입력받아, 클럭신호(CLK)의 폴링 에지(falling edge)에 동기하여 제1 내부클럭신호(FCLKB)를 생성하고, 클럭신호(CLK)의 라이징 에지(rising edge)에 동기하여 제2 내부클럭신호(RCLKB)를 생성한다.
다음으로, 데이터버퍼인에이블 제어부(11)는 라이트레이턴시가 2로 설정되었으므로, 외부라이트명령(EAST_WT)의 펄스가 입력되는 구간(t1)으로부터 제1 내부클럭신호(FCLKB)의 1주기 구간이 경과된 구간(t2)에서 하이레벨로 인에이블되는 버퍼인에이블신호(DBUF_EN)를 생성한다. 버퍼인에이블신호(DBUF_EN)가 하이레벨로 인에이블되면 데이터버퍼 제어부(18)가 로우레벨로 인에이블되는 버퍼제어신호(ENDINDSBN)를 생성하여 데이터입력버퍼(20)를 구동시킨다.
또한, 데이터버퍼인에이블 제어부(11)는 외부라이트명령(EAST_WT)의 펄스가 입력되는 t1구간으로부터 제1 내부클럭신호(FCLKB)의 2주기 구간만큼 경과된 구간, 즉, t3 구간에서 하이레벨로 인에이블되는 라이트펄스(WTP)를 생성한다.
다음으로, 버스트개시신호 생성부(12)는 라이트펄스(WTP)를 제2 내부클럭신 호(RCLKB)의 3주기 구간만큼 클럭시프팅하여 제1 버스트개시신호(LCWT1)를 생성하고, 라이트펄스(WTP)를 제2 내부클럭신호(RCLKB)의 2주기 구간만큼 클럭시프팅하여 제2 버스트개시신호(LCWT2)를 생성한다. 따라서, 제1 버스트개시신호(LCWT1)는 t6 구간에서 하이레벨로 인에이블되고, 제2 버스트개시신호(LCWT2)는 t4 구간에서 하이레벨로 인에이블된다. 여기서, 클럭시프팅 구간은 실시예에 따라서 다양하게 설정할 수 있다.
다음으로, 커맨드디코더(13)는 라이트 동작에서 제1 버스트개시신호(LCWT1)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 제1 컬럼액티브펄스(CASP_WT1)로 출력하고, 제2 버스트개시신호(LCWT2)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 제2 컬럼액티브펄스(CASP_WT2)로 출력한다. 따라서, 제1 컬럼액티브펄스(CASP_WT1)는 t7 구간에서 t8 구간까지 하이레벨로 인에이블되고, 제2 컬럼액티브펄스(CASP_WT2)는 t5 구간에서 t6 구간까지 하이레벨로 인에이블된다. 또한, 커맨드디코더(13)는 라이트 동작에서 제1 버스트개시신호(LCWT1)가 로우레벨이고, 제1 컬럼제어신호(IYBSTC1)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 제1 버스트구간펄스(ICASPC1)로 출력하고, 라이트 동작에서 제2 버스트개시신호(LCWT2)가 로우레벨이고, 제2 컬럼제어신호(IYBSTC2)가 하이레벨인 구간에서 제2 내부클럭신호(RCLKB)의 반전신호를 버퍼링하여 제2 버스트구간펄스(ICASPC2)로 출력한다. 따라서, 제1 버스트구간펄스(ICASPC1)는 t9 구간에서부터 t14 구간까지 3개의 펄스로 생성되고, 제2 버스트구간펄스(ICASPC2)는 t7 구간에서부터 t12 구간까지 3개의 펄스로 생성된다.
다음으로, 버스트랭쓰카운터(14)는 버스트랭쓰(Burst Length)가 8로 설정되었으므로, 제2 컬럼액티브펄스(CASP_WT2)의 펄스가 입력된 t6 구간으로부터 제2 내부클럭신호(RCLKB)의 2주기 구간이 경과된 t10구간에서 하이레벨로 인에이블되는 버스트카운팅신호(BL_CNT)를 생성한다.
다음으로, 버스트종료신호 생성부(15)는 버스트카운팅신호(BL_CNT)가 하이레벨로 인에이블된 구간에서 제2 버스트구간펄스(ICASPC2)를 반전 버퍼링하여 제2 버스트 종료신호(BENDB2)를 생성한다. 따라서, 제2 버스트 종료신호(BENDB2)는 t11 구간에서부터 t12 구간까지 로우레벨로 인에이블된다. 한편, 버스트종료신호 생성부(15)는 버스트카운팅신호(BL_CNT)가 하이레벨로 인에이블된 구간으로부터 제2 내부클럭신호(RCLKB)의 한주기 구간만큼 경과된 구간에서 제1 버스트구간펄스(ICASPC1)를 반전 버퍼링하여 제1 버스트 종료신호(BENDB1)를 생성한다. 따라서, 제1 버스트 종료신호(BENDB1)는 t13 구간에서부터 t14 구간까지 로우레벨로 인에이블된다.
다음으로, 버스트컬럼제어부(16)는 제1 컬럼액티브펄스(CASP_WT1)의 펄스가 입력되는 t7 구간부터 제1 버스트 종료신호(BENDB1)의 인에이블구간이 종료되는 t14 구간까지 하이레벨로 인에이블되는 제1 컬럼제어신호(IYBSTC1)를 생성한다. 또한, 버스트컬럼제어부(16)는 제2 컬럼액티브펄스(CASP_WT2)의 펄스가 입력되는 t5 구간부터 제2 버스트 종료신호(BENDB2)의 인에이블구간이 종료되는 t12 구간까지 하이레벨로 인에이블되는 제2 컬럼제어신호(IYBSTC2)를 생성한다.
다음으로, 버스트데이터 제어부(17)는 제2 컬럼액티브펄스(CASP_WT2) 및 제2 버스트 종료신호(BENDB2)를 입력받아, 제2 컬럼액티브펄스(CASP_WT2)의 펄스가 입력되는 t5 구간부터 제2 버스트 종료신호(BENDB2)가 인에이블되는 t11 구간까지, 즉, 버스트구간동안 하이레벨로 인에이블되는 버스트구간신호(FYBSTN)를 생성한다.
다음으로, 데이터버퍼 제어부(18)는 하이레벨로 인에이블되는 버스트구간신호(FYBSTN)를 입력받아, 하이레벨로 인에이블된 버퍼인에이블신호(DBUF_EN)에 의해 로우레벨로 인에이블된 버퍼제어신호(ENDINDSBN)를 하이레벨로 디스에이블시킨다. 따라서, 데이터입력버퍼(20)의 구동이 중단된다.
이상 설명한 바와 같이, 본 실시예의 반도체 메모리 장치는 종래와 달리 데이터(DIN) 입력이 종료되는 t11 구간에서 버퍼제어신호(ENDINDSBN)를 하이레벨로 디스에이블시켜, 데이터입력버퍼(20)의 구동이 중단한다. 따라서, 본 실시예의 반도체 메모리 장치에 의하면 데이터(DIN) 입력이 종료되고 난 후 클럭신호(CLK)의 한주기 구간(t11~t13)동안 데이터입력버퍼(20)의 구동을 중단하여, 불필요한 전력소모가 발생되는 것을 방지하고 있다.
도 1은 종래기술에 따른 데이터입력버퍼의 제어동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 일실시예에 따른 버퍼제어신호 생성회로를 포함하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 버퍼제어신호 생성회로에 포함된 버스트개시신호 생성부의 회로도이다.
도 4는 도 2에 도시된 버퍼제어신호 생성회로에 포함된 커맨드디코더의 회로도이다.
도 5는 도 2에 도시된 버퍼제어신호 생성회로에 포함된 버스트종료신호생성부의 회로도이다.
도 6은 도 2에 도시된 버퍼제어신호 생성회로에 포함된 버스트컬럼제어부의 회로도이다.
도 7은 도 2에 도시된 버퍼제어신호 생성회로를 포함하는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 버퍼제어신호 생성회로 10: 클럭버퍼
11: 데이터버퍼인에이블제어부 12: 버스트개시신호 생성부
13: 커맨드디코더 14: 버스트랭쓰카운터
15: 버스트종료신호 생성부 16: 버스트컬럼 제어부
17: 버스트데이터 제어부 20: 데이터버퍼제어부
21: 데이터입력버퍼 22: 출력인에이블신호 생성부
30: 제1 스위칭신호 생성부 31: 제1 클럭시프터
32: 초기화부 40: 제1 펄스생성부
41: 제2 펄스생성부 42: 제3 펄스생성부
43: 제4 펄스생성부 50: 제2 클럭시프터
500: 제2 스위칭신호 생성부 51: 제1 반전버퍼부
52: 제2 반전버퍼부 60: 제1 버스트컬럼제어부
600: 제1 구동신호 생성부 601: 제1 구동부
61: 제2 버스트컬럼제어부 610: 제2 구동신호 생성부
611: 제2 구동부

Claims (26)

  1. 라이트펄스를 제1 구간만큼 클럭시프팅하여 제1 버스트개시신호를 생성하고, 상기 라이트펄스를 제2 구간만큼 클럭시프팅하여 제2 버스트개시신호를 생성하되, 상기 제2 구간은 상기 제1 구간보다 짧게 설정되는 버스트개시신호 생성부;
    상기 제2 버스트개시신호 및 컬럼제어신호에 응답하여 버스트구간펄스 및 컬럼액티브펄스를 생성하는 커맨드디코더;
    상기 컬럼액티브펄스를 입력받아 상기 버스트구간펄스를 버퍼링하여 버스트종료신호를 생성하는 버스트제어부; 및
    상기 버스트종료신호 및 상기 컬럼액티브펄스를 입력받아 상기 컬럼제어신호를 생성하는 버스트컬럼제어부를 포함하는 버퍼제어신호 생성회로.
  2. 제 1 항에 있어서, 상기 버스트제어부는
    버스트랭쓰 정보에 따라 상기 컬럼액티브펄스로부터 버스트카운팅신호를 생성하는 버스트랭쓰카운터; 및
    상기 버스트카운팅신호에 응답하여 상기 버스트구간펄스를 버퍼링하여 버스트종료신호를 생성하는 버스트종료신호 생성부를 포함하는 버퍼제어신호 생성회로.
  3. 제 1 항에 있어서, 상기 버스트개시신호 생성부는
    플래그신호에 응답하여 내부클럭신호를 버퍼링하여 스위칭신호를 생성하는 스위칭신호 생성부; 및
    상기 스위칭신호에 응답하여 턴온되는 적어도 하나의 전달게이트를 포함하여, 상기 라이트펄스를 상기 제1 및 제2 구간만큼 클럭시프팅하여 상기 제1 및 제2 버스트개시신호를 생성하는 클럭시프터를 포함하는 버퍼제어신호 생성회로.
  4. 제 3 항에 있어서, 상기 제2 구간은 상기 제1 구간보다 상기 내부클럭신호의 정수배 주기만큼 짧게 형성되는 버퍼제어신호 생성회로.
  5. 제 1 항에 있어서, 상기 커맨드디코더는
    상기 제2 버스트개시신호에 응답하여, 내부클럭신호를 버퍼링하여 상기 컬럼액티브펄스를 생성하는 제1 펄스생성부; 및
    상기 컬럼제어신호 및 상기 제2 버스트개시신호에 응답하여 상기 내부클럭신호를 버퍼링하여 상기 버스트구간펄스를 생성하는 제2 펄스생성부를 포함하는 버퍼제어신호 생성회로.
  6. 제 5 항에 있어서, 상기 제1 펄스생성부는
    리드플래그신호 및 상기 제2 버스트개시신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자; 및
    상기 논리소자의 출력신호 및 상기 내부클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하여 상기 컬럼액티브펄스를 생성하는 논리부를 포함하는 버퍼제어신호 생성회로.
  7. 제 5 항에 있어서, 상기 제2 펄스생성부는
    상기 컬럼제어신호 및 상기 제2 버스트개시신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제1 논리소자의 출력신호 및 리드컬럼액티브펄스를 입력받아 논리연산을 수행하는 제2 논리소자; 및
    상기 제2 논리소자의 출력신호 및 상기 내부클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하여 상기 버스트구간펄스를 생성하는 논리부를 포함하는 버퍼제어신호 생성회로.
  8. 제 2 항에 있어서, 상기 버스트랭쓰카운터는 상기 버스트랭쓰가 8로 설정된 경우 상기 컬럼액티브펄스가 입력되고, 내부클럭신호의 2주기가 경과되고 난 후 인에이블되는 상기 버스트카운팅신호를 생성하고, 상기 버스트랭쓰가 16으로 설정된 경우 상기 컬럼액티브펄스가 입력되고, 내부클럭신호의 4주기가 경과되고 난 후 인에이블되는 상기 버스트카운팅신호를 생성하는 버퍼제어신호 생성회로.
  9. 제 2 항에 있어서, 상기 버스트종료신호 생성부는 상기 버스트카운팅신호가 인에이블된 구간에서 상기 버스트구간펄스를 반전시켜 상기 버스트종료신호로 출력하는 버퍼제어신호 생성회로.
  10. 제 1 항에 있어서, 상기 버스트컬럼제어부는
    상기 버스트종료신호에 응답하여 내부클럭신호를 버퍼링하여 구동신호를 생성하는 구동신호 생성부; 및
    상기 구동신호 및 상기 컬럼액티브펄스를 입력받아 출력노드를 구동하는 구동부를 포함하는 버퍼제어신호 생성회로.
  11. 제 10 항에 있어서, 상기 구동신호 생성부는
    상기 버스트종료신호 및 상기 내부클럭신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및
    상기 제1 논리소자의 출력신호 및 파워업신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 버퍼제어신호 생성회로.
  12. 제 10 항에 있어서, 상기 구동부는
    상기 구동신호에 응답하여 상기 출력노드를 풀업구동하는 풀업소자;
    상기 구동신호에 응답하여 턴온되는 제1 풀다운소자; 및
    상기 컬럼액티브펄스에 응답하여 턴온되는 제2 풀다운소자를 포함하는 버퍼제어신호 생성회로.
  13. 제 1 항에 있어서,
    외부라이트명령이 입력되고 소정구간 경과 후 인에이블되는 버퍼인에이블신호와, 상기 외부라이트명령이 입력되고 라이트레이턴시에 의해 설정된 구간이 경과된 후 인에이블되는 상기 라이트펄스를 생성하는 데이터버퍼 인에이블 제어부;
    상기 버스트종료신호 및 상기 컬럼액티브펄스를 입력받아 버스트구간동안인에이블되는 버스트구간신호를 생성하는 버스트데이터 제어부; 및
    상기 버퍼인에이블신호와 상기 버스트구간신호에 응답하여 데이터입력버퍼의 구동을 제어하기 위한 버퍼제어신호를 생성하는 데이터버퍼 제어부를 더 포함하는 버퍼제어신호 생성회로.
  14. 외부라이트명령이 입력되고 소정구간 경과 후 인에이블되고, 라이트레이턴시 및 버스트레이턴시에 의해 설정된 데이터 입력구간이 종료되는 구간에서 디스에이블되는 버퍼제어신호를 생성하는 버퍼제어신호 생성회로;
    상기 버퍼제어신호에 응답하여 구동되어, 스트로브신호에 동기되어 데이터를 입력받는 데이터버퍼; 및
    비트라인과 입출력라인 사이에 연결된 스위치를 턴온시키기 위한 출력인에이블신호를 생성하는 출력인에이블신호 생성부를 포함하되,
    상기 버퍼제어신호의 디스에이블시점은 상기 출력인에이블신호의 디스에이블시점보다 내부클럭신호의 정수배 주기만큼 빠른 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 버퍼제어신호 생성회로는
    라이트펄스를 제1 구간만큼 클럭시프팅하여 제1 버스트개시신호를 생성하고, 상기 라이트펄스를 제2 구간만큼 클럭시프팅하여 제2 버스트개시신호를 생성하되, 상기 제2 구간은 상기 제1 구간보다 짧게 설정되는 버스트개시신호 생성부;
    상기 제1 및 제2 버스트개시신호 및 제1 및 제2 컬럼제어신호에 응답하여 제1 및 제2 버스트구간펄스 및 제1 및 제2 컬럼액티브펄스를 생성하는 커맨드디코더;
    버스트랭쓰 정보에 따라 상기 제2 컬럼액티브펄스로부터 버스트카운팅신호를 생성하는 버스트랭쓰카운터;
    상기 버스트카운팅신호와 상기 제1 및 제2 버스트구간펄스를 입력받아 제1 및 제2 버스트종료신호를 생성하는 버스트종료신호 생성부; 및
    상기 제1 및 제2 버스트종료신호 및 상기 제1 및 제2 컬럼액티브펄스를 입력받아 상기 제1 및 제2 컬럼제어신호를 생성하는 버스트컬럼제어부를 포함하는 반도 체 메모리 장치.
  16. 제 15 항에 있어서, 상기 버스트개시신호 생성부는
    플래그신호에 응답하여 상기 내부클럭신호를 버퍼링하여 스위칭신호를 생성하는 스위칭신호 생성부;
    상기 스위칭신호에 응답하여 턴온되는 적어도 하나의 전달게이트를 포함하여, 상기 라이트펄스를 상기 제1 및 제2 구간만큼 클럭시프팅하여 상기 제1 및 제2 버스트개시신호를 생성하는 클럭시프터를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 제2 구간은 상기 제1 구간보다 상기 내부클럭신호의 정수배 주기만큼 짧게 형성되는 반도체 메모리 장치.
  18. 제 15 항에 있어서, 상기 커맨드디코더는
    상기 제1 버스트개시신호에 응답하여, 상기 내부클럭신호를 버퍼링하여 상기 제1 컬럼액티브펄스를 생성하는 제1 펄스생성부;
    상기 제2 버스트개시신호에 응답하여, 상기 내부클럭신호를 버퍼링하여 상기 제2 컬럼액티브펄스를 생성하는 제2 펄스생성부;
    상기 제1 컬럼제어신호 및 상기 제1 버스트개시신호에 응답하여 상기 내부클럭신호를 버퍼링하여 상기 제1 버스트구간펄스를 생성하는 제3 펄스생성부; 및
    상기 제2 컬럼제어신호 및 상기 제2 버스트개시신호에 응답하여 상기 내부클럭신호를 버퍼링하여 상기 제2 버스트구간펄스를 생성하는 제4 펄스생성부를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 제2 펄스생성부는
    리드플래그신호 및 상기 제2 버스트개시신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자; 및
    상기 논리소자의 출력신호 및 상기 내부클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하여 상기 제2 컬럼액티브펄스를 생성하는 논리부를 포함하는 반도체 메모리 장치.
  20. 제 18 항에 있어서, 상기 제4 펄스생성부는
    상기 제2 컬럼제어신호 및 상기 제2 버스트개시신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제1 논리소자의 출력신호 및 리드컬럼액티브펄스를 입력받아 논리연산을 수행하는 제2 논리소자; 및
    상기 제2 논리소자의 출력신호 및 상기 내부클럭신호를 버퍼링한 신호를 입 력받아 논리연산을 수행하여 상기 제2 버스트구간펄스를 생성하는 논리부를 포함하는 반도체 메모리 장치.
  21. 제 15 항에 있어서, 상기 버스트랭쓰카운터는 상기 버스트랭쓰가 8로 설정된 경우 상기 제2 컬럼액티브펄스가 입력되고, 상기 내부클럭신호의 2주기가 경과되고 난 후 인에이블되는 상기 버스트카운팅신호를 생성하고, 상기 버스트랭쓰가 16으로 설정된 경우 상기 제2 컬럼액티브펄스가 입력되고, 상기 내부클럭신호의 4주기가 경과되고 난 후 인에이블되는 상기 버스트카운팅신호를 생성하는 반도체 메모리 장치.
  22. 제 15 항에 있어서, 상기 버스트종료신호 생성부는
    제1 및 제2 버스트구간펄스에 응답하여 상기 버스트카운팅신호를 클럭시프팅하는 클럭시프터;
    상기 클럭시프터의 출력신호에 응답하여 상기 제1 버스트구간펄스를 버퍼링하여 상기 제1 버스트종료신호를 생성하는 제1 반전버퍼부; 및
    상기 버스트카운팅신호에 응답하여 상기 제2 버스트구간펄스를 버퍼링하여 상기 제2 버스트종료신호를 생성하는 제2 반전버퍼부를 포함하는 반도체 메모리 장치.
  23. 제 22 항에 있어서, 상기 클럭시프터는
    상기 제1 및 제2 버스트구간펄스를 입력받아 스위칭신호를 생성하는 스위칭신호 생성부; 및
    상기 스위칭신호에 응답하여 선택적으로 턴온되는 제1 및 제2 전달게이트를 포함하는 반도체 메모리 장치.
  24. 제 15 항에 있어서, 상기 버스트컬럼제어부는
    상기 제1 컬럼액티브펄스의 펄스가 입력되는 구간부터 상기 제1 버스트종료신호의 펄스가 입력 완료되는 구간까지 인에이블되는 제1 컬럼제어신호를 생성하는 제1 버스트컬럼 제어부; 및
    상기 제2 컬럼액티브펄스의 펄스가 입력되는 구간부터 상기 제2 버스트종료신호의 펄스가 입력 완료되는 구간까지 인에이블되는 제2 컬럼제어신호를 생성하는 제2 버스트컬럼 제어부를 포함하는 반도체 메모리 장치.
  25. 제 15 항에 있어서, 상기 버퍼제어신호 생성회로는
    외부라이트명령이 입력되고 소정구간 경과 후 인에이블되는 버퍼인에이블신호와, 상기 외부라이트명령이 입력되고 라이트레이턴시에 의해 설정된 구간이 경과 된 후 인에이블되는 상기 라이트펄스를 생성하는 데이터버퍼 인에이블 제어부;
    상기 제2 버스트종료신호 및 상기 제2 컬럼액티브펄스를 입력받아 버스트구간동안인에이블되는 버스트구간신호를 생성하는 버스트데이터 제어부; 및
    상기 버퍼인에이블신호와 상기 버스트구간신호에 응답하여 데이터입력버퍼의 구동을 제어하기 위한 버퍼제어신호를 생성하는 데이터버퍼 제어부를 더 포함하는 반도체 메모리 장치.
  26. 제 15 항에 있어서, 상기 출력인에이블신호 생성부는 상기 제1 버스트구간펄스, 상기 제1 컬럼액티브펄스 및 상기 제1 컬럼제어신호를 입력받아 상기 출력인에이블신호를 생성하는 반도체 메모리 장치.
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