JP2001035155A - パイプレジスタ及びそれを備えた半導体メモリ素子 - Google Patents
パイプレジスタ及びそれを備えた半導体メモリ素子Info
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Abstract
(57)【要約】
【課題】 本発明は、各グローバル入出力正及び負ライ
ンに独立的に連結されてローディングによる他のグロー
バル入出力ラインのスキューに影響を受けなくて、該当
グローバル入出力正及び負ラインのデータを感知して感
知されたそのデータを貯蔵及び出力することによって、
高速動作を可能にした、パイプレジスタ及びそれを備え
た半導体メモリ素子を提供する。 【解決手段】 本発明は、高速のデータ出力のための半
導体メモリ素子において、多数のグローバル入出力正ラ
イン及び多数のグローバル入出力負ラインに各々連結さ
れ、該当グローバル入出力正及び負ライン上にロードさ
れるデータを感知して上記該当グローバル入出力正及び
負ラインデータに対する貯蔵動作を遂行する多数のパイ
プレジスタを含んで、上記該当グローバル入出力正及び
負ラインのデータを上記パイプレジスタに独立的に貯蔵
されるように構成される。
ンに独立的に連結されてローディングによる他のグロー
バル入出力ラインのスキューに影響を受けなくて、該当
グローバル入出力正及び負ラインのデータを感知して感
知されたそのデータを貯蔵及び出力することによって、
高速動作を可能にした、パイプレジスタ及びそれを備え
た半導体メモリ素子を提供する。 【解決手段】 本発明は、高速のデータ出力のための半
導体メモリ素子において、多数のグローバル入出力正ラ
イン及び多数のグローバル入出力負ラインに各々連結さ
れ、該当グローバル入出力正及び負ライン上にロードさ
れるデータを感知して上記該当グローバル入出力正及び
負ラインデータに対する貯蔵動作を遂行する多数のパイ
プレジスタを含んで、上記該当グローバル入出力正及び
負ラインのデータを上記パイプレジスタに独立的に貯蔵
されるように構成される。
Description
【０００１】
【発明が属する技術分野】本発明はパイプレジスタ及び
それを備えた半導体メモリ素子に関し、特にシンクロナ
スメモリ(Synchronous memory)に読み出しデータを記憶
して、パイプライン方式でデータを出力するパイプレジ
スタ(pipe-register) 及びそれを備えた半導体メモリ素
子に関する。
それを備えた半導体メモリ素子に関し、特にシンクロナ
スメモリ(Synchronous memory)に読み出しデータを記憶
して、パイプライン方式でデータを出力するパイプレジ
スタ(pipe-register) 及びそれを備えた半導体メモリ素
子に関する。
【０００２】
【従来の技術】一般に、シンクロナスメモリは、データ
読み出し動作の際、読み出しデータを直接データ出力フ
ィンで出力することをせず、臨時記憶装置に一旦記憶さ
せてから外部クロック信号に同期させてデータ出力フィ
ンに送りだすが、この時データを臨時に記憶する臨時記
憶装置をパイプレジスタと呼称している。
読み出し動作の際、読み出しデータを直接データ出力フ
ィンで出力することをせず、臨時記憶装置に一旦記憶さ
せてから外部クロック信号に同期させてデータ出力フィ
ンに送りだすが、この時データを臨時に記憶する臨時記
憶装置をパイプレジスタと呼称している。
【０００３】図１〜図５は、従来の技術に係るパイプレ
ジスタを含むシンクロナスメモリ素子の一構成例を示し
ており、この種のシンクロナスメモリ素子は、４個のグ
ローバル入出力正及び負ライン(global I/O pair line
s) に接続されてラインの信号を組合せて共通的なプリ
フェッチ信号pfetch[0:2] を発生させ、上記プリフェッ
チ信号pfetch[0:2] に８個のグローバル入出力正及び負
ライン(global I/O pairlines) に各々接続されたパイ
プレジスタを共同制御させるように構成されている。
ジスタを含むシンクロナスメモリ素子の一構成例を示し
ており、この種のシンクロナスメモリ素子は、４個のグ
ローバル入出力正及び負ライン(global I/O pair line
s) に接続されてラインの信号を組合せて共通的なプリ
フェッチ信号pfetch[0:2] を発生させ、上記プリフェッ
チ信号pfetch[0:2] に８個のグローバル入出力正及び負
ライン(global I/O pairlines) に各々接続されたパイ
プレジスタを共同制御させるように構成されている。
【０００４】シンクロナスメモリ素子は、４個のグロー
バル入出力正及び負ラインGrio[4]、Grioz[4]、Grio[5]
、Grioz[5]、Grio[6] 、Grioz[6]、Grio[7] 、Grioz
[7]に接続されたプリフェッチ信号発生部100 、また他
の４個のグローバル入出力正及び負ラインGrio[12]、Gr
ioz[12] 、Grio[13]、Grioz[13] 、Grio[14]、Grioz[1
4] 、Grio[15]、Grioz[15] に接続されたプリフェッチ
信号発生部110 、プリフェッチ信号発生部100 から出力
される共通プリフェッチ信号pfetch[0:2] が各々入力さ
れ、各々のグローバル入出力正及び負ラインGrio[0] 、
Grioz[0]、Grio[1]、Grioz[1]、Grio[2] 、Grioz[2]、G
rio[3] 、Grioz[3]、Grio[4] 、Grioz[4]、Grio[5] 、G
rioz[5]、Grio[6] 、Grioz[6]、Grio[7] 、Grioz[7]に
接続された８個のパイプレジスタ120 〜127 、 プリフ
ェッチ信号発生部110 から出力される共通プリフェッチ
信号pfetch[0:2] が各々入力され、各々のグローバル入
出力正及び負ラインGrio[8] 、Grioz[8]、Grio[9] 、Gr
ioz[9]、Grio[10]、Grioz[10]、Grio[11]、Grioz[11]
、Grio[12]、Grioz[12] 、Grio[13]、Grioz[13] 、Gri
o[14]、Grioz[14] 、Grio[15]、Grioz[15] に接続され
た８個のパイプレジスタ128 〜135 、各パイプレジスタ
120 〜135 の出力端に接続されたデータ出力バッファ13
6 〜 151、及び上記パイプレジスタ128 〜135 に各々出
力され、パイプレジスタ128 〜135 に記憶されたデータ
の出力を制御する信号であるパイプカウント信号pocnt
を生成するパイプカウンタ160 を含んで構成されてい
る。
バル入出力正及び負ラインGrio[4]、Grioz[4]、Grio[5]
、Grioz[5]、Grio[6] 、Grioz[6]、Grio[7] 、Grioz
[7]に接続されたプリフェッチ信号発生部100 、また他
の４個のグローバル入出力正及び負ラインGrio[12]、Gr
ioz[12] 、Grio[13]、Grioz[13] 、Grio[14]、Grioz[1
4] 、Grio[15]、Grioz[15] に接続されたプリフェッチ
信号発生部110 、プリフェッチ信号発生部100 から出力
される共通プリフェッチ信号pfetch[0:2] が各々入力さ
れ、各々のグローバル入出力正及び負ラインGrio[0] 、
Grioz[0]、Grio[1]、Grioz[1]、Grio[2] 、Grioz[2]、G
rio[3] 、Grioz[3]、Grio[4] 、Grioz[4]、Grio[5] 、G
rioz[5]、Grio[6] 、Grioz[6]、Grio[7] 、Grioz[7]に
接続された８個のパイプレジスタ120 〜127 、 プリフ
ェッチ信号発生部110 から出力される共通プリフェッチ
信号pfetch[0:2] が各々入力され、各々のグローバル入
出力正及び負ラインGrio[8] 、Grioz[8]、Grio[9] 、Gr
ioz[9]、Grio[10]、Grioz[10]、Grio[11]、Grioz[11]
、Grio[12]、Grioz[12] 、Grio[13]、Grioz[13] 、Gri
o[14]、Grioz[14] 、Grio[15]、Grioz[15] に接続され
た８個のパイプレジスタ128 〜135 、各パイプレジスタ
120 〜135 の出力端に接続されたデータ出力バッファ13
6 〜 151、及び上記パイプレジスタ128 〜135 に各々出
力され、パイプレジスタ128 〜135 に記憶されたデータ
の出力を制御する信号であるパイプカウント信号pocnt
を生成するパイプカウンタ160 を含んで構成されてい
る。
【０００５】
【発明が解決しようとする課題】上記のように構成され
た従来のシンクロナスメモリ素子では、グローバル入出
力ラインのローディング(loading) 状態により各グロー
バル入出力ライン上のデータが互いに異なるスキュー(s
kew)を有することとなる。したがって、グローバル入出
力ライン上の新しいデータが入力されてパイプレジスタ
に記憶させるためのパイプレジスタ制御信号であるプリ
フェッチ信号pfetch[0:2] のパルス幅を各グローバル入
出力ライン間のスキュー分ほど広く確保しておかなけれ
ばならない。したがって、従来のシンクロナスメモリ素
子では、上記のように広いパルス幅のプリフェッチ信号
(prefetch)によりデータをパイプレジスタにラッチさせ
ていたため、高速でラッチすることが困難であった。
た従来のシンクロナスメモリ素子では、グローバル入出
力ラインのローディング(loading) 状態により各グロー
バル入出力ライン上のデータが互いに異なるスキュー(s
kew)を有することとなる。したがって、グローバル入出
力ライン上の新しいデータが入力されてパイプレジスタ
に記憶させるためのパイプレジスタ制御信号であるプリ
フェッチ信号pfetch[0:2] のパルス幅を各グローバル入
出力ライン間のスキュー分ほど広く確保しておかなけれ
ばならない。したがって、従来のシンクロナスメモリ素
子では、上記のように広いパルス幅のプリフェッチ信号
(prefetch)によりデータをパイプレジスタにラッチさせ
ていたため、高速でラッチすることが困難であった。
【０００６】図６は、従来の技術に係る上記パイプレジ
スタの内部回路構成を示す回路図であり、パイプライン
動作のための３個の記憶部200 、210 、220 を含んで構
成されている。従来のパイプレジスタは、パイプレジス
タがイネーブル化された後、クリア信号cl1 に応答して
記憶部200 に記憶されたデータをクリアするように構成
されており、このためサイクル時間が増えて高速動作が
困難であるといった課題を有していた。
スタの内部回路構成を示す回路図であり、パイプライン
動作のための３個の記憶部200 、210 、220 を含んで構
成されている。従来のパイプレジスタは、パイプレジス
タがイネーブル化された後、クリア信号cl1 に応答して
記憶部200 に記憶されたデータをクリアするように構成
されており、このためサイクル時間が増えて高速動作が
困難であるといった課題を有していた。
【０００７】本発明は上記した課題に鑑みなされたもの
であって、各グローバル入出力正及び負ラインに独立的
に接続され、ローディングによる他のグローバル入出力
ラインのスキューに影響を受けることなく、該当グロー
バル入出力正及び負ラインのデータを感知して感知され
たそのデータを記憶及び出力することによって、高速動
作を可能にした、パイプレジスタ及びそれを備えた半導
体メモリ素子を提供することを目的としている。
であって、各グローバル入出力正及び負ラインに独立的
に接続され、ローディングによる他のグローバル入出力
ラインのスキューに影響を受けることなく、該当グロー
バル入出力正及び負ラインのデータを感知して感知され
たそのデータを記憶及び出力することによって、高速動
作を可能にした、パイプレジスタ及びそれを備えた半導
体メモリ素子を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体メモリ素子は、多数のグローバ
ル入出力正ライン及び多数のグローバル入出力負ライン
に各々接続され、該当グローバル入出力正及び負ライン
上にロードされるデータを感知して上記該当グローバル
入出力正及び負ラインデータに対する記憶動作を遂行す
る多数のパイプレジスタを備え、上記該当グローバル入
出力正及び負ラインのデータを上記パイプレジスタに独
立的に記憶させるように構成されていることを特徴とし
ている。
に、本発明に係る半導体メモリ素子は、多数のグローバ
ル入出力正ライン及び多数のグローバル入出力負ライン
に各々接続され、該当グローバル入出力正及び負ライン
上にロードされるデータを感知して上記該当グローバル
入出力正及び負ラインデータに対する記憶動作を遂行す
る多数のパイプレジスタを備え、上記該当グローバル入
出力正及び負ラインのデータを上記パイプレジスタに独
立的に記憶させるように構成されていることを特徴とし
ている。
【０００９】上記パイプレジスタに記憶された上記デー
タの出力順を制御するパイプカウンタ信号を発生するパ
イプカウンティング手段をさらに含んで、上記パイプレ
ジスタの各々は、上記パイプカウンティング手段からの
上記パイプカウンタ信号に応答して上記パイプレジスタ
に記憶されたデータを出力する。
タの出力順を制御するパイプカウンタ信号を発生するパ
イプカウンティング手段をさらに含んで、上記パイプレ
ジスタの各々は、上記パイプカウンティング手段からの
上記パイプカウンタ信号に応答して上記パイプレジスタ
に記憶されたデータを出力する。
【００１０】また、多数のグローバル入出力正ライン及
び多数のグローバル入出力負ラインに各々接続され、該
当グローバル入出力正及び負ライン上にロードされるデ
ータを感知して上記該当グローバル入出力正及び負ライ
ンデータを記憶及び出力するための多数のパイプレジス
タ、及び上記パイプレジスタに記憶された上記データの
出力順を制御する多数ビットのパイプカウンタ信号を発
生するパイプカウンティング手段を備えた半導体メモリ
素子のためのパイプレジスタにおいて、上記グローバル
入出力正ライン及び上記グローバル入出力負ラインに接
続されて、上記グローバル入出力正及び負ラインのデー
タ遷移如何を感知するためのデータ感知手段と、リセッ
ト信号、上記データ感知手段から出力されるデータの下
降エッジを感知した下降エッジ感知信号、及びデータの
上昇エッジを感知した上昇エッジ感知信号に応答して上
記グローバル入出力正ライン及び上記グローバル入出力
負ライン上にロードされた読み出しデータを記憶し、上
記パイプカウンティング手段から出力される上記パイプ
カウンタ信号のいずれかのビット信号に応答して記憶さ
れた上記データを出力するための多数の記憶手段とを含
んでなる。
び多数のグローバル入出力負ラインに各々接続され、該
当グローバル入出力正及び負ライン上にロードされるデ
ータを感知して上記該当グローバル入出力正及び負ライ
ンデータを記憶及び出力するための多数のパイプレジス
タ、及び上記パイプレジスタに記憶された上記データの
出力順を制御する多数ビットのパイプカウンタ信号を発
生するパイプカウンティング手段を備えた半導体メモリ
素子のためのパイプレジスタにおいて、上記グローバル
入出力正ライン及び上記グローバル入出力負ラインに接
続されて、上記グローバル入出力正及び負ラインのデー
タ遷移如何を感知するためのデータ感知手段と、リセッ
ト信号、上記データ感知手段から出力されるデータの下
降エッジを感知した下降エッジ感知信号、及びデータの
上昇エッジを感知した上昇エッジ感知信号に応答して上
記グローバル入出力正ライン及び上記グローバル入出力
負ライン上にロードされた読み出しデータを記憶し、上
記パイプカウンティング手段から出力される上記パイプ
カウンタ信号のいずれかのビット信号に応答して記憶さ
れた上記データを出力するための多数の記憶手段とを含
んでなる。
【００１１】
【発明の実施の形態】以下、本発明に係るパイプレジス
タを含む半導体メモリ素子の実施の形態を図面に基づい
て説明する。図７〜図１１は、実施の形態に係るパイプ
レジスタを含む半導体メモリ素子を示すブロック配線図
である。
タを含む半導体メモリ素子の実施の形態を図面に基づい
て説明する。図７〜図１１は、実施の形態に係るパイプ
レジスタを含む半導体メモリ素子を示すブロック配線図
である。
【００１２】図面に示したように、実施の形態に係る半
導体メモリ素子は、別途のプリフェッチ信号発生部に接
続されたことなく、パイプレジスタの各々がグローバル
入出力正及び負ラインのみに直接接続されたように構成
されている。すなわち、グローバル入出力正及び負ライ
ンGrio[0] 、Grioz[0]は、パイプレジスタ300 に直接接
続され、グローバル入出力正及び負ラインGrio[1] 、Gr
ioz[1]は、パイプレジスタ301 に直接接続され、残りの
パイプレジスタ302 〜315 も各々のグローバル入出力正
及び負ラインGrio、Grioz に直接接続されている。
導体メモリ素子は、別途のプリフェッチ信号発生部に接
続されたことなく、パイプレジスタの各々がグローバル
入出力正及び負ラインのみに直接接続されたように構成
されている。すなわち、グローバル入出力正及び負ライ
ンGrio[0] 、Grioz[0]は、パイプレジスタ300 に直接接
続され、グローバル入出力正及び負ラインGrio[1] 、Gr
ioz[1]は、パイプレジスタ301 に直接接続され、残りの
パイプレジスタ302 〜315 も各々のグローバル入出力正
及び負ラインGrio、Grioz に直接接続されている。
【００１３】図１２〜図１６は、実施の形態に係る上記
半導体メモリ素子のパイプレジスタの内部回路構成を示
す回路図であって、図１７及び図１８は、該パイプレジ
スタの動作を示すタイミングチャ−ト図である。実施の
形態に係る半導体メモリ素子では、グローバル入出力正
及び負インにデータが載れば、これを感知して自動的に
パイプレジスタの４個の記憶部が順に高速ラッチされる
ように、各グローバル入出力ラインに独立的な動作が可
能なパイプレジスタが接続されて構成されている。ここ
で、グローバル入出力正及び負ラインのプリチャージ状
態は、" ハイ" レベルであり、任意のデータをラインに
載せる場合、入出力正及び負ラインのいずれかのライン
が" ロー" レベルになる。
半導体メモリ素子のパイプレジスタの内部回路構成を示
す回路図であって、図１７及び図１８は、該パイプレジ
スタの動作を示すタイミングチャ−ト図である。実施の
形態に係る半導体メモリ素子では、グローバル入出力正
及び負インにデータが載れば、これを感知して自動的に
パイプレジスタの４個の記憶部が順に高速ラッチされる
ように、各グローバル入出力ラインに独立的な動作が可
能なパイプレジスタが接続されて構成されている。ここ
で、グローバル入出力正及び負ラインのプリチャージ状
態は、" ハイ" レベルであり、任意のデータをラインに
載せる場合、入出力正及び負ラインのいずれかのライン
が" ロー" レベルになる。
【００１４】図面に示したように、実施の形態に係るパ
イプレジスタは、CAS(column address strobe)レイテン
シ(latency) を最大４クロックまで支援するため、４個
の記憶部400 、410 、420 、430 を含んで構成され、読
み出しデータをパイプレジスタまで伝達するためのグロ
ーバル入出力正ライン(Grio 、global input/output)及
びグローバル入出力負ライン(Grioz、global input/out
put bar ）が４個の記憶部400 、410 、420 、430 に接
続されている。この場合、Grio及びGrioz は、常に" ハ
イ" レベルにプリチャージされた状態を維持し、データ
は、GrioまたはGrioz に" ロー" パルスで載せることに
なる。
イプレジスタは、CAS(column address strobe)レイテン
シ(latency) を最大４クロックまで支援するため、４個
の記憶部400 、410 、420 、430 を含んで構成され、読
み出しデータをパイプレジスタまで伝達するためのグロ
ーバル入出力正ライン(Grio 、global input/output)及
びグローバル入出力負ライン(Grioz、global input/out
put bar ）が４個の記憶部400 、410 、420 、430 に接
続されている。この場合、Grio及びGrioz は、常に" ハ
イ" レベルにプリチャージされた状態を維持し、データ
は、GrioまたはGrioz に" ロー" パルスで載せることに
なる。
【００１５】そして、実施の形態に係るパイプレジスタ
は、Grio及びGrioz に接続されて、上記グローバル入出
力ライン上にデータがロードされたか否かを感知するた
めのデータ感知器440 をさらに含んでいる。このデータ
感知器440 は、GrioまたはGrioz のデータロードの如何
を感知するため、入力端がGrio及びGrioz に接続された
NANDゲート441 、NANDゲート441 の出力端に接続されて
NANDゲート441 の出力信号を所定の時間反転遅延するた
めの遅延部442 、NANDゲート441 の出力信号及び遅延部
442 の出力信号に応答してGrioまたはGrioz に載せるデ
ータの下降エッジを感知してローアクティブDFE(detect
ion falling edge) 信号を出力するためのNOR ゲート44
3 、及びNANDゲート441 の出力信号、及び遅延部442 の
出力信号に応答してGrioまたはGrioz に載せるデータの
上昇エッジを感知してハイアクティブDRE(detection ri
sing edge)信号を出力するためのNANDゲート444 を含ん
で構成されている。そして、データ感知器440 から出力
されるDRE 及びDFE 信号は、４個の記憶部400 〜430 に
出力されるようになっている。
は、Grio及びGrioz に接続されて、上記グローバル入出
力ライン上にデータがロードされたか否かを感知するた
めのデータ感知器440 をさらに含んでいる。このデータ
感知器440 は、GrioまたはGrioz のデータロードの如何
を感知するため、入力端がGrio及びGrioz に接続された
NANDゲート441 、NANDゲート441 の出力端に接続されて
NANDゲート441 の出力信号を所定の時間反転遅延するた
めの遅延部442 、NANDゲート441 の出力信号及び遅延部
442 の出力信号に応答してGrioまたはGrioz に載せるデ
ータの下降エッジを感知してローアクティブDFE(detect
ion falling edge) 信号を出力するためのNOR ゲート44
3 、及びNANDゲート441 の出力信号、及び遅延部442 の
出力信号に応答してGrioまたはGrioz に載せるデータの
上昇エッジを感知してハイアクティブDRE(detection ri
sing edge)信号を出力するためのNANDゲート444 を含ん
で構成されている。そして、データ感知器440 から出力
されるDRE 及びDFE 信号は、４個の記憶部400 〜430 に
出力されるようになっている。
【００１６】次に、図１２〜図１６、図１７及び図１８
に示された信号について説明する。リセット信号reset
は、データ読み出し動作の初期に４個の記憶部400 〜43
0に入力されて各記憶部400 〜430 に記憶されたデータ
を全部削除し、第１記憶部400 の選択信号sel[0]を" ロ
ー" レベルにイネーブル化させる。パイプカウンタ信号
pocnt[3:0]は、プログラムされたCAS レイテンシのクロ
ックサイクル時間に同期されて第１〜第4 記憶部400 〜
430 のデータをデータ出力バッファに順に出力するため
の信号である。
に示された信号について説明する。リセット信号reset
は、データ読み出し動作の初期に４個の記憶部400 〜43
0に入力されて各記憶部400 〜430 に記憶されたデータ
を全部削除し、第１記憶部400 の選択信号sel[0]を" ロ
ー" レベルにイネーブル化させる。パイプカウンタ信号
pocnt[3:0]は、プログラムされたCAS レイテンシのクロ
ックサイクル時間に同期されて第１〜第4 記憶部400 〜
430 のデータをデータ出力バッファに順に出力するため
の信号である。
【００１７】次に、上記説明した信号が各々入力される
第１〜第4 記憶部400 〜430 の各構成を説明する。第１
記憶部400 は、2 個のインバータにより構成され、記憶
ノードp[0]にデータを記憶する第１ラッチ40、2 個のイ
ンバータにより構成され、記憶ノードpz[0] にデータを
記憶する第２ラッチ41、第１及び第２ラッチ40、41のデ
ータ記憶を感知して第１及び第２ラッチ40、41の選択ト
ランジスタ408 、409 を自動的にディスエイブル化させ
る選択信号sel[0]を出力する選択信号ディスエイブル部
と、データ感知器440 からのDRE 信号、制御信号cl[0]
及び以前の記憶部430 のデータに応答して第１及び第２
ラッチ40、41の選択トランジスタ408 、409 を自動的に
イネーブル化させる選択信号sel[0]を出力する選択信号
イネーブル部と、電源電圧端及び選択トランジスタ408
、409 間に各々接続され、ゲート端がGrio及びGrioz
に各々接続されたPMOSトランジスタ45、46と、リセット
信号reset に応答して読み出し動作の初期の時に第１及
び第２ラッチ40、41に記憶されたデータをクリアさせて
Grio及びGrioz のセルデータを第１及び第２ラッチ40、
41に入力させるため、記憶部400 の選択信号sel[0]をイ
ネーブル化させるための初期リセット部と、データ感知
器440 からの DFE信号及び以前の記憶部430 の選択信号
sel[3]に応答して第１及び第２ラッチ40、41の記憶ノー
ドp[0]、pz[0] データをクリアさせるためのクリア部
と、第１ラッチ40及び第２ラッチ41の記憶データ及びパ
イプカウンタ信号pocnt[0]に応答してパイプレジスタの
出力PU、PDを駆動する出力駆動部50を含んで構成されて
いる。
第１〜第4 記憶部400 〜430 の各構成を説明する。第１
記憶部400 は、2 個のインバータにより構成され、記憶
ノードp[0]にデータを記憶する第１ラッチ40、2 個のイ
ンバータにより構成され、記憶ノードpz[0] にデータを
記憶する第２ラッチ41、第１及び第２ラッチ40、41のデ
ータ記憶を感知して第１及び第２ラッチ40、41の選択ト
ランジスタ408 、409 を自動的にディスエイブル化させ
る選択信号sel[0]を出力する選択信号ディスエイブル部
と、データ感知器440 からのDRE 信号、制御信号cl[0]
及び以前の記憶部430 のデータに応答して第１及び第２
ラッチ40、41の選択トランジスタ408 、409 を自動的に
イネーブル化させる選択信号sel[0]を出力する選択信号
イネーブル部と、電源電圧端及び選択トランジスタ408
、409 間に各々接続され、ゲート端がGrio及びGrioz
に各々接続されたPMOSトランジスタ45、46と、リセット
信号reset に応答して読み出し動作の初期の時に第１及
び第２ラッチ40、41に記憶されたデータをクリアさせて
Grio及びGrioz のセルデータを第１及び第２ラッチ40、
41に入力させるため、記憶部400 の選択信号sel[0]をイ
ネーブル化させるための初期リセット部と、データ感知
器440 からの DFE信号及び以前の記憶部430 の選択信号
sel[3]に応答して第１及び第２ラッチ40、41の記憶ノー
ドp[0]、pz[0] データをクリアさせるためのクリア部
と、第１ラッチ40及び第２ラッチ41の記憶データ及びパ
イプカウンタ信号pocnt[0]に応答してパイプレジスタの
出力PU、PDを駆動する出力駆動部50を含んで構成されて
いる。
【００１８】選択トランジスタ408 、409 は、各々、PM
OSトランジスタ45、46及び記憶ノードp[0]、pz[0] 間に
各々接続され、ゲート端に選択信号sel[0]が入力され
る。選択信号ディスエイブル部は、入力端が第１ラッチ
40及び第２ラッチ41に接続されたNANDゲート404 と、NA
NDゲート404 の出力信号dp[0] を反転遅延して制御信号
cl[0] を出力するための奇数個のインバータ405 〜407
と、電源電圧端に片側が接続され、ゲート端に制御信号
cl[0] が入力されて制御信号cl[0] に応答して選択信号
sel[0]をプルアップ駆動するためのPMOSトランジスタPM
1 によりなる。
OSトランジスタ45、46及び記憶ノードp[0]、pz[0] 間に
各々接続され、ゲート端に選択信号sel[0]が入力され
る。選択信号ディスエイブル部は、入力端が第１ラッチ
40及び第２ラッチ41に接続されたNANDゲート404 と、NA
NDゲート404 の出力信号dp[0] を反転遅延して制御信号
cl[0] を出力するための奇数個のインバータ405 〜407
と、電源電圧端に片側が接続され、ゲート端に制御信号
cl[0] が入力されて制御信号cl[0] に応答して選択信号
sel[0]をプルアップ駆動するためのPMOSトランジスタPM
1 によりなる。
【００１９】信号選択信号イネーブル部は、制御信号cl
[0] 、DRE 信号及び第4 記憶部430からの信号dp[3] が
入力されて否定論理積するNANDゲート43と、NAND ゲー
ト43の出力信号を反転するインバータ44と、PMOSトラン
ジスタPM1 のドレイン端及び接地電源端間に接続され、
ゲート端にインバータ44の出力信号op[0] が入力されて
選択信号sel[0]をプルダウン駆動するためのNMOSトラン
ジスタNM1 からなる。
[0] 、DRE 信号及び第4 記憶部430からの信号dp[3] が
入力されて否定論理積するNANDゲート43と、NAND ゲー
ト43の出力信号を反転するインバータ44と、PMOSトラン
ジスタPM1 のドレイン端及び接地電源端間に接続され、
ゲート端にインバータ44の出力信号op[0] が入力されて
選択信号sel[0]をプルダウン駆動するためのNMOSトラン
ジスタNM1 からなる。
【００２０】初期リセット部は、記憶ノードp[0]と接地
電源端との間に接続され、ゲート端にリセット信号rese
t が入力されるNMOSトランジスタ401 と、記憶ノードpz
[0]と接地電源端間に接続され、ゲート端にリセット信
号reset が入力されるNMOSトランジスタ402 と、選択信
号sel[0]ノード端及び接地電源端間に接続され、ゲート
端にリセット信号reset が入力されるNMOSトランジスタ
403 からなる。
電源端との間に接続され、ゲート端にリセット信号rese
t が入力されるNMOSトランジスタ401 と、記憶ノードpz
[0]と接地電源端間に接続され、ゲート端にリセット信
号reset が入力されるNMOSトランジスタ402 と、選択信
号sel[0]ノード端及び接地電源端間に接続され、ゲート
端にリセット信号reset が入力されるNMOSトランジスタ
403 からなる。
【００２１】クリア部は、DFE 信号及び第4 記憶部430
からの選択信号sel[3]が入力されて否定論理和するNOR
ゲート47と、第１ラッチ40の記憶ノードp[0]及び接地電
源端間に接続され、ゲート端にNOR ゲート47の出力信号
rs[0] が入力されるNMOSトランジスタ48と、第２ラッチ
41の記憶ノードpz[0] 及び接地電源端間に接続され、ゲ
ート端にNOR ゲート47の出力信号rs[0] が入力されるNM
OSトランジスタ49からなる。
からの選択信号sel[3]が入力されて否定論理和するNOR
ゲート47と、第１ラッチ40の記憶ノードp[0]及び接地電
源端間に接続され、ゲート端にNOR ゲート47の出力信号
rs[0] が入力されるNMOSトランジスタ48と、第２ラッチ
41の記憶ノードpz[0] 及び接地電源端間に接続され、ゲ
ート端にNOR ゲート47の出力信号rs[0] が入力されるNM
OSトランジスタ49からなる。
【００２２】最後に、出力駆動部50は、電源電圧端及び
接地電源端間に順に直列接続され、ゲート端に反転され
た記憶ノードp[0]のレベルが入力されるPMOSトランジス
タ、ゲート端に反転されたパイプカウンタ信号pocnt[0]
が入力されるPMOSトランジスタ、ゲート端にパイプカウ
ンタ信号pocnt[0]が入力されるNMOSトランジスタ、及び
ゲート端に記憶ノードpz[0] のレベルが入力されるNMOS
トランジスタにより構成されて、パイプレジスタの出力
信号PUを駆動する第１駆動部と、電源電圧端及び接地電
源端間に順に直列接続され、ゲート端に反転された記憶
ノードpz[0] のレベルが入力されるPMOSトランジスタ、
ゲート端に反転されたパイプカウンタ信号pocnt[0]が入
力されるPMOSトランジスタ、ゲート端にパイプカウンタ
信号pocnt[0]が入力されるNMOSトランジスタ、及びゲー
ト端に記憶ノードp[0]のレベルが入力されるNMOSトラン
ジスタにより構成されて、パイプレジスタの出力信号PD
を駆動する第２駆動部からなる。残りの第２〜第4 記憶
部410 〜430 の各々は、初期リセット部のNMOSトランジ
スタ403 を除去した上記第１記憶部400 の構成と同一で
ある。
接地電源端間に順に直列接続され、ゲート端に反転され
た記憶ノードp[0]のレベルが入力されるPMOSトランジス
タ、ゲート端に反転されたパイプカウンタ信号pocnt[0]
が入力されるPMOSトランジスタ、ゲート端にパイプカウ
ンタ信号pocnt[0]が入力されるNMOSトランジスタ、及び
ゲート端に記憶ノードpz[0] のレベルが入力されるNMOS
トランジスタにより構成されて、パイプレジスタの出力
信号PUを駆動する第１駆動部と、電源電圧端及び接地電
源端間に順に直列接続され、ゲート端に反転された記憶
ノードpz[0] のレベルが入力されるPMOSトランジスタ、
ゲート端に反転されたパイプカウンタ信号pocnt[0]が入
力されるPMOSトランジスタ、ゲート端にパイプカウンタ
信号pocnt[0]が入力されるNMOSトランジスタ、及びゲー
ト端に記憶ノードp[0]のレベルが入力されるNMOSトラン
ジスタにより構成されて、パイプレジスタの出力信号PD
を駆動する第２駆動部からなる。残りの第２〜第4 記憶
部410 〜430 の各々は、初期リセット部のNMOSトランジ
スタ403 を除去した上記第１記憶部400 の構成と同一で
ある。
【００２３】以下、図１２〜図１６、図１７及び図１８
に基づいて実施の形態に係る半導体メモリ素子の動作を
説明する。まず、Grio及びGrioz は、" ハイ" レベルに
プリチャージされており、第１〜第4 記憶部400 〜430
の選択信号sel[0]、sel[1]、sel[2]、sel[3]は、ディス
エイブル状態の" ハイ" レベルを維持すると仮定する。
に基づいて実施の形態に係る半導体メモリ素子の動作を
説明する。まず、Grio及びGrioz は、" ハイ" レベルに
プリチャージされており、第１〜第4 記憶部400 〜430
の選択信号sel[0]、sel[1]、sel[2]、sel[3]は、ディス
エイブル状態の" ハイ" レベルを維持すると仮定する。
【００２４】データ読み出し動作が始まれば、パイプレ
ジスタに" ハイ" レベルのリセット信号reset が印可さ
れる。印加された" ハイ" レベルのリセット信号reset
をゲートで入力されるNMOSトランジスタ401 、411 、42
1 、431 が各々ターンオンされて第１〜第4 記憶部400
〜430 の記憶ノードp[0]、p[1]、p[2]、p[3]) が" ロ
ー" レベルにリセットされる( 図１７の500)。同様
に、" ハイ" レベルのリセット信号reset をゲートで入
力されるNMOSトランジスタ402 、412 、422 、432 が各
々ターンオンされて第１〜第4 記憶部400 〜430 の記憶
ノードpz[0] 、pz[1]、pz[2] 、pz[3] が" ロー" レベ
ルにリセットされる( 図１７の 500) 。次いで、" ハ
イ" レベルのリセット信号reset により第１記憶部400
のNMOSトランジスタ403 がターンオンされ、ターンオン
されたNMOSトランジスタ403 により第１記憶部400 の選
択信号sel[0]が" ロー" レベルに遷移されることによっ
て( 図１７の501)、第１記憶部400 がイネーブル状態と
なる。
ジスタに" ハイ" レベルのリセット信号reset が印可さ
れる。印加された" ハイ" レベルのリセット信号reset
をゲートで入力されるNMOSトランジスタ401 、411 、42
1 、431 が各々ターンオンされて第１〜第4 記憶部400
〜430 の記憶ノードp[0]、p[1]、p[2]、p[3]) が" ロ
ー" レベルにリセットされる( 図１７の500)。同様
に、" ハイ" レベルのリセット信号reset をゲートで入
力されるNMOSトランジスタ402 、412 、422 、432 が各
々ターンオンされて第１〜第4 記憶部400 〜430 の記憶
ノードpz[0] 、pz[1]、pz[2] 、pz[3] が" ロー" レベ
ルにリセットされる( 図１７の 500) 。次いで、" ハ
イ" レベルのリセット信号reset により第１記憶部400
のNMOSトランジスタ403 がターンオンされ、ターンオン
されたNMOSトランジスタ403 により第１記憶部400 の選
択信号sel[0]が" ロー" レベルに遷移されることによっ
て( 図１７の501)、第１記憶部400 がイネーブル状態と
なる。
【００２５】次いで、セルから読み出したデータがGrio
及びGrioz に載せて図１７及び図１８に示されたことの
ように、Grioは、" ロー" に遷移され、Grioz は、" ハ
イ"レベルを維持することになれば、PMOSトランジスタ4
5がターンオンされて上記選択信号sel[0]によりイネー
ブル化された第１記憶部400 の記憶ノードp[0]に" ハ
イ" 値がラッチされ、第１記憶部400 のまた他の記憶ノ
ードpz[0] は、" ロー"状態に続けて維持される( 図１
７の502)。同時にデータ感知器440 でGrio及びGrioz の
データを感知して" ロー" パルスのDFE 信号を出力する
( 図１７の503)。
及びGrioz に載せて図１７及び図１８に示されたことの
ように、Grioは、" ロー" に遷移され、Grioz は、" ハ
イ"レベルを維持することになれば、PMOSトランジスタ4
5がターンオンされて上記選択信号sel[0]によりイネー
ブル化された第１記憶部400 の記憶ノードp[0]に" ハ
イ" 値がラッチされ、第１記憶部400 のまた他の記憶ノ
ードpz[0] は、" ロー"状態に続けて維持される( 図１
７の502)。同時にデータ感知器440 でGrio及びGrioz の
データを感知して" ロー" パルスのDFE 信号を出力する
( 図１７の503)。
【００２６】そして、" ロー" のDFE 信号と" ロー" の
選択信号sel[0]は、第２記憶部410の2 入力NOR ゲート4
13 に入力されてrs[1] 信号を" ハイ" に出力し504 、"
ハイ" のrs[1] 信号は、NMOSトランジスタ414 、415
の各 ゲート端に印可されて、NMOSトランジスタ414 、
415 をターンオンさせる。したがって、第２記憶部410
の記憶ノードp[1]、pz[1] を" ロー" 状態にクリアす
る。すなわち、NOR ゲート413 は、DFE 信号と第１記憶
部400 の選択信号sel[0]に応答して第２記憶部400 に記
憶されたデータをクリアさせる。
選択信号sel[0]は、第２記憶部410の2 入力NOR ゲート4
13 に入力されてrs[1] 信号を" ハイ" に出力し504 、"
ハイ" のrs[1] 信号は、NMOSトランジスタ414 、415
の各 ゲート端に印可されて、NMOSトランジスタ414 、
415 をターンオンさせる。したがって、第２記憶部410
の記憶ノードp[1]、pz[1] を" ロー" 状態にクリアす
る。すなわち、NOR ゲート413 は、DFE 信号と第１記憶
部400 の選択信号sel[0]に応答して第２記憶部400 に記
憶されたデータをクリアさせる。
【００２７】次いで、" ハイ" の記憶ノードp[0]信号
と" ロー" の記憶ノードpz[0] 信号は、2 入力NANDゲー
ト404 に入力されて" ハイ" のdp[0](図１８の505)及
び" ロー" のcl[0] を出力する。そして、" ロー" のcl
[0] は、PMOSトランジスタPM1 をターンオンさせて第１
記憶部400 の選択信号sel[0]が" ハイ" レベルに遷移さ
れて506 、PMOSトランジスタ408 、409 がターンオフさ
れる。すなわち、NANDゲート404 及び３個のインバータ
405 〜407 は、第１記憶部400 に対するデータの記憶動
作が完了することを感知し、第１記憶部400 をディスエ
イブル化させる役割を遂行する。したがって、" ハイ"
レベルの記憶ノードp[0]と" ロー" レベルの記憶ノード
pz[0] は、rs[0] によりクリアされる時まで続けて保存
される。
と" ロー" の記憶ノードpz[0] 信号は、2 入力NANDゲー
ト404 に入力されて" ハイ" のdp[0](図１８の505)及
び" ロー" のcl[0] を出力する。そして、" ロー" のcl
[0] は、PMOSトランジスタPM1 をターンオンさせて第１
記憶部400 の選択信号sel[0]が" ハイ" レベルに遷移さ
れて506 、PMOSトランジスタ408 、409 がターンオフさ
れる。すなわち、NANDゲート404 及び３個のインバータ
405 〜407 は、第１記憶部400 に対するデータの記憶動
作が完了することを感知し、第１記憶部400 をディスエ
イブル化させる役割を遂行する。したがって、" ハイ"
レベルの記憶ノードp[0]と" ロー" レベルの記憶ノード
pz[0] は、rs[0] によりクリアされる時まで続けて保存
される。
【００２８】次いで、Grioが" ロー" から" ハイ" に遷
移することになれば、データ感知器440 でこれを感知し
て "ハイ" パルスのDRE 信号を出力する( 図１７の50
7)。"ハイ" パルスのDRE 信号と" ハイ" レベルのdp[0]
、cl[1] 信号が第２記憶部410 の3 入力NANDゲート416
とインバータ417 を通じて" ハイ" のop[1] を出力す
る。" ハイ" のop[1] 信号は、NMOSトランジスタNM2 を
ターンオンさせて第２記憶部410 の選択信号sel[1]を"
ロー" レベルにプルダウン駆動する（508 ）。したがっ
て、2 個のPMOSトランジスタ418 、419 がターンオンさ
れることで、Grio及びGrioz 上の２番目のデータを記憶
する準備を完了する。
移することになれば、データ感知器440 でこれを感知し
て "ハイ" パルスのDRE 信号を出力する( 図１７の50
7)。"ハイ" パルスのDRE 信号と" ハイ" レベルのdp[0]
、cl[1] 信号が第２記憶部410 の3 入力NANDゲート416
とインバータ417 を通じて" ハイ" のop[1] を出力す
る。" ハイ" のop[1] 信号は、NMOSトランジスタNM2 を
ターンオンさせて第２記憶部410 の選択信号sel[1]を"
ロー" レベルにプルダウン駆動する（508 ）。したがっ
て、2 個のPMOSトランジスタ418 、419 がターンオンさ
れることで、Grio及びGrioz 上の２番目のデータを記憶
する準備を完了する。
【００２９】次いで、Grio及びGrioz に２番目のデータ
が入力される場合、すなわちGrioは、" ハイ" 状態を維
持し、Grioz は、" ロー" パルスが載せれば、PMOSトラ
ンジスタ51がターンオンされて上記選択信号sel[1]によ
りイネーブル化された第２記憶部410 の記憶ノードpz
[1] に" ハイ" 値がラッチされ、第２記憶部410 のまた
他の記憶ノードp[1]は、" ロー" 状態に続けて維持され
る( 図１７の509)。同時に、データ感知器440 からDFE
信号が" ロー" パルスで発生される（510 ）。
が入力される場合、すなわちGrioは、" ハイ" 状態を維
持し、Grioz は、" ロー" パルスが載せれば、PMOSトラ
ンジスタ51がターンオンされて上記選択信号sel[1]によ
りイネーブル化された第２記憶部410 の記憶ノードpz
[1] に" ハイ" 値がラッチされ、第２記憶部410 のまた
他の記憶ノードp[1]は、" ロー" 状態に続けて維持され
る( 図１７の509)。同時に、データ感知器440 からDFE
信号が" ロー" パルスで発生される（510 ）。
【００３０】そして、" ロー" のDFE 信号と" ロー" の
イネーブル信号sel[1]は、第３記憶部420 の２入力NOR
ゲート423 に入力されてrs[2] 信号を" ハイ" で出力し
511、" ハイ" のrs[2] 信号は、NMOSトランジスタ424
、425 の各ゲート端に印可されて、NMOSトランジスタ4
24 、425 をターンオンさせる。したがって、第３記憶
部420 の記憶信号p[2]、pz[2] を" ロー" 状態にクリア
する。すなわち、NOR ゲート423 は、DFE 信号と第２記
憶部410 の選択信号sel[1]に応答して第３記憶部420 に
記憶されたデータをクリアさせる。
イネーブル信号sel[1]は、第３記憶部420 の２入力NOR
ゲート423 に入力されてrs[2] 信号を" ハイ" で出力し
511、" ハイ" のrs[2] 信号は、NMOSトランジスタ424
、425 の各ゲート端に印可されて、NMOSトランジスタ4
24 、425 をターンオンさせる。したがって、第３記憶
部420 の記憶信号p[2]、pz[2] を" ロー" 状態にクリア
する。すなわち、NOR ゲート423 は、DFE 信号と第２記
憶部410 の選択信号sel[1]に応答して第３記憶部420 に
記憶されたデータをクリアさせる。
【００３１】次いで、" ハイ" の記憶ノードpz[1] 信号
と" ロー" の記憶ノードp[1]信号は、2 入力NANDゲート
41に入力されて" ハイ" のdp[1](図１８の512)、及び"
ロー" のcl[1] を出力する。そして、" ロー" のcl[1]
は、PMOSトランジスタPM2 をターンオンさせて第２記憶
部410 の選択信号sel[1]が" ハイ" レベルに遷移され51
3 、PMOSトランジスタ418 、419 がターンオフされる。
すなわち、NANDゲート41、及び３個のインバータ42、4
3、44は、第２記憶部410 に対するデータの記憶動作が
完了することを感知し、第２記憶部410 をディスエイブ
ル化させる役割を遂行する。したがって、" ハイ" レベ
ルの記憶信号pz[1] と" ロー" レベルの記憶信号p[1]
は、rs[1] によりクリアされる時まで続けて保存され
る。
と" ロー" の記憶ノードp[1]信号は、2 入力NANDゲート
41に入力されて" ハイ" のdp[1](図１８の512)、及び"
ロー" のcl[1] を出力する。そして、" ロー" のcl[1]
は、PMOSトランジスタPM2 をターンオンさせて第２記憶
部410 の選択信号sel[1]が" ハイ" レベルに遷移され51
3 、PMOSトランジスタ418 、419 がターンオフされる。
すなわち、NANDゲート41、及び３個のインバータ42、4
3、44は、第２記憶部410 に対するデータの記憶動作が
完了することを感知し、第２記憶部410 をディスエイブ
ル化させる役割を遂行する。したがって、" ハイ" レベ
ルの記憶信号pz[1] と" ロー" レベルの記憶信号p[1]
は、rs[1] によりクリアされる時まで続けて保存され
る。
【００３２】次いで、Grioz が" ロー" から" ハイ" に
遷移することになれば、データ感知器440 でこれを感知
して" ハイ" パルスのDRE 信号を出力する( 図１７の51
4)。"ハイ" パルスのDRE 信号と" ハイ" レベルのdp[1]
、cl[2] 信号が第３記憶部420 の3 入力NANDゲート52
とインバータ53を通じて" ハイ" のop[2] を出力す
る。" ハイ" のop[2] 信号は、NMOSトランジスタ54をタ
ーンオンさせて第３記憶部420 の選択信号sel[2]を" ロ
ー" レベルにプルダウン駆動する（515 ）。したがっ
て、２個のPMOSトランジスタ55、56がターンオンされる
ことで、Grio及びGrioz 上の三番目のデータを記憶する
準備を完了する。
遷移することになれば、データ感知器440 でこれを感知
して" ハイ" パルスのDRE 信号を出力する( 図１７の51
4)。"ハイ" パルスのDRE 信号と" ハイ" レベルのdp[1]
、cl[2] 信号が第３記憶部420 の3 入力NANDゲート52
とインバータ53を通じて" ハイ" のop[2] を出力す
る。" ハイ" のop[2] 信号は、NMOSトランジスタ54をタ
ーンオンさせて第３記憶部420 の選択信号sel[2]を" ロ
ー" レベルにプルダウン駆動する（515 ）。したがっ
て、２個のPMOSトランジスタ55、56がターンオンされる
ことで、Grio及びGrioz 上の三番目のデータを記憶する
準備を完了する。
【００３３】Grio 及びGrioz に三番目のデータ及び四
番目のデータが続けて入力される場合、上記一番目のデ
ータ及び二番目のデータの場合と同様に第３記憶部及び
第４記憶部に順に記憶される。
番目のデータが続けて入力される場合、上記一番目のデ
ータ及び二番目のデータの場合と同様に第３記憶部及び
第４記憶部に順に記憶される。
【００３４】一方、上記本実施例とは異なり、CAS レイ
テンシが3 クロックにプログラムされたとすれば、パイ
プカウンタ信号の一番目の信号であるpocnt[0 ］が" ハ
イ"に遷移されながら第１記憶部400 の出力駆動部50を
通じて記憶されたデータを出力バッファに伝達し、すな
わち、第１記憶部400 の記憶ノード(p[0] の" ハイ"とp
z[0] の" ロー")に応答して" ハイ" の出力信号puと"
ロー" の出力信号pdを出力バッファに伝達し、次いで第
３記憶部420 にGrio及びGrioz 上のデータを記憶させる
( 図１８の516)。
テンシが3 クロックにプログラムされたとすれば、パイ
プカウンタ信号の一番目の信号であるpocnt[0 ］が" ハ
イ"に遷移されながら第１記憶部400 の出力駆動部50を
通じて記憶されたデータを出力バッファに伝達し、すな
わち、第１記憶部400 の記憶ノード(p[0] の" ハイ"とp
z[0] の" ロー")に応答して" ハイ" の出力信号puと"
ロー" の出力信号pdを出力バッファに伝達し、次いで第
３記憶部420 にGrio及びGrioz 上のデータを記憶させる
( 図１８の516)。
【００３５】そして、その次のクロックでパイプカウン
タ信号pocnt[0]が" ロー" に遷移されて出力が完了した
第１記憶部400 の出力駆動部50をディスエイブル化させ
ると同時にパイプカウンタ信号の2 番目の信号であるpo
cnt[1 ］が" ハイ" に遷移されながら、第２記憶部410
の出力駆動部を通じて第２記憶部410 に記憶されたデー
タを出力バッファに伝達する。次いで、第4 記憶部430
にGrio及びGrioz 上のデータを記憶させる。
タ信号pocnt[0]が" ロー" に遷移されて出力が完了した
第１記憶部400 の出力駆動部50をディスエイブル化させ
ると同時にパイプカウンタ信号の2 番目の信号であるpo
cnt[1 ］が" ハイ" に遷移されながら、第２記憶部410
の出力駆動部を通じて第２記憶部410 に記憶されたデー
タを出力バッファに伝達する。次いで、第4 記憶部430
にGrio及びGrioz 上のデータを記憶させる。
【００３６】次いで、その次のクロックでパイプカウン
タ信号pocnt[1]が" ロー" に遷移されて出力が完了した
第２記憶部410 の出力駆動部をディスエイブル化させる
と同時にパイプカウンタ信号の三番目の信号であるpocn
t[2]が" ハイ" に遷移されながら第３記憶部420 の出力
駆動部を通じて第３記憶部420 に記憶されたデータを出
力バッファに伝達する。次いでまた第１記憶部400 にGr
io及びGrioz 上のデータを記憶させる。上記の動作のよ
うに、サイクルが変わるつどにパイプカウンタ信号に応
答して記憶部に記憶されたデータを出力バッファに出力
させ、CAS レイテンシに応答して記憶部にデータを交互
に記憶させる。
タ信号pocnt[1]が" ロー" に遷移されて出力が完了した
第２記憶部410 の出力駆動部をディスエイブル化させる
と同時にパイプカウンタ信号の三番目の信号であるpocn
t[2]が" ハイ" に遷移されながら第３記憶部420 の出力
駆動部を通じて第３記憶部420 に記憶されたデータを出
力バッファに伝達する。次いでまた第１記憶部400 にGr
io及びGrioz 上のデータを記憶させる。上記の動作のよ
うに、サイクルが変わるつどにパイプカウンタ信号に応
答して記憶部に記憶されたデータを出力バッファに出力
させ、CAS レイテンシに応答して記憶部にデータを交互
に記憶させる。
【００３７】結論的に、本発明は、パイプレジスタを４
個の記憶部400 〜430 により構成し、グローバル入出力
正及び負ラインGrio、Grioz にデータがロードされれ
ば、これを感知して上記データを４個の記憶部の中、任
意の1 個の記憶部にラッチし、それと同時にCAS レイテ
ンシにより記憶されるその次の記憶部をクリアしてラッ
チ動作が完了すれば、それを感知して上記次の記憶部を
自動的にイネーブル化させてその次のデータを記憶でき
るように構成する。
個の記憶部400 〜430 により構成し、グローバル入出力
正及び負ラインGrio、Grioz にデータがロードされれ
ば、これを感知して上記データを４個の記憶部の中、任
意の1 個の記憶部にラッチし、それと同時にCAS レイテ
ンシにより記憶されるその次の記憶部をクリアしてラッ
チ動作が完了すれば、それを感知して上記次の記憶部を
自動的にイネーブル化させてその次のデータを記憶でき
るように構成する。
【００３８】本発明の技術思想は、上記好ましい実施例
によって具体的に記述されたが、上記した実施例はその
説明のためのものであって、その制限のためのものでは
ないことを注意すべきである。また、本発明の技術分野
の通常の専門家であるならば、本発明の技術思想の範囲
内で種々の実施例が可能であることを理解することがで
きる。
によって具体的に記述されたが、上記した実施例はその
説明のためのものであって、その制限のためのものでは
ないことを注意すべきである。また、本発明の技術分野
の通常の専門家であるならば、本発明の技術思想の範囲
内で種々の実施例が可能であることを理解することがで
きる。
【００３９】
【発明の効果】上記のようになる本発明は、グローバル
入出力正及び負ライン上に読み出しデータがロードされ
れば、これを感知してCAS レイテンシに応答して多数の
記憶部を変えながらデータを削除し、記憶する動作を自
動的に遂行し、従来とは異なって、各グローバル入出力
正及び負ラインが各々のパイプレジスタに独立的に接続
されて動作するように構成することで、他のグローバル
入出力正及び負ラインにより発生されるデータスキュー
の影響を受けなくて高速動作が可能である。したがっ
て、本発明のパイプレジスタは、ローディングにより大
きいスキューが発生する高集積メモリに適用されて、メ
モリ素子の高速動作を可能にする優れた効果がある。実
験例として、上記本発明の一実施例で具現したパイプレ
ジスタを使用してシミュレーションした結果、400Mhz以
上の高速動作が可能となった。
入出力正及び負ライン上に読み出しデータがロードされ
れば、これを感知してCAS レイテンシに応答して多数の
記憶部を変えながらデータを削除し、記憶する動作を自
動的に遂行し、従来とは異なって、各グローバル入出力
正及び負ラインが各々のパイプレジスタに独立的に接続
されて動作するように構成することで、他のグローバル
入出力正及び負ラインにより発生されるデータスキュー
の影響を受けなくて高速動作が可能である。したがっ
て、本発明のパイプレジスタは、ローディングにより大
きいスキューが発生する高集積メモリに適用されて、メ
モリ素子の高速動作を可能にする優れた効果がある。実
験例として、上記本発明の一実施例で具現したパイプレ
ジスタを使用してシミュレーションした結果、400Mhz以
上の高速動作が可能となった。
【図１】図２〜図５に示された従来技術に係るパイプレ
ジスタを含むシンクロナスメモリ素子の配線図の全体構
成を示す図である。
ジスタを含むシンクロナスメモリ素子の配線図の全体構
成を示す図である。
【図２】従来技術に係るパイプレジスタを含むシンクロ
ナスメモリ素子の部分構成を示すブロック配線図であ
る。
ナスメモリ素子の部分構成を示すブロック配線図であ
る。
【図３】従来技術に係るパイプレジスタを含むシンクロ
ナスメモリ素子の部分構成を示すブロック配線図であ
る。
ナスメモリ素子の部分構成を示すブロック配線図であ
る。
【図４】従来技術に係るパイプレジスタを含むシンクロ
ナスメモリ素子の部分構成を示すブロック配線図であ
る。
ナスメモリ素子の部分構成を示すブロック配線図であ
る。
【図５】従来技術に係るパイプレジスタを含むシンクロ
ナスメモリ素子の部分構成を示すブロック配線図であ
る。
ナスメモリ素子の部分構成を示すブロック配線図であ
る。
【図６】従来技術に係るパイプレジスタの内部回路構成
を示す回路図である。
を示す回路図である。
【図７】図８〜図１１に示された本発明の実施の形態に
係るパイプレジスタを含むシンクロナスメモリ素子の配
線図の全体構成を示す図である。
係るパイプレジスタを含むシンクロナスメモリ素子の配
線図の全体構成を示す図である。
【図８】実施の形態に係るパイプレジスタを含むシンク
ロナスメモリ素子の部分構成を示すブロック配線図であ
る。
ロナスメモリ素子の部分構成を示すブロック配線図であ
る。
【図９】実施の形態に係るパイプレジスタを含むシンク
ロナスメモリ素子の部分構成を示すブロック配線図であ
る。
ロナスメモリ素子の部分構成を示すブロック配線図であ
る。
【図１０】実施の形態に係るパイプレジスタを含むシン
クロナスメモリ素子の部分構成を示すブロック配線図で
ある。
クロナスメモリ素子の部分構成を示すブロック配線図で
ある。
【図１１】実施の形態に係るパイプレジスタを含むシン
クロナスメモリ素子の部分構成を示すブロック配線図で
ある。
クロナスメモリ素子の部分構成を示すブロック配線図で
ある。
【図１２】図１３〜図１６に示された本発明の別の実施
の形態に係るパイプレジスタを含むシンクロナスメモリ
素子の配線図の全体構成を示す図である。
の形態に係るパイプレジスタを含むシンクロナスメモリ
素子の配線図の全体構成を示す図である。
【図１３】別の実施の形態に係るパイプレジスタの内部
回路構成を示す回路図である。
回路構成を示す回路図である。
【図１４】別の実施の形態に係るパイプレジスタの内部
回路構成を示す回路図である。
回路構成を示す回路図である。
【図１５】別の実施の形態に係るパイプレジスタの内部
回路構成を示す回路図である。
回路構成を示す回路図である。
【図１６】別の実施の形態に係るパイプレジスタの内部
回路構成を示す回路図である。
回路構成を示す回路図である。
【図１７】本発明の実施の形態に係るパイプレジスタの
動作を示すタイミングチャ−トである。
動作を示すタイミングチャ−トである。
【図１８】本発明の実施の形態に係るパイプレジスタの
動作を示すタイミングチャ−トである。
動作を示すタイミングチャ−トである。
400、410、420、430 第1 〜第4 記憶部 440 データ感知器
Claims (17)
- 【請求項１】 高速のデータ出力のための半導体メモリ
素子において、 多数のグローバル入出力正ライン及び多数のグローバル
入出力負ラインに各々接続され、該当グローバル入出力
正及び負ライン上にロードされるデータを感知して上記
該当グローバル入出力正及び負ラインデータに対する記
憶動作を遂行する多数のパイプレジスタを備え、 上記該当グローバル入出力正及び負ラインのデータを上
記パイプレジスタに独立的に記憶させるように構成され
ていることを特徴とする半導体メモリ素子。 - 【請求項２】 上記パイプレジスタに記憶された上記デ
ータの出力順を制御するパイプカウンタ信号を発生する
パイプカウンティング手段を備え、 上記パイプレジスタの各々が、 上記パイプカウンティング手段からの上記パイプカウン
タ信号に応答して上記パイプレジスタに記憶されたデー
タを出力するように構成されていることを特徴とする請
求項１記載の半導体メモリ素子。 - 【請求項３】 多数のグローバル入出力正ライン及び多
数のグローバル入出力負ラインに各々接続され、該当グ
ローバル入出力正及び負ライン上にロードされるデータ
を感知して上記該当グローバル入出力正及び負ラインデ
ータを記憶及び出力するための多数のパイプレジスタ及
び上記パイプレジスタに記憶された上記データの出力順
を制御する多数のビットのパイプカウンタ信号を発生す
るパイプカウンティング手段を備えた半導体メモリ素子
のためのパイプレジスタであって、 上記グローバル入出力正ライン及び上記グローバル入出
力負ラインに接続されて、上記グローバル入出力正及び
負ラインのデータ遷移如何を感知するためのデータ感知
手段と、 リセット信号、上記データ感知手段から出力されるデー
タの下降エッジを感知した下降エッジ感知信号、及びデ
ータの上昇エッジを感知した上昇エッジ感知信号に応答
して上記グローバル入出力正ライン及び上記グローバル
入出力負ライン上にロードされた読み出しデータを記憶
し、上記パイプカウンティング手段から出力される上記
パイプカウンタ信号のいずれかのビット信号に応答して
記憶された上記データを出力するための多数の記憶手段
とを含んで構成されていることを特徴とするパイプレジ
スタ。 - 【請求項４】 上記多数の記憶手段の各々が、 選択信号に応答して上記グローバル入出力正ラインにロ
ードされたデータを記憶するための第１ラッチ回路部
と、 上記選択信号に応答して上記グローバル入出力負ライン
にロードされたデータを記憶するための第２ラッチ回路
部と、 最初のデータ読み出し動作の際、イネーブル化される上
記リセット信号に応答して上記第１及び第２ラッチ回路
部に記憶されたデータを各々プルダウンリセット駆動す
るためのリセット回路部と、 上記第１及び第２ラッチ回路部に接続され、上記上昇エ
ッジ感知信号及び以前の記憶手段から出力される以前記
憶手段のデータ記憶完了如何に対する第１制御信号に応
答して上記選択信号を発生するための選択信号発生回路
部と、 上記下降エッジ感知信号、及び以前記憶手段の上記選択
信号に応答して上記第１及び第２ラッチ回路部に記憶さ
れたデータをクリアさせるためのクリア回路部と、 上記第１及び第２ラッチ回路部に記憶されたデータ、及
び上記パイプカウンティング手段から出力されるパイプ
カウンタ信号に応答して出力信号を駆動するための出力
駆動回路部とを含んで構成されていることを特徴とする
請求項３記載のパイプレジスタ。 - 【請求項５】 上記第１ラッチ回路部が、 上記グローバル入出力正ラインにロードされたデータ、
及び上記選択信号に応答して第１記憶ノードをプルアッ
プ駆動するプルアップ駆動部と、 上記第１記憶ノードに接続されたデータ記憶手段とを含
んで構成されていることを特徴とする請求項４記載のパ
イプレジスタ。 - 【請求項６】 上記プルアップ駆動部が、 電源電圧端及び上記第１記憶ノード間に直列接続され、
ゲート端が上記グローバル入出力正ラインに接続された
第１PMOSトランジスタ、及びゲート端で上記選択信号が
入力される第２PMOSトランジスタとを含んで構成されて
いることを特徴とする請求項５記載のパイプレジスタ。 - 【請求項７】 上記データ記憶手段が、 上記第１記憶ノードに入力端が接続された第１反転手段
と、 入力端が上記第１反転手段の出力端に接続され、出力端
が上記第１記憶ノードに接続された第２反転手段とを含
んで構成されていることを特徴とする請求項５記載のパ
イプレジスタ。 - 【請求項８】 上記第２ラッチ回路部が、 上記グローバル入出力負ラインにロードされたデータ及
び上記選択信号に応答して第２記憶ノードをプルアップ
駆動するプルアップ駆動部と、 上記第２記憶ノードに接続されたデータ記憶手段とを含
んで構成されていることを特徴とする請求項４記載のパ
イプレジスタ。 - 【請求項９】 上記プルアップ駆動部が、 電源電圧端及び上記第２記憶ノード間に直列接続され、
ゲート端が上記グローバル入出力負ラインに接続された
第１PMOSトランジスタ及びゲート端で上記選択信号が入
力される第２PMOSトランジスタとを含んで構成されてい
ることを特徴とする請求項８記載のパイプレジスタ。 - 【請求項10】 上記データ記憶手段が、 上記第１記憶ノードに入力端が接続された第１反転手段
と、 入力端が上記第１反転手段の出力端に接続され、出力端
が上記第１記憶ノードに接続された第２反転手段とを含
んで構成されていることを特徴とする請求項８記載のパ
イプレジスタ。 - 【請求項11】 上記リセット回路部が、 上記第１ラッチ回路部の第１記憶ノードと接地電源端間
に接続され、ゲート端に上記リセット信号が入力される
第１プルダウントランジスタと、 上記第２ラッチ回路部の第２記憶ノードと接地電源端間
に接続され、ゲート端に上記リセット信号が入力される
第２プルダウントランジスタとを含んで構成されている
ことを特徴とする請求項４記載のパイプレジスタ。 - 【請求項12】 上記選択信号発生回路部が、 上記第１ラッチ回路部の第１記憶ノード及び上記第２ラ
ッチ回路部の第２記憶ノードに接続されて、上記第１及
び第２記憶ノードに対するデータ記憶動作の完了の如何
を感知してディセーブルされた上記選択信号を発生する
第１回路部と、 上記上昇エッジ感知信号、上記第１及び第２記憶ノード
に対するデータ記憶動作の完了の如何に対する第２制御
信号及び上記第１制御信号に応答して上記該当記憶手段
の上記選択信号をイネーブル化させて出力する第２回路
部とを含んで構成されていることを特徴とする請求項４
記載のパイプレジスタ。 - 【請求項13】 上記第１回路部が、 片側の入力端が上記第１記憶ノードに接続され、他入力
端が上記第２記憶ノードに接続されて否定論理積する否
定論理積手段と、 上記否定論理積手段の出力信号を反転遅延して上記第２
制御信号を出力するための奇数個の反転手段と、 電源電圧端及び上記選択信号を出力する選択信号出力端
間に接続され、ゲート端に上記第２制御信号が入力され
て上記選択信号をプルアップ駆動するプルアップトラン
ジスタとを含んで構成されていることを特徴とする請求
項12記載のパイプレジスタ。 - 【請求項14】 上記第２回路部が、 上記上昇エッジ感知信号、上記第１及び第２制御信号が
入力されて否定論理積するための否定論理積手段と、 上記選択信号を出力する選択信号出力端及び接地電源端
間に接続され、上記否定論理積手段の出力がゲート端に
入力されて上記選択信号をプルダウン駆動するためのプ
ルダウントランジスタとを含んで構成されていることを
特徴とする請求項12記載のパイプレジスタ。 - 【請求項15】 上記多数の記憶手段の中、上記グローバ
ル入出力正ライン及び上記グローバル入出力負ライン上
に最初にロードされるデータが入力されて記憶する第１
記憶手段の上記選択信号発生回路部が、上記リセット信
号に応答して上記選択信号をイネーブル化させるための
第３回路部をさらに含んで構成されていることを特徴と
する請求項12記載のパイプレジスタ。 - 【請求項16】 上記第３回路部が、上記選択信号のノー
ド及び接地電源端間に接続され、ゲート端に上記リセッ
ト信号が入力されて上記選択信号をプルダウン駆動する
プルダウントランジスタを含んで構成されていることを
特徴とする請求項15記載のパイプレジスタ。 - 【請求項17】 上記クリア回路部が、 上記下降エッジ感知信号及び上記以前の記憶手段の上記
選択信号が入力されて否定論理和する否定論理和手段
と、 上記第１ラッチ回路部の第１記憶ノード及び接地電源端
間に接続され、ゲート端に上記否定論理和手段の出力信
号が入力されて上記第１記憶ノードをプルダウン駆動す
る第１プルダウントランジスタと、 上記第２ラッチ回路部の第２記憶ノード及び接地電源端
間に接続され、ゲート端に上記否定論理和手段の出力信
号が入力されて上記第２記憶ノードをプルダウン駆動す
る第２プルダウントランジスタとを含んで構成されてい
ることを特徴とする請求項４記載のパイプレジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999-24955 | 1999-06-28 | ||
| KR1019990024955A KR100318420B1 (ko) | 1999-06-28 | 1999-06-28 | 동기식 반도체 메모리 소자의 파이프 레지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035155A true JP2001035155A (ja) | 2001-02-09 |
| JP4389238B2 JP4389238B2 (ja) | 2009-12-24 |
Family
ID=19596403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000195347A Expired - Fee Related JP4389238B2 (ja) | 1999-06-28 | 2000-06-28 | パイプレジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6353574B1 (ja) |
| JP (1) | JP4389238B2 (ja) |
| KR (1) | KR100318420B1 (ja) |
| TW (1) | TW480486B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813195B2 (en) | 2002-11-20 | 2004-11-02 | Hynix Semiconductor Inc. | Pipe latch circuit for outputting data with high speed |
| US7450440B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Circuit for initializing a pipe latch unit in a semiconductor memory device |
| US7515482B2 (en) | 2005-09-29 | 2009-04-07 | Hynix Semiconductor Inc. | Pipe latch device of semiconductor memory device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408865B1 (ko) * | 2001-08-03 | 2003-12-06 | 주식회사 하이닉스반도체 | 파이프 레지스터 제어 회로 |
| KR100744644B1 (ko) * | 2006-06-05 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| KR100927397B1 (ko) * | 2007-06-08 | 2009-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 그 리드/라이트 방법 |
| KR100878313B1 (ko) * | 2007-06-11 | 2009-01-14 | 주식회사 하이닉스반도체 | 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로 |
| KR100892668B1 (ko) * | 2007-09-04 | 2009-04-15 | 주식회사 하이닉스반도체 | 뱅크 선택 제어 블록을 포함하는 반도체 집적 회로 |
| KR100942967B1 (ko) * | 2008-06-30 | 2010-02-17 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203552A (ja) | 1991-11-18 | 1994-07-22 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| US5594704A (en) | 1992-04-27 | 1997-01-14 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JP2938706B2 (ja) | 1992-04-27 | 1999-08-25 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| US5384745A (en) | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JP3476231B2 (ja) | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
| JPH07130163A (ja) | 1993-11-01 | 1995-05-19 | Matsushita Electron Corp | 半導体メモリ |
| US5521880A (en) | 1994-05-31 | 1996-05-28 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory having control circuitry for shared data bus |
| US5572467A (en) | 1995-04-24 | 1996-11-05 | Motorola, Inc. | Address comparison in an inteagrated circuit memory having shared read global data lines |
| US5835436A (en) | 1995-07-03 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed |
| JP3351692B2 (ja) * | 1995-09-12 | 2002-12-03 | 株式会社東芝 | シンクロナス半導体メモリ装置 |
| JPH09198861A (ja) | 1996-01-16 | 1997-07-31 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US5657292A (en) * | 1996-01-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Write pass through circuit |
| JP4057084B2 (ja) | 1996-12-26 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH1153887A (ja) | 1997-08-06 | 1999-02-26 | Toshiba Corp | デコード信号比較回路 |
| US6105123A (en) * | 1998-03-10 | 2000-08-15 | Hewlett-Packard Company | High speed register file organization for a pipelined computer architecture |
| KR100305647B1 (ko) * | 1998-05-27 | 2002-03-08 | 박종섭 | 동기식메모리장치 |
-
1999
- 1999-06-28 KR KR1019990024955A patent/KR100318420B1/ko not_active IP Right Cessation
-
2000
- 2000-06-28 JP JP2000195347A patent/JP4389238B2/ja not_active Expired - Fee Related
- 2000-06-28 US US09/606,240 patent/US6353574B1/en not_active Expired - Lifetime
- 2000-06-29 TW TW089112863A patent/TW480486B/zh not_active IP Right Cessation
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| US6813195B2 (en) | 2002-11-20 | 2004-11-02 | Hynix Semiconductor Inc. | Pipe latch circuit for outputting data with high speed |
| US7450440B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Circuit for initializing a pipe latch unit in a semiconductor memory device |
| US7515482B2 (en) | 2005-09-29 | 2009-04-07 | Hynix Semiconductor Inc. | Pipe latch device of semiconductor memory device |
| US7715245B2 (en) | 2005-09-29 | 2010-05-11 | Hynix Semiconductor, Inc. | Pipe latch device of semiconductor memory device |
| US7830731B2 (en) | 2005-09-29 | 2010-11-09 | Hynix Semiconductor Inc. | Circuit for initializing a pipe latch unit in a semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100318420B1 (ko) | 2001-12-24 |
| JP4389238B2 (ja) | 2009-12-24 |
| US6353574B1 (en) | 2002-03-05 |
| KR20010004330A (ko) | 2001-01-15 |
| TW480486B (en) | 2002-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060315 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090428 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090728 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090826 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090925 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131016 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |