KR20010004330A - 고속으로 동작하는 파이프 레지스터 및 그를 구비한 반도체 메모리 소자 - Google Patents

고속으로 동작하는 파이프 레지스터 및 그를 구비한 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 각 글로벌 입출력 정 및 부 라인에 독립적으로 연결되어 로딩에 의한 다른 글로벌 입출력 라인의 스큐에 영향을 받지 않고, 해당 글로벌 입출력 정 및 부 라인의 데이터를 감지하고 그 데이터를 저장 및 출력하여 고속이 가능한 파이프 레지스터 및 그를 구비한 반도체 메모리 소자를 제공하기 위해 고속의 데이터 출력을 위한 반도체 메모리 소자에 있어서, 다수의 글로벌 입출력 정 라인 및 다수의 글로벌 입출력 부 라인에 각각 연결되어, 해당 글로벌 입출력 정 및 부 라인 상에 로드되는 데이터를 감지하여 상기 해당 글로벌 입출력 정 및 부 라인 데이터에 대한 저장 동작을 수행하는 다수의 파이프 레지스터를 포함하여, 상기 해당 글로벌 입출력 정 및 부 라인의 데이터를 상기 파이프 레지스터에 독립적으로 저장하도록 구성된다.
또한, 본 발명은 상기 목적을 달성하기 위하여 다수의 글로벌 입출력 정 라인 및 다수의 글로벌 입출력 부 라인에 각각 연결되어, 해당 글로벌 입출력 정 및 부 라인 상에 로드되는 데이터를 감지하여 상기 해당 글로벌 입출력 정 및 부 라인 데이터를 저장 및 출력하기 위한 다수의 파이프 레지스터 및 상기 파이프 레지스터에 저장된 상기 데이터의 출력 순서를 제어하는 다수 비트의 파이프 카운터 신호를 발생하는 파이프 카운팅 수단을 구비한 반도체 메모리 소자를 위한 파이프 레지스터에 있어서, 상기 글로벌 입출력 정 라인 및 상기 글로벌 입출력 부 라인에 연결되어, 상기 글로벌 입출력 정 및 부 라인의 데이터 천이 여부를 감지하기 위한 데이터 디텍팅 수단; 및 리셋 신호, 상기 데이터 디텍팅 수단으로부터 출력되는 데이터의 하강 에지를 감지한 하강에지감지신호 및 데이터의 상승 에지를 감지한 상승에지감지신호에 응답하여 상기 글로벌 입출력 정 라인 및 상기 글로벌 입출력 부 라인 상에 로드된 읽기 데이터를 저장하고, 상기 파이프 카운팅 수단으로부터 출력되는 상기 파이프 카운터 신호의 어느 한 비트 신호에 응답하여 저장된 상기 데이터를 출력하기 위한 다수의 저장 수단을 포함한다.

Description

고속으로 동작하는 파이프 레지스터 및 그를 구비한 반도체 메모리 소자{Pipe register for high frequency and semiconductor device having the same}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 싱크로너스 메모리(Synchronous memory)에서 읽기 데이터를 저장하였다가 파이프라인 방식으로 데이터를 출력하는 파이프-레지스터(pipe-register)에 관한 것이다.
일반적으로, 싱크로너스 메모리는 데이터 읽기 동작 시 읽기 데이터를 직접 데이터 출력 핀으로 출력하지 않고, 임시 저장 장치에 저장하였다가 외부 클럭 신호에 동기시켜 데이터 출력 핀으로 내보내는 데, 이때 데이터를 임시로 저장하는 임시 저장 장치를 통칭하여 파이프-레지스터라 한다.
도 1은 종래 기술에 따른 파이프 레지스터를 포함하는 싱크로너스 메모리 소자의 일실시 구성도로서, 4개의 글로벌 입출력 정 및 부 라인(global I/O pair lines)에 연결되어 라인의 신호를 조합하여 공통적인 프리페치 신호(pfetch[0:2])를 발생시키고, 상기 프리페치 신호(pfetch[0:2])로 8개의 글로벌 입출력 정 및 부 라인(global I/O pair lines)에 각각 연결된 파이프 레지스터를 공동 제어하도록 구성되었다.
구체적으로, 4개의 글로벌 입출력 정 및 부 라인(Grio[4], Grioz[4], Grio[5], Grioz[5], Grio[6], Grioz[6], Grio[7], Grioz[7])에 연결되는 프리페치 신호 발생부(100), 또다른 4개의 글로벌 입출력 정 및 부 라인(Grio[12], Grioz[12], Grio[13], Grioz[13], Grio[14], Grioz[14], Grio[15], Grioz[15])에 연결되는 프리페치 신호 발생부(110), 프리페치 신호 발생부(100)로부터 출력되는 공통 프리페치 신호(pfetch[0:2])를 각각 입력받으며, 각각의 글로벌 입출력 정 및 부 라인(Grio[0], Grioz[0], Grio[1], Grioz[1], Grio[2], Grioz[2], Grio[3], Grioz[3], Grio[4], Grioz[4], Grio[5], Grioz[5], Grio[6], Grioz[6], Grio[7], Grioz[7])에 연결되는 8개의 파이프 레지스터(120 내지 127), 프리페치 신호 발생부(110)로부터 출력되는 공통 프리페치 신호(pfetch[0:2])를 각각 입력받으며, 각각의 글로벌 입출력 정 및 부 라인(Grio[8], Grioz[8], Grio[9], Grioz[9], Grio[10], Grioz[10], Grio[11], Grioz[11], Grio[12], Grioz[12], Grio[13], Grioz[13], Grio[14], Grioz[14], Grio[15], Grioz[15])에 연결되는 8개의 파이프 레지스터(128 내지 135), 각 파이프 레지스터(120 내지 135)의 출력단에 연결되는 데이터 출력 버퍼(136 내지 151)로 이루어지며, 상기 파이프 레지스터(128 내지 135)로 각각 출력되며, 파이프 레지스터에 저장된 데이터의 출력을 제어하는 신호인 파이프 카운트 신호(pocnt)를 생성하는 파이프 카운터(160)를 더 포함한다.
상기와 같이 구성된 종래의 싱크로너스 메모리 소자에서는 글로벌 입출력 라인들의 로딩(loading)으로 인해 각 글로벌 입출력 라인 상의 데이터들이 서로 다른 스큐(skew)를 가지게 된다. 그러므로, 글로벌 입출력 라인 상의 새로운 데이터를 입력받아 파이프 레지스터에 저장하기 위한 파이프 레지스터 제어 신호인 프리페치 신호(pfetch[0:2])의 펄스폭이 각 글로벌 입출력 라인 간의 스큐만큼 넓어야 한다.
따라서, 종래의 싱크로너스 메모리 소자는 상기와 같이 넓은 펄스폭의 프리페치 신호(prefetch)에 의해 고속으로 데이터를 파이프 레지스터에 래치하기가 힘들다.
도 2는 종래 기술에 따른 상기 파이프 레지스터의 내부 회로도로서, 파이프라인 동작을 위한 3개의 저장부(200, 210, 220)로 이루어진다.
여기서, 종래의 파이프 레지스터는 파이프 레지스터가 프리페치 신호(pfetch[0:1])에 의해 인에이블된 후, 각각의 프리페치 신호(pfetch[0:1])에 응답하여 구동하는 각 저장부(200, 210, 220) 내에 별도로 구비된 펄스 발생부(230)의 출력 펄스로 저장부(200)에 저장된 데이터를 클리어하도록 구성함으로써, 사이클 시간이 늘어나 고속 동작이 어려운 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 각 글로벌 입출력 정 및 부 라인에 독립적으로 연결되어 로딩에 의한 다른 글로벌 입출력 라인의 스큐에 영향을 받지 않고, 해당 글로벌 입출력 정 및 부 라인의 데이터를 감지하고 그 데이터를 저장 및 출력하여 고속이 가능한 파이프 레지스터 및 그를 구비한 반도체 메모리 소자를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 파이프 레지스터를 포함하는 싱크로너스 메모리 소자의 일실시 구성도.
도 2는 종래 기술에 따른 상기 파이프 레지스터의 내부 회로도.
도 3은 본 발명에 따른 파이프 레지스터를 포함하는 싱크로너스 메모리 소자의 일실시 구성도.
도 4는 본 발명에 따른 상기 싱크로너스 메모리 소자의 파이프 레지스터에 대한 일실시 내부 회로도.
도 5a 및 도 5b는 본 발명에 따른 파이프 레지스터의 동작 신호 파형도.
* 도면의 주요 부분에 대한 설명
400 내지 430 : 제1 내지 제4 저장부
440 : 데이터 디텍터
상기 목적을 달성하기 위한 본 발명은, 고속의 데이터 출력을 위한 반도체 메모리 소자에 있어서, 다수의 글로벌 입출력 정 라인 및 다수의 글로벌 입출력 부 라인에 각각 연결되어, 해당 글로벌 입출력 정 및 부 라인 상에 로드되는 데이터를 감지하여 상기 해당 글로벌 입출력 정 및 부 라인 데이터에 대한 저장 동작을 수행하는 다수의 파이프 레지스터를 포함하여, 상기 해당 글로벌 입출력 정 및 부 라인의 데이터를 상기 파이프 레지스터에 독립적으로 저장하도록 구성된다.
바람직하게, 상기 파이프 레지스터에 저장된 상기 데이터의 출력 순서를 제어하는 파이프 카운터 신호를 발생하는 파이프 카운팅 수단을 더 포함하며, 상기 파이프 레지스터 각각은, 상기 파이프 카운팅 수단으로부터의 상기 파이프 카운터 신호에 응답하여 상기 파이프 레지스터에 저장된 데이터를 출력한다.
또한, 다수의 글로벌 입출력 정 라인 및 다수의 글로벌 입출력 부 라인에 각각 연결되어, 해당 글로벌 입출력 정 및 부 라인 상에 로드되는 데이터를 감지하여 상기 해당 글로벌 입출력 정 및 부 라인 데이터를 저장 및 출력하기 위한 다수의 파이프 레지스터 및 상기 파이프 레지스터에 저장된 상기 데이터의 출력 순서를 제어하는 다수 비트의 파이프 카운터 신호를 발생하는 파이프 카운팅 수단을 구비한 반도체 메모리 소자를 위한 파이프 레지스터에 있어서, 상기 글로벌 입출력 정 라인 및 상기 글로벌 입출력 부 라인에 연결되어, 상기 글로벌 입출력 정 및 부 라인의 데이터 천이 여부를 감지하기 위한 데이터 디텍팅 수단; 및 리셋 신호, 상기 데이터 디텍팅 수단으로부터 출력되는 데이터의 하강 에지를 감지한 하강에지감지신호 및 데이터의 상승 에지를 감지한 상승에지감지신호에 응답하여 상기 글로벌 입출력 정 라인 및 상기 글로벌 입출력 부 라인 상에 로드된 읽기 데이터를 저장하고, 상기 파이프 카운팅 수단으로부터 출력되는 상기 파이프 카운터 신호의 어느 한 비트 신호에 응답하여 저장된 상기 데이터를 출력하기 위한 다수의 저장 수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 파이프 레지스터를 포함하는 싱크로너스 메모리 소자의 일실시 구성도이다.
도면에 도시된 바와 같이, 본 발명의 싱크로너스 메모리 소자는 별도의 프리페치 신호 발생부 없이 파이프 레지스터 각각이 글로벌 입출력 정 및 부 라인에만 직접 연결되도록 구성된다. 즉, 글로벌 입출력 정 및 부 라인(Grio[0], Grioz[0])은 파이프 레지스터(300)에 직접 연결되고, 글로벌 입출력 정 및 부 라인(Grio[1], Grioz[1])은 파이프 레지스터(301)에 직접 연결되고, 나머지 파이프 레지스터(302 내지 315)도 각각의 글로벌 입출력 정 및 부 라인(Grio, Grioz)에 연결된다.
도 4는 본 발명에 따른 상기 싱크로너스 메모리 소자의 파이프 레지스터에 대한 일실시 내부 회로도이고, 도 5a 및 도 5b는 본 발명에 따른 파이프 레지스터의 동작 신호 파형도이다.
본 발명의 일실시예는 글로벌 입출력 정 및 부 라인에 데이터가 실리면, 이를 감지하여 자동으로 파이프 레지스터의 4개 저장부가 순차적으로 고속 래치되도록, 각 글로벌 입출력 라인 상에 독립적 동작이 가능한 파이프 레지스터를 구성하였다. 여기서, 글로벌 입출력 정 및 부 라인의 프리차지 상태는 "하이" 레벨이고, 임의의 데이터가 라인에 실리는 경우 입출력 정 및 부 라인 중 어느 한 라인이 "로우" 레벨이 된다.
도면에 도시된 바와 같이, 본 발명에 따른 파이프 레지스터는 CAS(column address strobe) 레이턴시(latency)를 최대 4 클럭까지 지원하기 위하여 4개의 저장부(400, 410, 420, 430)로 구성되며, 읽기 데이터를 파이프 레지스터까지 전달하기 위한 글로벌 입출력 정 라인(Grio, global input/output) 및 글로벌 입출력 부 라인(Grioz, global input/output bar)이 4개의 저장부(400, 410, 420, 430)에 연결된다. 이때, Grio 및 Grioz는 항상 "하이" 레벨로 프리차지된 상태를 유지하고, 데이터는 Grio 또는 Grioz에 "로우" 펄스로 실리게 된다.
그리고, 본 발명에 따른 파이프 레지스터는 Grio 및 Grioz에 연결되어, 상기 글로벌 입출력 라인 상에 데이터가 로드되었는지의 여부를 감지하기 위한 데이터 디텍터(440)를 더 포함한다. 데이터 디텍터(440)는 Grio 또는 Grioz의 데이터 로드 여부를 감지하기 위해 입력단이 Grio 및 Grioz에 연결되는 NAND 게이트(441), NAND 게이트(441)의 출력단에 연결되어 NAND 게이트(441)의 출력 신호를 소정 시간 반전 지연하기 위한 지연부(442), NAND 게이트(441)의 출력 신호 및 지연부(442)의 출력 신호에 응답하여 Grio 또는 Grioz에 실리는 데이터의 하강 에지를 감지하여 로우 엑티브 DFE(detection falling edge) 신호를 출력하기 위한 NOR 게이트(443) 및 NAND 게이트(441)의 출력 신호 및 지연부(442)의 출력 신호에 응답하여 Grio 또는 Grioz에 실리는 데이터의 상승 에지를 감지하여 하이 엑티브 DRE(detection rising edge) 신호를 출력하기 위한 NAND 게이트(444)로 이루어진다. 그리고, 데이터 디텍터(440)로부터 출력되는 DRE 및 DFE 신호는 4개의 저장부(400 내지 430)로 출력된다.
먼저, 도 4, 도 5a 및 도 5b에 도시된 신호에 대해 설명한다.
리셋 신호(reset)는 데이터 읽기 동작 초기에 4개의 저장부(400 내지 430)로 입력되어 각 저장부(400 내지 430)에 저장된 데이터를 모두 지우고, 제1 저장부(400)의 선택신호(sel[0])를 "로우" 레벨로 인에이블시킨다.
파이프 카운터 신호(pocnt[3:0])는 프로그램된 CAS 레이턴시의 클럭 사이클 시간에 동기되어 제1 내지 제4 저장부(400 내지 430)의 데이터를 데이터 출력 버퍼로 순서대로 출력하기 위한 신호이다.
다음으로, 상기 설명한 신호를 각각 입력받는 제1 내지 제4 저장부(400 내지 430)의 각 구성을 아래에 살펴본다.
제1 저장부(400)는 입출력이 서로 맞물려 연결된 두 개의 인버터로 구성되어 저장노드(p[0])에 데이터를 저장하는 제1 래치(40), 입출력이 서로 맞물려 연결된 두 개의 인버터로 구성되어 저장노드(pz[0])에 데이터를 저장하는 제2 래치(41), 제1 및 제2 래치(40, 41)의 데이터 저장을 감지하여 제1 및 제2 래치(40, 41)의 선택 트랜지스터(408, 409)를 자동으로 디스에이블시키는 선택신호(sel[0])를 출력하는 선택신호 디스에이블부와, 데이터 디텍터(440)로부터의 DRE 신호, 제어 신호(cl[0]) 및 이전 저장부(430)의 데이터에 응답하여 제1 및 제2 래치(40, 41)의 선택 트랜지스터(408, 409)를 자동으로 인에이블시키는 선택신호(sel[0])를 출력하는 선택신호 인에이블부와, 전원전압단 및 선택 트랜지스터(408, 409) 사이에 각각 연결되며 게이트단이 Grio 및 Grioz에 각기 연결되는 PMOS 트랜지스터(45, 46)와, 리셋신호(reset)에 응답하여 읽기 동작 초기시에 제1 및 제2 래치(40, 41)에 저장된 데이터를 클리어시키고 Grio 및 Grioz의 셀 데이터를 제1 및 제2 래치(40, 41)로 입력받기 위해 저장부(400)의 선택신호(sel[0])를 인에이블시키기 위한 초기 리셋부와, 데이터 디텍터(440)로부터의 DFE 신호 및 이전 저장부(430)의 선택신호(sel[3])에 응답하여 제1 및 제2 래치(40, 41)의 저장노드(p[0], pz[0]) 데이터를 클리어시키기 위한 클리어부와, 제1 래치(40) 및 제2 래치(41)의 저장 데이터 및 파이프카운터신호(pocnt[0])에 응답하여 파이프 레지스터의 출력(PU, PD)을 구동하는 출력구동부(50)로 이루어진다.
구체적으로, 선택 트랜지스터(408, 409)는 각각, PMOS 트랜지스터(45, 46) 및 저장노드(p[0], pz[0]) 사이에 각각 연결되며, 게이트단으로 선택신호(sel[0])를 입력받는다.
선택 신호 디스에이블부는 입력단이 제1 래치(40) 및 제2 래치(41)에 연결되는 NAND 게이트(404)와, NAND 게이트(404)의 출력 신호(dp[0])를 반전 지연하여 제어 신호(cl[0])를 출력하기 위한 홀수개의 인버터(405 내지 407)와, 전원전압단에 일측이 연결되며 게이트단으로 제어 신호(cl[0])를 입력받아 제어 신호(cl[0])에 응답하여 선택신호(sel[0])를 풀업 구동하기 위한 PMOS 트랜지스터(PM1)로 이루어진다.
신호선택 신호 인에이블부는 제어 신호(cl[0]), DRE 신호 및 제4 저장부(430)로부터의 신호(dp[3])를 입력받아 낸드하는 NAND 게이트(43)와, NAND 게이트(43)의 출력 신호를 반전하는 인버터(44)와, PMOS 트랜지스터(PM1)의 드레인단 및 접지전원단 사이에 연결되며 게이트단으로 인버터(44)의 출력 신호(op[0])를 입력받아 선택신호(sel[0])를 풀다운 구동하기 위한 NMOS 트랜지스터(NM1)로 이루어진다.
초기 리셋부는 저장노드(p[0])와 접지전원단 사이에 연결되며 게이트단으로 리셋 신호(reset)를 입력받는 NMOS 트랜지스터(401)와, 저장노드(pz[0])와 접지전원단 사이에 연결되며 게이트단으로 리셋 신호(reset)를 입력받는 NMOS 트랜지스터(402)와, 선택신호(sel[0]) 노드단 및 접지전원단 사이에 연결되며 게이트단으로 리셋 신호(reset)를 입력받는 NMOS 트랜지스터(403)로 이루어진다.
클리어부는 DFE 신호 및 제4 저장부(430)로부터의 선택신호(sel[3])를 입력받아 노아하는 NOR 게이트(47)와, 제1 래치(40)의 저장노드(p[0]) 및 접지전원단 사이에 연결되며 게이트단으로 NOR 게이트(47)의 출력 신호(rs[0])를 입력받는 NMOS 트랜지스터(48)와, 제2 래치(41)의 저장노드(pz[0]) 및 접지전원단 사이에 연결되며 게이트단으로 NOR 게이트(47)의 출력 신호(rs[0])를 입력받는 NMOS 트랜지스터(49)로 이루어진다.
마지막으로, 출력 구동부(50)는 전원전압단 및 접지전원단 사이에 차례로 직렬연결되며, 게이트단으로 반전된 저장노드(p[0])의 레벨을 입력받는 PMOS 트랜지스터, 게이트단으로 반전된 파이프카운터신호(pocnt[0])를 입력받는 PMOS 트랜지스터, 게이트단으로 파이프카운터신호(pocnt[0])를 입력받는 NMOS 트랜지스터 및 게이트단으로 저장노드(pz[0])의 레벨을 입력받는 NMOS 트랜지스터로 구성되어 파이프 레지스터의 출력 신호(pd)를 구동하는 제1 구동부와, 전원전압단 및 접지전원단 사이에 차례로 직렬연결되며, 게이트단으로 반전된 저장노드(pz[0])의 레벨을 입력받는 PMOS 트랜지스터, 게이트단으로 반전된 파이프카운터신호(pocnt[0])를 입력받는 PMOS 트랜지스터, 게이트단으로 파이프카운터신호(pocnt[0])를 입력받는 NMOS 트랜지스터 및 게이트단으로 저장노드(p[0])의 레벨을 입력받는 NMOS 트랜지스터로 구성되어 파이프 레지스터의 출력 신호(pu)를 구동하는 제2 구동부로 이루어진다.
나머지 제2 내지 제4 저장부(410 내지 430) 각각은, 초기 리셋부의 NMOS 트랜지스터(403)를 제거한 상기 제1 저장부(400)의 구성과 동일하다.
도 4, 도 5a 및 도 5b를 참조하여, 본 발명의 구성 및 동작을 다음에 설명한다.
먼저, Grio 및 Grioz는 "하이" 레벨로 프리차지되어 있고, 제1 내지 제4 저장부(400 내지 430)의 선택신호(sel[0],sel[1],sel[2],sel[3])는 디스에이블 상태인 "하이" 레벨을 유지한다고 가정한다.
데이터 읽기 동작이 시작되면, 파이프 레지스터에 "하이" 레벨의 리셋 신호(reset)가 인가된다. 인가된 "하이" 레벨의 리셋 신호(reset)를 게이트로 입력받는 NMOS 트랜지스터(401, 411, 421, 431)가 각각 턴온되어 제1 내지 제4 저장부(400 내지 430)의 저장 노드(p[0], p[1], p[2], p[3])가 "로우" 레벨로 리셋된다.(도 5a의 500) 마찬가지로, "하이" 레벨의 리셋 신호(reset)를 게이트로 입력받는 NMOS 트랜지스터(402, 412, 422, 432)가 각각 턴온되어 제1 내지 제4 저장부(400 내지 430)의 저장 노드(pz[0], pz[1], pz[2], pz[3])가 "로우" 레벨로 리셋된다.(도 5a의 500) 계속해서, "하이" 레벨의 리셋 신호(reset)에 의해 제1 저장부(400)의 NMOS 트랜지스터(403)가 턴온되고, 턴온된 NMOS 트랜지스터(403)에 의해 제1 저장부(400)의 선택신호(sel[0])가 "로우" 레벨로 천이됨으로써(도 5a의 501) 제1 저장부(400)가 인에이블 상태로 된다.
다음으로, 셀로부터 읽어온 데이터가 Grio 및 Grioz에 실려 도 5a 및 도 5b에 도시된 바와 같이 Grio는 "로우"로 천이되고, Grioz은 "하이" 레벨을 유지하게 되면, PMOS 트랜지스터(45)가 턴온되어 상기 선택신호(sel[0])에 의해 인에이블된 제1 저장부(400)의 저장 노드(p[0])에 "하이" 값이 래치되고 제1 저장부(400)의 또다른 저장 노드(pz[0])는 "로우" 상태로 계속 유지된다.(도 5a의 502) 동시에 데이터 디텍터(440)에서 Grio 및 Grioz의 데이터를 감지하여 "로우" 펄스의 DFE 신호를 출력한다.(도 5a의 503)
그리고, "로우"의 DFE 신호와 "로우"의 선택신호(sel[0])는 제2 저장부(410)의 2-입력 NOR 게이트(413)로 입력되어 rs[1] 신호를 "하이"로 출력하고(504), "하이"의 rs[1] 신호는 NMOS 트랜지스터(414, 415)의 각 게이트단으로 인가되어, NMOS 트랜지스터(414, 415)를 턴온시킨다. 그러므로, 제2 저장부(410)의 저장 노드(p[1], pz[1])를 "로우" 상태로 클리어한다. 즉, NOR 게이트(413)는 DFE 신호와 제1 저장부(400)의 선택신호(sel[0])에 응답하여 제2 저장부(400)에 저장된 데이터를 클리어시킨다.
다음으로, "하이"의 저장노드(p[0])신호와 "로우"의 저장노드(pz[0])신호는 2-입력 NAND 게이트(404)로 입력되어 "하이"의 dp[0](도 5b의 505) 및 "로우"의 cl[0]을 출력한다. 그리고, "로우"의 cl[0]은 PMOS 트랜지스터(PM1)를 턴온시켜 제1 저장부(400)의 선택신호(sel[0])가 "하이" 레벨로 천이되어(506), PMOS 트랜지스터(408, 409)가 턴-오프된다. 즉, NAND 게이트(404) 및 3개의 인버터(405 내지 407)는 제1 저장부(400)에 대한 데이터의 저장 동작이 완료됨을 감지하고, 제1 저장부(400)를 디스에이블시키는 역할을 수행한다. 따라서, "하이" 레벨의 저장 노드(p[0])와 "로우" 레벨의 저장노드(pz[0])는 rs[0]에 의해 클리어될 때까지 계속 보존된다.
계속해서, Grio가 "로우"에서 "하이"로 천이하게 되면, 데이터 디텍터(440)에서 이를 감지하여 "하이" 펄스의 DRE 신호를 출력한다.(도 5a의 507)
"하이" 펄스의 DRE 신호와 "하이" 레벨의 dp[0], cl[1]신호가 제2 저장부(410)의 3-입력 NAND 게이트(416)와 인버터(417)를 통해 "하이"의 op[1]을 출력한다. "하이"의 op[1] 신호는 NMOS 트랜지스터(NM2)를 턴온시켜 제2 저장부(410)의 선택신호(sel[1])를 "로우" 레벨로 풀다운 구동한다.(508) 따라서, 2개의 PMOS 트랜지스터(418, 419)가 턴온됨으로써 Grio 및 Grioz 상의 두 번째 데이터를 저장할 준비를 완료된다.
계속해서, Grio 및 Grioz에 두 번째 데이터가 입력되는 경우, 즉 Grio는 "하이" 상태를 유지하고, Grioz는 "로우" 펄스가 실리면, PMOS 트랜지스터(51)가 턴온되어 상기 선택신호(sel[1])에 의해 인에이블된 제2 저장부(410)의 저장 노드(pz[1])에 "하이" 값이 래치되고 제2 저장부(410)의 또다른 저장 노드(p[1])는 "로우" 상태로 계속 유지된다.(도 5a의 509) 동시에, 데이터 디텍터(440)로부터 DFE 신호가 "로우" 펄스로 발생된다.(510)
그리고, "로우"의 DFE 신호와 "로우"의 인에이블 신호(sel[1])는 제3 저장부(420)의 2-입력 NOR 게이트(423)로 입력되어 rs[2] 신호를 "하이"로 출력하고(511), "하이"의 rs[2] 신호는 NMOS 트랜지스터(424, 425)의 각 게이트단으로 인가되어, NMOS 트랜지스터(424, 425)를 턴온시킨다. 그러므로, 제3 저장부(420)의 저장 신호(p[2], pz[2])를 "로우" 상태로 클리어한다. 즉, NOR 게이트(423)는 DFE 신호와 제2 저장부(410)의 선택신호(sel[1])에 응답하여 제3 저장부(420)에 저장된 데이터를 클리어시킨다.
다음으로, "하이"의 저장노드(pz[1])신호와 "로우"의 저장노드(p[1])신호는 2-입력 NAND 게이트(41)로 입력되어 "하이"의 dp[1](도 5b의 512) 및 "로우"의 cl[1]을 출력한다. 그리고, "로우"의 cl[1]은 PMOS 트랜지스터(PM2)를 턴온시켜 제2 저장부(410)의 선택신호(sel[1])가 "하이" 레벨로 천이되고(513), PMOS 트랜지스터(418, 419)가 턴오프된다. 즉, NAND 게이트(41) 및 3개의 인버터(42, 43, 44)는 제2 저장부(410)에 대한 데이터의 저장 동작이 완료됨을 감지하고, 제2 저장부(410)를 디스에이블시키는 역할을 수행한다. 따라서, "하이" 레벨의 저장 신호(pz[1])와 "로우" 레벨의 저장 신호(p[1])는 rs[1]에 의해 클리어될 때까지 계속 보존된다.
계속해서, Grioz가 "로우"에서 "하이"로 천이하게 되면, 데이터 디텍터(440)에서 이를 감지하여 "하이" 펄스의 DRE 신호를 출력한다.(도 5a의 514)
"하이" 펄스의 DRE 신호와 "하이" 레벨의 dp[1], cl[2]신호가 제3 저장부(420)의 3-입력 NAND 게이트(52)와 인버터(53)를 통해 "하이"의 op[2]를 출력한다. "하이"의 op[2] 신호는 NMOS 트랜지스터(54)를 턴온시켜 제3 저장부(420)의 선택신호(sel[2])를 "로우" 레벨로 풀다운 구동한다.(515) 따라서, 2개의 PMOS 트랜지스터(55, 56)가 턴온됨으로써 Grio 및 Grioz 상의 세 번째 데이터를 저장할 준비를 완료된다.
Grio 및 Grioz에 세 번째 데이터 및 네 번째 데이터가 계속해서 입력되는 경우, 상기 첫번째 데이터 및 두번째 데이터 경우와 동일하게 제3 저장부 및 제4 저장부에 차례로 저장된다.
한편, 상기 본 실시예와 달리 CAS 레이턴시가 3 클럭으로 프로그램되었다면, 파이프 카운터 신호의 첫 번째 신호인 pocnt[0]이 "하이"로 천이되면서 제1 저장부(400)의 출력 구동부(50)를 통해 저장된 데이터를 출력 버퍼로 전달하고(즉, 제1 저장부(400)의 저장노드(p[0]의 "하이"와 pz[0]의 "로우")에 응답하여 "하이"의 출력 신호(pd)와 "로우"의 출력 신호(pu)를 출력 버퍼로 전달)(도 5b의 516), 이어서 제3 저장부(420)에 Grio 및 Grioz 상의 데이터를 저장시킨다.
그리고, 그 다음 클럭에서 파이프 카운터 신호(pocnt[0])가 "로우"로 천이되어 출력이 완료된 제1 저장부(400)의 출력 구동부(50)를 디스에이블 시킴과 동시에 파이프 카운터 신호의 두 번째 신호인 pocnt[1]이 "하이"로 천이되면서 제2 저장부(410)의 출력 구동부를 통해 제2 저장부(410)에 저장된 데이터를 출력 버퍼로 전달한다. 이어서, 제4 저장부(430)에 Grio 및 Grioz 상의 데이터를 저장시킨다.
계속해서, 그 다음 클럭에서 파이프 카운터 신호(pocnt[1])가 "로우"로 천이되어 출력이 완료된 제2 저장부(410)의 출력 구동부를 디스에이블 시킴과 동시에 파이프 카운터 신호의 세 번째 신호인 pocnt[2]가 "하이"로 천이되면서 제3 저장부(420)의 출력 구동부를 통해 제3 저장부(420)에 저장된 데이터를 출력 버퍼로 전달한다. 이어서 다시 제1 저장부(400)에 Grio 및 Grioz 상의 데이터를 저장시킨다.
상기의 동작과 같이 사이클이 변할 때마다 Grio 및 Grioz 상의 데이터에 응답하여 저장부에 데이터를 번갈아 가며 저장시키고, CAS 레이턴시에 응답하여 저장부에 저장된 데이터를 출력 버퍼로 출력시킨다.
결론적으로, 본 발명은 파이프 레지스터를 4개의 저장부(400 내지 430)로 구성하고, 글로벌 입출력 정 및 부 라인(Grio, Grioz)에 데이터가 로드되면 이를 감지하여 상기 데이터를 4개의 저장부 중 임의의 1개 저장부에 래치하고, 그와 동시에 그 다음 저장부를 클리어하여 래치 동작이 완료되면 그를 감지하여 상기 다음 저장부를 자동으로 인에이블시켜 그 다음번 데이터를 저장할 수 있도록 구성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 글로벌 입출력 정 및 부 라인 상에 읽기 데이터가 로드되면 이를 감지하여 다수의 저장부를 바꿔가면 지우고, 저장하는 동작을 자동으로 수행하고, 종래와 달리 각 글로벌 입출력 정 및 부 라인이 각각의 파이프 레지스터에 독립적으로 연결되어 동작하도록 구성함으로써, 다른 글로벌 입출력 정 및 부 라인에 의해 발생되는 데이터 스큐의 영향을 받지 않아 고속동작이 가능하다. 따라서, 본 발명의 파이프 레지스터는 로딩에 의해 큰 스큐가 발생되는 고집적 메모리에 적용되어, 메모리 소자의 고속 동작을 가능하게 하는 탁월한 효과가 있다.
예로서, 상기 본 발명의 일실시예에서 구현한 파이프 레지스터를 사용하여 시뮬레이션한 결과 400Mhz이상의 고속 동작이 가능하였다.

Claims (17)

  1. 고속의 데이터 출력을 위한 반도체 메모리 소자에 있어서,
    다수의 글로벌 입출력 정 라인 및 다수의 글로벌 입출력 부 라인에 각각 연결되어, 해당 글로벌 입출력 정 및 부 라인 상에 로드되는 데이터를 감지하여 상기 해당 글로벌 입출력 정 및 부 라인 데이터에 대한 저장 동작을 수행하는 다수의 파이프 레지스터
    를 포함하여, 상기 해당 글로벌 입출력 정 및 부 라인의 데이터를 상기 파이프 레지스터에 독립적으로 저장하도록 구성됨을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 파이프 레지스터에 저장된 상기 데이터의 출력 순서를 제어하는 파이프 카운터 신호를 발생하는 파이프 카운팅 수단
    을 더 포함하며,
    상기 파이프 레지스터 각각은,
    상기 파이프 카운팅 수단으로부터의 상기 파이프 카운터 신호에 응답하여 상기 파이프 레지스터에 저장된 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 다수의 글로벌 입출력 정 라인 및 다수의 글로벌 입출력 부 라인에 각각 연결되어, 해당 글로벌 입출력 정 및 부 라인 상에 로드되는 데이터를 감지하여 상기 해당 글로벌 입출력 정 및 부 라인 데이터를 저장 및 출력하기 위한 다수의 파이프 레지스터 및 상기 파이프 레지스터에 저장된 상기 데이터의 출력 순서를 제어하는 다수 비트의 파이프 카운터 신호를 발생하는 파이프 카운팅 수단을 구비한 반도체 메모리 소자를 위한 파이프 레지스터에 있어서,
    상기 글로벌 입출력 정 라인 및 상기 글로벌 입출력 부 라인에 연결되어, 상기 글로벌 입출력 정 및 부 라인의 데이터 천이 여부를 감지하기 위한 데이터 디텍팅 수단; 및
    리셋 신호, 상기 데이터 디텍팅 수단으로부터 출력되는 데이터의 하강 에지를 감지한 하강에지감지신호 및 데이터의 상승 에지를 감지한 상승에지감지신호에 응답하여 상기 글로벌 입출력 정 라인 및 상기 글로벌 입출력 부 라인 상에 로드된 읽기 데이터를 저장하고, 상기 파이프 카운팅 수단으로부터 출력되는 상기 파이프 카운터 신호의 어느 한 비트 신호에 응답하여 저장된 상기 데이터를 출력하기 위한 다수의 저장 수단
    을 포함하여 이루어지는 파이프 레지스터.
  4. 제 3 항에 있어서, 상기 다수의 저장 수단 각각은,
    선택신호에 응답하여 상기 글로벌 입출력 정 라인에 로드된 데이터를 저장하기 위한 제1 래치 회로부;
    상기 선택신호에 응답하여 상기 글로벌 입출력 부 라인에 로드된 데이터를 저장하기 위한 제2 래치 회로부;
    최초의 데이터 읽기 동작 시 인에이블되는 상기 리셋 신호에 응답하여 상기 제1 및 제2 래치 회로부에 저장된 데이터를 각각 풀다운 리셋 구동하기 위한 리셋 회로부;
    상기 제1 및 제2 래치 회로부에 연결되며, 상기 상승에지감지신호 및 이전 저장 수단으로부터 출력되는 이전 저장 수단의 데이터 저장 완료 여부에 대한 제1 제어 신호에 응답하여 상기 선택신호를 발생하기 위한 선택신호 발생 회로부;
    상기 하강에지감지신호 및 이전 저장 수단의 상기 선택신호에 응답하여 상기 제1 및 제2 래치 회로부에 저장된 데이터를 클리어시키기 위한 클리어 회로부; 및
    상기 제1 및 제2 래치회로부에 저장된 데이터 및 상기 파이프 카운팅 수단으로부터 출력되는 파이프카운터신호에 응답하여 출력 신호를 구동하기 위한 출력구동회로부
    를 포함하여 이루어지는 파이프 레지스터.
  5. 제 4 항에 있어서, 상기 제1 래치 회로부는,
    상기 글로벌 입출력 정 라인에 로드된 데이터 및 상기 선택 신호에 응답하여 제1 저장노드를 풀업 구동하는 풀업 구동부; 및
    상기 제1 저장노드에 연결되는 데이터 저장 수단
    을 포함하여 이루어지는 파이프 레지스터.
  6. 제 5 항에 있어서, 상기 풀업 구동부는,
    전원전압단 및 상기 제1 저장노드 사이에 직렬 연결되며, 게이트단이 상기 글로벌 입출력 정 라인에 연결되는 제1 PMOS 트랜지스터 및 게이트단으로 상기 선택 신호를 입력받는 제2 PMOS 트랜지스터
    를 포함하여 이루어지는 파이프 레지스터.
  7. 제 5 항에 있어서, 상기 데이터 저장 수단은,
    상기 제1 저장노드에 입출력이 서로 맞물려 연결된 제1 및 제2 반전수단
    을 포함하여 이루어지는 파이프 레지스터.
  8. 제 4 항에 있어서, 상기 제2 래치 회로부는,
    상기 글로벌 입출력 부 라인에 로드된 데이터 및 상기 선택 신호에 응답하여 제2 저장노드를 풀업 구동하는 풀업 구동부; 및
    상기 제2 저장노드에 연결되는 데이터 저장 수단
    을 포함하여 이루어지는 파이프 레지스터.
  9. 제 8 항에 있어서, 상기 풀업 구동부는,
    전원전압단 및 상기 제2 저장노드 사이에 직렬 연결되며, 게이트단이 상기 글로벌 입출력 부 라인에 연결되는 제1 PMOS 트랜지스터 및 게이트단으로 상기 선택 신호를 입력받는 제2 PMOS 트랜지스터
    를 포함하여 이루어지는 파이프 레지스터.
  10. 제 8 항에 있어서, 상기 데이터 저장 수단은,
    상기 제1 저장노드에 입출력이 서로 맞물려 연결된 제1 및 제2 반전수단
    을 포함하여 이루어지는 파이프 레지스터.
  11. 제 4 항에 있어서, 상기 리셋 회로부는,
    상기 제1 래치회로부의 제1 저장노드와 접지전원단 사이에 연결되며, 게이트단으로 상기 리셋 신호를 입력받는 제1 풀다운 트랜지스터; 및
    상기 제2 래치회로부의 제2 저장노드와 접지전원단 사이에 연결되며, 게이트단으로 상기 리셋 신호를 입력받는 제2 풀다운 트랜지스터
    를 포함하여 이루어지는 파이프 레지스터.
  12. 제 4 항에 있어서, 상기 선택신호 발생 회로부는,
    상기 제1 래치회로부의 제1 저장노드 및 상기 제2 래치회로부의 제2 저장노드에 연결되어, 상기 제1 및 제2 저장노드에 대한 데이터 저장 동작의 완료 여부를 감지하여 디스에이블된 상기 선택신호를 발생하는 제1 회로부; 및
    상기 상승에지감지신호, 상기 제1 및 제2 저장노드에 대한 데이터 저장 동작의 완료 여부에 대한 제2 제어 신호 및 상기 제1 제어 신호에 응답하여 상기 해당 저장 수단의 상기 선택신호를 인에이블시켜 출력하는 제2 회로부
    를 포함하여 이루어지는 파이프 레지스터.
  13. 제 12 항에 있어서, 상기 제1 회로부는,
    일입력단이 상기 제1 저장노드에 연결되고 타입력단이 상기 제2 저장노드에 연결되어 부정논리곱하는 부정논리곱수단;
    상기 부정논리합수단의 출력신호를 반전지연하여 상기 제2 제어신호를 출력하기 위한 홀수개의 반전 수단; 및
    전원전압단 및 상기 선택신호를 출력하는 선택신호출력단 사이에 연결되며, 게이트단으로 상기 제2 제어신호에 입력받아 상기 선택신호를 풀업 구동하는 풀업 트랜지스터
    를 포함하여 이루어지는 파이프 레지스터.
  14. 제 12 항에 있어서, 상기 제2 회로부는,
    상기 상승에지감지신호, 상기 제1 및 제2 제어 신호를 입력받아 부정논리곱하기 위한 부정논리곱 수단; 및
    상기 선택신호를 출력하는 선택신호출력단 및 접지전원단 사이에 연결되며, 상기 부정논리곱 수단의 출력을 게이트단으로 입력받아 상기 선택신호를 풀다운 구동하기 위한 풀다운 트랜지스터
    를 포함하여 이루어지는 파이프 레지스터.
  15. 제 12 항에 있어서, 상기 다수의 저장 수단 중 상기 글로벌 입출력 정 라인 및 상기 글로벌 입출력 부 라인 상에 최초 로드되는 데이터를 입력받아 저장하는 제1 저장 수단의 상기 선택 신호 발생 회로부는,
    상기 리셋 신호에 응답하여 상기 선택신호를 인에이블시키기 위한 제3 회로부
    를 더 포함하여 이루어지는 파이프 레지스터.
  16. 제 15 항에 있어서, 상기 제3 회로부는,
    상기 선택신호의 노드 및 접지전원단 사이에 연결되며, 게이트단으로 상기 리셋 신호를 입력받아 상기 선택신호를 풀다운 구동하는 풀다운 트랜지스터
    를 포함하여 이루어지는 파이프 레지스터.
  17. 제 4 항에 있어서, 상기 클리어 회로부는,
    상기 하강에지감지신호 및 상기 이전 저장 수단의 상기 선택신호를 입력받아 부정논리합하는 부정논리합 수단;
    상기 제1 래치회로부의 제1 저장노드 및 접지전원단 사이에 연결되며, 게이트단으로 상기 부정논리합 수단의 출력 신호를 입력받아 상기 제1 저장노드를 풀다운 구동하는 제1 풀다운 트랜지스터; 및
    상기 제2 래치회로부의 제2 저장노드 및 접지전원단 사이에 연결되며, 게이트단으로 상기 부정논리합 수단의 출력 신호를 입력받아 상기 제2 저장노드를 풀다운 구동하는 제2 풀다운 트랜지스터
    를 포함하여 이루어지는 파이프 레지스터.
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