JPH06203552A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のメモリセルを直列接続してメモリセル
ユニットを構成する方式で消費電力の低減及び誤読み出
しの防止等を図ったＤＲＡＭを提供すること。 【構成】 メモリセルアレイ１1 、１2 の間にセンスア
ンプ３が設けられ、センスアンプ３に隣接して再書き込
み用レジスタ５が配置され、メモリセルアレイ１1 、１
2 、センスアンプ５の間にそれぞれトランスファゲート
４、６、９が設けられ、各メモリセルアレイ１1 、１2
内のビット線ＢＬ、／ＢＬとグローバルビット線ＧＢ
Ｌ、／ＧＢＬの間にトランスファゲート７が設けられ、
これらのトランスファゲートを制御するゲート制御回路
１０が設けられて、読み出しデータのレジスタ５への書
き込み時、センスアンプ３のノードはビット線ＢＬ、／
ＢＬ及びグローバルビット線ＧＢＬ、／ＧＢＬから切り
離される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】従来より、複数個のメモリセルを直列接
続してＮＡＮＤ型のメモリセルユニットを構成し、この
メモリセルユニットの複数個をビット線に接続してメモ
リセルアレイを構成する方式のＤＲＡＭが知られてい
る。このセルアレイ方式は、個々のメモリセルをそれぞ
れビット線に接続する方式に比べてビット線コンタクト
が少なくなるため、セル面積を小さくできるという利点
がある。

【０００３】このＮＡＮＤ型セルアレイ方式では、メモ
リセルユニット内のビット線から遠い方のメモリセルの
データを読み出す際には、当該メモリセルよりビット線
側のメモリセルのデータを破壊しなければならない。そ
こで、メモリセルユニット内のデータを一時的に保持し
て再書き込みを行うためのレジスタを必要とする（例え
ば、1991,IEEE ISSCC DIGEST OF TECHNICAL PAPERS, VO
L.34, p106, TAM6.2参照）。

【０００４】上記の一時記憶用のレジスタのレイアウト
法として、複数のメモリセルアレイでレジスタを共有す
る方式がある。この方式は、複数のメモリセルアレイに
またがるグローバルビット線を配設して、複数のセンス
アンプのノードをトランスファゲートを介してグローバ
ルビット線に接続するようにし、このグローバルビット
線の端部にレジスタを配置する。

【０００５】しかし、上記のような従来方式では、レジ
スタに一時記憶したデータを再書き込みするためには、
メモリセルアレイ内に配置されたビット線より容量の大
きいグローバルビット線に対して充放電を行うことが必
要である。従って、従来のＤＲＡＭはデータの再書き込
み時における消費電力が大きい。

【０００６】上記のＮＡＮＤ型セルアレイ方式は、セル
面積が小さくなるので、オープンビット線方式が有効で
ある。しかしながら、セル面積の縮小化に伴い、各ビッ
ト線対に対して各センスアンプをレイアウトすることが
困難になっている。

【０００７】また、上記のセルアレイ方式について、オ
ープンビット線方式の変形である疑似折り返しビット線
方式が提案されている。この方式は、メモリブロックの
端部に配置されたダミーセルアレイをメモリブロック内
のメモリセルアレイで共有する方式である。しかし、こ
の方式は、ダミーセルアレイもメモリセルアレイと同様
に、複数のダミーセルを直列接続したユニット構成とす
ることが必要になるので、ダミーセルアレイの面積が大
きくなる。

【０００８】従来の１つのビット線コンタクトに１つの
メモリセルが接続している通常のＤＲＡＭにおいては、
データをチップの外からメモリセルへ書き込む際には、
データをメモリセルからビット線対へ読み出しセンスア
ンプでＶccとＶss電位に電位差を増幅して、ＤＱ線へデ
ータを転送した後メモリセルへ再書き込みを行うという
アクティブリストア時に同時に行っている。

【０００９】この方式では、ＤＲＡＭの読み出しのモー
ドと書き込みのモードが区別されておらず、そのモード
を設定する回路も不要である。しかし、この方式では、
データをメモリセルからビット線対へ読み出して、セン
スアンプでＶccとＶssの電位差を増幅したものと反対の
データを外から書き込もうとする場合には、動作中であ
り、メモリセルからのデータをＶccとＶssの電位差に増
幅しているセンスアンプの２つのノードの電位をＶccは
ＶssにＶssはＶccに反転させなければならいので、大き
な消費電力を必要とする。

【００１０】加えて、メモリセルが直列接続されたメモ
リセルユニットがビット線に接続されたＤＲＡＭでは、
セルが直列に接続されているので、メモリセルのデータ
をランダムに、かつ、高速に読み出すことができない。

【００１１】

【発明が解決しようとする課題】上記のように、複数の
メモリセルを直列接続してＮＡＮＤ型メモリセルユニッ
トを構成する方式の従来のＤＲＡＭは、データの再書き
込みのためにグローバルビット線の充放電が必要であ
り、消費電力が大きくなる。また、オープンビット線方
式では、各ビット線に対して各センスアンプをレイアウ
トすることが困難になっている。疑似折り返しビット線
方式を採用した場合には、従来のＤＲＡＭは、ダミーセ
ルアレイ分、セル面積が大きくなる。加えて、従来のＤ
ＲＡＭは、セルが直列に接続されているので、メモリセ
ルのデータをランダムに、かつ、高速に読み出すことが
できない。

【００１２】また、１つのビット線コンタクトに１つの
メモリセルが接続する通常のＤＲＡＭにおいては、外部
からメモリセルへの書き込みを行う際には、センスアン
プによってビット線対にＶccとＶssにまで電位差の増幅
が行われたものと反対のデータを書き込もうとする場合
には、動作中であり、メモリセルからのデータをＶccと
Ｖssに増幅しているセンスアンプの２つのノードの電位
をＶccはＶssにＶssはＶccに書き換えなければならいの
で、大きな消費電力を必要とする。

【００１３】本発明は、上記の事情に基づいてなされた
もので、その目的は、複数のメモリセルを直列接続して
メモリセルユニットを構成する方式で消費電力の低減及
び誤読み出しの防止を図ったＤＲＡＭを提供することで
ある。

【００１４】本発明の他の目的は、各ビット線対に対す
る各センスアンプのレイアウトを容易にし、センスアン
プの占有面積を最少にし、しいては、チップ面積を縮小
でき、チップコスト低減させることができるＤＲＡＭを
提供することである。

【００１５】本発明の更に他の目的は、ダミーセルを必
要としないセンスアンプ方式を採用してセル面積の縮小
を図ったＤＲＡＭを提供することである。

【００１６】本発明の更に他の目的は、チップの外から
データを書き込む際に、第１のセンスアンプの動作を制
御して、メモリセルにデータを書き込むことにより、書
き込みの際の消費電力の低減を図ったＤＲＡＭを提供す
ることである。

【００１７】本発明更に他の目的は、データを外部へ読
み出す、或いは、外部よりデータを書き込む際の高速性
を図ったＤＲＡＭを提供することである。

【００１８】

【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を講じた。

【００１９】本発明の第１局面に係るＤＲＡＭは、第１
のビット線と、複数のダイナミック型メモリセルが直列
接続されて構成された複数のメモリセルユニットが前記
第１のビット線に接続されて構成される複数のメモリセ
ルアレイと、前記第１のビット線に接続された第１のト
ランスファーゲートと、隣接する前記メモリセルアレイ
間に配置されて、前記第１のビット線に前記第１のトラ
ンスファーゲートを介して選択的に接続される第１デー
タノードと第２データノードを有する少なくとも１つの
センスアンプと、前記センスアンプと前記メモリセルア
レイとの間に配置されて、前記第１データノードと前記
第２データノードの少なくとも一方に、直接、又は、第
２のトランスファーゲートを介して接続され、前記メモ
リセルユニットから読み出されたメモリセルのデータを
一時記憶する少なくとも１つのレジスタと、前記第１の
ビット線に読み出されたデータを前記センスアンプから
前記レジスタに書き込む際に、前記センスアンプの前記
第１データノードと前記第１のビット線との間を切り離
すべく前記第１のトランスファゲートを制御するゲート
制御手段と、を具備することを特徴とする。

【００２０】本発明の第２局面に係るＤＲＡＭは、第１
のビット線と、前記第１のビット線に接続されたメモリ
セルにより構成される複数のメモリセルアレイと、隣接
する前期メモリセルアレイ間に配置されて、前記第１の
ビット線４本に第１のトランスファーゲート４本によっ
てそれぞれ選択的に接続される第１データノードと、第
２データノードとを有する少なくとも１つのセンスアン
プと、を具備することを特徴とする。

【００２１】本発明の第３局面に係るＤＲＡＭは、第１
のビット線と、複数のダイナミック型メモリセルが直列
接続されて構成された複数のメモリセルユニットが前記
第１のビット線に接続されて構成される複数のメモリセ
ルアレイと、隣接する前記メモリセルアレイ間に配置さ
れて、第１のビット線に選択的に接続される第１データ
ノードと第２データノードとを有する第１のセンスアン
プと、前記複数のメモリセルアレイにまたがって配設さ
れて、前記第１のセンスアンプの第２データノードが選
択的に接続される第２のビット線と、第２のビット線と
接続され、本装置の外部とのデータ転送のオン／オフを
行うスイッチと、前記第１のセンスアンプと前記メモリ
セルアレイとの間に配置されて、前記メモリセルユニッ
トから読み出されたメモリセルのデータを一時記憶する
第１のレジスタと、外部データを増幅して、前記第２ビ
ット線に書き込む第２のセンスアンプと、外部データを
前記第２のビット線を通じて書き込む場合に、前記第１
のセンスアンプを動作させる前に、前記アンプ手段及び
前記スイッチによって前記第２のビット線から前記第１
のビット線にデータを書き込むように前記第１のセンス
アンプと前記スイッチと第２のセンスアンプとを制御す
る制御手段と、を具備することを特徴とする。

【００２２】本発明の第４局面に係るＤＲＡＭは、第１
のビット線と、複数のダイナミック型メモリセルが直列
接続されて構成された複数のメモリセルユニットが前記
第１のビット線に接続されて構成される複数のメモリセ
ルアレイと、隣接する前記メモリセルアレイの間に配置
されて、前記第１のビット線に選択的に接続されるデー
タノードを有する少なくとも１つの第１センスアンプ
と、前記第１のセンスアンプと前記メモリセルアレイと
の間に配置されて、前記メモリセルユニットから読み出
されたメモリセルのデータを一時記憶する第１のレジス
タと、複数の前記第１のセンスアンプに共有されて、１
回のアクセスで、前記センスアンプから読み出されるデ
ータ数分を一単位とし、データの入出力を行うための少
なくとも１単位のレジスタと、を具備することを特徴と
する。

【００２３】本発明の第５局面に係るＤＲＡＭは、ビッ
ト線と、複数のダイナミック型メモリセルが前記ビット
線に接続されて構成されたメモリセルアレイと、第１及
び第２の入力ノードを持つ差動増幅型センスアンプと、
前記センスアンプの第１及び第２の入力ノードを選択的
に前記ビット線に接続するための第１及び第２のトラン
スファゲートと、前記センスアンプの第１及び第２の入
力ノード間を選択的に短絡するための第３のトランスフ
ァゲートと、前記ビット線に接続されたプリチャージ手
段と、前記第１〜第３のトランスファゲートを制御して
前記ビット線のプリチャージ電位を前記センスアンプの
第１及び第２の入力ノードに基準電位として与えた後
に、これら前記第１及び第２の入力ノードをフローティ
ングとして前記ビット線に読み出されたメモリセルデー
タを前記第１及び第２の入力ノードの一方に転送する制
御手段と、を具備することを特徴とする。

【００２４】

【作用】上記手段を講じた結果、次のような作用が生じ
る。

【００２５】本発明の上記の第１局面によれば、ゲート
制御手段によりレジスタと第１のビット線の間に設けら
れたトランスファゲートを制御することによって、メモ
リセルデータを一時記憶するレジスタに再書き込み用の
データ書き込みを行う際に、第１のビット線を切り離し
た状態でセンスアンプを動作させることができる。すな
わち第１のビット線の充放電を行うことなく、レジスタ
へのデータ保存動作が可能になるので、ＮＡＮＤ型のＤ
ＲＡＭの消費電力を低減でき、かつ、センスアンプ動作
に伴うセルアレイ内の第１ビット線に生じるノイズを無
くし、安定した読み出しを行うことができる。

【００２６】本発明の上記の第２局面では、１つのセン
スアンプに最適設計値である４本の第１のビット線が選
択的に接続されるように構成されているので、従来困難
であったセンスアンプのレイアウトが容易となり、か
つ、センスアンプの占有面積を最小にして、しいては、
チップ面積を縮小でき、チップコストを低減させること
が可能となる。

【００２７】本発明の上記の第３局面では、チップの外
からのデータを第２のビット線を通してメモリセルへ書
き込む場合に、第１のセンスアンプを動作さる前に外か
らのデータを第２のセンスアンプ又はバッファ回路によ
って増幅して、第２のビット線を通じて第１のビット線
へ伝えている。従って、従来技術において第１のセンス
アンプのＶccとＶssになっている入出力ノードを反転さ
せねばならなかった際の消費電力を低減することができ
る。

【００２８】本発明の上記の第４局面では、１回のアク
セスで１つのセンスアンプから読み出されるデータ数分
の入出力用レジスタを１つ或いは複数個設ているので、
いったんデータを入出力用のレジスタに転送すれば、そ
の後は、高速に、かつ、ランダムに入出力を行うことが
できる。

【００２９】本発明の上記の第５局面では、差動増幅型
センスアンプを用いて、その一方の入力ノードにデータ
読み出しのための基準電位として読み出し直前のビット
線プリチャージ電位を与え、読み出したデータを他方の
入力ノードに与える。従って、センスアンプはシングル
エンド型となってダミーセルアレイが不要となり、セル
面積の縮小が可能になる。

【００３０】上記のように本発明によれば、ＮＡＮＤ型
のメモリセルアレイの間に配置されるセンスアンプに隣
接して一時記憶用のレジスタを配置して、メモリセルデ
ータをこのレジスタに書き込む際にトランスファゲート
の制御によってビット線及びグローバルビット線を切り
離した状態でセンスアンプを動作させることにより、ビ
ット線の充放電を行うことなくレジスタへのデータ保存
動作が可能になり、ＤＲＡＭの消費電力を低減し、読み
出し時のノイズを低減することができる。

【００３１】Ｉ／Ｏレジスタセルからメモリセルへデー
タを書き込む際に第２のセンスアンプ又は書き込み用バ
ッファを用いて第１のセンスアンプを動作させずにグロ
ーバルビット線対からビット線対にデータを書き込むこ
とにより、低消費電力化を実現できる。

【００３２】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００３３】図１及び図２は、本発明のＤＲＡＭの第１
実施例、すなわち、レジスタをセンスアンプの一方に設
けた実施例のＤＲＡＭの構成を示す図である。本実施例
は、４個のメモリセルＭＣを直列接続して一つのメモリ
セルユニットを構成する例を示す。メモリセルの具体的
な構成を図３（ａ）に示す。図１及び２に示されるよう
に、メモリセルユニットが複数個配列されたメモリセル
アレイ１1 及び１2 がセンスアンプ３を挟んで配置され
ている。メモリセルアレイ１1 及び１2 の端部にはそれ
ぞれダミーセルアレイ２1 及び２2 が設けられている。
ダミーセルは、メモリセルユニットと同じ構成の４個の
セルを直列に接続した構成のものでも良い。メモリセル
ＭＣ及びダミーセルＤＣは、通常のＤＲＡＭに用いられ
る１トランジスタ／１キャパシタで構成されるセルであ
る。

【００３４】センスアンプ３は、ｎＭＯＳトランジスタ
Ｑ51及びＱ52と、ｐＭＯＳトランジスタＱ53及びＱ54と
からなるＣＭＯＳフリップフロップで構成される。セン
スアンプ３に隣接してイコライズ回路８が設けられてい
る。イコライズ回路８は、プリチャージ用ｎＭＯＳトラ
ンジスタＱ41及びＱ42と、イコライズ用ｎＭＯＳトラン
ジスタＱ43とにより構成されている。

【００３５】センスアンプ３及びイコライズ回路８と一
方のメモリセルアレイ１1 との間に、再書き込み用のレ
ジスタ５が配置されている。本実施例では、図３（ｂ）
に示すように、レジスタ５はメモリセルアレイに用いら
れるメモリセルＭＣと同じ構成である。更に、レジスタ
５は、ワード線ＷＬ0 〜ＷＬ3 で選択される４個のメモ
リセルＭＣに対応して、各データノードＲＢＬ0 〜ＲＢ
Ｌ3 毎に、レジスタワード線ＲＷＬ0 〜ＲＷＬ3 によっ
て選択される４個のメモリセルが配置される。

【００３６】一方のメモリセルアレイ１1 の４本のビッ
ト線ＢＬ0 〜ＢＬ3 はそれぞれ、ｎＭＯＳトランジスタ
Ｑ11〜Ｑ14からなるトランスファゲート４を介してレジ
スタ５の各データノードＲＢＬ0 〜ＲＢＬ3 に接続され
ている。レジスタ５のデータノードＲＢＬ0 〜ＲＢＬ3
はそれぞれｎＭＯＳトランジスタＱ21〜Ｑ24からなるト
ランスファゲート６を介して一つにまとめられて、セン
スアンプ３の一方のデータノードＮ1 に接続されてい
る。他方のメモリセル１2 の４本のビット線／ＢＬ0 〜
／ＢＬ3 はそれぞれ、ｎＭＯＳトランジスタＱ61〜Ｑ64
からなるトランスファゲート９を介して一つにまとめら
れて、センスアンプ３の他方のデータノードＮ2 に接続
されている。

【００３７】センスアンプ３のデータノードＮ1 及びＮ
2 は、それぞれｎＭＯＳトランジスタＱ31及びＱ32から
なるトランスファゲート７を介してグローバルビット線
ＧＢＬ及び／ＧＢＬに接続されている。グローバルビッ
ト線ＧＢＬ及び／ＧＢＬは、メモリセルアレイ１1 及び
１2 にまたがって配設され、このグローバルビット線Ｇ
ＢＬ及び／ＧＢＬが図示しないデータ入出力線に接続さ
れる。グローバルビット線用のトランスファゲート７
は、図１と図２とが本来連続するものであってその関係
をわかり易くするため、図１と図２に重複して示してい
る。

【００３８】図１の読み出し／書き込み用ゲート制御回
路１０は、クロックに応じて各トランスファゲート４、
６、７及び９を制御するための回路である。このゲート
制御回路１０は、基本的に、メモリセルからビット線に
読み出されたデータのうち注目するビット線のデータの
みをセンスアンプ３のデータノードに転送し、これをレ
ジスタ５の中の注目するデータノードにビット線を切り
離した状態で再書き込みするように、トランスファゲー
ト４及び６を制御する。

【００３９】図４及び図５は、本実施例におけるデータ
読み出しとでその読み出されたデータの再書き込み用レ
ジスタ５への書き込み動作の具体的な波形を示す。ここ
では、ワード線ＷＬ0 により選択されるメモリセルユニ
ットの最初の１ビット分に注目して説明する。

【００４０】データ読み出し前に、トランスファゲート
制御信号線φt0〜φt3及びφtR0 〜φtR3 は全て“Ｈ”
レベルになり、イコライズ制御信号線ＶBLEQが“Ｈ”レ
ベルになってイコライズ回路８によりビット線、レジス
タ５のノード及びセンスアンプ３のノードが例えば（１
／２）Ｖccにプリチャージされる。その後、制御信号線
φtR1 、φtR2 、φtR3 、φtR5 、φtR6 及びφtR7 が
“Ｌ”レベルになり、ビット線ＢＬ0 及び／ＢＬ0 のみ
がそれぞれセンスアンプ３のノードＮ1 及びＮ2 に接続
された状態となる。

【００４１】上記の状態でワード線が選択駆動される。
この場合メモリセルアレイ１1 側のワード線ＷＬ0 が立
ち上がり、ワード線ＷＬ0 に沿ったメモリセルのデータ
がそれぞれビット線ＢＬ0 〜ＢＬ3 に読み出される。同
時にダミーセルアレイ２1 のダミーワード線ＤＷＬ1 は
立ち下がる。この理由は、ワード線ＷＬ0 の立ち上がり
によるビット線に対するカップリングノイズを相殺する
ためである。他方のメモリセルアレイ１2 側にあるダミ
ーセルアレイ２2 のダミーワード線ＤＷＬ2 は“Ｈ”レ
ベルのままであるので、ダミーセルアレイ２2 のデータ
がビット線／ＢＬ0 〜／ＢＬ3 に読み出される。

【００４２】これらのビット線ＢＬ0 〜ＢＬ3 及び／Ｂ
Ｌ0 〜／ＢＬ3 に読み出されたデータのうち、ビット線
ＢＬ0 及び／ＢＬ0 のデータのみがセンスアンプ３のノ
ードＮ1 及びＮ2 に転送される。その後、制御信号線φ
tR0 、φt4及びφt0が順次“Ｌ”レベルになって、セン
スアンプ３と接続されていたビット線が切り離され、レ
ジスタ５もビット線及びセンスアンプ３から切り離され
た状態とされる。この状態でセンスアンプ３の増幅動作
が行われる。

【００４３】その後、制御信号線φtR0 が再度“Ｈ”レ
ベルになって、センスアンプ３のノードＮ1 がレジスタ
５のノードＲＢＬ0 に接続され、ビット線ＢＬ0 から読
み出されたデータがレジスタ５のなかの所定のメモリセ
ルに書き込まれる。この場合、レジスタ５の制御信号線
ＲＷＬ0 〜ＲＷＬ3 のうち、ＲＷＬ0 が“Ｈ”レベルで
あって、これにより選択されているメモリセルに再書き
込みがなされる。

【００４４】以下同様の動作を繰り返して、ワード線Ｗ
Ｌ0 により選択されてビット線ＢＬ0 、ＢＬ1 、ＢＬ2
、ＢＬ3 に読み出されたデータが順次センスアンプ３
に転送され、レジスタ４の制御信号線ＲＷＬ0 で制御さ
れる４個のメモリセルに再書き込みされる。

【００４５】再書き込み用レジスタからメモリセルへの
再書き込みを行うべきセルが接続されたビット線上のト
ランスファーゲート６を開いてセンスアンプ３を作動さ
せ、レジスタセル５のデータを増幅した後に、トランス
ファーゲート４を開いてデータをメモリセルブロック１
に書き込む。センスアンプ３を動作させてから、再書き
込みを行うべきメモリセルが接続されたトランスファゲ
ートを開いても良い。

【００４６】上記の動作波形では示していないが、ワー
ド線ＷＬ1 が選択された場合には、まず、ワード線ＷＬ
0 に沿うメモリセルデータが読み出されて制御信号線Ｒ
ＷＬ0 に沿うレジスタのメモリセルに再書き込みされ、
ついで、ワード線ＷＬ1 に沿うメモリセルのデータが制
御信号線ＲＷＬ1 に沿うレジスタのメモリセルに再書き
込みされる。

【００４７】以上のメモリセルアレイから再書き込み用
レジスタへのデータ読み出しの間、グローバルビット線
ＧＢＬ及び／ＧＢＬは、センスアンプ３のデータノード
Ｎ1及びＮ2 から切り離されており、上述のようにセン
スアンプ３が動作してレジスタ５にデータ書き込みがな
される間、ビット線ＢＬ及び／ＢＬはセンスアンプ３の
データノードＮ1 及びＮ2 から切り離されている。従っ
て、本実施例によれば、レジスタへのデータ書き込みの
際にビット線及びグローバルビット線の充放電が必要な
くなり、消費電力が低減される。

【００４８】図６は、第１実施例のデータ転送系回路の
構成を示す図で、ビット線から読み出されたデータをＩ
／Ｏレジスタにラッチさせることと、Ｉ／Ｏレジスタか
ら出てきたデータをビット線対に書き込むまでのデータ
転送系回路である。図７は、第１実施例のＩ／Ｏレジス
タセルの構成を示す図、かつ、データ転送制御回路５８
を示す図である。これらのデータ転送系回路及びＩ／Ｏ
レジスタセルは、グローバルビット線対と複数個のセン
スアンプ３に対し１つ配置されている。

【００４９】データ転送系は、ｎＭＯＳトランジスタＱ
71及びＱ72からなるリードゲート５１と、ｐＭＯＳトラ
ンジスタトランジスタＱ81、Ｑ91及びＱ92並びにｎＭＯ
ＳトランジスタＱ93、Ｑ94及びＱ82からなるレジスタセ
ンスアンプ５２と、ｎＭＯＳトランジスタＱ10,1、Ｑ1
0,2及びＱ10,3からなるグローバルビット線イコライズ
回路５３と、クロックドインバータＮ11及びＮ12からな
る書き込み用バッファ５４と、ｎＭＯＳトランジスタＱ
11,1及びＱ11,2からなるＩ／Ｏレジスタφt ゲート回路
５５とにより構成されている。

【００５０】Ｉ／ＯレジスタセルはインバータＮ22及び
Ｎ23からなるラッチ回路５６で構成されている。ｎＭＯ
ＳトランジスタＱ12,1及びＱ12,2からなるトランスファ
ーゲートはＩ／Ｏレジスタセル５６のデータのＤＱ線対
を介して入出力へ転送するための制御をする。

【００５１】制御回路５８は、このデータ転送制御回路
駆動用信号ＢＣＥＮＢ１、ＶＷＲＡＣＰに応じて上記各
トランスファーゲート５１〜５５を制御するための回路
であり具体的には図８〜図１２のように構成されてい
る。データ転送系制御回路５８は、読み出しの際には基
本的にグローバルビット線対イコライズ回路５３のゲー
トGBLEQ を制御してグローバルビット線対のイコライズ
を解除し、メモリセルのデータがグローバルビット線対
に読み出されると、リードゲート制御回路５１のゲート
RGATE を制御してＱ71及びＱ72をオフし、レジスタセン
スアンプ回路５２のRSEP、RSENを制御し、グローバルビ
ット線対の電位差を増幅し、Ｉ／Ｏレジスタφt ゲート
回路５５のPHITR を制御してＱ11,1及びＱ11,2をオンさ
せることによりＩ／Ｏレジスタセル５６にデータを書き
込む。この際、書き込み用バッファ５４はWBUFE 、BWBU
FEを制御することにより動作させない。

【００５２】逆にＩ／Ｏレジスタからメモリセルへ書き
込む場合は、Ｉ／Ｏレジスタφt ゲート回路５５のPHIT
R を制御することにより、Ｉ／Ｏレジスタセル５６のデ
ータをＧＢＬ１及び／ＧＢＬ１へ読み出した後、書き込
み用バッファ５４のWBUFE 及びBWBUF を制御してデータ
を先へ転送し、グローバルビット線対（ＧＢＬ、／ＧＢ
Ｌ）を通じビット線対へ書き込む。この際、リードゲー
ト回路５１、レジスタセンスアンプ回路５２及びグロー
バルビット線イコライズ回路５３は各ゲートを制御する
ことによりオフしている。

【００５３】Ｉ／Ｏレジスタセル５６からメモリセルへ
の書き込みの際の従来のＤＲＡＭと異なる点は、図２の
センスアンプ３が動作しておらず、Ｎ1 及びＮ2 のノー
ドの電位と反対の電位を書き込もうとする場合、センス
アンプ３が動作中の場合と異なり消費電力が少なくて済
むという点である。

【００５４】図１３（ａ）及び図１３（ｂ）には、バッ
ファ回路５４としてのクロックドインバータＮ11及びＮ
12が示されている。図１３（ａ）がインバータＮ11、図
１３（ｂ）がインバータＮ12に相当する。

【００５５】図１４はＩ／Ｏレジスタからビット線対に
データを書き込む際の各ノードの動作波形を示す。具体
的には、図１４はＩ／Ｏレジスタセル５６のノードＮ5
にＶccの電位、ノードＮ6 にＶssの電位が保持されてい
て、それがセンスアンプ３のノードＮ1 及びＮ2 に書き
込まれるまでの動作波形を示す。

【００５６】第１にＩ／Ｏレジスタからグローバルビッ
ト線へデータが書き込まれるようにWBUFE が“Ｈ”の電
位に、BWBUFEが“Ｌ”の電位になっている。すなわち、
書き込みのモードになっている。

【００５７】第２に、ここでの書き込みの動作は読み出
し動作の際のアクティブリストアを利用するものとす
る。すなわち、Ｎ1 、Ｎ2 がイコライズされ（１／２）
Ｖccになっている状態から５のレジスタワード線ＲＷＬ
n （ｎ＝０、１、２、３）が立ち、レジスタセルのデー
タがビット線に読み出される。但し、読み出し時のアク
ティブリストアならばここでセンスアンプ３が動作して
いるので、ビット線対のデータは増幅されるが、今セン
スアンプ３の動作は止められているので増幅はされな
い。

【００５８】第３に、PHITR に“Ｈ”電位が与えられる
ことにより、グローバルビット線対にＩ／Ｏレジスタの
電位が伝えられる。そして、φtGBLに“Ｈ”電位が与え
られることにより、グローバルビット線対からビット線
対にデータが伝達されノードＮ1 、Ｎ2 にデータが書き
込まれる。

【００５９】第４に、トランスファーゲート４のφtn
（ｎ＝０、１、２、３）に“Ｈ”が与えられるＮ1 及び
Ｎ2 のデータがメモリセル１1 に書き込まれる。このと
きのセンスアンプ３のノードＳＡＰ及び／ＳＡＮにはそ
れぞれＶcc及びＶss電位が外部から供給されないので、
センスアンプ３が動作していない状態にある。このた
め、従来技術のＤＲＡＭのように、ノードＮ1 及びＮ2
にデータを書き込む場合に、センスアンプ３が動作中で
かつＮ1 及びＮ2 の電位をＶccはＶssへ、ＶssはＶccに
することがないので、消費電力を低減できる。

【００６０】データ転送系及びＩ／Ｏレジスタセルの別
の例について説明する。ＤＲＡＭの基本構成は先の実施
例と同様であるが、本実施例は次の点が先の実施例と異
なる。先の実施例においてはＩ／Ｏレジスタからメモリ
セルへの書き込みの際には書き込み用バッファ５４を用
いたが、本実施例ではレジスタセンスアンプ５２を用い
て書き込みを行う。このため、データ転送系及びＩ／Ｏ
レジスタセルが図１５及び図１６に示すように構成され
ている。図１５及び図１６において、本実施例が先の実
施例と異なるのは、バッファ５４が省略されていること
である。更に、上記の制御方法に伴って、データ転送系
制御回路５８′はゲートPHITR 、RGATE、RSEN、RSEP及
びGBLEQ を制御する。

【００６１】データ転送系制御回路５８′の具体的構成
は基本的には前記図８〜図１２と同じであるが、図８の
部分は図１７のようにWBUFE 及びBWBUFEを生成する回路
が省略されており、図１２の部分は図１８のようになっ
ている。

【００６２】本実施例において、メモリセルからＩ／Ｏ
レジスタにデータを読み出す動作は先の実施例と全く同
じである。Ｉ／Ｏレジスタからメモリセルへのデータ書
き込みの際は、第１にPHITR に“Ｈ”電位が与えられる
ことにより、Ｉ／Ｏレジスタの電位がＧＢＬ１、／ＧＢ
Ｌ１に伝達される。

【００６３】第２にRSEP、RSENにそれぞれ“Ｌ”、
“Ｈ”電位が与えられることにより、ＧＢＬ１、／ＧＢ
Ｌ１の電位差が増幅される。第３にφtGBLに“Ｈ”電位
が与えられることによってグローバルビット線対ＧＢ
Ｌ、／ＧＢＬからビット線対にデータが伝送され、ノー
ドＮ1 、Ｎ2 にデータが書き込まれる。この際、本実施
例は先の実施例と同様にしてセンスアンプ３は動作して
いないので、従来のＤＲＡＭに比べて消費電力を少なく
することができる。

【００６４】図１９は図１５及び図１６の構成例におけ
る各ノードの動作波形である。図６及び図７の構成例と
は異なり、RSEPを“Ｌ”電位に、RSENを“Ｈ”電位にす
ることにより、Ｉ／Ｏレジスタより出てきたデータをレ
ジスタセンスアンプ５２で増幅する。これ以外は、図６
及び図７の構成例と同様である。この時、RGATE には
“Ｈ”電位が与えられている。

【００６５】図２０は、図１の実施例におけるレジスタ
５の構成を二つのメモリセルの並列接続ではなく、二つ
のメモリセルの直列接続とした第１変形例である。図２
１は更に、レジスタ５を、メモリセルアレイにおけると
同様に、４個のメモリセルの直列接続により構成した第
２変形例である。

【００６６】上記の実施例では、再書き込み用レジスタ
をセンスアンプの一方すなわちビット線ＢＬ側にのみ設
けたが、ビット線ＢＬ及び／ＢＬの両方に対称的にレジ
スタを設けてもよい。この様な構成の場合には、ビット
線ＢＬ側のレジスタの書き込みデータと反対のデータを
ビット線／ＢＬ側のレジスタに書き込む。このようにす
ると、再書き込み用レジスタのプリチャージ／イコライ
ズの際にビット線ＢＬ側とビット線／ＢＬ側の再書き込
み用レジスタをイコライズすることにより、（１／２）
Ｖccの電位を作ることができる。

【００６７】図２２及び図２３は、本発明のＤＲＡＭの
第２実施例、すなわち、レジスタをセンスアンプの両側
に配置した実施例のＤＲＡＭの構成を示す図である。第
１実施例の図１及び図２と対応する部分には図１及び図
２と同一符号を付してある。本実施例では、再書き込み
用レジスタ部のビット線本数を２本として、センスアン
プ３の両側に対称的に再書き込み用レジスタ５1 及び５
2 を配置している。図２３において、メモリセルアレイ
１2 側のダミーセルアレイは省略されている。

【００６８】第１実施例では、レジスタ５がセンスアン
プ３の一方の側にのみ設けられていて、メモリセルアレ
イ１1 及び１2 のいずれのデータもこのレジスタ５に書
き込まれる。これに対して、本実施例の場合には、メモ
リセルアレイ１1 のデータはレジスタ５1 に書き込ま
れ、メモリセルアレイ１2 のデータはレジスタ５2 に書
き込まれるようにしても良い。すなわち、メモリセルア
レイ１1 のワード線ＷＬ0 によりビット線ＢＬ0 〜ＢＬ
3 に読み出されるデータは、レジスタ５1 のレジスタワ
ード線ＲＷＬ0 及びＲＷＬ1 に沿う４個のメモリセルに
再書き込みされる。ワード線ＷＬ1 によりビット線ＢＬ
0 〜ＢＬ3 に読み出されるデータは、同様にレジスタ５
1 のレジスタワード線ＲＷＬ2 及びＲＷＬ3 に沿う４個
のメモリセルに再書き込みされる。以下、上記同様に、
ワード線ＷＬ2 及びＷＬ3 に対応して、それぞれレジス
タワード線ＲＷＬ4 及びＲＷＬ5 と、ＲＷＬ6 及びＲＷ
Ｌ7とが選択される。メモリセルアレイ１2 とレジスタ
５2 との関係も、メモリセルアレイ１1 とレジスタ５1
との関係と同様である。

【００６９】また、別の方法としては、１つのセルデー
タを両側のレジスタに相補的な信号の形で記憶させるこ
ともできる。すなわち、１つのデータに対して両側のレ
ジスタをそれぞれ１ビットずつ用いて記憶する。こうす
ることにより、センスアンプの信号ノードＮ1 、Ｎ2 及
びＲＢＬ1 、／ＲＢＬ1 の容量が等しくなるため、より
安定な動作が可能となる。

【００７０】本実施例の場合も、ゲート制御回路１０に
よるトランスファゲート制御は基本的に先の実施例と同
様である。すなわち、メモリセルデータをビット線に読
み出す際に、制御信号線φt0〜φt7、φtR0 、φtR1 を
下げておき、読み出すべきビット線対のトランスファゲ
ート制御信号線（φt0〜φt3の一つと、φt4〜φt7の一
つ）を上げ、センスアンプ３が動作する前にこの読み出
すビット線対のトランスファゲート制御信号線を下げる
制御、そしてセンスアンプ３が動作してビット線対Ｂ
Ｌ、／ＢＬの電位差が十分についた後に、書き込むべき
レジスタの制御信号線（φtR0 、φtR1 の一方）を上
げ、レジスタのメモリセルに書き込みがなされた後にこ
れを下げる制御を行う。

【００７１】図２４及び図２５に第２実施例の動作波形
の一例を示す。本実施例の場合も、第１実施例の場合と
同様に直列接続された４個のメモリセルの最初の１ビッ
ト分が読み出される例を示しているが、他のビットもア
ドレスを変えて同様に行うことができる。

【００７２】図２６及び図２７は、レジスタをセンスア
ンプ両側に配置した第２実施例の第１変形例のＤＲＡＭ
の構成を示す図である。本変形例では、図２２及び図２
３において、レジスタ５1 及び５2 とセンスアンプ３の
ノードＮ1 及びＮ2 の間のトランスファゲートが除かれ
ている。

【００７３】ワード線ＷＬ0 により選択されてビット線
ＢＬ0 〜ＢＬ3 に読み出されたメモリセルのデータは、
レジスタワード線ＲＷＬ15、ＲＷＬ14、ＲＷＬ13及びＲ
ＷＬ12により順次レジスタ５1 内のメモリセルに再書き
込みされる。本変形例の動作波形を図２８及び図２９に
示す。ゲート制御回路１０によるトランスファゲート制
御は基本的に第２実施例と同様であり、レジスタへの書
き込みの際にはビット線及びグローバルビット線はセン
スアンプのデータノードから切り離されている。

【００７４】図３０（ａ）及び図３０（ｂ）は、第２実
施例の第１変形例に用いられるレジスタのメモリセルの
構成例である。レジスタのメモリセルは、図３０（ａ）
に示すようにメモリセルアレイの構成と同様の電荷蓄積
型でもよいし、図３０（ｂ）に示すように３トランジス
タで構成されるメモリセルでもよい。レジスタのメモリ
セルとしてＳＲＡＭセルを用いることもできる。ＳＲＡ
Ｍセルをレジスタのメモリセルとして用いた場合には、
ビット線ＢＬ及び／ＢＬの両側からＤＲＡＭセルのノー
ドＤ及び／Ｄに反対データを書き込む回路構成とする
と、安定な書き込みができる。

【００７５】図３１及び図３２は、レジスタをセンスア
ンプの両側に配置した第２実施例の第２変形例のＤＲＡ
Ｍの構成を示す図である。本変形例では、レジスタ５1
及び５2 の容量が、図２２及び図２３の実施例の半分と
なっている。本変形例の場合は、ワード線ＷＬ0 によっ
てビット線ＢＬ0 〜ＢＬ3 に読み出されたデータのう
ち、ビット線ＢＬ0 及びＢＬ1 のデータは同じ側のレジ
スタ５1 のレジスタワード線ＲＷＬ0 に沿うメモリセル
に書き込まれ、ビット線ＢＬ3 及びＢＬ4 のデータは反
対側のレジスタ５2 のレジスタワード線ＲＷＬ4 に沿う
メモリセルに書き込まれる。この場合の動作波形を、図
３３及び図３４に示す。本変形例でもゲート制御回路１
０による基本的なトランスファゲート制御は図２２及び
図２３と同様であり、レジスタ５への書き込み時はビッ
ト線及びグローバルビット線はセンスアンプノードから
切り離される。

【００７６】本変形例のようにビット線ＢＬ及び／ＢＬ
に同じ容量の再書き込み用レジスタ内ビット線を接続す
ることにより、再書き込み用レジスタにデータを書き込
んだ後の（１／２）Ｖccプリチャージが、レジスタ内ビ
ット線ＲＢＬ0 及びＲＢＬ1と、／ＲＢＬ0 及び／ＲＢ
Ｌ1 とを短絡することにより簡単に行うことができる。

【００７７】図３５及び図３６は、レジスタをセンスア
ンプの両側に配置した第２実施例の第３変形例のＤＲＡ
Ｍの構成を示す図であって、レジスタ５1 及び５2 の容
量を半分にした実施例を示す。本変形例の場合、ワード
線ＷＬ0 によりビット線ＢＬ0 〜ＢＬ3 に読み出された
データのうち、ビット線ＢＬ0 及びＢＬ1 のデータは反
対側のレジスタ５2 のレジスタワード線ＲＷＬ15及びＲ
ＷＬ14に沿うメモリセルに書き込まれ、ビット線ＢＬ3
及びＢＬ4 のデータは同じ側のレジスタ５1 のレジスタ
ワード線ＲＷＬ7 及びＲＷＬ8 に沿うメモリセルに書き
込まれる。その場合の動作波形を、図３７及び図３８に
示す。本変形例でもゲート制御回路１０による基本的な
トランスファゲート制御は図２２及び図２３と同様であ
り、レジスタ５への書き込み時はビット線及びグローバ
ルビット線はセンスアンプノードから切り離される。

【００７８】図３９及び図４０は、レジスタをセンスア
ンプの両側に配置した第２実施例の第４変形例のＤＲＡ
Ｍの構成を示す図である。図３５及び図３６の第３変形
例ではレジスタ５1 及び５2 のデータノードをそれぞれ
まとめてセンスアンプ３のノードＮ1 及びＮ2 に接続し
たのに対して、本変形例では、レジスタ５1 内の二つの
データノードをそれぞれセンスアンプ３の二つのノード
Ｎ1 及びＮ2 に接続し、同様にレジスタ５2 内の二つの
データノードをそれぞれセンスアンプ３の二つのノード
Ｎ1 及びＮ2 に接続している。

【００７９】本変形例によっても、例えばワード線ＷＬ
0 によりビット線ＢＬ0 〜ＢＬ3 に読み出されたデータ
を同じ側のレジスタ５1 と反対側のレジスタ５2 に分散
させて書き込むという制御ができる。レジスタのノード
を介して乗るＮ1 及びＮ2 へのノイズも相殺される。

【００８０】図４１及び図４２は、レジスタをセンスア
ンプの両側に配置した第２実施例の第５変形例のＤＲＡ
Ｍの構成を示す図である。図４３は、図４１及び図４２
の構成において、データを高速に出力するためのＩ／Ｏ
レジスタ構成例を示す図である。セルアレイ、センスア
ンプ及び再書き込み用レジスタは、図１、図２、図２
０、図２１、図２２、図２３、図２６、図２７、図３
１、図３２、図３５、図３６、図３９、図４０に示され
た回路を用いても良いし、図４１に示された回路を用い
ても良い。

【００８１】図４３に示すように、Ｉ／Ｏ用のレジスタ
６０は、１回のアクセスで、１つのセンスアンプからシ
リアルに読み出されるデータ数分（本実施例では、４Ｗ
Ｌ×４ＢＬ分の１６ビット）を１つの単位として設けら
れる。

【００８２】本実施例におけるＩ／Ｏレジスタ６０は、
再書き込み用のレジスタとして用いられないので、図４
４に示すように、Ｉ／Ｏレジスタ６０を複数のセンスア
ンプ３に共有して設け、複数のセンスアンプ３に読み出
されたデータのうちの一部のセンスアンプのデータのみ
を外部に選択的に出力するようにしても良い。これによ
りＩ／Ｏレジスタの面積の増加を抑えられる。このよう
に、１つのセンスアンプ３からシリアルに読み出される
データ数分を１つの単位としてＩ／Ｏレジスタ６０を設
けることにより、いったん１６ビットデータをＩ／Ｏレ
ジスタ６０に読み出してしまえば、その１６ビット中デ
ータをランダムに、かつ、高速に読み出すことができ
る。更に、複数の１６ビットＩ／Ｏレジスタ６０の間で
それぞれ１ビットずつをインターリーブして出力するこ
とにより、大量のデータを高速に出力することが可能に
なる。

【００８３】更に、図４３の実施例は、複数の１６ビッ
トＩ／Ｏレジスタ６０を２種類のＤＱ線群に分割して、
Ｉ／Ｏバッファに接続し、それぞれのＤＱ線の間をイン
ターリーブして出力する場合を示している。

【００８４】図４４は、Ｉ／Ｏレジスタの構成例であ
る。

【００８５】図４５及び図４６は、図４１に示されてい
る読み出し／書き込み用ゲート制御回路の回路図であ
る。図４７及び図４８は、それぞれ読み出し及び再書き
込みのタイミング図を示す。図４７は、読み出し時の各
信号の基本的なタイミングを、図４８は、再書き込み時
の各信号の基本的なタイミングを示す。このタイミング
は、１ビットを読み出すための基本クロックＣＫを基に
作られている。更に、１６ビットの読み出す順番は、図
４９に示すように、ＣＫをカウントしていき、その状態
によって、選択するワード線（ＷＬi ）、φtk、ＲＷＬ
i をデコードして決めれば良い。図５０には、図４９と
同様に書き込む順番を示す。図４７及び図４８のＣＫの
１周期のタイミングと、図４９及び図５０の順番を組み
合わせることにより、１６ビットのデータを読み出すこ
とができる。

【００８６】図１、図２０、図２１、図２２、図２６、
図３１、図３５及び図３９に示されている読み出し／書
き込み用ゲート制御回路１０はそれぞれ少しずつ制御端
子が異なるが、基本的な手順は、図４７、図４８、図４
９及び図５０に示される手順で実現できる。

【００８７】上記の第１及び第２実施例において議論し
たような、４本のビット線対が１つのセンスアンプで共
有されるような構成は、１つのセンスアンプで共有する
ビット線対の数が最適な数、すなわち最適設計値、とな
っている。理由を図５１〜図５６を参照して説明する。

【００８８】図５１は、本発明において１つのセンスア
ンプに共有されるビット線対が４本の場合を示す図であ
る。

【００８９】図５１において、セルアレイの中のメモリ
セルは、メモリセル１個毎にビット線とコンタクトを持
つセル構成でも良いし、メモリセルを複数個直列に接続
した構成でも良い。また、図５１によれば、１つのセン
スアンプにビット線対が４対共有されている。

【００９０】図５２は、図５１の回路構成において、１
つのセンスアンプでそれぞれ２本、４本、或いは、８本
のビット線対を共有した場合の回路図である。図５２
（ａ）が２本、図５２（ｂ）が４本、図５２（ｃ）が８
本の場合を示す。

【００９１】図５２（ａ）において、ビット線対を２本
共有した場合は、センスアンプが２本のビット線ピッチ
にレイアウトすることが困難なため、４本ピッチにレイ
アウトし、セルアレイの両側に配置している。従って、
センスアンプの面積がビット線４本で共有した場合の２
倍の面積（幅）となる。

【００９２】一方、図５２（ｃ）において、８本のビッ
ト線対を共有した場合は、センスアンプ（Ｐ−Ｓ／Ａ、
Ｎ−Ｓ／Ａ）、イコライズゲート、ＣＬＳゲートをビッ
ト線８本分の長さにレイアウトできるようになるため、
幅が狭くなる。しかし、φtゲートの本数が２倍になる
ので、全体として、センスアンプのレイアウトに要する
面積（幅）は、４本のビット線対を共有する場合に比べ
て大きくなる。

【００９３】また、Ｐ−Ｓ／Ａは、それを取り囲むＮ型
のウェルの幅を小さくすることができないため、８本以
上共有しても、幅を減らすことができない。他の、ＣＳ
Ｌゲート、Ｎ−Ｓ／Ａ、イコライズゲートも、トランジ
スタ１個の最小面積（幅）より小さくすることができな
いため、８本以上共有してもほとんど幅を小さくするこ
とができない。従って、８本以上の共有の場合、φt ゲ
ートの数が大きくなるので、全体として、センスアンプ
のレイアウトに要する面積は大きくなってしまう。従っ
て、図５２（ｂ）に示すように、ビット線対４本で１つ
のセンスアンプを共有することが、チップ面積を最小に
する上で最適値である。

【００９４】上記の面積の大小関係を図５３に示す。図
５３（ａ）は、実際のセンスアンプ、イコライズの等の
占める大きさを、それぞれ、１つのセンスアンプでビッ
ト線対を２本、４本、及び、８本共有する場合について
比較して示す。図５３（ｂ）は、上記の場合において、
センスアンプが占有する面積を模式的に示す図である。

【００９５】図５４は、図５１の変形例であり、レジス
タセルを有する場合を示す。この場合にいて、メモリセ
ルアレイは４つのセルを直列に接続して構成されてい
る。この場合、４（ビット線）×４（直列セル数）＝１
６個のレジスタセルがセンスアンプに接続されている。
このレジスタセル数は、セル構成によって変化させても
良く、例えば、２セル直列の場合は、４×２＝８個のレ
ジスタセルを、直列ではない場合は、４×１＝４個のレ
ジスタセルを備えれば良い。

【００９６】図５５は、図５４の回路構成において、１
つのセンスアンプで２本、４本、或いは、８本のビット
線対を共有した場合の回路図である。図５５（ａ）が２
本、図５５（ｂ）が４本、図５５（ｃ）が８本の場合を
示す。図５６は、図５３に対応する図であって、図５５
における各方式のセンスアンプの面積の比較を示す。こ
の場合も図５３に示す場合と同様に、４本のビット線を
共有した場合の面積が最小となる。

【００９７】図５７及び図５８は、本発明のＤＲＡＭの
第３実施例、すなわち、差動増幅型センスアンプを用い
てダミーセルを必要としないシングルエンド方式のセン
スアンプ構成とした実施例のＤＲＡＭの構成を示す図で
ある。

【００９８】メモリセルアレイ１１1 及び１１2 はセン
スアンプのドライバ部１２1 を挟んで配置されている。
メモリセルアレイ１１1 及び１１2 の構成は第１及び第
２の先の実施例と同様に、４個のメモリセルが直列接続
されてメモリセルユニットを構成している。一方のメモ
リセルアレイ１１1 には２本のビット線ＢＬ0 及びＢＬ
1 が配設され、同様に他方のメモリセルアレイ１１2 に
も２本のビット線ＢＬ2 及びＢＬ3 が配設されている。

【００９９】一方のメモリセルアレイ１１1 の２本のビ
ット線ＢＬ0 及びＢＬ1 の一端は、ｎＭＯＳトランジス
タからなるトランスファゲートＱ81及びＱ82を介して共
通ノードＮ3 に接続され、この共通ノードＮ3 はｎＭＯ
ＳトランジスタからなるトランスファゲートＱ83及びＱ
84を介して複数のメモリセルアレイに跨がって配設され
るグローバルビット線対ＧＢＬ及び／ＧＢＬに接続され
ている。共通ノードＮ3 にはプリチャージ用ｎＭＯＳト
ランジスタＱ83が設けられている。

【０１００】共通ノードＮ3 は、ｎＭＯＳトランジスタ
からなるトランスファゲートＱ86及びＱ87を介してセン
スアンプドライバ部１２1 の第１及び第２の入力ノード
ＢＬＤ、ＢＬＲＥＦに接続されている。

【０１０１】他方のメモリセルアレイ１１2 側も同様
に、２本のビット線ＢＬ2 及びＢＬ3の一端は、ｎＭＯ
ＳトランジスタからなるトランスファゲートＱ96及びＱ
97を介して共通ノードＮ4 に接続されている。この共通
ノードＮ4 はｎＭＯＳトランジスタからなるトランスフ
ァゲートＱ94及びＱ95を介してグローバルビット線対Ｇ
ＢＬ及び／ＧＢＬに接続されている。共通ノードＮ4 に
はプリチャージ用ｎＭＯＳトランジスタＱ95が設けられ
ている。共通ノードＮ4 は、ｎＭＯＳトランジスタから
なるトランスファゲートＱ91及びＱ92を介してセンスア
ンプドライバ部１２ の第１及び第２の入力ノードＢＬ
Ｄ及びＢＬＲＥＦに接続されている。

【０１０２】センスアンプドライバ部１２1 は、差動型
のｎＭＯＳドライバトランジスタＱ75及びＱ76と、その
共通ソースを選択的に接地するためのｎＭＯＳトランジ
スタＱ79と、出力ノードをグローバルビット線ＧＢＬ及
び／ＧＢＬに接続するためのｎＭＯＳトランジスタＱ77
及びＱ78とにより構成されている。更に、センスアンプ
ドライバ部１２1 は、二つの入力ノード間を選択的に短
絡するためのｎＭＯＳトランジスタからなるイコライズ
用トランスファゲートＱ80を有している。

【０１０３】センスアンプドライバ部１２1 とメモリセ
ルアレイ１１1 を挟んで離れて配置されたセンスアンプ
負荷部１２2 は、ｐＭＯＳトランジスタＱ71及びＱ72を
用いてカレントミラー回路を構成する能動型負荷であ
る。この負荷部１２2 には、負荷部１２2 をグローバル
ビット線ＧＢＬ及び／ＧＢＬを介してドライバ部１２1
に接続するためのｎＭＯＳトランジスタＱ73及びＱ74が
設けられている。グローバルビット線対ＧＢＬと／ＧＢ
Ｌとの間にはイコライズ用ｎＭＯＳトランジスタＱ70が
設けられている。

【０１０４】グローバルビット線対ＧＢＬ及び／ＧＢＬ
の端部には、メモリセルアレイ１１1 又は１１2 から読
み出されたデータを一時記憶するための再書き込み用レ
ジスタ１３が設けられている。

【０１０５】図では省略されているが、第１及び第２実
施例と同様に、本実施例では、各トランスファゲートに
繋がる制御信号線を所定のタイミングのオン、オフする
ゲート制御手段が設けられる。データ読み出しに際して
は、このゲート制御手段は、データ読み出し直前に作ら
れた基準電位を差動増幅型のセンスアンプの一方の入力
ノードＢＬＲＥＦに与え、他方の入力ノードＢＬＤにデ
ータ信号を与えるという制御を行うので、いわゆるシン
グルエンド型のセンスアンプ方式を実現している。

【０１０６】図５９及び図６０を参照して本実施例のＤ
ＲＡＭの具体的なデータ読み出し動作を説明する。ここ
では、メモリセルアレイ１１1 のワード線ＷＬ0 〜ＷＬ
3 で選択される二つメモリセルユニットのメモリセルＭ
0 〜Ｍ7 の読み出し動作タイミングを示している。図５
９が前半のメモリセルＭ0 及びＭ1 読み出しまでの動
作、図６０が後半のメモリセルＭ6 及びＭ7 の読み出し
動作を示している。

【０１０７】初期状態として、グローバルビット線のイ
コライズ信号線ＶGBLEQ が“Ｈ”レベルになりトランジ
スタＱ70がオンになり、グローバルビット線ＧＢＬ及び
／ＧＢＬがイコライズされる。同時にトランスファゲー
ト制御信号線φtse0、φtse1、φt0、φt1、ビット線プ
リチャージ信号線Ｖpr及びビット線イコライズ信号線Ｖ
BLEQが“Ｈ”レベルになり、ビット線ＢＬ0 及びＢＬ1
、並びにセンスアンプの二つのノードＢＬＤ及びＢＬ
ＲＥＦがイコライズされる。次に１番目のデータ読み出
し状態に入る。

【０１０８】まず、イコライズ信号線ＶBEQ が“Ｌ”レ
ベルになり、センスアンプドライブ部１２1 のｎＭＯＳ
トランジスタＱ80がオフになった後に、制御信号線φts
e1が“Ｌ”レベルになりトランスファゲートＱ87がオ
フ、ついで制御信号線φt1が“Ｌ”レベルになりトラン
スファゲートＱ82がオフになって、一方のビット線ＢＬ
1 がセンスアンプ部から切り離される。次にプリチャー
ジ用ｎＭＯＳトランジスタＱ85がオフになり、プリチャ
ージが解除される。これにより、センスアンプのノード
ＢＬＤ、ＢＬＲＥＦは基準電位が与えられたフローティ
ング状態となる。

【０１０９】その後最初のワード線ＷＬ0 が選択され、
ビット線ＢＬ0 によってメモリセルＭ1 のデータがノー
ドＮ3 に読み出される。このノードＮ3 に読み出された
データは、ｎＭＯＳトランジスタＱ86がオンであるか
ら、センスアンプのノードＢＬＤまで転送される。

【０１１０】次に、制御信号線φtse0が“Ｌ”レベルに
なりトランスファゲートＱ86がオフになった後、イコラ
イズ信号線ＶGBLEQ が“Ｌ”レベルになりｎＭＯＳトラ
ンジスタＱ70がオフになり、グローバルビット線のイコ
ライズが解除される。そしてセンスアンプ活性化信号線
ＶSEN が“Ｈ”レベルとなりｎＭＯＳトランジスタＱ77
及びＱ78がオンになり、センスアンプが動作して、読み
出されたデータがグローバルビット線を介してレジスタ
１３に書き込まれる。

【０１１１】次に同じワード線ＷＬ0 で選択されている
２番目のビット線ＢＬ1 のメモリセルＭ2 のデータ読み
出しに移る。

【０１１２】既にワード線ＷＬ0 は選択されているの
で、改めてワード線選択を行う必要はない。まず、ビッ
ト線イコライズ信号線ＶBLEQ及びプリチャージ信号線Ｖ
prが“Ｈ”レベルになりｎＭＯＳトランジスタＱ80及び
Ｑ85がオンになる。制御信号線φtse0 及びφtse1 が
“Ｈ”レベルになりトランスファゲートＱ86及びＱ87が
オンとなった状態で、センスアンプのノードＢＬＤ及び
ＢＬＲＥＦ間がイコライズされる。その後、制御信号Ｖ
BLEQが“Ｌ”レベルになりイコライズが解除され、制御
信号線φtse1が“Ｌ”レベル、ついでφt0が“Ｌ”レベ
ルになり、トランスファゲートＱ87及びＱ81が順次オフ
になる。次にＶprが“Ｌ”レベルになり、トランジスタ
Ｑ85がオフになる。そして制御信号線φt1が“Ｈ”レベ
ルになり、メモリセルＭ1 からビット線ＢＬ1 に読み出
されたデータがノードＮ3 を介してセンスアンプのノー
ドＢＬＤに転送される。このデータが先のメモリセルＭ
0 の場合と同様にしてセンスアンプにより増幅されて、
グローバルビット線を介してレジスタ１３に書き込まれ
る。

【０１１３】その後、ワード線ＷＬ1 、ＷＬ2 、… に
よりデータ読み出しが行われる時は同様の動作を繰り返
して、メモリセルＭ2 、Ｍ3 、Ｍ4 、… のデータを順
次読み出してレジスタ１３に保存することができる。

【０１１４】このメモリセルアレイ１１1 側のデータ読
み出しの間、他方のメモリセル１１2 側は、トランスフ
ァゲートＱ81及びＱ82がオフに保たれて、そのビット線
ＢＬ2 及びＢＬ3 はセンスアンプから切り離されてい
る。

【０１１５】以上のように、本実施例によれば、差動増
幅型センスアンプを用いて、データ読み出し直前のプリ
チャージ電位をセンスアンプの一方の入力ノードに基準
電位として与え、他方の入力ノードにビット線データを
転送して読み出すというシングルエンド型のセンスアン
プ方式のＤＲＡＭが得られる。

【０１１６】２番目以降のワード線ＷＬ1 及びＷＬ2 を
選択してデータ読み出しを行う場合に、最初のワード線
ＷＬ0 の選択に先立って行った全てのビット線プリチャ
ージの動作は必ずしも必要ではなく、これを省略しても
良い。一つワード線選択による一連のデータ読み出しか
ら、次のワード線選択による一連のデータ読み出しを行
う際に、ビット線選択の順序を先のワード線選択の場合
と逆にすることもできる。これにより、ワード線切り替
え時のビット線選択の動作を一回省略することができ
る。

【０１１７】本実施例では、一対のグローバルビット線
に対して２本のビット線が設けられているが、３本以上
のビット線を設けることもできる。その場合もデータ読
み出しの動作は基本的に上記実施例と同様である。

【０１１８】本実施例のＤＲＡＭのレジスタからメモリ
セルへのデータ書き込み動作を、図６１を参照して説明
する。この書き込み動作は、読み出し動作とは逆の順
番、すなわちメモリセルＭ7 、Ｍ6 、Ｍ5 、… の順に
行う。

【０１１９】まず初期状態として、グローバルビット線
対ＧＢＬ及び／ＧＢＬがイコライズされる。制御信号線
φtse0、φtse1、φt0、φt1、Ｖpr及びＶBLEQの電位が
上げられて、トランスファゲートＱ86、Ｑ87、Ｑ81及び
Ｑ82、プリチャージ用ｎＭＯＳトランジスタＱ83、イコ
ライズ用ｎＭＯＳトランジスタＱ80がオンにされる。書
き込むべきメモリセルに繋がるワード線が選択され、セ
ンスアンプノードＢＬＤ及びＢＬＲＥＦ、ビット線ＢＬ
0 及びＢＬ1 並びにメモリセルがイコライズされる。セ
ンスアンプ活性化信号は、ＶSEN を“Ｌ”レベル、ＶSE
P を“Ｈ”レベルとしてセンスアンプは非活性状態に保
つ。

【０１２０】次にレジスタ１３のデータをグローバルビ
ット線ＧＢＬ及び／ＧＢＬに読み出す。図６１では、レ
ジスタの入出力制御信号線φRG7 が“Ｈ”レベルであ
る。次に、制御信号線φGB0 の電位が立ち上がり、ｎＭ
ＯＳトランジスタＱ83がオンになり、グローバルビット
線のデータが、ノードＮ3 を介してビット線ＢＬ1 に転
送されて、ワード線ＷＬ3 で選択されているメモリセル
Ｍ7 に書き込まれる。この時、トランスファゲートＱ81
がオフ、Ｑ82がオンである。

【０１２１】その後、レジスタ１３の次のデータが読み
出されて、このデータをビット線ＢＬ0 に転送して、同
じワード線ＷＬ3 に沿うメモリセルＭ6 に書き込みを行
う。以下同様に、ワード線ＷＬ2 、ＷＬ1 、… の順に
メモリセルへのデータ再書き込みがなされる。

【０１２２】最後のワード線ＷＬ0 上のメモリセルへの
データ書き込みの際は、逆のデータが選択されていない
側のメモリセルアレイ１１2 上のビット線に書き込ま
れ、すべてのデータ書き込みが終了した後にメモリセル
アレイ１１1 及び１１2 内のビット線間でイコライズが
行われる。

【０１２３】すなわち、ワード線ＷＬ0 上のメモリセル
のデータ書き込みの際は、まずビット線ＢＬ1 への書き
込みの場合には、トランスファゲートＱ83とＱ95、Ｑ82
とＱ97がオンになり、ビット線ＢＬ1 と逆のデータがビ
ット線ＢＬ3 に書き込まれる。ビット線ＢＬ0 への書き
込みの場合には、トランスファゲートＱ83とＱ81、Ｑ95
とＱ96がオンになり、ビット線ＢＬ0 と逆のデータがビ
ット線ＢＬ2 に書き込まれる。その後、トランスファゲ
ートＱ81、Ｑ82、Ｑ86、Ｑ87、Ｑ91、Ｑ92、Ｑ96、Ｑ97
及びイコライズ用トランジスタＱ80がオンになり、ビッ
ト線ＢＬ0 とＢＬ2 との間、ＢＬ1 とＢＬ3 との間を短
絡することによりイコライズされる。

【０１２４】この様なビット線間イコライズが行われる
ことにより、次のデータ読み出しの際のプリチャージ／
イコライズを簡単に、すなわち短時間に低消費電力で行
うことができる。

【０１２５】図６２及び図６３は、差動増幅型センスア
ンプを用いた第３実施例の第１変形例のＤＲＡＭ構成を
示す図であって、一つのセンスアンプに対して一対のビ
ット線ＢＬ0 、ＢＬ1 を、オープンビット線型に配置し
た実施例を示す。

【０１２６】図６４及び図６５は本実施例でのデータ読
み出し動作の波形図である。図６４は、先の実施例と同
様にデータ読み出しを行った後に、センスアンプノード
ＢＬＤ、ＢＬＲＥＦ、及び選択されたビット線ＢＬ0 の
プリチャージ／イコライズを行う場合を示す。図６５
は、データ読み出しを行った後に、センスアンプノード
ＢＬＤ、ＢＬＲＥＦ、及び選択されたビット線ＢＬ0 の
イコライズを行い、プリチャージを行わない場合を示
す。本変形例では、センスアンプ一つに対してビット線
が一本であるため、プリチャージを行わなくても前のデ
ータを読み出してイコライズした電位を基準電位として
用いることができる。この様にすることにより、プリチ
ャージ時間を短縮することができる。

【０１２７】図６６は、本実施例でのデータ書き込み動
作波形である。先の実施例と同様に、最後のワード線上
のデータを書き込む時に、センスアンプの反対側のメモ
リセルアレイのビット線に逆データを書き込むことによ
り、ビット線間でのイコライズを行うことができる。

【０１２８】図６７は、差動増幅型センスアンプを用い
た第３実施例の第２変形例のＤＲＡＭ構成を示す図であ
る。本実施例装置は、一対のグローバルビット線ＧＢＬ
及び／ＧＢＬ間に複数のメモリセルアレイ１１1 、１１
2 、… と複数のセンスアンプアレイが配置される場合
に、一つのセンスアンプ負荷部１２2 を複数のセンスア
ンプドライバ部１２11、１２12、… で共有するように
構成されている。本構成により、チップ面積の有効利用
が図られる。

【０１２９】図６８は、差動増幅型センスアンプを用い
た第３実施例の第３変形例のＤＲＡＭ構成を示す図であ
る。本実施例装置は、疑似折り返しビット線構成とし
て、第２変形例と同様に、複数のメモリセルアレイ１１
1 、１１2 、… と複数のセンスアンプアレイが配置さ
れる場合に、一つのセンスアンプ負荷部１２2 を複数の
センスアンプドライバ部１２11、１２12、… で共有す
るように構成されている。

【０１３０】第３実施例では、第１及び第２実施例と同
様に複数のメモリセルを直列接続してＮＡＮＤ型メモリ
セルユニットを構成しているが、これらの実施例の差動
増幅型センスアンプ方式は、各ワード線とビット線の交
点にそれぞれ独立にメモリセルが配置されるセルアレイ
の場合にも適用することが可能である。

【０１３１】本発明において、グローバルビット線を長
手方向に分割して、クローバルビット線容量の低減を図
った実施例を説明する。

【０１３２】図６９は、本発明のＤＲＡＭの第４実施
例、すなわち、ブロック分割により消費電力低減を図っ
た実施例のＤＲＡＭの構成を示す図である。

【０１３３】メモリセルアレイ及びセンスアンプ構成
は、第１から第３のいずれの実施例の方式を採用しても
よい。本実施例で、入出力用レジスタ２２を共有して両
側に配置されるメモリブロックが、それぞれ二つのサブ
ブロック２１1 と２１2 、２１3 と２１4 に分割されて
いる。そして本来一つのメモリブロック内で連続して配
設されるグローバルビット線ＧＢＬ及び／ＧＢＬは、二
つのサブブロック２１1と２１2 との間、２１3 と２１4
との間で分割されて、その分割されたグローバルビッ
ト線間を選択的に接続するためのｎＭＯＳトランジスタ
からなるトランスファゲート２３1 及び２３2 が各サブ
ブロック２１1 と２１2 との間、２１3 と２１4 との間
に設けられている。

【０１３４】この様なサブブロック分割に伴って、ロウ
アドレスの一部を取り込んでサブブロック識別を行う識
別回路２０が設けられている。サブブロック識別回路２
０は、ロウアドレスから、いずれのサブブロックが選択
されたかを識別して、トランスファゲート制御信号φB
を出力する。サブブロック２１1 又は２１3 が選択され
た場合には制御信号φB は“Ｌ”レベル、サブブロック
２１2 又は２１4 が選択された場合には制御信号φB は
“Ｈ”レベルとなる。

【０１３５】例えば右側のメモリブロックについて、サ
ブブロック２１1 が選択された場合には、トランスファ
ゲート２３1 がオンとなって、サブブロック２１1 と２
１2と間のグローバルビット線ＧＢＬ及び／ＧＢＬが繋
がる。これによりサブブロック２１2 内の選択されたメ
モリセルと入出力レジスタ２２の間のデータ転送がグロ
ーバルビット線ＧＢＬ及び／ＧＢＬを介して行われる。
サブブロック２１1 が選択された場合には、トランスフ
ァゲート２３1 はオフとなり、入出力レジスタ２２から
遠い方のサブブロック２１2 のグローバルビット線ＧＢ
Ｌ及び／ＧＢＬが切り離される。左側のメモリブロック
についても上記と同様である。

【０１３６】この様にサブブロック識別とグローバルビ
ット線の断続制御を行うことによって、サブブロック２
１1 が選択された時のグロバルビット線容量を１／２に
低減することができる。従ってグローバルビット線の充
放電に伴う消費電力を低減することができる。

【０１３７】図７０は、ブロック分割で消費電力低減を
図った第４実施例の第１変形例のＤＲＡＭの構成を示す
図である。本変形例では、二つメモリブロックにそれぞ
れ独立に入出力レジスタ２２1 及び２２2 が設けられて
いる。サブブロック分割は図６９の実施例と同様であ
る。本実施例では、各メモリブロック毎に入出力レジス
タがあるために、一つのロウアドレスで左側のメモリブ
ロックと右側のメモリブロックのセルを同時に選択する
ことができる。例えば、サブブロック２１1 のセルのロ
ウアドレスとサブブロック２１4 のセルのロウアドレス
とを同じにし、サブブロック２１2 のセルのロウアドレ
スとサブブロック２１3 のセルのロウアドレスとを同じ
にする。

【０１３８】サブブロック識別回路２０の出力制御信号
φB は、サブブロック２１1 が選択された場合に“Ｌ”
レベル、サブブロック２１2 が選択された場合に“Ｈ”
レベルとなる。この制御信号φB が、サブブロック２１
1 と２１2 との間のトランスファゲート２３1 に与えら
れ、制御信号φB をインバータ２４で反転した信号が左
側のメモリブロック内のトランスファゲート２３2 に与
えられる。

【０１３９】従って、本実施例の場合、サブブロック２
１2 のセルが選択された時にはトランスファゲート２３
1 はオンであり、このとき同時にサブブロック２１3 の
セルが選択され、左側のトランスファゲート２３2 がオ
フになる。つまり、サブブロック２１4 のグローバルビ
ット線が切り離される。サブブロック２１1 のセルが選
択された時には同時にサブブロック２１4 のセルが選択
され、一方のトランスファゲート２３1 はオフ、他方の
トランスファゲート２３2 はオンになる。つまり、サブ
ブロック２１2 のグローバルビット線が切り離される。

【０１４０】本実施例によれば、どのロウアドレスが入
力された場合にも常に、サブブロック１個分のグローバ
ルビット線容量が低減され、グローバルビット線の充放
電による消費電流を約３／４に低減することが可能にな
る。

【０１４１】図７１及び図７２はブロック分割で消費電
力低減を図った第４実施例の第２変形例のＤＲＡＭの構
成を示す図である。

【０１４２】本変形例では、二つのメモリブロックのう
ち一方（図７１）が４個のサブブロック２１1 〜２１4
に分けられ、他方（図７２）が同様に４個のサブブロッ
ク２１5 〜２１8 に分けられている。各メモリブロック
の真中にそれぞれ入出力レジスタ２２1 及び２２2 が設
けられている。サブブロック２１1 と２１2 との間、サ
ブブロック２１3 と２１4 との間、サブブロック２１5
と２１6 との間、サブブロック２１7 と２１8 との間に
それぞれ、各サブブロックのグローバルビット線を選択
的に接続するトランスファゲート２３1 〜２３4 が設け
られている。

【０１４３】サブブロック２１1 と２１6 との間、サブ
ブロック２１2 と２１5 との間、サブブロック２１3 と
２１8 との間、サブブロック２１4 と２１7 との間でそ
れぞれ共通のロウアドレスが割り当てられている。サブ
ブロック識別回路２０は、ロウアドレスの一部を取り込
んで、サブブロック２１2 （従ってサブブロック２１5
）が選択された時に“Ｈ”レベルとなる制御信号φB
1、及びサブブロック２１4 （従ってサブブロック２１7
）が選択された時に“Ｈ”レベルとなる制御信号φB2
を出す。制御信号φB1はトランスファゲート２３1 に、
制御信号φB2 はトランスファゲート２３2 にそれぞれ
与えられ、これらの制御信号がインバータ２５及び２６
により反転されてそれぞれトランスファゲート２３3 及
び２３4 に与えられる。

【０１４４】サブブロック２１1 のメモリセルが選択さ
れた場合は、制御信号φB1が“Ｌ”レベルであり、トラ
ンスファゲート２３1 がオフになるので、サブブロック
２１1 上のメモリセルはサブブロック２１2 上のグロー
バルビット線を切り離した状態で入出力レジスタ２２1
に接続される。このとき、同時にサブブロック２１6の
メモリセルが選択される。ここで、制御信号／φB1が
“Ｈ”レベルであるから、トランスファゲート２３3 が
オンであり、サブブロック２１6 のメモリセルはサブブ
ロック２１5 上のグローバルビット線を通して入出力レ
ジスタ２２2 に繋がる。

【０１４５】次に、サブブロック２１2 のメモリセルが
選択された場合は、制御信号φB1が“Ｈ”レベルであ
り、トランスファゲート２３1 がオンとなり、サブブロ
ック２１2 上のメモリセルはサブブロック２１1 上のグ
ローバルビット線を通して入出力レジスタ２２1 に繋が
る。このとき、同時にサブブロック２１5 のメモリセル
が選択される。ここで、制御信号／φB1が“Ｌ”レベル
であるから、トランスファゲート２３3 がオフであり、
サブブロック２１5 のメモリセルはサブブロック２１6
上のグローバルビット線を切り離した状態で入出力レジ
スタ２２2 に繋がる。

【０１４６】以下、同様にして、他のサブブロックが選
択された場合も無用なグローバルビット線を切り離して
データ転送が行われる。本実施例では、サブブロックの
グローバルビット線の長さが図７０の実施例の約１／２
になっているので、グローバルビット線の充放電による
消費電流が先の実施例に比べて更に１／２に低減され
る。

【０１４７】図４３及び図４４に示した第３実施例のＩ
／Ｏレジスタは、図６９〜図７２の第４実施例のＩ／Ｏ
レジスタにも適用可能である。

【０１４８】本発明は、上記実施例に限定されるもので
はなく、本発明の要旨を変更しない範囲で種々変形して
実施できるのは勿論である。

【０１４９】

【発明の効果】本発明によれば次のような効果が得られ
る。

【０１５０】本発明によれば、ゲート制御手段によりレ
ジスタと第１のビット線の間に設けられたトランスファ
ゲートを制御することによって、メモリセルデータを一
時記憶するレジスタに再書き込み用のデータ書き込みを
行う際に、第１のビット線を切り離した状態でセンスア
ンプを動作させることができる。すなわち第１のビット
線の充放電を行うことなく、レジスタへのデータ保存動
作が可能になるので、ＮＡＮＤ型のＤＲＡＭの消費電力
を低減でき、かつ、センスアンプ動作に伴うセルアレイ
内の第１ビット線に生じるノイズを無くし、安定した読
み出しを行うことができる。

【０１５１】また、本発明によれば、１つのセンスアン
プに最適設計値である４本の第１のビット線が選択的に
接続されるように構成されているので、従来困難であっ
たセンスアンプのレイアウトが容易となり、かつ、セン
スアンプの占有面積を最小にして、しいては、チップ面
積を縮小でき、チップコストを低減させることが可能と
なる。

【０１５２】更に、本発明では、チップの外からのデー
タを第２のビット線を通してメモリセルへ書き込む場合
に、第１のセンスアンプを動作さる前に外からのデータ
を第２のセンスアンプ又はバッファ回路によって増幅し
て、第２のビット線を通じて第１のビット線へ伝えてい
る。従って、従来技術において第１のセンスアンプのＶ
ccとＶssになっている入出力ノードを反転させねばなら
なかった際の消費電力を低減することができる。

【０１５３】加えて、本発明では、１回のアクセスで１
つのセンスアンプから読み出されるデータ数分の入出力
用レジスタを１つ或いは複数個設ているので、いったん
データを入出力用のレジスタに転送すれば、その後は、
高速に、かつ、ランダムに入出力を行うことができる。

【０１５４】また、本発明では、差動増幅型センスアン
プを用いて、その一方の入力ノードにデータ読み出しの
ための基準電位として読み出し直前のビット線プリチャ
ージ電位を与え、読み出したデータを他方の入力ノード
に与える。従って、センスアンプはシングルエンド型と
なってダミーセルアレイが不要となり、セル面積の縮小
が可能になる。

【０１５５】上記のように本発明によれば、ＮＡＮＤ型
のメモリセルアレイの間に配置されるセンスアンプに隣
接して一時記憶用のレジスタを配置して、メモリセルデ
ータをこのレジスタに書き込む際にトランスファゲート
の制御によってビット線及びグローバルビット線を切り
離した状態でセンスアンプを動作させることにより、ビ
ット線の充放電を行うことなくレジスタへのデータ保存
動作が可能になり、ＤＲＡＭの消費電力を低減し、読み
出し時のノイズを低減することができる。更には、１つ
のセンスアンプで共有するビット線対の数を最適化する
ことで、センスアンプのレイアウトを容易にすると共
に、センスアンプの面積の最少化を行い、チップ面積が
縮小でき、チップコストを低減させることができる。

【０１５６】Ｉ／Ｏレジスタセルからメモリセルへデー
タを書き込む際に第２のセンスアンプ又は書き込み用バ
ッファを用いて第１のセンスアンプを動作させずにグロ
ーバルビット線対からビット線対にデータを書き込むこ
とにより、低消費電力化を実現できる。

【図面の簡単な説明】

【図１】本発明のＤＲＡＭの第１実施例、すなわち、レ
ジスタをセンスアンプの一方に設けた実施例のＤＲＡＭ
の構成の一部を示す図。

【図２】本発明のＤＲＡＭの第１実施例、すなわち、レ
ジスタをセンスアンプの一方に設けた実施例のＤＲＡＭ
の構成の他の一部を示す図。

【図３】第１実施例のＮＡＮＤ型メモリセルユニット構
成とレジスタ構成例を示す図。

【図４】第１実施例のデータ読み出し動作のタイミング
図。

【図５】第１実施例のデータ読み出し動作のタイミング
図。

【図６】第１実施例のデータ転送系制御回路の構成を示
す図。

【図７】第１実施例のＩ／Ｏレジスタセルの構成を示す
図。

【図８】図６のデータ転送系制御回路の具体的構成の一
部を示す図。

【図９】図６のデータ転送系制御回路の具体的構成の一
部を示す図。

【図１０】図６のデータ転送系制御回路の具体的構成の
一部を示す図。

【図１１】図６のデータ転送系制御回路の具体的構成の
一部を示す図。

【図１２】図６のデータ転送系制御回路の具体的構成の
一部を示す図。

【図１３】Ｎ11及びＮ12のクロックドインバータを示す
図。

【図１４】Ｉ／Ｏレジスタからビット線対にデータを書
き込む際の各ノードの動作波形を示す図。

【図１５】図６のデータ転送系制御回路の他の構成例を
示す図。

【図１６】図７のＩ／Ｏレジスタセルの他の構成例を示
す図。

【図１７】図８の他の構成例を示す図。

【図１８】図１２の他の構成例を示す図。

【図１９】図１５及び図１６の構成例における各ノード
の動作波形図。

【図２０】図１の第１変形例を示す図。

【図２１】図１の第２変形例を示す図。

【図２２】本発明のＤＲＡＭの第２実施例、すなわち、
レジスタをセンスアンプの両側に配置した実施例のＤＲ
ＡＭの構成の一部を示す図。

【図２３】本発明のＤＲＡＭの第２実施例、すなわち、
レジスタをセンスアンプの両側に配置した実施例のＤＲ
ＡＭの構成の他の一部を示す図。

【図２４】第２実施例のデータ読み出し動作のタイミン
グ図。

【図２５】第２実施例のデータ読み出し動作のタイミン
グ図。

【図２６】レジスタをセンスアンプ両側に配置した第２
実施例の第１変形例のＤＲＡＭの構成の一部を示す図。

【図２７】レジスタをセンスアンプ両側に配置した第２
実施例の第１変形例のＤＲＡＭの構成の他の一部を示す
図。

【図２８】第２実施例の第１変形例のデータ読み出し動
作のタイミング図。

【図２９】第２実施例の第１変形例のデータ読み出し動
作のタイミング図。

【図３０】第２実施例の第１変形例のレジスタのメモリ
セル構成例を示す図。

【図３１】レジスタをセンスアンプの両側に配置した第
２実施例の第２変形例のＤＲＡＭの構成の一部を示す
図。

【図３２】レジスタをセンスアンプの両側に配置した第
２実施例の第２変形例のＤＲＡＭの構成の他の一部を示
す図。

【図３３】第２実施例の第２変形例のデータ読み出し動
作のタイミング図。

【図３４】第２実施例の第２変形例のデータ読み出し動
作のタイミング図。

【図３５】レジスタをセンスアンプの両側に配置した第
２実施例の第３変形例のＤＲＡＭの構成の他の一部を示
す図。

【図３６】レジスタをセンスアンプの両側に配置した第
２実施例の第３変形例のＤＲＡＭの構成の一部を示す
図。

【図３７】第２実施例の第３変形例のデータ読み出し動
作のタイミング図。

【図３８】第２実施例の第３変形例のデータ読み出し動
作のタイミング図。

【図３９】レジスタをセンスアンプの両側に配置した第
２実施例の第４変形例のＤＲＡＭの構成の一部を示す
図。

【図４０】レジスタをセンスアンプの両側に配置した第
２実施例の第４変形例のＤＲＡＭの構成の他の一部を示
す図。

【図４１】レジスタをセンスアンプの両側に配置した第
２実施例の第５変形例のＤＲＡＭの構成の一部を示す
図。

【図４２】レジスタをセンスアンプの両側に配置した第
２実施例の第５変形例のＤＲＡＭの構成の一部を示す
図。

【図４３】図４１及び図４２の構成において、データを
高速に出力するためのＩ／Ｏレジスタ構成例を示す図。

【図４４】Ｉ／Ｏレジスタの回路図。

【図４５】図４１及び図４２の各信号制御を行うための
基本信号の回路図。

【図４６】図４１及び図４２の各信号制御を行うための
基本信号の回路図。

【図４７】図４５及び図４６の回路図の読み出しタイミ
ング図。

【図４８】図４５及び図４６の回路図の再書き込みタイ
ミング図。

【図４９】図４１及び図４２の各信号の読み出し時の順
番を決める図。

【図５０】図４１及び図４２の各信号の書き込み時の順
番を決める図。

【図５１】１つのセンスアンプに共有されるビット線対
が４本の場合を示す図。

【図５２】図５１の回路構成において、１つのセンスア
ンプで２本、４本、或いは、８本のビット線対を共有し
た場合の回路図。

【図５３】図５２における各方式のセンスアンプの面積
の比較をそれぞれ示す図。

【図５４】図５１の変形例であり、レジスタセルを有す
る場合を示す図。

【図５５】図５４の回路構成において、１つのセンスア
ンプで２本、４本、或いは、８本のビット線対を共有し
た場合の回路図。

【図５６】図５５における各方式のセンスアンプの面積
の比較を示す図。

【図５７】本発明のＤＲＡＭの第３実施例、すなわち、
差動増幅型センスアンプを用いた実施例のＤＲＡＭの構
成の一部を示す図。

【図５８】本発明のＤＲＡＭの第３実施例、すなわち、
差動増幅型センスアンプを用いた実施例のＤＲＡＭの構
成の他の一部を示す図。

【図５９】第３実施例のＤＲＡＭのデータ読み出し動作
のタイミング図。

【図６０】第３実施例のＤＲＡＭのデータ読み出し動作
のタイミング図。

【図６１】第３実施例のＤＲＡＭのデータ書き込み動作
を示すタイミング図。

【図６２】差動増幅型センスアンプを用いた第３実施例
の第１変形例のＤＲＡＭ構成の一部を示す図。

【図６３】差動増幅型センスアンプを用いた第３実施例
の第１変形例のＤＲＡＭ構成の他の一部を示す図。

【図６４】第３実施例の第１変形例のＤＲＡＭのデータ
読み出し動作のタイミング図。

【図６５】第３実施例の第１変形例のＤＲＡＭのデータ
読み出し動作のタイミング図。

【図６６】第３実施例の第１変形例のＤＲＡＭのデータ
書き込み動作を示すタイミング図。

【図６７】差動増幅型センスアンプを用いた第３実施例
の第２変形例のＤＲＡＭ構成を示す図。

【図６８】差動増幅型センスアンプを用いた第３実施例
の第３変形例のＤＲＡＭ構成を示す図。

【図６９】本発明のＤＲＡＭの第４実施例、すなわち、
ブロック分割により消費電力低減を図った実施例のＤＲ
ＡＭの構成を示す図。

【図７０】ブロック分割で消費電力低減を図った第４実
施例の第１変形例のＤＲＡＭの構成を示す図。

【図７１】ブロック分割で消費電力低減を図った第４実
施例の第２変形例のＤＲＡＭの構成の一部を示す図。

【図７２】ブロック分割で消費電力低減を図った第４実
施例の第２変形例のＤＲＡＭの構成の他の一部を示す
図。

【符号の説明】

１1 、１2 …メモリセルアレイ、２1 、２2 …ダミーセ
ルアレイ、３…センスアンプ、４、６、７、９…トラン
スファゲート、５…再書き込み用レジスタ、８…イコラ
イズ回路、１０…ゲート制御回路、５１…リードゲー
ト、５２…レジスタセンスアンプ、５３…グローバルビ
ット線イコライズ回路、５４…書き込み用バッファ、５
５…Ｉ／Ｏレジスタ入出力用トランスファーゲート、５
６…Ｉ／Ｏレジスタセル、５７…ＤＱ線対へのトランス
ファーゲート、５８、５８′…データ転送系制御回路、
５９…１つのセンスアンプ単位 ６０…１６ビットＩ／Ｏレジスタ ＢＬ0 、／ＢＬ0 〜ＢＬ3 、／ＢＬ3 …ビット線、ＧＢ
Ｌ、／ＧＢＬ…グローバルビット線。ＤＱ、／ＤＱ…デ
ータ入出力線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荻原 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 白武 慎一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 渡辺 重佳 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (14)

【特許請求の範囲】
1. 【請求項１】第１のビット線と、 複数のダイナミック型メモリセルが直列接続されて構成
   された複数のメモリセルユニットが前記第１のビット線
   に接続されて構成される複数のメモリセルアレイと、 前記第１のビット線に接続された第１のトランスファー
   ゲートと、 隣接する前記メモリセルアレイ間に配置されて、前記第
   １のビット線に前記第１のトランスファーゲートを介し
   て選択的に接続される第１データノードと第２データノ
   ードを有する少なくとも１つのセンスアンプと、 前記センスアンプと前記メモリセルアレイとの間に配置
   されて、前記第１データノードと前記第２データノード
   の少なくとも一方に、直接、又は、第２のトランスファ
   ーゲートを介して接続され、前記メモリセルユニットか
   ら読み出されたメモリセルのデータを一時記憶する少な
   くとも１つのレジスタと、 前記第１のビット線に読み出されたデータを前記センス
   アンプから前記レジスタに書き込む際に、前記センスア
   ンプの前記第１データノードと前記第１のビット線との
   間を切り離すべく前記第１のトランスファゲートを制御
   するゲート制御手段と、を具備することを特徴とするダ
   イナミック型半導体記憶装置。
2. 【請求項２】複数の前記センスアンプの第１データノー
   ドと第２データノードの各々に接続された第３のトラン
   スファーゲートと、 前記第３のトランスファーゲートを介して接続される第
   ２のビット線対と、 前記第２のビット線対を介して前記メモリセルのデータ
   を記憶する第２のレジスタと、を更に具備することを特
   徴とする請求項１記載のダイナミック型半導体記憶装
   置。
3. 【請求項３】前記第２のレジスタと前記第２のビット線
   の間に設けられたデータ転送回路を更に具備することを
   特徴とする請求項２記載のダイナミック型半導体記憶装
   置。
4. 【請求項４】第１のビット線と、 複数のダイナミック型メモリセルが直列接続されて構成
   された複数のメモリセルユニットが前記第１のビット線
   に接続されて構成される複数のメモリセルアレイと、 隣接する前記メモリセルアレイ間に配置されて、第１の
   ビット線に選択的に接続される第１データノードと第２
   データノードとを有する第１のセンスアンプと、 前記複数のメモリセルアレイにまたがって配設されて、
   前記第１のセンスアンプの第２データノードが選択的に
   接続される第２のビット線と、 第２のビット線と接続され、外部とのデータ転送のオン
   ／オフを行うスイッチと、 前記第１のセンスアンプと前記メモリセルアレイとの間
   に配置されて、前記メモリセルユニットのメモリセルか
   ら読み出されたメモリセルのデータを一時記憶する第１
   のレジスタと、 外部データを前記第２ビット線に書き込むバッファと、 前記メモリセルから読み出されたデータを増幅する第２
   のセンスアンプと、 外部データを前記第２のビット線を通じて書き込む場合
   に、前記第１のセンスアンプを動作させる前に、前記バ
   ッファ及び前記スイッチによって前記第２のビット線か
   ら前記第１のビット線にデータを書き込むように前記第
   １のセンスアンプと前記スイッチと前記バッファ及び第
   ２のセンスアンプのいずれか一方とを制御する制御手段
   と、を具備することを特徴とするダイナミック型半導体
   記憶装置。
5. 【請求項５】第１のビット線と、 複数のダイナミック型メモリセルが直列接続されて構成
   された複数のメモリセルユニットが前記第１のビット線
   に接続されて構成される複数のメモリセルアレイと、 隣接する前記メモリセルアレイ間に配置されて、第１の
   ビット線に選択的に接続される第１データノードと第２
   データノードとを有する第１のセンスアンプと、 前記複数のメモリセルアレイにまたがって配設されて、
   前記第１のセンスアンプの第２データノードが選択的に
   接続される第２のビット線と、 第２のビット線と接続され、本装置の外部とのデータ転
   送のオン／オフを行うスイッチと、 前記第１のセンスアンプと前記メモリセルアレイとの間
   に配置されて、前記メモリセルユニットから読み出され
   たメモリセルのデータを一時記憶する第１のレジスタ
   と、 外部データを増幅して、前記第２ビット線に書き込む第
   ２のセンスアンプと、 外部データを前記第２のビット線を通じて書き込む場合
   に、前記第１のセンスアンプを動作させる前に、前記ア
   ンプ手段及び前記スイッチによって前記第２のビット線
   から前記第１のビット線にデータを書き込むように前記
   第１のセンスアンプと前記スイッチと第２のセンスアン
   プとを制御する制御手段と、を具備することを特徴とす
   るダイナミック型半導体記憶装置。
6. 【請求項６】第１のビット線と、 複数のダイナミック型メモリセルが直列接続されて構成
   された複数のメモリセルユニットが前記第１のビット線
   に接続されて構成される複数のメモリセルアレイと、 隣接する前記メモリセルアレイの間に配置されて、前記
   第１のビット線に選択的に接続されるデータノードを有
   する少なくとも１つの第１センスアンプと、 前記第１のセンスアンプと前記メモリセルアレイとの間
   に配置されて、前記メモリセルユニットから読み出され
   たメモリセルのデータを一時記憶する第１のレジスタ
   と、 複数の前記第１のセンスアンプに共有されて、１回のア
   クセスで、前記センスアンプから読み出されるデータ数
   分を一単位とし、データの入出力を行うための少なくと
   も１単位のレジスタと、を具備することを特徴とするダ
   イナミック型半導体記憶装置。
7. 【請求項７】第１のビット線と、 前記第１のビット線に接続されたメモリセルにより構成
   される複数のメモリセルアレイと、 隣接する前期メモリセルアレイ間に配置されて、前記第
   １のビット線４本に第１のトランスファーゲート４本に
   よってそれぞれ選択的に接続される第１データノード
   と、第２データノードとを有する少なくとも１つのセン
   スアンプと、を具備することを特徴とするダイナミック
   型半導体記憶装置。
8. 【請求項８】前記メモリセルアレイは、メモリセルを直
   列に接続したメモリセルユニット複数個により構成され
   ることを特徴とする請求項７記載のダイナミック型半導
   体記憶装置。
9. 【請求項９】前記第１データノードと前記第２のデータ
   ノードとの少なくとも１つに、直接、或いは、第２のト
   ランスファーゲートを介して、メモリセルから読み出さ
   れたデータを一時記憶するレジスタを更に具備すること
   を特徴とする請求項８記載のダイナミック型半導体記憶
   装置。
10. 【請求項１０】前記メモリセルユニットのセルの直列数
    は、４個であることを特徴とするダイナミック型半導体
    記憶装置。
11. 【請求項１１】前記第１データノードと前記第２のデー
    タノードとの少なくとも１つに、直接、或いは、第２の
    トランスファーゲートを介して、メモリセルから読み出
    されたデータを一時記憶するレジスタを更に具備するこ
    とを特徴とする請求項７記載のダイナミック型半導体記
    憶装置。
12. 【請求項１２】前記レジスタは、メモリセルと同様の１
    トランジスタ、１キャパシタによって構成されることを
    特徴とする請求項９、１０又は１１記載のダイナミック
    型半導体記憶装置。
13. 【請求項１３】ビット線と、 複数のダイナミック型メモリセルが前記ビット線に接続
    されて構成されたメモリセルアレイと、 第１及び第２の入力ノードを持つ差動増幅型センスアン
    プと、 前記センスアンプの第１及び第２の入力ノードを選択的
    に前記ビット線に接続するための第１及び第２のトラン
    スファゲートと、 前記センスアンプの第１及び第２の入力ノード間を選択
    的に短絡するための第３のトランスファゲートと、 前記ビット線に接続されたプリチャージ手段と、 前記第１〜第３のトランスファゲートを制御して前記ビ
    ット線のプリチャージ電位を前記センスアンプの第１及
    び第２の入力ノードに基準電位として与えた後に、これ
    ら前記第１及び第２の入力ノードをフローティングとし
    て前記ビット線に読み出されたメモリセルデータを前記
    第１及び第２の入力ノードの一方に転送する制御手段
    と、を具備することを特徴とするダイナミック型半導体
    記憶装置。
14. 【請求項１４】第１のビット線と、前記第１のビット線
    に接続された複数のメモリセルユニットにより各々が構
    成される複数のメモリセルアレイと、前記メモリセルユ
    ニットの各々は複数のダイナミック型メモリセルにより
    直列接続され、構成され、隣接する前記メモリセルアレ
    イ間に配置されて、前記第１のビット線に選択的に接続
    される第１データノードと第２データノードを有する複
    数のセンスアンプアレイと、前記メモリセルアレイ中の
    セルを選択するためのロウデコーダと、前記各メモリサ
    ブブロックのメモリセルアレイに跨って配置された第２
    のビット線とからなる複数のメモリサブブロックと、 隣接する前記メモリサブブロックの対応する前記第２の
    ビット線に接続され、前記隣接するメモリサブブロック
    をメモリブロックとして構成するスイッチ手段と、 前記メモリブロックのサブブロックに共有されて使用さ
    れる第２レジスタと、 前記メモリセルのデータが前記第２のビット線に出力さ
    れる前に、不必要な前記メモリサブブロックの前記第２
    ビット線を切り離すために、該当する前記スイッチ手段
    を非導通状態にサブブロック識別回路と、を具備するこ
    とを特徴とするダイナミック型半導体記憶装置。