JPH07282582A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07282582A JPH07282582A JP6072197A JP7219794A JPH07282582A JP H07282582 A JPH07282582 A JP H07282582A JP 6072197 A JP6072197 A JP 6072197A JP 7219794 A JP7219794 A JP 7219794A JP H07282582 A JPH07282582 A JP H07282582A
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- 230000015654 memory Effects 0.000 claims abstract description 59
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- 230000004044 response Effects 0.000 claims description 28
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- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 4
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- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 イコライズ時間に影響されず高速なデータ読
出を行なうことができる半導体記憶装置を提供する。 【構成】 メモリセルアレイ５に含まれる選択されたビ
ット線対と２つのデータ入出力線対ＩＯＡ、ＩＯＢのう
ち一方とコラムスイッチ７により接続し、読出されたデ
ータを切換回路１１を介してプリアンプ１２へ出力す
る。また、データ入出力線対ＩＯＡ、ＩＯＢのうちデー
タ伝送に使用されていないデータ入出力線対をイコライ
ズ回路１０によりイコライズする。したがって、データ
読出とイコライズ動作が平行して実行され、高速なデー
タ読出を行なうことが可能となる。
出を行なうことができる半導体記憶装置を提供する。 【構成】 メモリセルアレイ５に含まれる選択されたビ
ット線対と２つのデータ入出力線対ＩＯＡ、ＩＯＢのう
ち一方とコラムスイッチ７により接続し、読出されたデ
ータを切換回路１１を介してプリアンプ１２へ出力す
る。また、データ入出力線対ＩＯＡ、ＩＯＢのうちデー
タ伝送に使用されていないデータ入出力線対をイコライ
ズ回路１０によりイコライズする。したがって、データ
読出とイコライズ動作が平行して実行され、高速なデー
タ読出を行なうことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、メモリセルアレイから出力されるデータを伝
送するデータ線を有する半導体記憶装置に関するもので
ある。
し、特に、メモリセルアレイから出力されるデータを伝
送するデータ線を有する半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】半導体記憶装置の高密度化および高集積
化に伴い、メモリセルアレイから読出されたデータを伝
送するデータ線対は、長大化および微細化され、データ
線対の容量が大きくなり、データ線対のイコライズ時間
が長くなる傾向にある。一方、半導体記憶装置は、高速
化が要求されるため、このイコライズ時間を短縮し、高
速なデータの読出を行なう必要がある。
化に伴い、メモリセルアレイから読出されたデータを伝
送するデータ線対は、長大化および微細化され、データ
線対の容量が大きくなり、データ線対のイコライズ時間
が長くなる傾向にある。一方、半導体記憶装置は、高速
化が要求されるため、このイコライズ時間を短縮し、高
速なデータの読出を行なう必要がある。
【０００３】以下、従来の半導体記憶装置について図面
を参照しながら説明する。図１０は、従来の半導体記憶
装置であるＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）の構成を示すブロック図である。
を参照しながら説明する。図１０は、従来の半導体記憶
装置であるＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）の構成を示すブロック図である。
【０００４】図１０を参照して、半導体記憶装置は、制
御回路１０１、ロウアドレスバッファ１０２、コラムア
ドレスバッファ１０３、ロウデコーダ１０４、メモリセ
ルアレイ１０５、センスアンプ部１０６、コラムスイッ
チ１０７、コラムデコーダ１０８、イコライズ回路１１
０、プリアンプ１１２、メインアンプ１１３、書込回路
１１４、データバッファ１１５を含む。
御回路１０１、ロウアドレスバッファ１０２、コラムア
ドレスバッファ１０３、ロウデコーダ１０４、メモリセ
ルアレイ１０５、センスアンプ部１０６、コラムスイッ
チ１０７、コラムデコーダ１０８、イコライズ回路１１
０、プリアンプ１１２、メインアンプ１１３、書込回路
１１４、データバッファ１１５を含む。
【０００５】制御回路１０１には、ロウアドレスストロ
ーブ信号／ＲＡＳ（“／”は反転信号を示す）、コラム
アドレスストローブ信号／ＣＡＳ、ライトイネーブル信
号／ＷＥ等の外部制御信号が入力され、内部の各ブロッ
クへ所定の制御信号を発生する。ロウアドレスバッファ
１０２には、外部からロウアドレス信号ＲＡが入力さ
れ、内部ロウアドレス信号をロウデコーダ１０４へ出力
する。コラムアドレスバッファ１０３には、外部からコ
ラムアドレス信号ＣＡが入力され、内部コラムアドレス
信号をコラムデコーダ１０８へ出力する。また、コラム
アドレスバッファ１０３は、コラムデコーダ１０８を活
性化させ、かつ、コラムアドレス信号ＣＡの変化に応答
して変化するコラム制御信号Ａをコラムデコーダ１０８
へ出力する。
ーブ信号／ＲＡＳ（“／”は反転信号を示す）、コラム
アドレスストローブ信号／ＣＡＳ、ライトイネーブル信
号／ＷＥ等の外部制御信号が入力され、内部の各ブロッ
クへ所定の制御信号を発生する。ロウアドレスバッファ
１０２には、外部からロウアドレス信号ＲＡが入力さ
れ、内部ロウアドレス信号をロウデコーダ１０４へ出力
する。コラムアドレスバッファ１０３には、外部からコ
ラムアドレス信号ＣＡが入力され、内部コラムアドレス
信号をコラムデコーダ１０８へ出力する。また、コラム
アドレスバッファ１０３は、コラムデコーダ１０８を活
性化させ、かつ、コラムアドレス信号ＣＡの変化に応答
して変化するコラム制御信号Ａをコラムデコーダ１０８
へ出力する。
【０００６】メモリセルアレイ１０５は、ロウデコーダ
に接続される複数のワード線、ワード線と交差して配置
される複数のビット線対、およびワード線とビット線対
との交点に配置される複数のメモリセルを含む。ロウデ
コーダ１０４は、内部ロウアドレス信号に応答して所定
のワード線を活性化させる。また、コラムデコーダ１０
８は、内部コラムアドレス信号に応答してコラムスイッ
チ１０７を動作させ、選択されたビット線対とデータ入
出力線対ＩＯとを接続する。選択されたメモリセルのデ
ータはビット線対を経由しセンスアンプ部１０６で増幅
された後、コラムスイッチ１０７を介してデータ入出力
線対ＩＯへ出力される。
に接続される複数のワード線、ワード線と交差して配置
される複数のビット線対、およびワード線とビット線対
との交点に配置される複数のメモリセルを含む。ロウデ
コーダ１０４は、内部ロウアドレス信号に応答して所定
のワード線を活性化させる。また、コラムデコーダ１０
８は、内部コラムアドレス信号に応答してコラムスイッ
チ１０７を動作させ、選択されたビット線対とデータ入
出力線対ＩＯとを接続する。選択されたメモリセルのデ
ータはビット線対を経由しセンスアンプ部１０６で増幅
された後、コラムスイッチ１０７を介してデータ入出力
線対ＩＯへ出力される。
【０００７】イコライズ回路１１０は、データ入出力線
対ＩＯにデータが読出される前に、データ入出力線対Ｉ
Ｏのイコライズおよびプリチャージを行なう。イコライ
ズされたデータ入出力線対ＩＯに読出されたデータはプ
リアンプ１１２へ入力する。プリアンプ１１２はプリア
ンプイネーブル信号ＰＡＥに応答してデータ入出力線対
ＩＯを介して伝送された信号を増幅し、リードデータ信
号ＲＤとしてメインアンプ１１３へ出力する。メインア
ンプ１１３は、アウトプットイネーブル信号ＯＥＭに応
答してリードデータ信号ＲＤを増幅し、出力データＱと
して外部へ出力する。
対ＩＯにデータが読出される前に、データ入出力線対Ｉ
Ｏのイコライズおよびプリチャージを行なう。イコライ
ズされたデータ入出力線対ＩＯに読出されたデータはプ
リアンプ１１２へ入力する。プリアンプ１１２はプリア
ンプイネーブル信号ＰＡＥに応答してデータ入出力線対
ＩＯを介して伝送された信号を増幅し、リードデータ信
号ＲＤとしてメインアンプ１１３へ出力する。メインア
ンプ１１３は、アウトプットイネーブル信号ＯＥＭに応
答してリードデータ信号ＲＤを増幅し、出力データＱと
して外部へ出力する。
【０００８】書込動作時は、外部から入力データＤｉｎ
がデータバッファ１１５へ入力され、データインラッチ
信号ＤＩＬに応答して入力データＤｉｎをラッチし、書
込回路１１４へ出力する。書込回路１１４は、ライトデ
ータイネーブル信号ＷＤＥに応答して入力データをデー
タ入出力線対ＩＯへ伝送する。データ入出力線対ＩＯに
伝送されたデータはコラムスイッチ１０７を介して所定
のビット線対へ伝送され所定のメモリセルへデータが書
込まれる。
がデータバッファ１１５へ入力され、データインラッチ
信号ＤＩＬに応答して入力データＤｉｎをラッチし、書
込回路１１４へ出力する。書込回路１１４は、ライトデ
ータイネーブル信号ＷＤＥに応答して入力データをデー
タ入出力線対ＩＯへ伝送する。データ入出力線対ＩＯに
伝送されたデータはコラムスイッチ１０７を介して所定
のビット線対へ伝送され所定のメモリセルへデータが書
込まれる。
【０００９】次に、図１０に示すコラムスイッチについ
てさらに詳細に説明する。図１１は、図１０に示すコラ
ムスイッチの具体的な構成を示す図である。
てさらに詳細に説明する。図１１は、図１０に示すコラ
ムスイッチの具体的な構成を示す図である。
【００１０】図１１を参照して、コラムスイッチ１０７
は、ＮＭＯＳトランジスタＱ９１〜Ｑ９４を含む。イコ
ライズ回路１１０は、ＮＭＯＳトランジスタＱ９５〜Ｑ
９７を含む。メモリセルアレイ１０５は、ワード線Ｗ
Ｌ、ビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１
（“／”は相補信号線を示す）、メモリセルＭＣを含
む。図１１では、説明を容易にするため、２列のビット
線対のみを図示している。
は、ＮＭＯＳトランジスタＱ９１〜Ｑ９４を含む。イコ
ライズ回路１１０は、ＮＭＯＳトランジスタＱ９５〜Ｑ
９７を含む。メモリセルアレイ１０５は、ワード線Ｗ
Ｌ、ビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１
（“／”は相補信号線を示す）、メモリセルＭＣを含
む。図１１では、説明を容易にするため、２列のビット
線対のみを図示している。
【００１１】複数のワード線ＷＬはロウデコーダ１０４
と接続され、ロウデコーダ１０４は、入力した内部ロウ
アドレス信号に応答して所定のワード線ＷＬを活性化さ
せる。
と接続され、ロウデコーダ１０４は、入力した内部ロウ
アドレス信号に応答して所定のワード線ＷＬを活性化さ
せる。
【００１２】複数のビット線対ＢＬ０、／ＢＬ０、ＢＬ
１、／ＢＬ１は、複数のワード線ＷＬと交差して配置さ
れ、各交差点にはそれぞれメモリセルＭＣが配置され
る。ワード線ＷＬが活性化させると、メモリセルＭＣに
記憶されているデータが対応するビット線対に読出され
る。複数のビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／Ｂ
Ｌ１はそれぞれセンスアンプ（ＳＡ）１０６ａ、１０６
ｂと接続される。活性化されたワード線ＷＬに対応する
ビット線対のデータはセンスアンプにより増幅される。
１、／ＢＬ１は、複数のワード線ＷＬと交差して配置さ
れ、各交差点にはそれぞれメモリセルＭＣが配置され
る。ワード線ＷＬが活性化させると、メモリセルＭＣに
記憶されているデータが対応するビット線対に読出され
る。複数のビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／Ｂ
Ｌ１はそれぞれセンスアンプ（ＳＡ）１０６ａ、１０６
ｂと接続される。活性化されたワード線ＷＬに対応する
ビット線対のデータはセンスアンプにより増幅される。
【００１３】トランジスタＱ９１は、ビット線ＢＬ０と
データ入出力線ＩＯと接続される。トランジスタＱ９２
は、ビット線／ＢＬ０およびデータ入出力線／ＩＯと接
続される。トランジスタＱ９１およびＱ９２のゲートに
はコラムデコーダ１０８から出力されるコラム選択信号
ＣＳＬ０が入力される。トランジスタＱ９３、Ｑ９４に
ついても同様である。コラムデコーダ１０８は入力した
内部コラムアドレス信号およびコラム制御信号Ａをもと
に所定のビット線対とデータ入出力線対とを接続するた
め、コラム選択信号を“Ｌ”から“Ｈ”へ立上げ、対応
するトランジスタをオンさせ、ビット線対とデータ入出
力線対とを接続する。この結果、センスアンプで増幅さ
れたデータはコラムスイッチ１０７を介してデータ入出
力線対ＩＯ、／ＩＯへ伝達される。
データ入出力線ＩＯと接続される。トランジスタＱ９２
は、ビット線／ＢＬ０およびデータ入出力線／ＩＯと接
続される。トランジスタＱ９１およびＱ９２のゲートに
はコラムデコーダ１０８から出力されるコラム選択信号
ＣＳＬ０が入力される。トランジスタＱ９３、Ｑ９４に
ついても同様である。コラムデコーダ１０８は入力した
内部コラムアドレス信号およびコラム制御信号Ａをもと
に所定のビット線対とデータ入出力線対とを接続するた
め、コラム選択信号を“Ｌ”から“Ｈ”へ立上げ、対応
するトランジスタをオンさせ、ビット線対とデータ入出
力線対とを接続する。この結果、センスアンプで増幅さ
れたデータはコラムスイッチ１０７を介してデータ入出
力線対ＩＯ、／ＩＯへ伝達される。
【００１４】データ入出力線対ＩＯ、／ＩＯにはイコラ
イズ回路１１０が接続される。トランジスタＱ９５は、
イコライズ信号ＥＱに応答してデータ入出力線対ＩＯ、
／ＩＯをイコライズする。トランジスタＱ９６、Ｑ９７
は、イコライズ信号ＥＱに応答してデータ入出力線対Ｉ
Ｏ、／ＩＯを所定のプリチャージ電圧ＶBLにプリチャー
ジする。イコライズ回路１１０によりイコライズおよび
プリチャージされた後、データ入出力線対ＩＯ、／ＩＯ
にセンスアンプにより増幅されたデータが読出され、プ
リアンプ１１２へ入力される。プリアンプ１１２は入力
したデータをさらに増幅し、リードデータ信号ＲＤとし
てメインアンプ１１３へ出力する。
イズ回路１１０が接続される。トランジスタＱ９５は、
イコライズ信号ＥＱに応答してデータ入出力線対ＩＯ、
／ＩＯをイコライズする。トランジスタＱ９６、Ｑ９７
は、イコライズ信号ＥＱに応答してデータ入出力線対Ｉ
Ｏ、／ＩＯを所定のプリチャージ電圧ＶBLにプリチャー
ジする。イコライズ回路１１０によりイコライズおよび
プリチャージされた後、データ入出力線対ＩＯ、／ＩＯ
にセンスアンプにより増幅されたデータが読出され、プ
リアンプ１１２へ入力される。プリアンプ１１２は入力
したデータをさらに増幅し、リードデータ信号ＲＤとし
てメインアンプ１１３へ出力する。
【００１５】次に、上記のコラムスイッチの動作につい
て詳細に説明する。図１２は、図１１に示すコラムスイ
ッチの動作を説明するタイミングチャートである。
て詳細に説明する。図１２は、図１１に示すコラムスイ
ッチの動作を説明するタイミングチャートである。
【００１６】図１２を参照して、ビット線対ＢＬ０、／
ＢＬ０が選択され、次に、ビット線対ＢＬ１、／ＢＬ１
が選択された場合の動作について説明する。まず、コラ
ム制御信号Ａが“Ｌ”から“Ｈ”へ立上がると、コラム
制御信号ＣＳＬ０が“Ｈ”へ立上がる。この結果、トラ
ンジスタＱ９１およびＱ９２がオンされ、ビット線対Ｂ
Ｌ０、／ＢＬ０のデータがデータ入出力線対ＩＯ、／Ｉ
Ｏへ読出される。
ＢＬ０が選択され、次に、ビット線対ＢＬ１、／ＢＬ１
が選択された場合の動作について説明する。まず、コラ
ム制御信号Ａが“Ｌ”から“Ｈ”へ立上がると、コラム
制御信号ＣＳＬ０が“Ｈ”へ立上がる。この結果、トラ
ンジスタＱ９１およびＱ９２がオンされ、ビット線対Ｂ
Ｌ０、／ＢＬ０のデータがデータ入出力線対ＩＯ、／Ｉ
Ｏへ読出される。
【００１７】次に、所定時間経過後、コラム制御信号Ａ
が“Ｈ”から“Ｌ”へ立下がると、コラム制御信号ＣＳ
Ｌ０が“Ｈ”から“Ｌ”へ立下がる。この結果、トラン
ジスタＱ９１およびＱ９２はオフされ、ビット線対ＢＬ
０、／ＢＬ０からデータ入出力線対ＩＯ、／ＩＯへのデ
ータ伝送が終了する。また、コラム制御信号Ａが“Ｈ”
から“Ｌ”へ立下がると、イコライズ信号ＥＱが“Ｌ”
から“Ｈ”へ立上がる。イコライズ信号ＥＱが立上がる
と、トランジスタＱ９５，Ｑ９６およびＱ９７がオン
し、データ入出力線対ＩＯ、／ＩＯがイコライズおよび
所定電位にプリチャージされる。
が“Ｈ”から“Ｌ”へ立下がると、コラム制御信号ＣＳ
Ｌ０が“Ｈ”から“Ｌ”へ立下がる。この結果、トラン
ジスタＱ９１およびＱ９２はオフされ、ビット線対ＢＬ
０、／ＢＬ０からデータ入出力線対ＩＯ、／ＩＯへのデ
ータ伝送が終了する。また、コラム制御信号Ａが“Ｈ”
から“Ｌ”へ立下がると、イコライズ信号ＥＱが“Ｌ”
から“Ｈ”へ立上がる。イコライズ信号ＥＱが立上がる
と、トランジスタＱ９５，Ｑ９６およびＱ９７がオン
し、データ入出力線対ＩＯ、／ＩＯがイコライズおよび
所定電位にプリチャージされる。
【００１８】次に、コラム制御信号Ａが“Ｌ”から
“Ｈ”へ立上がると、コラム制御信号ＣＳＬ１が“Ｌ”
から“Ｈ”へ立上がり、トランジスタＱ９３およびＱ９
４がオンし、ビット線対ＢＬ１、／ＢＬ１とデータ入出
力線対ＩＯ、／ＩＯが接続される。この結果、ビット線
対ＢＬ１、／ＢＬ１のデータがデータ入出力線対ＩＯ、
／ＩＯへ読出される。
“Ｈ”へ立上がると、コラム制御信号ＣＳＬ１が“Ｌ”
から“Ｈ”へ立上がり、トランジスタＱ９３およびＱ９
４がオンし、ビット線対ＢＬ１、／ＢＬ１とデータ入出
力線対ＩＯ、／ＩＯが接続される。この結果、ビット線
対ＢＬ１、／ＢＬ１のデータがデータ入出力線対ＩＯ、
／ＩＯへ読出される。
【００１９】また、コラム制御信号Ａが“Ｌ”から
“Ｈ”へ立上がると、イコライズ信号ＥＱは“Ｈ”から
“Ｌ”へ立下がり、トランジスタＱ９５、Ｑ９６、およ
びＱ９７はオフし、イコライズ動作およびプリチャージ
動作が終了する。
“Ｈ”へ立上がると、イコライズ信号ＥＱは“Ｈ”から
“Ｌ”へ立下がり、トランジスタＱ９５、Ｑ９６、およ
びＱ９７はオフし、イコライズ動作およびプリチャージ
動作が終了する。
【００２０】上記のように、所定のビット線対からデー
タ入出力線対ＩＯ、／ＩＯへデータを読出す際、必ず、
所定時間イコライズ動作およびプリチャージ動作を実行
していた。
タ入出力線対ＩＯ、／ＩＯへデータを読出す際、必ず、
所定時間イコライズ動作およびプリチャージ動作を実行
していた。
【００２１】次に、上記のコラムスイッチを用いた従来
の半導体記憶装置の動作についてさらに詳細に説明す
る。図１３は、図１０に示す半導体記憶装置の動作を説
明するタイミングチャートである。
の半導体記憶装置の動作についてさらに詳細に説明す
る。図１３は、図１０に示す半導体記憶装置の動作を説
明するタイミングチャートである。
【００２２】図１２を参照して、まず、外部から入力さ
れるロウアドレスストローブ信号／ＲＡＳが“Ｈ”へ立
下り、外部から入力されるロウアドレス信号Ｒ１が読込
まれ、ロウデコーダ１０４は、ロウアドレス信号Ｒ１に
対応するワード線ＷＬを活性化させる。
れるロウアドレスストローブ信号／ＲＡＳが“Ｈ”へ立
下り、外部から入力されるロウアドレス信号Ｒ１が読込
まれ、ロウデコーダ１０４は、ロウアドレス信号Ｒ１に
対応するワード線ＷＬを活性化させる。
【００２３】次に、外部から入力されるコラムアドレス
ストローブ信号／ＣＡＳが“Ｈ”から“Ｌ”へ立下り、
外部から入力されるコラムアドレス信号Ｃ１が読込まれ
る。コラムデコーダ１０８は、コラムアドレス信号Ｃ１
に対応するビット線対ＢＬ０、／ＢＬ０とデータ入出力
線対ＩＯ、／ＩＯとを接続するため、コラム制御信号Ｃ
ＳＬ０を“Ｌ”から“Ｈ”へ立上げる。コラム制御信号
ＣＳＬ０に応答してトランジスタＱ９１およびＱ９２が
オンし、データ入出力線対ＩＯ／ＩＯにデータが読出さ
れる。プリアンプ１１２は、プリアンプイネーブル信号
ＰＡＥに応答して、データ入出力線対ＩＯ、／ＩＯに読
出されたデータを増幅し、リードデータ信号ＲＤとして
メインアンプ１１３へ出力する。メインアンプ１１３
は、アウトプットイネーブル信号ＯＥＭに応答して、入
力したリードデータ信号ＲＤをさらに増幅し、出力デー
タＱとして外部へ出力する。
ストローブ信号／ＣＡＳが“Ｈ”から“Ｌ”へ立下り、
外部から入力されるコラムアドレス信号Ｃ１が読込まれ
る。コラムデコーダ１０８は、コラムアドレス信号Ｃ１
に対応するビット線対ＢＬ０、／ＢＬ０とデータ入出力
線対ＩＯ、／ＩＯとを接続するため、コラム制御信号Ｃ
ＳＬ０を“Ｌ”から“Ｈ”へ立上げる。コラム制御信号
ＣＳＬ０に応答してトランジスタＱ９１およびＱ９２が
オンし、データ入出力線対ＩＯ／ＩＯにデータが読出さ
れる。プリアンプ１１２は、プリアンプイネーブル信号
ＰＡＥに応答して、データ入出力線対ＩＯ、／ＩＯに読
出されたデータを増幅し、リードデータ信号ＲＤとして
メインアンプ１１３へ出力する。メインアンプ１１３
は、アウトプットイネーブル信号ＯＥＭに応答して、入
力したリードデータ信号ＲＤをさらに増幅し、出力デー
タＱとして外部へ出力する。
【００２４】次に、所定時間経過後、コラムアドレスス
トローブ信号／ＣＡＳが“Ｌ”から“Ｈ”へ立上がる
と、コラム制御信号ＣＳＬ０が“Ｈ”から“Ｌ”へ立下
り、データの読出が終了する。またこのとき、プリアン
プイネーブル信号ＰＡＥおよびアウトプットイネーブル
信号ＯＥＭも“Ｈ”から“Ｌ”へ立下り、プリアンプ１
１２およびメインアンプ１１３からのデータの出力が終
了する。
トローブ信号／ＣＡＳが“Ｌ”から“Ｈ”へ立上がる
と、コラム制御信号ＣＳＬ０が“Ｈ”から“Ｌ”へ立下
り、データの読出が終了する。またこのとき、プリアン
プイネーブル信号ＰＡＥおよびアウトプットイネーブル
信号ＯＥＭも“Ｈ”から“Ｌ”へ立下り、プリアンプ１
１２およびメインアンプ１１３からのデータの出力が終
了する。
【００２５】次に、時間Ｔの間イコライズ回路１１０に
よりデータ入出力線対ＩＯ、／ＩＯが次のデータを読出
すためにイコライズおよびプリチャージされる。
よりデータ入出力線対ＩＯ、／ＩＯが次のデータを読出
すためにイコライズおよびプリチャージされる。
【００２６】次に、時間Ｔ経過後、コラムアドレススト
ローブ信号／ＣＡＳが“Ｈ”から“Ｌ”へ立下り、コラ
ムアドレス信号Ｃ２が読込まれる。以下、同様にデータ
の読込が行なわれ、メインアンプ１１３からビット線対
ＢＬ１、／ＢＬ１から読出されたデータがデータ入出力
線対ＩＯ、／ＩＯを介して増幅された後出力データＱと
して出力される。
ローブ信号／ＣＡＳが“Ｈ”から“Ｌ”へ立下り、コラ
ムアドレス信号Ｃ２が読込まれる。以下、同様にデータ
の読込が行なわれ、メインアンプ１１３からビット線対
ＢＬ１、／ＢＬ１から読出されたデータがデータ入出力
線対ＩＯ、／ＩＯを介して増幅された後出力データＱと
して出力される。
【００２７】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置では、ビット線対から読出されたデータを
データ入出力線対ＩＯ、／ＩＯに読出す前に、イコライ
ズ時間Ｔが必要となっていた。イコライズ時間Ｔは、た
とえば、ファーストページモードで最少でも１０ｎｓ程
度必要となり、このため、高速なデータ読出を行なうこ
とができないという問題があった。
導体記憶装置では、ビット線対から読出されたデータを
データ入出力線対ＩＯ、／ＩＯに読出す前に、イコライ
ズ時間Ｔが必要となっていた。イコライズ時間Ｔは、た
とえば、ファーストページモードで最少でも１０ｎｓ程
度必要となり、このため、高速なデータ読出を行なうこ
とができないという問題があった。
【００２８】また、イコライズ時間Ｔを短縮した場合、
データ入出力線対ＩＯ、／ＩＯが十分にイコライズされ
ないため、データ入出力線対ＩＯ、／ＩＯのデータを反
転させるのに時間がかかり、やはり高速なデータ読出を
行なうことができないという問題点があった。
データ入出力線対ＩＯ、／ＩＯが十分にイコライズされ
ないため、データ入出力線対ＩＯ、／ＩＯのデータを反
転させるのに時間がかかり、やはり高速なデータ読出を
行なうことができないという問題点があった。
【００２９】本発明は、上記課題を解決したものであっ
て、イコライズ時間に影響されず高速なデータ読出を実
現することができる半導体記憶装置を提供することを目
的とする。
て、イコライズ時間に影響されず高速なデータ読出を実
現することができる半導体記憶装置を提供することを目
的とする。
【００３０】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、複数のワード線と、ワード線と交差して配置
された複数のビット線対と、ワード線とビット線対との
交点に配置された複数のメモリセルとを含むメモリセル
アレイと、メモリセルアレイから出力されるデータおよ
びメモリセルアレイへ入力されるデータを伝送する第１
および第２データ入出力線対と、読出時に選択されたビ
ット線対と第１または第２データ入出力線対とを選択的
に接続する接続手段と、第１または第２データ入出力線
対のうちデータ伝送に使用されていないデータ入出力線
対をイコライズするイコライズ手段とを含む。
憶装置は、複数のワード線と、ワード線と交差して配置
された複数のビット線対と、ワード線とビット線対との
交点に配置された複数のメモリセルとを含むメモリセル
アレイと、メモリセルアレイから出力されるデータおよ
びメモリセルアレイへ入力されるデータを伝送する第１
および第２データ入出力線対と、読出時に選択されたビ
ット線対と第１または第２データ入出力線対とを選択的
に接続する接続手段と、第１または第２データ入出力線
対のうちデータ伝送に使用されていないデータ入出力線
対をイコライズするイコライズ手段とを含む。
【００３１】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加え、上記接続手段
は、ビット線対を選択するための選択信号に応答して第
１または第２データ入出力線対を交互に選択する選択手
段をさらに含む。
１記載の半導体記憶装置の構成に加え、上記接続手段
は、ビット線対を選択するための選択信号に応答して第
１または第２データ入出力線対を交互に選択する選択手
段をさらに含む。
【００３２】請求項３記載の半導体記憶装置は、複数の
ワード線と、ワード線と交差して配置された複数のビッ
ト線対と、ワード線とビット線対との交点に配置された
複数のメモリセルとを含むメモリセルアレイと、メモリ
セルアレイから出力されるデータのみを伝送する第１お
よび第２データ線対と、読出時に選択されたビット線対
と第１または第２データ線対とを選択的に接続する接続
手段と、第１または第２データ入出力線対のうちデータ
伝送に使用されていないデータ線対をイコライズするイ
コライズ手段とを含む。
ワード線と、ワード線と交差して配置された複数のビッ
ト線対と、ワード線とビット線対との交点に配置された
複数のメモリセルとを含むメモリセルアレイと、メモリ
セルアレイから出力されるデータのみを伝送する第１お
よび第２データ線対と、読出時に選択されたビット線対
と第１または第２データ線対とを選択的に接続する接続
手段と、第１または第２データ入出力線対のうちデータ
伝送に使用されていないデータ線対をイコライズするイ
コライズ手段とを含む。
【００３３】請求項４記載の半導体記憶装置は、複数ワ
ード線と、ワード線と交差して配置された複数のビット
線対と、ワード線とビット線対との交点に配置された複
数のメモリセルとを含むメモリセルアレイと、メモリセ
ルアレイから出力されるデータを伝送する副データ線対
と、副データ線対から伝送されたデータを伝送する第１
および第２主データ線対と、第１または第２主データ線
対と副データ線対とを選択的に接続する接続手段と、第
１または第２主データ線対のうちデータ伝送に使用され
ていない主データ線対をイコライズするイコライズ手段
とを含む。
ード線と、ワード線と交差して配置された複数のビット
線対と、ワード線とビット線対との交点に配置された複
数のメモリセルとを含むメモリセルアレイと、メモリセ
ルアレイから出力されるデータを伝送する副データ線対
と、副データ線対から伝送されたデータを伝送する第１
および第２主データ線対と、第１または第２主データ線
対と副データ線対とを選択的に接続する接続手段と、第
１または第２主データ線対のうちデータ伝送に使用され
ていない主データ線対をイコライズするイコライズ手段
とを含む。
【００３４】
【作用】請求項１記載の半導体記憶装置においては、メ
モリセルアレイから出力されるデータおよびメモリセル
アレイへ入力されるデータを伝送する第１および第２デ
ータ入出力線対と読出時に選択されたビット線対とを選
択的に接続し、データ伝送に使用されていないデータ入
出力線対をイコライズするので、一方のデータ入出力線
対がデータ伝送に使用されている間に他方のデータ入出
力線対をイコライズすることができ、イコライズ時間が
データ読出時間に影響を与えず、高速なデータ読出を行
なうことが可能となる。さらに、第１および第２データ
入出力線対は入力用データ線対として使用することがで
きる。
モリセルアレイから出力されるデータおよびメモリセル
アレイへ入力されるデータを伝送する第１および第２デ
ータ入出力線対と読出時に選択されたビット線対とを選
択的に接続し、データ伝送に使用されていないデータ入
出力線対をイコライズするので、一方のデータ入出力線
対がデータ伝送に使用されている間に他方のデータ入出
力線対をイコライズすることができ、イコライズ時間が
データ読出時間に影響を与えず、高速なデータ読出を行
なうことが可能となる。さらに、第１および第２データ
入出力線対は入力用データ線対として使用することがで
きる。
【００３５】請求項２記載の半導体記憶装置において
は、ビット線対を選択するための選択信号に応答して第
１または第２データ入出力線対を交互に選択しているの
で、イコライズ時間を考慮せず、選択信号を入力するこ
とができるとともに、第１または第２データ入出力線対
を選択する選択手段が簡略化される。
は、ビット線対を選択するための選択信号に応答して第
１または第２データ入出力線対を交互に選択しているの
で、イコライズ時間を考慮せず、選択信号を入力するこ
とができるとともに、第１または第２データ入出力線対
を選択する選択手段が簡略化される。
【００３６】請求項３記載の半導体記憶装置において
は、メモリセルアレイから出力されるデータのみを伝送
する第１および第２データ線対と読出時に選択されたビ
ット線対とを選択的に接続し、データ伝送に使用させて
いないデータ線対をイコライズするので、イコライズ時
間がデータ読出時間に影響を与えず、高速なデータ読出
を行なうことが可能となる。
は、メモリセルアレイから出力されるデータのみを伝送
する第１および第２データ線対と読出時に選択されたビ
ット線対とを選択的に接続し、データ伝送に使用させて
いないデータ線対をイコライズするので、イコライズ時
間がデータ読出時間に影響を与えず、高速なデータ読出
を行なうことが可能となる。
【００３７】請求項４記載の半導体記憶装置において
は、副データ線対と第１または第２主データ線対とを選
択的に接続し、データ伝送に使用されていない主データ
線対をイコライズするので、副データ線対から主データ
線対へのデータ読出時間にイコライズ時間が影響せず、
高速なデータ読出を行なうことが可能となる。
は、副データ線対と第１または第２主データ線対とを選
択的に接続し、データ伝送に使用されていない主データ
線対をイコライズするので、副データ線対から主データ
線対へのデータ読出時間にイコライズ時間が影響せず、
高速なデータ読出を行なうことが可能となる。
【００３８】
【実施例】以下、本発明の一実施例の半導体記憶装置に
ついて図面を参照しながら説明する。図１は、本発明の
一実施例の半導体記憶装置の構成を示すブロック図であ
る。
ついて図面を参照しながら説明する。図１は、本発明の
一実施例の半導体記憶装置の構成を示すブロック図であ
る。
【００３９】図１では、ＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）を例に説明するが、他の半導体記憶
装置であっても同様に適用することができる。
ムアクセスメモリ）を例に説明するが、他の半導体記憶
装置であっても同様に適用することができる。
【００４０】図１を参照して、半導体記憶装置は、制御
回路１、ロウアドレスバッファ２、コラムアドレスバッ
ファ３、ロウデコーダ４、メモリセルアレイ５、センス
アンプ部６、コラムスイッチ７、コラムデコーダ８、カ
ウンタ回路９、イコライズ回路１０、切換回路１１、プ
リアンプ１２、メインアンプ１３、書込回路１４、デー
タバッファ１５を含む。
回路１、ロウアドレスバッファ２、コラムアドレスバッ
ファ３、ロウデコーダ４、メモリセルアレイ５、センス
アンプ部６、コラムスイッチ７、コラムデコーダ８、カ
ウンタ回路９、イコライズ回路１０、切換回路１１、プ
リアンプ１２、メインアンプ１３、書込回路１４、デー
タバッファ１５を含む。
【００４１】制御回路１には、外部からロウアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、ライトイネーブル信号／ＷＥ等の制御信号が
入力され、所定の内部制御信号を装置内の各ブロックへ
出力する。
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、ライトイネーブル信号／ＷＥ等の制御信号が
入力され、所定の内部制御信号を装置内の各ブロックへ
出力する。
【００４２】ロウアドレスバッファ２には、外部からロ
ウアドレス信号ＲＡが入力され、ロウアドレスバッファ
２は、内部ロウアドレス信号をロウデコーダ４へ出力す
る。
ウアドレス信号ＲＡが入力され、ロウアドレスバッファ
２は、内部ロウアドレス信号をロウデコーダ４へ出力す
る。
【００４３】コラムアドレスバッファ３には、外部から
コラムアドレス信号ＣＡが入力され、コラムアドレスバ
ッファ３は、コラムアドレス信号ＣＡに対応した内部コ
ラムアドレス信号をコラムデコーダ８へ出力し、コラム
デコーダ８を活性化させ、かつ、コラムアドレス信号の
変化に応じて変化するコラム制御信号Ａをコラムデコー
ダ８およびカウンタ回路９へ出力する。
コラムアドレス信号ＣＡが入力され、コラムアドレスバ
ッファ３は、コラムアドレス信号ＣＡに対応した内部コ
ラムアドレス信号をコラムデコーダ８へ出力し、コラム
デコーダ８を活性化させ、かつ、コラムアドレス信号の
変化に応じて変化するコラム制御信号Ａをコラムデコー
ダ８およびカウンタ回路９へ出力する。
【００４４】図１では、ロウアドレス信号ＲＡおよびコ
ラムアドレス信号ＣＡを分割してそれぞれのバッファに
入力しているが、ロウアドレス信号ＲＡおよびコラムア
ドレス信号ＣＡを時分割で１つのバッファに入力し、対
応する内部ロウアドレス信号をロウデコーダ４へ出力
し、対応する内部コラムアドレス信号をコラムデコーダ
８へ出力するようにしてもよい。
ラムアドレス信号ＣＡを分割してそれぞれのバッファに
入力しているが、ロウアドレス信号ＲＡおよびコラムア
ドレス信号ＣＡを時分割で１つのバッファに入力し、対
応する内部ロウアドレス信号をロウデコーダ４へ出力
し、対応する内部コラムアドレス信号をコラムデコーダ
８へ出力するようにしてもよい。
【００４５】メモリセルアレイ５は、ロウデコーダ４に
接続される複数のワード線およびセンスアンプ部６の各
センスアンプに接続される複数のビット線対およびワー
ド線とビット線対との交点に配置される複数のメモリセ
ルアレイを含む。
接続される複数のワード線およびセンスアンプ部６の各
センスアンプに接続される複数のビット線対およびワー
ド線とビット線対との交点に配置される複数のメモリセ
ルアレイを含む。
【００４６】ロウデコーダ４は、内部ロウアドレス信号
に対応した所定のワード線を選択し活性化させる。活性
化されたワード線に接続されるメモリセルのデータはビ
ット線対に読出され、センスアンプ部６で増幅される。
に対応した所定のワード線を選択し活性化させる。活性
化されたワード線に接続されるメモリセルのデータはビ
ット線対に読出され、センスアンプ部６で増幅される。
【００４７】コラムデコーダ８は、入力した内部コラム
アドレス信号に応答して所定のコラム制御信号を活性化
させ、コラムスイッチ７の所定のスイッチをオンさせ、
対応するビット線対と２つのデータ入出力線対ＩＯＡ、
／ＩＯＢのうち一方を接続する。この結果、センスアン
プ部６で増幅されたデータがビット線対を介してデータ
入出力線対ＩＯＡ、／ＩＯＢの一方に読出される。
アドレス信号に応答して所定のコラム制御信号を活性化
させ、コラムスイッチ７の所定のスイッチをオンさせ、
対応するビット線対と２つのデータ入出力線対ＩＯＡ、
／ＩＯＢのうち一方を接続する。この結果、センスアン
プ部６で増幅されたデータがビット線対を介してデータ
入出力線対ＩＯＡ、／ＩＯＢの一方に読出される。
【００４８】カウンタ回路９は、コラム制御信号Ａに応
答して後述する制御信号φＡ、φＢをコラムスイッチ
７、イコライズ回路１０、切換回路１１へ出力する。制
御信号φＡ、φＢは、データ入出力線対ＩＯＡ、ＩＯＢ
を選択的に使用するための制御信号である。コラムスイ
ッチ７は、制御信号φＡ、φＢに応答して、所定のビッ
ト線対と所定のデータ入出力線対と接続する。
答して後述する制御信号φＡ、φＢをコラムスイッチ
７、イコライズ回路１０、切換回路１１へ出力する。制
御信号φＡ、φＢは、データ入出力線対ＩＯＡ、ＩＯＢ
を選択的に使用するための制御信号である。コラムスイ
ッチ７は、制御信号φＡ、φＢに応答して、所定のビッ
ト線対と所定のデータ入出力線対と接続する。
【００４９】イコライズ回路１０は、制御信号φＡ、φ
Ｂに応答して、データ入出力線対ＩＯＡ、ＩＯＢのうち
データ伝送に使用されていないデータ入出力線対のイコ
ライズおよびプリチャージ動作を行なう。イコライズお
よびプリチャージ動作後、データ入出力線対ＩＯＡ、Ｉ
ＯＢにデータが伝送され、切換回路１１へ入力される。
Ｂに応答して、データ入出力線対ＩＯＡ、ＩＯＢのうち
データ伝送に使用されていないデータ入出力線対のイコ
ライズおよびプリチャージ動作を行なう。イコライズお
よびプリチャージ動作後、データ入出力線対ＩＯＡ、Ｉ
ＯＢにデータが伝送され、切換回路１１へ入力される。
【００５０】切換回路１１は、制御信号φＡ、φＢに応
答して、データ入出力線対ＩＯＡ、ＩＯＢのうち一方の
データをプリアンプ１２へ出力する。
答して、データ入出力線対ＩＯＡ、ＩＯＢのうち一方の
データをプリアンプ１２へ出力する。
【００５１】プリアンプ１２は、プリアンプイネーブル
信号ＰＡＥに応答して、入力したデータを増幅し、リー
ドデータ信号ＲＤとしてメインアンプ１３へ出力する。
信号ＰＡＥに応答して、入力したデータを増幅し、リー
ドデータ信号ＲＤとしてメインアンプ１３へ出力する。
【００５２】メインアンプ１３は、アウトプットイネー
ブル信号ＯＥＭに応答して入力したリードデータ信号Ｒ
Ｄをさらに増幅し、出力データＱとして外部へ出力す
る。
ブル信号ＯＥＭに応答して入力したリードデータ信号Ｒ
Ｄをさらに増幅し、出力データＱとして外部へ出力す
る。
【００５３】また、データ書込時は、入力データＤｉｎ
はデータバッファ１５へ入力され、データインラッチ信
号ＤＩＬに応答して入力データＤｉｎがラッチされ、書
込回路１４へ出力される。
はデータバッファ１５へ入力され、データインラッチ信
号ＤＩＬに応答して入力データＤｉｎがラッチされ、書
込回路１４へ出力される。
【００５４】書込回路１４は、ライトデータイネーブル
信号ＷＤＥに応答して、入力したデータを書込回路１１
へ出力する。切換回路１１は、制御信号φＡ、φＢに応
答して、データ入出力線対ＩＯＡ、ＩＯＢのうち一方の
データ線対へデータを伝送し、コラムスイッチ７を介し
てメモリセルアレイ５内の所定のメモリセルにデータが
書込まれる。
信号ＷＤＥに応答して、入力したデータを書込回路１１
へ出力する。切換回路１１は、制御信号φＡ、φＢに応
答して、データ入出力線対ＩＯＡ、ＩＯＢのうち一方の
データ線対へデータを伝送し、コラムスイッチ７を介し
てメモリセルアレイ５内の所定のメモリセルにデータが
書込まれる。
【００５５】次に、図１に示すカウンタ回路についてさ
らに詳細に説明する。図２は、図１に示すカウンタ回路
の一例を示す回路図である。
らに詳細に説明する。図２は、図１に示すカウンタ回路
の一例を示す回路図である。
【００５６】図２を参照して、カウンタ回路は、ＮＭＯ
ＳトランジスタＱ１〜Ｑ１１、キャパシタＣ１、Ｃ２、
インバータＧ１〜Ｇ３を含む。
ＳトランジスタＱ１〜Ｑ１１、キャパシタＣ１、Ｃ２、
インバータＧ１〜Ｇ３を含む。
【００５７】トランジスタＱ１は、キャパシタＣ１を介
して接地電位と接続され、さらに、インバータＧ１、Ｇ
２、トランジスタＱ４、およびトランジスタＱ１１のゲ
ートと接続される。トランジスタＱ１のゲートには、コ
ラム制御信号Ａが入力される。トランジスタＱ２はトラ
ンジスタＱ１とキャパシタＣ１との接続点であるノード
Ｎ２および接地電位と接続され、そのゲートには、リセ
ット信号ＲＳが入力される。トランジスタＱ３はトラン
ジスタＱ４および接地電位と接続され、そのゲートには
ノードＮ２の電位が入力される。トランジスタＱ４は、
インバータＧ１およびＧ２と接続され、そのゲートは、
トランジスタＱ５のゲートおよびインバータＧ３と接続
される。インバータＧ３にはコラム制御信号Ａが入力さ
れる。トランジスタＱ５は、インバータＧ１、Ｇ２、ト
ランジスタＱ６、Ｑ８、Ｑ９、およびトランジスタＱ１
０のゲートと接続される。トランジスタＱ６は接地電位
と接続され、そのゲートはトランジスタＱ７、トランジ
スタＱ８、およびキャパシタＣ２と接続される。トラン
ジスタＱ７は接地電位と接続され、そのゲートにはリセ
ット信号ＲＳが入力される。トランジスタＱ８はキャパ
シタＣ２を介して接地電位と接続され、そのゲートはト
ランジスタＱ１１と接続される。トランジスタＱ９は接
地電位と接続され、そのゲートにはリセット信号ＲＳが
入力される。トランジスタＱ１０、Ｑ１１にはコラム制
御信号Ａが入力される。
して接地電位と接続され、さらに、インバータＧ１、Ｇ
２、トランジスタＱ４、およびトランジスタＱ１１のゲ
ートと接続される。トランジスタＱ１のゲートには、コ
ラム制御信号Ａが入力される。トランジスタＱ２はトラ
ンジスタＱ１とキャパシタＣ１との接続点であるノード
Ｎ２および接地電位と接続され、そのゲートには、リセ
ット信号ＲＳが入力される。トランジスタＱ３はトラン
ジスタＱ４および接地電位と接続され、そのゲートには
ノードＮ２の電位が入力される。トランジスタＱ４は、
インバータＧ１およびＧ２と接続され、そのゲートは、
トランジスタＱ５のゲートおよびインバータＧ３と接続
される。インバータＧ３にはコラム制御信号Ａが入力さ
れる。トランジスタＱ５は、インバータＧ１、Ｇ２、ト
ランジスタＱ６、Ｑ８、Ｑ９、およびトランジスタＱ１
０のゲートと接続される。トランジスタＱ６は接地電位
と接続され、そのゲートはトランジスタＱ７、トランジ
スタＱ８、およびキャパシタＣ２と接続される。トラン
ジスタＱ７は接地電位と接続され、そのゲートにはリセ
ット信号ＲＳが入力される。トランジスタＱ８はキャパ
シタＣ２を介して接地電位と接続され、そのゲートはト
ランジスタＱ１１と接続される。トランジスタＱ９は接
地電位と接続され、そのゲートにはリセット信号ＲＳが
入力される。トランジスタＱ１０、Ｑ１１にはコラム制
御信号Ａが入力される。
【００５８】上記のように構成されたカウンタ回路の動
作について説明する。図３は、図２に示すカウンタ回路
の動作を説明するタイミングチャートである。
作について説明する。図３は、図２に示すカウンタ回路
の動作を説明するタイミングチャートである。
【００５９】図３を参照して、カウンタ回路は、リセッ
ト信号ＲＳが“Ｈ”から“Ｌ”へ立下がるとリセット状
態が終了し、コラム制御信号Ａに応答して以下に述べる
制御信号φＡ、φＢを出力する。リセット信号ＲＳが
“Ｌ”の状態のとき、コラム制御信号Ａが“Ｌ”から
“Ｈ”へ立上がると、トランジスタＱ８およびＱ１がオ
ンする。このとき、ノードＴＮは“Ｌ”の状態にあるの
で、ノードＮ１は“Ｌ”の状態にあり、ノードＩＴＮの
電位は“Ｈ”の状態にあるので、ノードＮ２が“Ｌ”か
ら“Ｈ”へ立上がる。このとき、ノードＴＮの電位は
“Ｌ”の状態にあるのでトランジスタＱ１０はオフの状
態にあり、コラム制御信号Ａは出力されず、制御信号φ
Ｂは“Ｌ”の状態にある。一方、ノードＩＴＮの電位は
“Ｈ”の状態にあるのでトランジスタＱ１１がオンし、
コラム制御信号Ａが出力され、制御信号φＡは“Ｌ”か
ら“Ｈ”へ変化する。
ト信号ＲＳが“Ｈ”から“Ｌ”へ立下がるとリセット状
態が終了し、コラム制御信号Ａに応答して以下に述べる
制御信号φＡ、φＢを出力する。リセット信号ＲＳが
“Ｌ”の状態のとき、コラム制御信号Ａが“Ｌ”から
“Ｈ”へ立上がると、トランジスタＱ８およびＱ１がオ
ンする。このとき、ノードＴＮは“Ｌ”の状態にあるの
で、ノードＮ１は“Ｌ”の状態にあり、ノードＩＴＮの
電位は“Ｈ”の状態にあるので、ノードＮ２が“Ｌ”か
ら“Ｈ”へ立上がる。このとき、ノードＴＮの電位は
“Ｌ”の状態にあるのでトランジスタＱ１０はオフの状
態にあり、コラム制御信号Ａは出力されず、制御信号φ
Ｂは“Ｌ”の状態にある。一方、ノードＩＴＮの電位は
“Ｈ”の状態にあるのでトランジスタＱ１１がオンし、
コラム制御信号Ａが出力され、制御信号φＡは“Ｌ”か
ら“Ｈ”へ変化する。
【００６０】次に、コラム制御信号Ａが“Ｈ”から
“Ｌ”へ立下がると、トランジスタＱ８およびＱ１はオ
フの状態となる。このとき、ノードＮ１の電位は“Ｌ”
の状態であり、ノードＮ２の電位は“Ｈ”の状態であ
る。このとき、コラム制御信号ＡがインバータＧ３を介
して反転され、トランジスタＱ４およびＱ５のゲートに
入力される。したがって、トランジスタＱ４およびＱ５
がオンする。一方、ノードＮ１の電位は“Ｌ”であるの
でトランジスタＱ６はオフの状態にある。また、ノード
Ｎ２の電位は“Ｈ”の状態にあるので、トランジスタＱ
３がオンし、ノードＩＴＮの電位は“Ｈ”から“Ｌ”へ
立下がる。ノードＩＴＮの電位が“Ｈ”から“Ｌ”へ立
下がると、インバータＧ１およびＧ２によりノードＴＮ
の電位は“Ｌ”から“Ｈ”へ立上がる。したがって、ト
ランジスタＱ１１はオフし、制御信号φＡは“Ｈ”から
“Ｌ”へ立下がる。
“Ｌ”へ立下がると、トランジスタＱ８およびＱ１はオ
フの状態となる。このとき、ノードＮ１の電位は“Ｌ”
の状態であり、ノードＮ２の電位は“Ｈ”の状態であ
る。このとき、コラム制御信号ＡがインバータＧ３を介
して反転され、トランジスタＱ４およびＱ５のゲートに
入力される。したがって、トランジスタＱ４およびＱ５
がオンする。一方、ノードＮ１の電位は“Ｌ”であるの
でトランジスタＱ６はオフの状態にある。また、ノード
Ｎ２の電位は“Ｈ”の状態にあるので、トランジスタＱ
３がオンし、ノードＩＴＮの電位は“Ｈ”から“Ｌ”へ
立下がる。ノードＩＴＮの電位が“Ｈ”から“Ｌ”へ立
下がると、インバータＧ１およびＧ２によりノードＴＮ
の電位は“Ｌ”から“Ｈ”へ立上がる。したがって、ト
ランジスタＱ１１はオフし、制御信号φＡは“Ｈ”から
“Ｌ”へ立下がる。
【００６１】以下同様に動作し、次にコラム制御信号Ａ
が“Ｌ”から“Ｈ”へ立上がると、制御信号φＢが
“Ｌ”から“Ｈ”へ立上がり、コラム制御信号Ａが
“Ｈ”から“Ｌ”へ立下がると、制御信号φＢが“Ｈ”
から“Ｌ”へ立下がる。
が“Ｌ”から“Ｈ”へ立上がると、制御信号φＢが
“Ｌ”から“Ｈ”へ立上がり、コラム制御信号Ａが
“Ｈ”から“Ｌ”へ立下がると、制御信号φＢが“Ｈ”
から“Ｌ”へ立下がる。
【００６２】以上の動作により、コラム制御信号Ａの奇
数波形が制御信号φＡとして出力され、偶数波形が制御
信号φＢとして出力される。上記カウンタ回路は、一例
であって、他の２進カウンタ回路を用いてもよい。
数波形が制御信号φＡとして出力され、偶数波形が制御
信号φＢとして出力される。上記カウンタ回路は、一例
であって、他の２進カウンタ回路を用いてもよい。
【００６３】次に、図１に示すコラムスイッチについて
さらに詳細に説明する。図４は、図１に示すコラムスイ
ッチの具体的な構成を示す図である。図４では、説明を
容易にするため、２対のビット線対を含むメモリセルア
レイを例に説明しているが、２対以上のビット線対を含
むメモリセルアレイでも同様に適用することが可能であ
る。
さらに詳細に説明する。図４は、図１に示すコラムスイ
ッチの具体的な構成を示す図である。図４では、説明を
容易にするため、２対のビット線対を含むメモリセルア
レイを例に説明しているが、２対以上のビット線対を含
むメモリセルアレイでも同様に適用することが可能であ
る。
【００６４】図４を参照して、メモリセルアレイは、複
数のワード線ＷＬ、ワード線ＷＬに交差した複数のビッ
ト線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、ワード線
ＷＬとビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１
との交点に配置される複数のメモリセルＭＣを含む。メ
モリセルＭＣとしては、たとえば、１トランジスタ１キ
ャパシタのメモリセルが用いられる。
数のワード線ＷＬ、ワード線ＷＬに交差した複数のビッ
ト線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、ワード線
ＷＬとビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１
との交点に配置される複数のメモリセルＭＣを含む。メ
モリセルＭＣとしては、たとえば、１トランジスタ１キ
ャパシタのメモリセルが用いられる。
【００６５】センスアンプ（ＳＡ）６０、６１は、対応
するビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と
接続され、ビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／Ｂ
Ｌ１に読出されたデータを増幅する。
するビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１と
接続され、ビット線対ＢＬ０、／ＢＬ０、ＢＬ１、／Ｂ
Ｌ１に読出されたデータを増幅する。
【００６６】コラムスイッチ７は、ＮＭＯＳトランジス
タＱ２１〜Ｑ３２を含む。トランジスタＱ２１はビット
線ＢＬ０、トランジスタＱ２３およびＱ２５と接続さ
れ、そのゲートにはコラムデコーダ８からコラム選択信
号ＣＳＬ０が入力される。トランジスタＱ２３はデータ
入出力線ＩＯＡと接続され、そのゲートには制御信号φ
Ａが入力される。トランジスタＱ２５はデータ入出力線
ＩＯＢと接続され、そのゲートには制御信号φＢが入力
される。トランジスタＱ２２はビット線／ＢＬ０、トラ
ンジスタＱ２４およびＱ２６と接続され、そのゲートに
はトランジスタＱ２１と同様にコラム選択信号ＣＳＬ０
が入力される。トランジスタＱ２４はデータ入出力線／
ＩＯＡと接続され、そのゲートには制御信号φＡが入力
される。トランジスタＱ２６はデータ入出力線／ＩＯＢ
と接続され、そのゲートには制御信号φＢが入力され
る。トランジスタＱ２７〜Ｑ３２もトランジスタＱ２１
〜Ｑ２６と同様に接続される。さらに複数のビット線対
がある場合も同様である。
タＱ２１〜Ｑ３２を含む。トランジスタＱ２１はビット
線ＢＬ０、トランジスタＱ２３およびＱ２５と接続さ
れ、そのゲートにはコラムデコーダ８からコラム選択信
号ＣＳＬ０が入力される。トランジスタＱ２３はデータ
入出力線ＩＯＡと接続され、そのゲートには制御信号φ
Ａが入力される。トランジスタＱ２５はデータ入出力線
ＩＯＢと接続され、そのゲートには制御信号φＢが入力
される。トランジスタＱ２２はビット線／ＢＬ０、トラ
ンジスタＱ２４およびＱ２６と接続され、そのゲートに
はトランジスタＱ２１と同様にコラム選択信号ＣＳＬ０
が入力される。トランジスタＱ２４はデータ入出力線／
ＩＯＡと接続され、そのゲートには制御信号φＡが入力
される。トランジスタＱ２６はデータ入出力線／ＩＯＢ
と接続され、そのゲートには制御信号φＢが入力され
る。トランジスタＱ２７〜Ｑ３２もトランジスタＱ２１
〜Ｑ２６と同様に接続される。さらに複数のビット線対
がある場合も同様である。
【００６７】イコライズ回路１０は、トランジスタＱ４
１〜Ｑ５６、インバータＧ５、Ｇ６を含む。トランジス
タＱ４１はデータ入出力線ＩＯＡ、／ＩＯＡと接続さ
れ、そのゲートには制御信号φＡがインバータＧ５を介
して入力される。トランジスタＱ４２はデータ入出力線
ＩＯＡおよびトランジスタＱ４３と接続され、トランジ
スタＱ４３はデータ入出力線／ＩＯＡと接続される。ト
ランジスタＱ４２およびＱ４３のゲートには制御信号φ
ＡがインバータＧ５を介して入力され、トランジスタＱ
４２とトランジスタＱ４３の接続点には所定のプリチャ
ージ電圧ＶBLが入力される。トランジスタＱ４４〜Ｑ４
６も同様にデータ入出力線対ＩＯＢ、／ＩＯＢと接続さ
れる。
１〜Ｑ５６、インバータＧ５、Ｇ６を含む。トランジス
タＱ４１はデータ入出力線ＩＯＡ、／ＩＯＡと接続さ
れ、そのゲートには制御信号φＡがインバータＧ５を介
して入力される。トランジスタＱ４２はデータ入出力線
ＩＯＡおよびトランジスタＱ４３と接続され、トランジ
スタＱ４３はデータ入出力線／ＩＯＡと接続される。ト
ランジスタＱ４２およびＱ４３のゲートには制御信号φ
ＡがインバータＧ５を介して入力され、トランジスタＱ
４２とトランジスタＱ４３の接続点には所定のプリチャ
ージ電圧ＶBLが入力される。トランジスタＱ４４〜Ｑ４
６も同様にデータ入出力線対ＩＯＢ、／ＩＯＢと接続さ
れる。
【００６８】切換回路１１は、ＮＭＯＳトランジスタＱ
５１〜Ｑ５４を含む。トランジスタＱ５１は、データ入
出力線ＩＯＡおよびプリアンプ１２と接続され、そのゲ
ートには制御信号φＡが入力される。トランジスタＱ５
２はデータ入出力線／ＩＯＡおよびプリアンプ１２と接
続され、そのゲートには制御信号φＡが入力される。ト
ランジスタＱ５３およびＱ５４も同様にデータ入出力線
対ＩＯＢ、／ＩＯＢおよびプリアンプ１２と接続され
る。
５１〜Ｑ５４を含む。トランジスタＱ５１は、データ入
出力線ＩＯＡおよびプリアンプ１２と接続され、そのゲ
ートには制御信号φＡが入力される。トランジスタＱ５
２はデータ入出力線／ＩＯＡおよびプリアンプ１２と接
続され、そのゲートには制御信号φＡが入力される。ト
ランジスタＱ５３およびＱ５４も同様にデータ入出力線
対ＩＯＢ、／ＩＯＢおよびプリアンプ１２と接続され
る。
【００６９】次に、上記のように構成されたコラムスイ
ッチの動作についてさらに詳細に説明する。図５は、図
４に示したコラムスイッチの動作を説明するタイミング
チャートである。図５は、２対のビット線対ＢＬ０、／
ＢＬ０、ＢＬ１、／ＢＬ１から交互にデータを読出す場
合を示している。
ッチの動作についてさらに詳細に説明する。図５は、図
４に示したコラムスイッチの動作を説明するタイミング
チャートである。図５は、２対のビット線対ＢＬ０、／
ＢＬ０、ＢＬ１、／ＢＬ１から交互にデータを読出す場
合を示している。
【００７０】図５を参照して、コラム制御信号Ａがコラ
ムデコーダ８へ入力すると、コラムデコーダ８は、コラ
ム制御信号Ａに応答して、コラム選択信号ＣＳＬ０およ
びＣＳＬ１を交互に出力する。また、前述のカウンタ回
路により、コラム制御信号Ａに応答して、制御信号φＡ
およびφＢが交互に“Ｈ”の状態でコラムスイッチ７、
イコライズ回路１０、切換回路１１へ入力される。
ムデコーダ８へ入力すると、コラムデコーダ８は、コラ
ム制御信号Ａに応答して、コラム選択信号ＣＳＬ０およ
びＣＳＬ１を交互に出力する。また、前述のカウンタ回
路により、コラム制御信号Ａに応答して、制御信号φＡ
およびφＢが交互に“Ｈ”の状態でコラムスイッチ７、
イコライズ回路１０、切換回路１１へ入力される。
【００７１】まず、コラム選択信号ＣＳＬ０が“Ｌ”か
ら“Ｈ”へ立上がると、トランジスタＱ２１およびＱ２
２がオンし、ビット線対ＢＬ０、／ＢＬ０とトランジス
タＱ２３〜Ｑ２６とが接続される。このとき、制御信号
φＡは“Ｌ”から“Ｈ”へ立上がり、制御信号φＢは
“Ｌ”の状態にあるので、トランジスタＱ２３およびＱ
２４がオンし、トランジスタＱ２５およびＱ２６がオフ
する。したがって、ビット線対ＢＬ０、／ＢＬ０とデー
タ入出力線対ＩＯＡ、／ＩＯＡとが、トランジスタＱ２
１〜Ｑ２４を介して接続され、センスアンプ６０で増幅
されたデータがデータ入出力線対ＩＯＡ、／ＩＯＡに読
出される。
ら“Ｈ”へ立上がると、トランジスタＱ２１およびＱ２
２がオンし、ビット線対ＢＬ０、／ＢＬ０とトランジス
タＱ２３〜Ｑ２６とが接続される。このとき、制御信号
φＡは“Ｌ”から“Ｈ”へ立上がり、制御信号φＢは
“Ｌ”の状態にあるので、トランジスタＱ２３およびＱ
２４がオンし、トランジスタＱ２５およびＱ２６がオフ
する。したがって、ビット線対ＢＬ０、／ＢＬ０とデー
タ入出力線対ＩＯＡ、／ＩＯＡとが、トランジスタＱ２
１〜Ｑ２４を介して接続され、センスアンプ６０で増幅
されたデータがデータ入出力線対ＩＯＡ、／ＩＯＡに読
出される。
【００７２】また、このとき制御信号φＡは“Ｈ”の状
態にあるのでトランジスタＱ５１およびＱ５２がオン
し、データ入出力線対ＩＯＡ、／ＩＯＡに読出されたデ
ータはプリアンプ１２へ出力される。
態にあるのでトランジスタＱ５１およびＱ５２がオン
し、データ入出力線対ＩＯＡ、／ＩＯＡに読出されたデ
ータはプリアンプ１２へ出力される。
【００７３】次に、コラム制御信号Ａが“Ｈ”から
“Ｌ”へ立下がると、コラム選択信号ＣＳＬ０が“Ｈ”
から“Ｌ”へ立下り、トランジスタＱ２１およびＱ２２
がオフする。この結果、ビット線対ＢＬ０、／ＢＬ０と
データ入出力線対ＩＯＡ、／ＩＯＡが切離される。
“Ｌ”へ立下がると、コラム選択信号ＣＳＬ０が“Ｈ”
から“Ｌ”へ立下り、トランジスタＱ２１およびＱ２２
がオフする。この結果、ビット線対ＢＬ０、／ＢＬ０と
データ入出力線対ＩＯＡ、／ＩＯＡが切離される。
【００７４】一方、制御信号φＡが“Ｈ”から“Ｌ”へ
立下がると、インバータＧ５を介して、イコライズ信号
ＥＱＡが“Ｌ”から“Ｈ”へ立上がる。イコライズ信号
ＥＱＡが“Ｈ”になると、トランジスタＱ４１〜Ｑ４３
がオンされ、トランジスタＱ４１によりデータ入出力線
対ＩＯＡ、／ＩＯＡがイコライズされ、トランジスタＱ
４２、Ｑ４３によりデータ入出力線対ＩＯＡ、／ＩＯＡ
がプリチャージ電圧Ｖ BLにプリチャージされる。
立下がると、インバータＧ５を介して、イコライズ信号
ＥＱＡが“Ｌ”から“Ｈ”へ立上がる。イコライズ信号
ＥＱＡが“Ｈ”になると、トランジスタＱ４１〜Ｑ４３
がオンされ、トランジスタＱ４１によりデータ入出力線
対ＩＯＡ、／ＩＯＡがイコライズされ、トランジスタＱ
４２、Ｑ４３によりデータ入出力線対ＩＯＡ、／ＩＯＡ
がプリチャージ電圧Ｖ BLにプリチャージされる。
【００７５】次に、コラム制御信号Ａが“Ｌ”から
“Ｈ”へ立上がると、コラム選択信号ＣＳＬ１が“Ｌ”
から“Ｈ”へ立上がり、トランジスタＱ２７およびＱ２
８がオンする。また、コラム制御信号Ａが“Ｈ”から
“Ｌ”へ立上がると、制御信号φＢが“Ｌ”から“Ｈ”
へ立上がり、トランジスタＱ３１およびＱ３２がオン
し、ビット線対ＢＬ１、／ＢＬ１とデータ入出力線対Ｉ
ＯＢ、／ＩＯＢとが接続される。また、制御信号φＢが
“Ｌ”から“Ｈ”へ立上がると、インバータＧ６により
イコライズ信号ＥＱＢは“Ｈ”から“Ｌ”へ立下がる。
したがって、トランジスタＱ４４によるイコライズおよ
びトランジスタＱ４５およびＱ４６によるプリチャージ
が終了し、センスアンプ６１により増幅されたデータが
データ入出力線対ＩＯＢ、／ＩＯＢに読出される。一
方、イコライズ信号ＥＱＡは“Ｈ”の状態にあり、引続
き、データ入出力線対ＩＯＡ、／ＩＯＡはイコライズお
よびプリチャージが行なわれている。
“Ｈ”へ立上がると、コラム選択信号ＣＳＬ１が“Ｌ”
から“Ｈ”へ立上がり、トランジスタＱ２７およびＱ２
８がオンする。また、コラム制御信号Ａが“Ｈ”から
“Ｌ”へ立上がると、制御信号φＢが“Ｌ”から“Ｈ”
へ立上がり、トランジスタＱ３１およびＱ３２がオン
し、ビット線対ＢＬ１、／ＢＬ１とデータ入出力線対Ｉ
ＯＢ、／ＩＯＢとが接続される。また、制御信号φＢが
“Ｌ”から“Ｈ”へ立上がると、インバータＧ６により
イコライズ信号ＥＱＢは“Ｈ”から“Ｌ”へ立下がる。
したがって、トランジスタＱ４４によるイコライズおよ
びトランジスタＱ４５およびＱ４６によるプリチャージ
が終了し、センスアンプ６１により増幅されたデータが
データ入出力線対ＩＯＢ、／ＩＯＢに読出される。一
方、イコライズ信号ＥＱＡは“Ｈ”の状態にあり、引続
き、データ入出力線対ＩＯＡ、／ＩＯＡはイコライズお
よびプリチャージが行なわれている。
【００７６】次に、コラム制御信号Ａが“Ｈ”から
“Ｌ”へ立下がると、コラム選択信号ＣＳＬ１が“Ｈ”
から“Ｌ”へ立下り、トランジスタＱ２７およびＱ２８
がオフされ、ビット線対ＢＬ１、／ＢＬ１からデータ入
出力線対ＩＯＢ、／ＩＯＢへのデータ読出が終了する。
また、コラム制御信号Ａに応答して、制御信号φＢが
“Ｈ”から“Ｌ”へ立下り、インバータＧ６によりイコ
ライズ信号ＥＱＢが“Ｌ”から“Ｈ”へ立上がる。この
結果、トランジスタＱ４４〜Ｑ４６がオンし、データ入
出力線対ＩＯＢ、／ＩＯＢがトランジスタＱ４４により
イコライズされ、トランジスタＱ４５およびＱ４６によ
りプリチャージ電圧ＶBLにプリチャージさせる。
“Ｌ”へ立下がると、コラム選択信号ＣＳＬ１が“Ｈ”
から“Ｌ”へ立下り、トランジスタＱ２７およびＱ２８
がオフされ、ビット線対ＢＬ１、／ＢＬ１からデータ入
出力線対ＩＯＢ、／ＩＯＢへのデータ読出が終了する。
また、コラム制御信号Ａに応答して、制御信号φＢが
“Ｈ”から“Ｌ”へ立下り、インバータＧ６によりイコ
ライズ信号ＥＱＢが“Ｌ”から“Ｈ”へ立上がる。この
結果、トランジスタＱ４４〜Ｑ４６がオンし、データ入
出力線対ＩＯＢ、／ＩＯＢがトランジスタＱ４４により
イコライズされ、トランジスタＱ４５およびＱ４６によ
りプリチャージ電圧ＶBLにプリチャージさせる。
【００７７】以上の動作により、１つのデータ入出力線
対がデータ伝送に使用されている間に、他方のデータ線
対をイコライズすることができ、イコライズ時間がデー
タ入出力線対へのデータ読出時間へ影響を与えることは
なくなる。この結果、イコライズ時間を考慮せず、常に
一方のデータ入出力線対へデータを読出すことができ、
非常に高速なデータ読出を行なうことが可能となる。ま
た、図４に示すデータ入出力線対では、データ入出力線
対をデータの読出およびデータの書込に共用して使用す
ることができ、高集積化に適する構成となる。
対がデータ伝送に使用されている間に、他方のデータ線
対をイコライズすることができ、イコライズ時間がデー
タ入出力線対へのデータ読出時間へ影響を与えることは
なくなる。この結果、イコライズ時間を考慮せず、常に
一方のデータ入出力線対へデータを読出すことができ、
非常に高速なデータ読出を行なうことが可能となる。ま
た、図４に示すデータ入出力線対では、データ入出力線
対をデータの読出およびデータの書込に共用して使用す
ることができ、高集積化に適する構成となる。
【００７８】図４に示す実施例では、２対のビット線対
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１について述べた
が、ビット線対が多数ある場合でも、交互に各ビット線
対をデータ入出力線対に接続し、制御信号φＡおよびφ
Ｂに応答して同様にコラムスイッチを動作させれば、上
記と同様に順次所望のデータを２つのデータ入出力線対
ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに交互に読出すこ
とが可能となる。また、メモリセルアレイが複数ある場
合は、各ブロックごとに独立の制御信号φＡおよびφＢ
を入力するようにしてもよい。この場合は、各ブロック
ごとに独立したタイミングでビット線対から２つのデー
タ入出力線対へ交互にデータを読出すことが可能とな
る。
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１について述べた
が、ビット線対が多数ある場合でも、交互に各ビット線
対をデータ入出力線対に接続し、制御信号φＡおよびφ
Ｂに応答して同様にコラムスイッチを動作させれば、上
記と同様に順次所望のデータを２つのデータ入出力線対
ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに交互に読出すこ
とが可能となる。また、メモリセルアレイが複数ある場
合は、各ブロックごとに独立の制御信号φＡおよびφＢ
を入力するようにしてもよい。この場合は、各ブロック
ごとに独立したタイミングでビット線対から２つのデー
タ入出力線対へ交互にデータを読出すことが可能とな
る。
【００７９】次に、図１に示すプリアンプについてさら
に詳細に説明する。図６は、図１に示すプリアンプの一
例を示す回路図である。
に詳細に説明する。図６は、図１に示すプリアンプの一
例を示す回路図である。
【００８０】図６を参照して、プリアンプは、ＰＭＯＳ
トランジスタＱ６１〜Ｑ６４、ＮＭＯＳトランジスタＱ
６５〜Ｑ７０、インバータＧ１１〜Ｇ１３を含む。
トランジスタＱ６１〜Ｑ６４、ＮＭＯＳトランジスタＱ
６５〜Ｑ７０、インバータＧ１１〜Ｇ１３を含む。
【００８１】データ入出力線ＩＯＡおよびＩＯＢから出
力される信号ＩＯはトランジスタＱ６６のゲートに入力
される。また、データ入出力線／ＩＯＡおよび／ＩＯＢ
から出力される信号／ＩＯはトランジスタＱ６７のゲー
トに入力される。トランジスタＱ６６は、トランジスタ
Ｑ６８、Ｑ６４、Ｑ６７、およびＱ６１と接続される。
トランジスタＱ６７は、トランジスタＱ６８およびトラ
ンジスタＱ６２と接続される。トランジスタＱ６１およ
びＱ６２は電源電圧ＶCCと接続される。トランジスタＱ
６１およびＱ６２の各ゲートは、トランジスタＱ６１と
トランジスタＱ６６との接続点に接続される。プリアン
プイネーブル信号ＰＡＥはインバータＧ１１、トランジ
スタＱ６４のゲート、およびトランジスタＱ６８のゲー
トに入力される。インバータＧ１１はトランジスタＱ６
５のゲートと接続される。トランジスタＱ６４およびＱ
６５は、トランジスタＱ６１とトランジスタＱ６６との
接続点とトランジスタＱ６２とトランジスタＱ６７との
接続点とに接続される。トランジスタＱ６８は接地電位
と接続される。以上の構成により、トランジスタＱ６１
〜Ｑ６２，Ｑ６４〜Ｑ６８、インバータＧ１１はカレン
トミラーアンプを構成する。
力される信号ＩＯはトランジスタＱ６６のゲートに入力
される。また、データ入出力線／ＩＯＡおよび／ＩＯＢ
から出力される信号／ＩＯはトランジスタＱ６７のゲー
トに入力される。トランジスタＱ６６は、トランジスタ
Ｑ６８、Ｑ６４、Ｑ６７、およびＱ６１と接続される。
トランジスタＱ６７は、トランジスタＱ６８およびトラ
ンジスタＱ６２と接続される。トランジスタＱ６１およ
びＱ６２は電源電圧ＶCCと接続される。トランジスタＱ
６１およびＱ６２の各ゲートは、トランジスタＱ６１と
トランジスタＱ６６との接続点に接続される。プリアン
プイネーブル信号ＰＡＥはインバータＧ１１、トランジ
スタＱ６４のゲート、およびトランジスタＱ６８のゲー
トに入力される。インバータＧ１１はトランジスタＱ６
５のゲートと接続される。トランジスタＱ６４およびＱ
６５は、トランジスタＱ６１とトランジスタＱ６６との
接続点とトランジスタＱ６２とトランジスタＱ６７との
接続点とに接続される。トランジスタＱ６８は接地電位
と接続される。以上の構成により、トランジスタＱ６１
〜Ｑ６２，Ｑ６４〜Ｑ６８、インバータＧ１１はカレン
トミラーアンプを構成する。
【００８２】トランジスタＱ６３は電源電圧ＶCCおよび
トランジスタＱ６９と接続される。トランジスタＱ６３
のゲートは、トランジスタＱ６２とＱ６７との接続点お
よびトランジスタＱ７０のゲートと接続される。トラン
ジスタＱ６９のゲートにはプリアンプイネーブル信号Ｐ
ＡＥが入力される。トランジスタＱ６９はトランジスタ
Ｑ７０と接続される。トランジスタＱ７０は接地電位と
接続される。インバータＧ１２およびＧ１３はトランジ
スタＱ６３とＱ６９との接続点に接続され、リードデー
タ信号ＲＤを出力する。以上の構成により、トランジス
タＱ６３、Ｑ６９，Ｑ７０、インバータＧ１１、インバ
ータＧ１３は増幅回路を構成する。
トランジスタＱ６９と接続される。トランジスタＱ６３
のゲートは、トランジスタＱ６２とＱ６７との接続点お
よびトランジスタＱ７０のゲートと接続される。トラン
ジスタＱ６９のゲートにはプリアンプイネーブル信号Ｐ
ＡＥが入力される。トランジスタＱ６９はトランジスタ
Ｑ７０と接続される。トランジスタＱ７０は接地電位と
接続される。インバータＧ１２およびＧ１３はトランジ
スタＱ６３とＱ６９との接続点に接続され、リードデー
タ信号ＲＤを出力する。以上の構成により、トランジス
タＱ６３、Ｑ６９，Ｑ７０、インバータＧ１１、インバ
ータＧ１３は増幅回路を構成する。
【００８３】以上の構成により、プリアンプは、プリア
ンプイネーブル信号ＰＡＥが“Ｈ”のときデータ入出力
線対ＩＯ、／ＩＯから入力したデータ信号を増幅し、イ
ンバータＧ１２およびＧ１３でラッチしリードデータ信
号ＲＤとして出力する。
ンプイネーブル信号ＰＡＥが“Ｈ”のときデータ入出力
線対ＩＯ、／ＩＯから入力したデータ信号を増幅し、イ
ンバータＧ１２およびＧ１３でラッチしリードデータ信
号ＲＤとして出力する。
【００８４】次に、上記のように構成された半導体記憶
装置の動作についてさらに詳細に説明する。図７は、図
１に示す半導体記憶装置の動作を説明するタイミングチ
ャートである。図７では、ファーストページモードにお
いて、２つのデータを連続して読出し、図１３に示すイ
コライズ時間Ｔをほぼ０ｎｓにした状態の動作ついて説
明する。
装置の動作についてさらに詳細に説明する。図７は、図
１に示す半導体記憶装置の動作を説明するタイミングチ
ャートである。図７では、ファーストページモードにお
いて、２つのデータを連続して読出し、図１３に示すイ
コライズ時間Ｔをほぼ０ｎｓにした状態の動作ついて説
明する。
【００８５】図７を参照して、まず、外部からロウアド
レスストローブ信号／ＲＡＳが“Ｈ”から“Ｌ”へ立下
がると、ロウアドレス信号Ｒ１が読込まれ、ロウデコー
ダ４はロウアドレス信号Ｒ１に対応した所定のワード線
を活性化させる。
レスストローブ信号／ＲＡＳが“Ｈ”から“Ｌ”へ立下
がると、ロウアドレス信号Ｒ１が読込まれ、ロウデコー
ダ４はロウアドレス信号Ｒ１に対応した所定のワード線
を活性化させる。
【００８６】次に、外部から入力されるコラムアドレス
ストローブ信号／ＣＡＳが“Ｈ”から“Ｌ”へ立下がる
と、コラムアドレス信号Ｃ１が読込まれる。また、コラ
ムアドレスストローブ信号／ＣＡＳが立下がると、コラ
ム制御信号Ａが“Ｌ”から“Ｈ”へ立上がり、コラムア
ドレス信号Ｃ１に対応したコラム選択信号ここではたと
えばコラム選択信号ＣＳＬ０が“Ｌ”から“Ｈ”へ立上
がる。コラム選択信号ＣＳＬ０が立上がると、ビット線
対ＢＬ０、／ＢＬ０とデータ入出力線対ＩＯＡ、／ＩＯ
Ａが接続され、データ入出力線対ＩＯＡ、／ＩＯＡにデ
ータが読出される。
ストローブ信号／ＣＡＳが“Ｈ”から“Ｌ”へ立下がる
と、コラムアドレス信号Ｃ１が読込まれる。また、コラ
ムアドレスストローブ信号／ＣＡＳが立下がると、コラ
ム制御信号Ａが“Ｌ”から“Ｈ”へ立上がり、コラムア
ドレス信号Ｃ１に対応したコラム選択信号ここではたと
えばコラム選択信号ＣＳＬ０が“Ｌ”から“Ｈ”へ立上
がる。コラム選択信号ＣＳＬ０が立上がると、ビット線
対ＢＬ０、／ＢＬ０とデータ入出力線対ＩＯＡ、／ＩＯ
Ａが接続され、データ入出力線対ＩＯＡ、／ＩＯＡにデ
ータが読出される。
【００８７】一方、コラム制御信号Ａが立上がるとイコ
ライズ信号ＥＱＡは“Ｈ”から“Ｌ”へ立下り、データ
入出力線対ＩＯＡ、／ＩＯＡのイコライズ動作は終了
し、上記のようにデータが読出される。一方、イコライ
ズ信号ＥＱＢは“Ｈ”の状態にあるのでデータ入出力線
対ＩＯＢ、／ＩＯＢはイコライズ動作が実行されてい
る。
ライズ信号ＥＱＡは“Ｈ”から“Ｌ”へ立下り、データ
入出力線対ＩＯＡ、／ＩＯＡのイコライズ動作は終了
し、上記のようにデータが読出される。一方、イコライ
ズ信号ＥＱＢは“Ｈ”の状態にあるのでデータ入出力線
対ＩＯＢ、／ＩＯＢはイコライズ動作が実行されてい
る。
【００８８】データ入出力線対ＩＯＡ、／ＩＯＡに読出
されたデータは、プリアンプイネーブル信号ＰＡＥが
“Ｈ”にある間リードデータ信号ＲＤとしてメインアン
プ１３に出力される。メインアンプ１３では、アウトプ
ットイネーブル信号ＯＥＭが“Ｈ”の間入力したリード
データ信号ＲＤは出力データＱとして出力される。
されたデータは、プリアンプイネーブル信号ＰＡＥが
“Ｈ”にある間リードデータ信号ＲＤとしてメインアン
プ１３に出力される。メインアンプ１３では、アウトプ
ットイネーブル信号ＯＥＭが“Ｈ”の間入力したリード
データ信号ＲＤは出力データＱとして出力される。
【００８９】次に、コラムアドレスストローブ信号／Ｃ
ＡＳが“Ｌ”から“Ｈ”へ立上がると、コラム制御信号
Ａが“Ｈ”から“Ｌ”へ立下がる。コラム制御信号Ａが
立下がると、コラム選択信号ＣＳＬ０は“Ｈ”から
“Ｌ”へ立下り、データの読出が終了する。また、コラ
ム制御信号Ａが立下がると、イコライズ信号ＥＱＡが
“Ｌ”から“Ｈ”へ立上がり、データ入出力線対ＩＯ
Ａ、／ＩＯＡのイコライズ動作が開始される。
ＡＳが“Ｌ”から“Ｈ”へ立上がると、コラム制御信号
Ａが“Ｈ”から“Ｌ”へ立下がる。コラム制御信号Ａが
立下がると、コラム選択信号ＣＳＬ０は“Ｈ”から
“Ｌ”へ立下り、データの読出が終了する。また、コラ
ム制御信号Ａが立下がると、イコライズ信号ＥＱＡが
“Ｌ”から“Ｈ”へ立上がり、データ入出力線対ＩＯ
Ａ、／ＩＯＡのイコライズ動作が開始される。
【００９０】次に、コラムアドレスストローブ信号／Ｃ
ＡＳが“Ｈ”から“Ｌ”へ立下がると次のコラムアドレ
ス信号Ｃ１が読込まれる。コラムアドレスストローブ信
号／ＣＡＳが立上がるとコラム制御信号Ａが“Ｌ”から
“Ｈ”へ立上がり、コラムアドレス信号Ｃ１に対応した
コラム選択信号ＣＳＬ０が“Ｌ”から“Ｈ”へ再び立上
がる。また、同時に、制御信号φＢも“Ｌ”から“Ｈ”
へ立上がっているので、ビット線対ＢＬ０、／ＢＬ０と
データ入出力線対ＩＯＢ、／ＩＯＢが接続され、ビット
線対ＢＬ０、／ＢＬ０のデータがデータ入出力線対ＩＯ
Ｂ、／ＩＯＢに読出される。
ＡＳが“Ｈ”から“Ｌ”へ立下がると次のコラムアドレ
ス信号Ｃ１が読込まれる。コラムアドレスストローブ信
号／ＣＡＳが立上がるとコラム制御信号Ａが“Ｌ”から
“Ｈ”へ立上がり、コラムアドレス信号Ｃ１に対応した
コラム選択信号ＣＳＬ０が“Ｌ”から“Ｈ”へ再び立上
がる。また、同時に、制御信号φＢも“Ｌ”から“Ｈ”
へ立上がっているので、ビット線対ＢＬ０、／ＢＬ０と
データ入出力線対ＩＯＢ、／ＩＯＢが接続され、ビット
線対ＢＬ０、／ＢＬ０のデータがデータ入出力線対ＩＯ
Ｂ、／ＩＯＢに読出される。
【００９１】一方、コラム制御信号Ａが立上がると、イ
コライズ信号ＥＱＢは“Ｈ”から“Ｌ”へ立下り、デー
タ入出力線対ＩＯＢ、／ＩＯＢのイコライズ動作が終了
する。したがって、イコライズ動作が完了したデータ入
出力線対ＩＯＢ、／ＩＯＢに上記のようにデータが読出
される。
コライズ信号ＥＱＢは“Ｈ”から“Ｌ”へ立下り、デー
タ入出力線対ＩＯＢ、／ＩＯＢのイコライズ動作が終了
する。したがって、イコライズ動作が完了したデータ入
出力線対ＩＯＢ、／ＩＯＢに上記のようにデータが読出
される。
【００９２】読出されたデータは、プリアンプイネーブ
ル信号ＰＡＥが“Ｈ”の間リードデータ信号ＲＤとして
メインアンプ１３へ出力される。メインアンプ１３で
は、アウトプットイネーブル信号ＯＥＭが“Ｈ”の間出
力データＱとして増幅した信号を出力する。
ル信号ＰＡＥが“Ｈ”の間リードデータ信号ＲＤとして
メインアンプ１３へ出力される。メインアンプ１３で
は、アウトプットイネーブル信号ＯＥＭが“Ｈ”の間出
力データＱとして増幅した信号を出力する。
【００９３】上記のように、一方のデータ入出力線対に
データが読出されている間に他方のデータ入出力線対の
イコライズを行なっているので、データ読出時間に対し
てイコライズ時間が全く影響しなくなる。つまり、従来
の半導体記憶装置では、図１３に示すように連続してデ
ータを読出すためにはコラムアドレスストローブ信号／
ＣＡＳのパルスの間に約１０ｎｓ程度のイコライズ時間
をとる必要があったが、本実施例では、イコライズ動作
はデータの出力に使われていない間に行なわれているの
で、このイコライズ時間Ｔをほぼ０ｎｓにすることが可
能となり、非常に高速なデータ読出を行なうことが可能
となる。
データが読出されている間に他方のデータ入出力線対の
イコライズを行なっているので、データ読出時間に対し
てイコライズ時間が全く影響しなくなる。つまり、従来
の半導体記憶装置では、図１３に示すように連続してデ
ータを読出すためにはコラムアドレスストローブ信号／
ＣＡＳのパルスの間に約１０ｎｓ程度のイコライズ時間
をとる必要があったが、本実施例では、イコライズ動作
はデータの出力に使われていない間に行なわれているの
で、このイコライズ時間Ｔをほぼ０ｎｓにすることが可
能となり、非常に高速なデータ読出を行なうことが可能
となる。
【００９４】上記の例では、同一のビット線対について
連続した２つのデータを読出す場合について述べたが、
異なるビット線対であっても、また、２つ以上のデータ
を連続して読出す場合であっても同様にデータを読出す
ことができ、イコライズ時間が全くデータ読出時間に影
響せず、非常に高速なデータ読出を行なうことが可能と
なる。
連続した２つのデータを読出す場合について述べたが、
異なるビット線対であっても、また、２つ以上のデータ
を連続して読出す場合であっても同様にデータを読出す
ことができ、イコライズ時間が全くデータ読出時間に影
響せず、非常に高速なデータ読出を行なうことが可能と
なる。
【００９５】また、上記実施例では、入出力動作を併用
するデータ入出力線対について述べたが、読出専用のデ
ータ線対を用いた場合でも同様に適用することができ、
同様の効果を得ることができる。
するデータ入出力線対について述べたが、読出専用のデ
ータ線対を用いた場合でも同様に適用することができ、
同様の効果を得ることができる。
【００９６】次に、本発明の他の実施例の半導体記憶装
置について図面を参照して説明する。図８は、本発明の
他の実施例の半導体記憶装置の構成を示すブロック図で
ある。図８では、本発明をグローバルデータ入出力線対
およびローカルデータ入出力線対に用いた例である。
置について図面を参照して説明する。図８は、本発明の
他の実施例の半導体記憶装置の構成を示すブロック図で
ある。図８では、本発明をグローバルデータ入出力線対
およびローカルデータ入出力線対に用いた例である。
【００９７】図８を参照して、半導体記憶装置は、メモ
リブロック１６ａ〜１６ｄ、セレクトゲート１８ａ〜１
９ｄ、Ｉ／Ｏ入出力回路１７、イコライズ回路（ＥＱ）
１９、切換回路（ＳＷ）２０を含む。
リブロック１６ａ〜１６ｄ、セレクトゲート１８ａ〜１
９ｄ、Ｉ／Ｏ入出力回路１７、イコライズ回路（ＥＱ）
１９、切換回路（ＳＷ）２０を含む。
【００９８】４つのメモリブロック１６ａ〜１６ｄに
は、図１に示すロウデコーダ４、メモリセルアレイ５、
センスアンプ部６、コラムスイッチ７、コラムデコーダ
８等が含まれる。また、制御回路１、ロウアドレスバッ
ファ２、コラムアドレスバッファ３、カウンタ回路９等
は図示を省略している。各メモリブロック１６ａ〜１６
ｄにはローカルデータ入出力線対ＬＩＯａ〜ＬＩＯｄが
それぞれ接続され、各メモリブロックから読出されたデ
ータがローカルデータ入出力線対ＬＩＯａ〜ＬＩＯｄへ
出力される。ローカルデータ入出力線対ＬＩＯａ〜ＬＩ
Ｏｄはそれぞれセレクトゲート１８ａ〜１８ｄを介して
２つのグローバルデータ入出力線対ＧＩＯＡ、／ＧＩＯ
Ｂと接続される。グローバルデータ入出力線対ＧＩＯ
Ａ、ＧＩＯＢにはそれぞれイコライズ回路１９が設けら
れ、イコライズ回路１９は各グローバルデータ入出力線
対ＧＩＯＡ、ＧＩＯＢのイコライズ動作を実行する。グ
ローバルデータ入出力線対ＧＩＯＡ、ＧＩＯＢは切換回
路２０により一方のみがＩ／Ｏ入出力回路１７と接続さ
れる。
は、図１に示すロウデコーダ４、メモリセルアレイ５、
センスアンプ部６、コラムスイッチ７、コラムデコーダ
８等が含まれる。また、制御回路１、ロウアドレスバッ
ファ２、コラムアドレスバッファ３、カウンタ回路９等
は図示を省略している。各メモリブロック１６ａ〜１６
ｄにはローカルデータ入出力線対ＬＩＯａ〜ＬＩＯｄが
それぞれ接続され、各メモリブロックから読出されたデ
ータがローカルデータ入出力線対ＬＩＯａ〜ＬＩＯｄへ
出力される。ローカルデータ入出力線対ＬＩＯａ〜ＬＩ
Ｏｄはそれぞれセレクトゲート１８ａ〜１８ｄを介して
２つのグローバルデータ入出力線対ＧＩＯＡ、／ＧＩＯ
Ｂと接続される。グローバルデータ入出力線対ＧＩＯ
Ａ、ＧＩＯＢにはそれぞれイコライズ回路１９が設けら
れ、イコライズ回路１９は各グローバルデータ入出力線
対ＧＩＯＡ、ＧＩＯＢのイコライズ動作を実行する。グ
ローバルデータ入出力線対ＧＩＯＡ、ＧＩＯＢは切換回
路２０により一方のみがＩ／Ｏ入出力回路１７と接続さ
れる。
【００９９】次に、図８に示すセレクトゲートについて
さらに詳細に説明する。図９は、図８に示すセレクトゲ
ートの具体的な構成を示す図である。
さらに詳細に説明する。図９は、図８に示すセレクトゲ
ートの具体的な構成を示す図である。
【０１００】図９を参照して、セレクトゲート１８は、
ＮＭＯＳトランジスタＱ７１〜Ｑ７４を含む。トランジ
スタＱ７１は、ローカルデータ入出力線ＬＩＯとグロー
バルデータ入出力線ＧＩＯＡと接続される。トランジス
タＱ７２はローカルデータ入出力線／ＬＩＯおよびグロ
ーバルデータ入出力線／ＧＩＯＡと接続される。トラン
ジスタＱ７１およびＱ７２のゲートには制御信号φＡが
入力される。トランジスタＱ７３はローカルデータ入出
力線ＬＩＯおよびグローバルデータ入出力線ＧＩＯＢと
接続される。トランジスタＱ７４はローカルデータ入出
力線／ＬＩＯおよびグローバルデータ入出力線／ＧＩＯ
Ｂと接続される。トランジスタＱ７３およびＱ７４のゲ
ートには制御信号φＢが入力される。制御信号φＡ、φ
Ｂはたとえば、図２に示すカウンタ回路により発生され
る。
ＮＭＯＳトランジスタＱ７１〜Ｑ７４を含む。トランジ
スタＱ７１は、ローカルデータ入出力線ＬＩＯとグロー
バルデータ入出力線ＧＩＯＡと接続される。トランジス
タＱ７２はローカルデータ入出力線／ＬＩＯおよびグロ
ーバルデータ入出力線／ＧＩＯＡと接続される。トラン
ジスタＱ７１およびＱ７２のゲートには制御信号φＡが
入力される。トランジスタＱ７３はローカルデータ入出
力線ＬＩＯおよびグローバルデータ入出力線ＧＩＯＢと
接続される。トランジスタＱ７４はローカルデータ入出
力線／ＬＩＯおよびグローバルデータ入出力線／ＧＩＯ
Ｂと接続される。トランジスタＱ７３およびＱ７４のゲ
ートには制御信号φＢが入力される。制御信号φＡ、φ
Ｂはたとえば、図２に示すカウンタ回路により発生され
る。
【０１０１】上記の構成により、セレクトゲート１８
は、制御信号φＡ、φＢに応じてローカルデータ入出力
線対ＬＩＯ、／ＬＩＯとグローバルデータ入出力線対Ｇ
ＩＯＡ、／ＧＩＯＡまたはＧＩＯＢ、／ＧＩＯＢとを選
択的に接続する。したがって、図１に示す半導体記憶装
置と同様に、ローカルデータ入出力線対ＬＩＯ、／ＬＩ
Ｏから読出されたデータはグローバルデータ入出力線対
ＧＩＯＡ、／ＧＩＯＡまたはＧＩＯＢ、／ＧＩＯＢに伝
送される。
は、制御信号φＡ、φＢに応じてローカルデータ入出力
線対ＬＩＯ、／ＬＩＯとグローバルデータ入出力線対Ｇ
ＩＯＡ、／ＧＩＯＡまたはＧＩＯＢ、／ＧＩＯＢとを選
択的に接続する。したがって、図１に示す半導体記憶装
置と同様に、ローカルデータ入出力線対ＬＩＯ、／ＬＩ
Ｏから読出されたデータはグローバルデータ入出力線対
ＧＩＯＡ、／ＧＩＯＡまたはＧＩＯＢ、／ＧＩＯＢに伝
送される。
【０１０２】イコライズ回路１９は、インバータＧ１
５、Ｇ１６，トランジスタＱ７５〜ＱＱ８０を含む。イ
コライズ回路１９の構成は図４に示すイコライズ回路と
同様であるので以下その説明を省略する。イコライズ回
路１９は、図１に示す半導体記憶装置と同様にデータ伝
送に使用されていないグローバルデータ入出力線対のイ
コライズ動作を実行する。
５、Ｇ１６，トランジスタＱ７５〜ＱＱ８０を含む。イ
コライズ回路１９の構成は図４に示すイコライズ回路と
同様であるので以下その説明を省略する。イコライズ回
路１９は、図１に示す半導体記憶装置と同様にデータ伝
送に使用されていないグローバルデータ入出力線対のイ
コライズ動作を実行する。
【０１０３】切換回路２０は、ＮＭＯＳトランジスタＱ
８１〜Ｑ８４を含む。切換回路２０の構成は図４に示す
切換回路と同様であるので以下その説明を省略する。
８１〜Ｑ８４を含む。切換回路２０の構成は図４に示す
切換回路と同様であるので以下その説明を省略する。
【０１０４】上記のように本実施例の半導体記憶装置は
構成されているので図１に示す半導体記憶装置と同様
に、ローカルデータ入出力線対ＬＩＯ、／ＬＩＯのデー
タをグローバルデータ入出力線対ＧＩＯＡ、／ＧＩＯＡ
またはＧＩＯＢ、／ＧＩＯＢへ読出し、入出力回路１７
へ入力し、最終的に出力データとして出力される。ま
た、データ伝送に使用されていないグローバルデータ入
出力線対をイコライズ回路１９によりイコライズしてい
るので、データ読出時間にイコライズ時間が全く影響せ
ず、非常に高速なデータ読出を行なうことが可能とな
る。また、図８に示すように、１つのローカルデータ入
出力線対の長さに比べてグローバルデータ入出力線対の
長さが長い場合、グローバルデータ入出力線対の容量が
大きく、イコライズ時間がかかる場合は特に効果があ
る。
構成されているので図１に示す半導体記憶装置と同様
に、ローカルデータ入出力線対ＬＩＯ、／ＬＩＯのデー
タをグローバルデータ入出力線対ＧＩＯＡ、／ＧＩＯＡ
またはＧＩＯＢ、／ＧＩＯＢへ読出し、入出力回路１７
へ入力し、最終的に出力データとして出力される。ま
た、データ伝送に使用されていないグローバルデータ入
出力線対をイコライズ回路１９によりイコライズしてい
るので、データ読出時間にイコライズ時間が全く影響せ
ず、非常に高速なデータ読出を行なうことが可能とな
る。また、図８に示すように、１つのローカルデータ入
出力線対の長さに比べてグローバルデータ入出力線対の
長さが長い場合、グローバルデータ入出力線対の容量が
大きく、イコライズ時間がかかる場合は特に効果があ
る。
【０１０５】上記実施例では、４つのメモリブロックを
含む半導体記憶装置について述べたが、他の数のメモリ
ブロックを含む半導体記憶装置であっても、また、図８
に示すような構成を複数ブロック含む半導体記憶装置で
あっても、グローバルデータ入出力線対の長さがローカ
ルデータ入出力線対の長さより長い場合は、特に顕著な
効果を示す。
含む半導体記憶装置について述べたが、他の数のメモリ
ブロックを含む半導体記憶装置であっても、また、図８
に示すような構成を複数ブロック含む半導体記憶装置で
あっても、グローバルデータ入出力線対の長さがローカ
ルデータ入出力線対の長さより長い場合は、特に顕著な
効果を示す。
【０１０６】
【発明の効果】請求項１記載の半導体記憶装置において
は、データの入出力に共用されるデータ入出力線対を用
いてデータを読出す際、イコライズ時間がデータ読出時
間に全く影響しないため、非常に高速なデータ読出を行
なうことが可能となる。さらに、データ入出力線対は、
データの入出力に共用され、さらに高集積化を実現する
ことができる。
は、データの入出力に共用されるデータ入出力線対を用
いてデータを読出す際、イコライズ時間がデータ読出時
間に全く影響しないため、非常に高速なデータ読出を行
なうことが可能となる。さらに、データ入出力線対は、
データの入出力に共用され、さらに高集積化を実現する
ことができる。
【０１０７】請求項２記載の半導体記憶装置において
は、請求項１記載の半導体記憶装置の効果に加え、ビッ
ト線対を選択するための選択信号に応答して第１または
第２データ入出力線対を交互に選択しているので、イコ
ライズ時間を考慮せず、選択信号を入力することができ
るとともに、第１または第２データ入出力線対を選択す
る選択手段が簡略化され高集積化に適する。
は、請求項１記載の半導体記憶装置の効果に加え、ビッ
ト線対を選択するための選択信号に応答して第１または
第２データ入出力線対を交互に選択しているので、イコ
ライズ時間を考慮せず、選択信号を入力することができ
るとともに、第１または第２データ入出力線対を選択す
る選択手段が簡略化され高集積化に適する。
【０１０８】請求項３記載の半導体記憶装置において
は、データの出力のみに用いられる他１および第２デー
タ線対を用いてデータを読出す際、データ読出時間にイ
コライズ時間が全く影響せず、非常に高速なデータ読出
を行なうことが可能となる。
は、データの出力のみに用いられる他１および第２デー
タ線対を用いてデータを読出す際、データ読出時間にイ
コライズ時間が全く影響せず、非常に高速なデータ読出
を行なうことが可能となる。
【０１０９】請求項４記載の半導体記憶装置において
は、副データ線対から第１または第２主データ線対へデ
ータを読出す際、データ読出時間にイコライズ時間が全
く影響せず、非常に高速にデータを読出すことが可能と
なる。
は、副データ線対から第１または第２主データ線対へデ
ータを読出す際、データ読出時間にイコライズ時間が全
く影響せず、非常に高速にデータを読出すことが可能と
なる。
【図１】本発明の一実施例の半導体記憶装置の構成を示
すブロック図である。
すブロック図である。
【図２】図１に示すカウンタ回路の一例を示す回路図で
ある。
ある。
【図３】図２に示すカウンタ回路の動作を説明するタイ
ミングチャートである。
ミングチャートである。
【図４】図１に示すコラムスイッチの具体的な構成を示
す図である。
す図である。
【図５】図４に示すコラムスイッチの動作を説明するタ
イミングチャートである。
イミングチャートである。
【図６】図１に示すプリアンプの一例を示す回路図であ
る。
る。
【図７】図１に示す半導体記憶装置の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図８】本発明の他の実施例の半導体記憶装置の構成を
示すブロック図である。
示すブロック図である。
【図９】図８に示すセレクトゲートの具体的な構成を示
す図である。
す図である。
【図１０】従来の半導体記憶装置の構成を示すブロック
図である。
図である。
【図１１】図１０に示すコラムスイッチの具体的な構成
を示す図である。
を示す図である。
【図１２】図１１に示すコラムスイッチの動作を説明す
るタイミングチャートである。
るタイミングチャートである。
【図１３】図１０に示す半導体記憶装置の動作を示すタ
イミングチャートである。
イミングチャートである。
１ 制御回路、２ ロウアドレスバッファ、３ コラム
アドレスバッファ、４ロウデコーダ、５ メモリセルア
レイ、６ センスアンプ部、７ コラムスイッチ、８
コラムデコーダ、９ カウンタ回路、１０ イコライズ
回路、１１切換回路、１２ プリアンプ、１３ メイン
アンプ、１４ 書込回路、１５ データバッファ、１６
ａ〜１６ｄ メモリブロック、１７ 入出力回路、１８
セレクトゲート、１９ イコライズ回路、２０ 切換
回路。
アドレスバッファ、４ロウデコーダ、５ メモリセルア
レイ、６ センスアンプ部、７ コラムスイッチ、８
コラムデコーダ、９ カウンタ回路、１０ イコライズ
回路、１１切換回路、１２ プリアンプ、１３ メイン
アンプ、１４ 書込回路、１５ データバッファ、１６
ａ〜１６ｄ メモリブロック、１７ 入出力回路、１８
セレクトゲート、１９ イコライズ回路、２０ 切換
回路。
Claims (4)
- 【請求項１】 複数のワード線と、 前記ワード線と交差して配置された複数のビット線対
と、 前記ワード線と前記ビット線対との交点に配置された複
数のメモリセルとを含むメモリセルアレイと、 前記メモリアレイから出力されるデータおよび前記メモ
リアレイに入力されるデータを伝送する第１および第２
データ入出力線対と、 読出時に選択された前記ビット線対と前記第１または第
２データ入出力線対とを選択的に接続する接続手段と、 前記第１または第２データ入出力線対のうちデータ伝送
に使用されていないデータ入出力線対をイコライズする
イコライズ手段とを含む半導体記憶装置。 - 【請求項２】 前記接続手段は、さらに、 前記ビット線対を選択するための選択信号に応答して前
記第１または第２データ入出力線対を交互に選択する選
択手段を含む請求項１記載の半導体記憶装置。 - 【請求項３】 複数のワード線、 前記ワード線と交差して配置された複数のビット線対
と、 前記ワード線と前記ビット線対との交点に配置された複
数のメモリセルとを含むメモリセルアレイと、 前記メモリセルアレイから出力されるデータのみを伝送
する第１および第２データ線対と、 読出時に選択されたビット線対と前記第１または第２デ
ータ線対とを選択的に接続する接続手段と、 前記第１または第２データ線対のうちデータ伝送に使用
されていないデータ線対をイコライズするイコライズ手
段とを含む半導体記憶装置。 - 【請求項４】 複数のワード線、 前記ワード線と交差して配置された複数のビット線対
と、 前記ワード線と前記ビット線対との交点に配置された複
数のメモリセルとを含むメモリセルアレイと、 前記メモリセルアレイから出力されるデータを伝送する
副データ線対と、 前記副データ線対から伝送されたデータを伝送する第１
および第２主データ線対と、 前記第１または第２主データ線対と前記副データ線対と
を選択的に接続する接続手段と、 前記第１または第２主データ線対のうちデータ伝送に使
用されていない主データ線対をイコライズするイコライ
ズ手段とを含む半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6072197A JPH07282582A (ja) | 1994-04-11 | 1994-04-11 | 半導体記憶装置 |
| US08/667,341 US5650980A (en) | 1994-04-11 | 1996-06-20 | Semiconductor memory device utilizing two data line pairs and realizing high-speed data readout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6072197A JPH07282582A (ja) | 1994-04-11 | 1994-04-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07282582A true JPH07282582A (ja) | 1995-10-27 |
Family
ID=13482268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6072197A Withdrawn JPH07282582A (ja) | 1994-04-11 | 1994-04-11 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5650980A (ja) |
| JP (1) | JPH07282582A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135078A (ja) * | 1999-11-02 | 2001-05-18 | Fujitsu Ltd | メモリデバイス |
| US6414891B2 (en) | 2000-04-18 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including complementary data bus pair |
| JP2002251883A (ja) * | 2001-02-23 | 2002-09-06 | Fujitsu Ltd | 半導体記憶装置および情報処理システム |
| US7031199B2 (en) | 2001-09-06 | 2006-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2012089233A (ja) * | 2011-12-28 | 2012-05-10 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3244048B2 (ja) | 1998-05-19 | 2002-01-07 | 日本電気株式会社 | 半導体記憶装置 |
| KR100299522B1 (ko) * | 1999-06-28 | 2001-11-01 | 박종섭 | 고속 센스 증폭기 |
| US6436503B1 (en) | 1999-09-08 | 2002-08-20 | General Electric Company | Data storage medium containing polyestercarbonate |
| KR100482405B1 (ko) * | 2002-11-01 | 2005-04-14 | 삼성전자주식회사 | 계층구조의 데이터 입출력 라인을 갖는 반도체 메모리장치및 그 프리차지방법 |
| JP4221329B2 (ja) | 2004-04-28 | 2009-02-12 | パナソニック株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960009249B1 (ko) * | 1987-04-24 | 1996-07-16 | 미다 가쓰시게 | 반도체 메모리 |
| US5416743A (en) * | 1993-12-10 | 1995-05-16 | Mosaid Technologies Incorporated | Databus architecture for accelerated column access in RAM |
-
1994
- 1994-04-11 JP JP6072197A patent/JPH07282582A/ja not_active Withdrawn
-
1996
- 1996-06-20 US US08/667,341 patent/US5650980A/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP4675442B2 (ja) * | 1999-11-02 | 2011-04-20 | 富士通セミコンダクター株式会社 | メモリデバイス |
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