JP4278414B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、データ読出用およびデータ書込用のＩ／Ｏ線が共通化されたＩ／Ｏ共通型の半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Dynamic Random Access Memory）は、半導体デバイスの高集積化および大容量化に適した記憶装置として、様々なシステムにおいて使用されている。
【０００３】
ＤＲＡＭにおけるデータの書込動作は、一般に、以下の４つの動作からなる。すなわち、メモリセルに記憶されたデータに対応してビット線対に現われた微小電圧差をセンスアンプによって大振幅に増幅するセンス動作、データ書込対象のメモリセルが接続されるビット線対をＩ／Ｏ線対と接続してＩ／Ｏ線対上の書込データをビット線対へ書込む書込動作、ワード線の活性化に伴なって一旦破壊された非選択セルの記憶データおよび上記書込データを元のメモリセルへ書込むリストア動作、およびビット線対の電位を初期化するイコライズ動作の一連の４つの動作によってデータの書込みが行なわれる。この一連の動作は、一般に、“Read modify Write動作”と呼ばれている。
【０００４】
この“Read modify Write動作”においては、センスアンプ活性化信号を受けてセンスアンプが活性化され、ビット線対上の微小電圧差がセンスアンプによって十分な電圧差に増幅された後、コラム選択信号が活性化されてビット線対がＩ／Ｏ線対と電気的に接続され、Ｉ／Ｏ線対からビット線対へのデータの書込みが行なわれる。
【０００５】
一方、センスアンプによる電圧増幅を待たずにコラム選択信号を活性化することによって高速動作を実現する“Write before Sense動作”が知られており、この“Write before Sense動作”を実現する回路構成として、データ読出用およびデータ書込用のＩ／Ｏ線対が個別に設けられるＩ／Ｏ分離型のＤＲＡＭが一般に知られている。このＩ／Ｏ分離型のＤＲＡＭにおいては、コラム選択信号をセンスアンプ活性化信号と同時またはそれよりも前に活性化でき、上述したセンス動作および書込動作を同時に実行できるため、“Write before Sense動作”によるＩ／Ｏ分離型のＤＲＡＭは、“Read modify Write動作”によるＩ／Ｏ共通型のＤＲＡＭに比べて動作が高速化される。
【０００６】
しかしながら、Ｉ／Ｏ分離型のＤＲＡＭにおいては、ビット線対をデータ読出用およびデータ書込用のＩ／Ｏ線対と接続するためにビット線対ごとに接続ゲートを２つずつ設ける必要があるため、Ｉ／Ｏ分離型のＤＲＡＭは、Ｉ／Ｏ共通型のＤＲＡＭに比べて素子数が増加し、回路面積が増大するという問題を有している。
【０００７】
そこで、特開平６−６０６５７号公報には、Ｉ／Ｏ線の構成をＩ／Ｏ共通型とし、ビット線対をＩ／Ｏ線対と接続する接続ゲート回路において、データの読出しに関しては、Ｉ／Ｏ分離型と同じ回路構成とし、データの書込みに関しては、データ読出用のゲートトランジスタとビット線対との間に書込制御信号をゲートに受けるゲートトランジスタを設けたＤＲＡＭが開示されている。これによって、Ｉ／Ｏ分離型のＤＲＡＭの特徴を活かしつつ、Ｉ／Ｏ線対の数および素子数を低減し、チップサイズの縮小およびコストの低減が図られている。
【０００８】
【特許文献１】
特開平６−６０６５７号公報
【特許文献２】
特開２０００−２１１７３号公報
【０００９】
【発明が解決しようとする課題】
ＤＲＡＭにおいて高速化を実現すべくＩ／Ｏ分離型の回路構成を採用すると、上述したように、回路面積の増大を招く。一方、従来のＩ／Ｏ共通型のＤＲＡＭは、Ｉ／Ｏ分離型のＤＲＡＭに比べて回路面積を縮小できるが、“Write before Sense動作”は実現できない。以下、従来のＩ／Ｏ共通型のＤＲＡＭにおいて“Write before Sense動作”を行なったときに発生する問題について説明する。
【００１０】
Ｉ／Ｏ共通型のＤＲＡＭにおいて、データ書込時、センスアンプ活性化信号が活性化される前にコラム選択信号が活性化されると、Ｉ／Ｏ線対に接続されたビット線対（以下、「選択ビット線対」とも称する。）の電圧がフルスイングすることによって、その選択ビット線対に隣接するビット線が選択ビット線対からカップリングの影響を受け、ＤＲＡＭが誤動作する可能性がある。
【００１１】
すなわち、ワード線が活性化されると、そのワード線に接続されるメモリセルに記憶されているデータは、メモリセルの選択／非選択に拘わらず、微小電圧変化として対応するビット線対上に読出される。そして、センスアンプが活性化される前に選択ビット線対がＩ／Ｏ線対と接続され、書込データに対応してＩ／Ｏ線対に発生している電圧に応じて選択ビット線対の電圧が変化すると、まだセンスアンプによって増幅されていない隣接するビット線の電圧がその選択ビット線対からカップリングの影響を受ける。その結果、カップリングの影響を受けた隣接ビット線の記憶データの内容が反転してしまうおそれがある。
【００１２】
上記特開平６−６０６５７号公報に開示されたＤＲＡＭは、Ｉ／Ｏ分離型のＤＲＡＭの特徴を活かしつつＩ／Ｏ共通型で回路を構成し、回路面積の縮小が図られているが、データ書込時においては、コラム選択信号および書込制御信号が活性化されるのは、センスアンプが活性化されビット線対上の電圧が十分に増幅された後であり、センスアンプが活性化される前にコラム選択信号および書込制御信号が活性化されると、上述したカップリングの問題が起こる。すなわち、このＤＲＡＭでは、“Write before Sense動作”は実現できない。
【００１３】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、Ｉ／Ｏ共通型の回路構成で“Write before Sense動作”を実現する半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、データを記憶するメモリセルと、メモリセルに接続されるビット線対と、ビット線対に対応して設けられ、センスアンプ活性化信号に応じて活性化されるセンスアンプと、ビット線対を介してメモリセルに入出力されるデータを伝達するＩ／Ｏ線対と、ビット線対とＩ／Ｏ線対との間に設けられ、センスアンプ活性化信号およびビット線対を選択する列選択信号が活性化されたとき、ビット線対をＩ／Ｏ線対と導通させる接続ゲート回路とを備える。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【００１７】
図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、メモリアレイ３４とを備える。
【００１８】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。
【００１９】
クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ内部クロックを出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じてアドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。
【００２０】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００２１】
入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じてデータＤＱ０〜ＤＱｉを取込んでラッチし、Ｉ／Ｏ線対を介して内部データＩＤＱをメモリアレイ３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、メモリアレイ３４から上記Ｉ／Ｏ線対を介して受ける内部データＩＤＱをデータ入出力端子１８へ出力する。
【００２２】
制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱｉのメモリアレイ３４への読み書きが行なわれる。
【００２３】
行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリアレイ３４上のワード線を選択し、選択されたワード線をワード線ドライバ（図示せず）によって活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリアレイ３４上のビット線対を選択し、対応するコラム選択信号を活性化する。
【００２４】
図２は、図１に示したメモリアレイ３４の構成を示す回路図である。
図２を参照して、メモリアレイ３４は、データを記憶する複数のメモリセルが行列状に配列されたメモリブロック３４１と、メモリセル行に対応して設けられる複数のワード線ＷＬ１，ＷＬ２…と、メモリセル列に対応して設けられる複数のビット線対ＢＬ１，／ＢＬ１…と、各ビット線対に対応して設けられる複数のセンスアンプを含むセンスアンプ帯３４２と、ビット線対とＩ／Ｏ線対との間に設けられ、列アドレスデコーダ３２から受けるコラム選択信号ＣＳＬ１，ＣＳＬ２…に基づいて動作する複数の接続ゲート回路を含む接続ゲート帯３４３と、センスアンプ帯３４２や接続ゲート帯３４３の動作を制御する入出力制御回路３４４とを含む。ここで、メモリブロック３４１は、上記複数のワード線ＷＬ１，ＷＬ２…を介して行アドレスデコーダ３０と接続される。
【００２５】
再び図１を参照して、データ書込時においては、書込データＤＱが入出力バッファ２６に取込まれると、行アドレスデコーダ３０によって選択ワード線が活性化され、列アドレスデコーダ３２によってコラム選択信号が活性化される。ただし、後述するように、コラム選択信号が活性化されるのみでは、接続ゲート回路はオンしない。そして、入出力制御回路によってセンスアンプ活性化信号が活性化されると、センスアンプが活性化するとともに接続ゲート回路がオンする。これにより、Ｉ／Ｏ線対から接続ゲート回路を介して選択ビット線対へ内部データＩＤＱが書込まれる。
【００２６】
センスアンプは、内部データＩＤＱの論理レベルに応じて、選択ビット線および相補ビット線の電圧レベルをそれぞれ電源電圧Ｖｄｄおよび接地電圧ＧＮＤまたは接地電圧ＧＮＤおよび電源電圧Ｖｄｄにする。これによって、行アドレスデコーダ３０によって活性化されたワード線と列アドレスデコーダ３２によって選択されたビット線対とに接続されるメモリブロック上のメモリセルに内部データＩＤＱが書込まれる。
【００２７】
一方、データ読出時は、データ読出前にビット線対が電圧Ｖｄｄ／２にプリチャージされた後、行アドレスデコーダ３０によって選択ワード線が活性化され、列アドレスデコーダ３２によってコラム選択信号が活性化される。ただし、データ書込時と同様に、コラム選択信号が活性化されるのみでは、接続ゲート回路はオンしない。そして、入出力制御回路によってセンスアンプ活性化信号が活性化されると、センスアンプが活性化するとともに接続ゲート回路がオンする。これにより、センスアンプによって増幅される選択ビット線対上の電位が接続ゲート回路を介してＩ／Ｏ線対へ伝わり、内部データＩＤＱが読出される。
【００２８】
図３は、実施の形態１による半導体記憶装置のセンスアンプ周辺の回路図である。なお、図３においては、図示の関係上、１つのセンスアンプ周辺の回路のみが示されているが、実際には、その他の部分は、繰返し構成となっている。以下では、図３に示された範囲で説明を行なう。
【００２９】
図３を参照して、ビット線対ＢＬ，／ＢＬに接続されるセンスアンプ５２の周辺には、接続ゲート回路５４と、インバータ５６と、ＰチャネルＭＯＳトランジスタＰ２と、ＮチャネルＭＯＳトランジスタＮ２，Ｎ１６，Ｎ１８とが設けられている。
【００３０】
センスアンプ５２は、ＰチャネルＭＯＳトランジスタＰ４，Ｐ６と、ＮチャネルＭＯＳトランジスタＮ４，Ｎ６とからなる。ＰチャネルＭＯＳトランジスタＰ４は、ノードＮＤＰとビット線ＢＬとの間に接続され、ビット線／ＢＬにゲートが接続される。ＰチャネルＭＯＳトランジスタＰ６は、ノードＮＤＰとビット線／ＢＬとの間に接続され、ビット線ＢＬにゲートが接続される。ＮチャネルＭＯＳトランジスタＮ４は、ビット線ＢＬとノードＮＤＮとの間に接続され、ビット線／ＢＬにゲートが接続される。ＮチャネルＭＯＳトランジスタＮ６は、ビット線／ＢＬとノードＮＤＮとの間に接続され、ビット線ＢＬにゲートが接続される。
【００３１】
また、ＰチャネルＭＯＳトランジスタＰ２は、電源ノードＶｄｄとノードＮＤＰとの間に接続され、インバータ５６からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２は、ノードＮＤＮと接地ノードＧＮＤとの間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。インバータ５６は、センスアンプ活性化信号Ｓ０を反転した信号を出力する。
【００３２】
センスアンプ５２は、入出力制御回路（図示せず）から出力されるセンスアンプ活性化信号Ｓ０によって制御される。すなわち、センスアンプ活性化信号Ｓ０がＨ（論理ハイ）レベルのとき、センスアンプ５２は活性化され、センスアンプ活性化信号Ｓ０がＬ（論理ロー）レベルのとき、センスアンプ５２は不活性化される。そして、センスアンプ５２は、活性化しているとき、ビット線対ＢＬ，／ＢＬの微小電圧差を増幅する。
【００３３】
接続ゲート回路５４は、ＮチャネルＭＯＳトランジスタＮ８〜Ｎ１４と、ＮＤ１，ＮＤ２とからなる。ＮチャネルＭＯＳトランジスタＮ８は、ビット線ＢＬとノードＮＤ１との間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１０は、ノードＮＤ１とグローバルＩＯ線ＧＩＯとの間に接続され、コラム選択信号ＣＳＬをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１２は、ビット線／ＢＬとノードＮＤ２との間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１６は、ノードＮＤ２とグローバルＩＯ線／ＧＩＯとの間に接続され、コラム選択信号ＣＳＬをゲートに受ける。
【００３４】
ここで、グローバルＩＯ線ＧＩＯおよびグローバルＩＯ線／ＧＩＯは、「Ｉ／Ｏ線対」を構成する。
【００３５】
接続ゲート回路５４は、センスアンプ活性化信号Ｓ０および列アドレスデコーダ３２（図示せず）から出力されるコラム選択信号ＣＳＬによって制御される。そして、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬをそれぞれゲートに受けるＮチャネルＭＯＳトランジスタＮ８，Ｎ１０がビット線ＢＬとグローバルＩＯ線ＧＩＯとの間にシリアルに接続され、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬをそれぞれゲートに受けるＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４がビット線／ＢＬとグローバルＩＯ線／ＧＩＯとの間にシリアルに接続される。したがって、接続ゲート回路５４は、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬのいずれもがＨレベルのときオンし、ビット線対ＢＬ，／ＢＬをグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続する。
【００３６】
ＮチャネルＭＯＳトランジスタＮ１６，Ｎ１８は、メモリブロック（図示せず）とビット線対ＢＬ，／ＢＬとの間にそれぞれ接続され、いずれもビット線接続信号ＢＬＩをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１６，Ｎ１８は、ビット線接続信号ＢＬＩの電圧レベルが接地電圧ＧＮＤのときオフし、メモリブロックをビット線対ＢＬ，／ＢＬと電気的に分離する。
【００３７】
図４は、図３に示した回路の読出動作時の動作波形図である。
図４を参照して、時刻Ｔ１において、ワード線ＷＬが活性化されると、時刻Ｔ２において、メモリセルに記憶されているデータに応じてビット線ＢＬ，／ＢＬに微小な電位変化が現われる。そして、時刻Ｔ３において、コラム選択信号ＣＳＬが活性化されるが、センスアンプ活性化信号Ｓ０が不活性化されているので、接続ゲート回路５４はオンせず、ビット線対ＢＬ，／ＢＬは、グローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に分離されている。
【００３８】
時刻Ｔ４において、センスアンプ活性化信号Ｓ０が活性化されると、センスアンプ５２が活性化され、ビット線対ＢＬ，／ＢＬの電圧レベルが相反する方向に増幅される。そして、これと同時に、接続ゲート回路５４のＮチャネルＭＯＳトランジスタＮ８，Ｎ１２がオンする。そうすると、接続ゲート回路５４がオンし、ビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続され、グローバルＩＯ線対ＧＩＯ，／ＧＩＯにデータが読出される。
【００３９】
時刻Ｔ５以降はリストア動作であり、時刻Ｔ５において十分に増幅された記憶データは、メモリセルへ再書込され、時刻Ｔ６において、ワード線ＷＬ、コラム選択信号ＣＳＬおよびセンスアンプ活性化信号Ｓ０が不活性化される。そして、時刻Ｔ７において、ビット線イコライズ回路（図示せず）によって、ビット線対ＢＬ，／ＢＬの電圧レベルが初期化される。
【００４０】
図５は、図３に示した回路の書込動作時の動作波形図である。
図５を参照して、時刻Ｔ１〜Ｔ３までの動作波形は、図４に示した読出動作時の動作波形と同じである。時刻Ｔ４において、センスアンプ活性化信号Ｓ０が活性化されると、センスアンプ５２が活性化され、これと同時に、接続ゲート回路５４のＮチャネルＭＯＳトランジスタＮ８，Ｎ１２がオンする。したがって、接続ゲート回路５４がオンし、ビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続される。そうすると、グローバルＩＯ線対ＧＩＯ，／ＧＩＯからビット線対ＢＬ，／ＢＬへデータが書込まれ、その書込まれたデータをセンスアンプ５２が増幅する。
【００４１】
時刻Ｔ５以降はリストア動作であり、図４に示した読出動作時の動作波形と同じである。
【００４２】
上述したように、接続ゲート回路５４は、センスアンプ活性化信号Ｓ０を取込んでいるので、センスアンプ５２が活性化される前に接続ゲート回路５４がオンすることはない。すなわち、センスアンプ５２が活性化される前にビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続されることはない。したがって、上述したカップリングの問題は発生しない。
【００４３】
そして、センスアンプ５２の活性化前に寄生容量の大きいグローバルＩＯ線対ＧＩＯ，／ＧＩＯにあらかじめデータを書込んでおき、コラム選択信号ＣＳＬを活性化しておくことで、センスアンプ５２の活性化と同時にグローバルＩＯ線対ＧＩＯ，／ＧＩＯからビット線対ＢＬ，／ＢＬへのデータの書込みを開始することができる。すなわち、“Write before Sense動作”が実現される。
【００４４】
なお、図３に示した回路は、従来のＩ／Ｏ共通型の回路と同じ動作を行なうことも可能である。
【００４５】
図６は、図３に示した回路の書込動作においてセンスアンプを活性化した後にコラム選択信号を活性化する場合の動作波形図である。
【００４６】
図６を参照して、時刻Ｔ１において、ワード線ＷＬが活性化されると、時刻Ｔ２において、メモリセルに記憶されているデータに応じてビット線ＢＬ，／ＢＬに微小な電位変化が現われる。続いて、時刻Ｔ３において、センスアンプ活性化信号Ｓ０が活性化されると、センスアンプ５２が活性化され、ビット線対ＢＬ，／ＢＬの電圧レベルが相反する方向に増幅される。
【００４７】
そして、ビット線対ＢＬ，／ＢＬの電圧差が十分に増幅された時刻Ｔ４において、コラム選択信号ＣＳＬが活性化されると、接続ゲート回路５４のＮチャネルＭＯＳトランジスタＮ１０，Ｎ１４がオンする。したがって、接続ゲート回路５４がオンし、ビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続される。そうすると、グローバルＩＯ線対ＧＩＯ，／ＧＩＯからビット線対ＢＬ，／ＢＬにデータが書込まれ、その書込まれたデータをセンスアンプ５２が増幅する。
【００４８】
時刻Ｔ５以降はリストア動作であり、図５に示した書込動作時の動作波形と同じである。
【００４９】
しかしながら、この半導体記憶装置１０においては、コラム選択信号ＣＳＬをセンスアンプ活性化信号Ｓ０の活性化と同時またはそれ以前に活性化してもカップリングの問題は生じない。したがって、図６に示したように、センスアンプ活性化信号Ｓ０の活性化からコラム選択信号ＣＳＬの活性化までの遅延時間を設ける必要はなく、図５に示したように、動作の高速化が実現できる。
【００５０】
図７は、図３に示した接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【００５１】
図７を参照して、この回路は、図３に示した回路の構成において、接続ゲート回路５４に代えて接続ゲート回路５４Ａを備える。接続ゲート回路５４Ａは、接続ゲート回路５４の構成において、ＮチャネルＭＯＳトランジスタＮ２０をさらに含む。ＮチャネルＭＯＳトランジスタＮ２０は、ノードＮＤ１，ＮＤ２の間に接続され、イコライズ信号ＥＱをゲートに受ける。
【００５２】
ＮチャネルＭＯＳトランジスタＮ２０は、入出力制御回路（図示せず）から出力されるイコライズ信号ＥＱがＨレベルのときオンし、ノードＮＤ１，ＮＤ２の電位を同電位にする。すなわち、ＮチャネルＭＯＳトランジスタＮ２０は、「イコライズ回路」を構成する。
【００５３】
イコライズ信号ＥＱは、ビット線対ＢＬ，／ＢＬのイコライズ動作時に活性化される。したがって、接続ゲート回路５４ＡのノードＮＤ１，ＮＤ２は、ビット線対ＢＬ，／ＢＬがイコライズされるタイミングで同時にイコライズされる。
【００５４】
そして、このイコライズ回路を設けることによって、ビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続されるときにノードＮＤ１，ＮＤ２が不安定状態にあることはなく、ビット線対ＢＬ，／ＢＬの電位がノードＮＤ１，ＮＤ２に速やかに反映され、その結果、ビット線対ＢＬ，／ＢＬおよびグローバルＩＯ線対ＧＩＯ，／ＧＩＯ間のデータ伝送が高速化される。
【００５５】
以上のように、この実施の形態１による半導体記憶装置によれば、コラム選択信号ＣＳＬおよびセンスアンプ活性化信号Ｓ０のいずれも活性化されていないと接続ゲート回路５４，５４Ａがオンしないようにしたので、センスアンプ５２の活性化前にビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯに接続されることはない。したがって、Ｉ／Ｏ共通型の回路でありながらカップリングの問題は発生せず、“Write before Sense動作”が実現できる。その結果、高速かつ回路面積の小さい半導体記憶装置が実現できる。
【００５６】
また、接続ゲート回路５４Ａにイコライズ回路を設けることによって、さらに動作速度が改善される。
【００５７】
［実施の形態２］
実施の形態２による半導体記憶装置の全体構成は、図１に示した半導体記憶装置の全体構成と同じである。
【００５８】
図８は、実施の形態２による半導体記憶装置のセンスアンプ周辺の回路図である。なお、図８においても、図３と同様に、図示の関係上、１つのセンスアンプ周辺の回路のみが示されているが、実際には、その他の部分は、繰返し構成となっている。以下では、図８に示された範囲で説明を行なう。
【００５９】
図８を参照して、この回路は、図３に示された回路の構成において、接続ゲート回路５４に代えて接続ゲート回路５４Ｂを備える。接続ゲート回路５４Ｂは、ＮチャネルＭＯＳトランジスタＮ２２〜Ｎ２８と、ノードＮＤ３，ＮＤ４とを含む。
【００６０】
ＮチャネルＭＯＳトランジスタＮ２２は、ビット線ＢＬとノードＮＤ３との間に接続され、コラム選択信号ＣＳＬをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２４は、ノードＮＤ３とグローバルＩＯ線ＧＩＯとの間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２６は、ビット線／ＢＬとノードＮＤ４との間に接続され、コラム選択信号ＣＳＬをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２８は、ノードＮＤ４とグローバルＩＯ線／ＧＩＯとの間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。
【００６１】
接続ゲート回路５４Ｂは、ビット線対ＢＬ，／ＢＬにそれぞれ接続されるＮチャネルＭＯＳトランジスタＮ２２，Ｎ２６がコラム選択信号ＣＳＬをゲートに受け、グローバルＩＯ線対ＧＩＯ，／ＧＩＯにそれぞれ接続されるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８がセンスアンプ活性化信号Ｓ０を受ける点において、実施の形態１における接続ゲート回路５４と異なるが、機能的には同じである。
【００６２】
図９は、図８に示した接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【００６３】
図９を参照して、この回路は、図８に示した回路の構成において、接続ゲート回路５４Ｂに代えて接続ゲート回路５４Ｃを備える。接続ゲート回路５４Ｃは、図８に示した接続ゲート回路５４Ｂの構成において、ＮチャネルＭＯＳトランジスタＮ３０をさらに含む。ＮチャネルＭＯＳトランジスタＮ３０は、ノードＮＤ３，ＮＤ４の間に接続され、イコライズ信号ＥＱをゲートに受ける。
【００６４】
ＮチャネルＭＯＳトランジスタＮ３０は、入出力制御回路（図示せず）から出力されるイコライズ信号ＥＱがＨレベルのときオンし、ノードＮＤ３，ＮＤ４の電位を同電位にする。すなわち、ＮチャネルＭＯＳトランジスタＮ３０は、「イコライズ回路」を構成する。このイコライズ回路の機能は、実施の形態１で説明したＮチャネルＭＯＳトランジスタＮ２０によるイコライズ機能と同じである。
【００６５】
図８，図９に示した回路のように、センスアンプ活性化信号Ｓ０をゲートに受けるトランジスタをグローバルＩＯ線対ＧＩＯ，／ＧＩＯ側に配置することによって、グローバルＩＯ線対ＧＩＯ，／ＧＩＯを共用する複数の接続ゲート回路において、上記トランジスタを共通化することができる。
【００６６】
図１０は、センスアンプ活性化信号Ｓ０をゲートに受けるトランジスタが複数の接続ゲート回路によって共通化される場合のセンスアンプ周辺の回路図である。
【００６７】
図１０を参照して、回路７０．１は、コラム選択信号ＣＳＬ１に対応する回路であって、回路構成は、図８に示した回路の構成と同じである。回路７０．ｎは、コラム選択信号ＣＳＬｎに対応する回路であって、回路７０．ｎは、図８に示した回路の構成において、接続ゲート回路５４Ｂに代えて接続ゲート回路５４Ｂ．ｎを備える。
【００６８】
接続ゲート回路５４Ｂ．ｎは、ＮチャネルＭＯＳトランジスタＮ２２ｎ，Ｎ２６ｎを含む。ＮチャネルＭＯＳトランジスタＮ２２ｎは、ビット線ＢＬとノードＮＤ３との間に接続され、コラム選択信号ＣＳＬｎをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２６ｎは、ビット線／ＢＬとノードＮＤ４との間に接続され、コラム選択信号ＣＳＬ１をゲートに受ける。
【００６９】
接続ゲート回路５４Ｂ，５４Ｂ．ｎは、接続ゲート回路５４Ｂに含まれるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８を共用する。すなわち、回路７０．１，７０．ｎは、グローバルＩＯ線対ＧＩＯ，／ＧＩＯを共用するが、コラム選択信号ＣＳＬ１，ＣＳＬｎが同時に活性化されることはないので、ビット線対ＢＬ１，／ＢＬ１およびビット線対ＢＬｎ，／ＢＬｎが同時に共通のグローバルＩＯ線対ＧＩＯ，／ＧＩＯに接続されることはない。そこで、センスアンプ活性化信号Ｓ０をゲートに受けるトランジスタを回路７０．１，７０．ｎで共通化することによって素子数を低減し、回路面積のさらなる縮小が図られる。
【００７０】
なお、上記においては、センスアンプ５２，５２．ｎを活性化するＰチャネルＭＯＳトランジスタＰ２，Ｐ２ｎおよびＮチャネルＭＯＳトランジスタＮ２，Ｎ２ｎは、センスアンプ５２，５２．ｎごとに設けられたが、たとえば、一組のＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２をセンスアンプ５２，５２．ｎにおいて共有するようにしてもよい。
【００７１】
図１１は、図１０に示した回路の平面構成を概略的に説明する平面図である。
図１１，図１０を参照して、ＳＡドライバ帯１０２は、ＰチャネルＭＯＳトランジスタＰ２，Ｐ２ｎが形成される領域である。クロスカップル帯１０４は、ＰチャネルＭＯＳトランジスタＰ４，Ｐ４ｎ，Ｐ６，Ｐ６ｎが形成される領域である。クロスカップル帯１０６は、ＮチャネルＭＯＳトランジスタＮ４，Ｎ４ｎ，Ｎ６，Ｎ６ｎが形成される領域である。
【００７２】
ＳＡドライバ帯１０８，１１０は、ＮチャネルＭＯＳトランジスタＮ２，Ｎ２ｎが形成される領域である。Ｙゲート帯１１２〜１１８は、コラム選択信号ＣＳＬ１またはＣＳＬｎをゲートに受けるＮチャネルＭＯＳトランジスタＮ２２，Ｎ２２ｎ，Ｎ２６，Ｎ２６ｎが形成される領域である。Ｙゲート帯１２０は、センスアンプ活性化信号Ｓ０をゲートに受けるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８が形成される領域である。
【００７３】
一般に、ＮチャネルＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタよりも面積的に小さいので、ＰチャネルＭＯＳトランジスタが形成されるＳＡドライバ帯１０２の占有面積に対して、ＮチャネルＭＯＳトランジスタが形成されるＳＡドライバ帯１０８，１１０の占有面積は小さく、ＳＡドライバ帯１０８，１１０間には空き領域が生じる。
【００７４】
一方、図１０に示した回路においては、センスアンプ活性化信号Ｓ０を受けるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８は、複数の接続ゲート回路５４Ｂ，５４Ｂ．ｎによって共通化されるので、Ｙゲート帯１２０の占有面積は小さくて済む。そこで、従来、Ｙゲート帯１１２〜１１８に対してＳＡドライバ帯１０８，１１０と反対側に設けられていたＹゲート帯１２０を上記空き領域に設けることによって、回路面積を縮小できる。
【００７５】
なお、図１０に示した回路においても、接続ゲート回路にイコライズ機能を設けることができる。この場合、センスアンプ活性化信号Ｓ０をゲートに受けるトランジスタが複数の接続ゲート回路によって共通化され、ノードＮＤ３，ＮＤ４が複数の接続ゲート回路において共有されていることから、ノードＮＤ３，ＮＤ４の電位を同電位にするイコライズ回路も、複数の接続ゲート回路によって共通化することができる。
【００７６】
以上のように、この実施の形態２による半導体記憶装置によっても、実施の形態１と同様の効果を得ることができる。
【００７７】
また、共通のグローバルＩＯ線対ＧＩＯ，／ＧＩＯに接続される接続ゲート回路５４Ｂ，５４Ｂ．ｎにおいて、センスアンプ活性化信号Ｓ０をゲートに受けるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８を共通化できるので、この場合は、回路面積をさらに縮小することができる。
【００７８】
［実施の形態３］
実施の形態３による半導体記憶装置の全体構成は、図１に示した半導体記憶装置の全体構成と同じである。
【００７９】
図１２は、実施の形態３による半導体記憶装置のセンスアンプ周辺の回路図である。なお、図１２においても、図３と同様に、図示の関係上、１つのセンスアンプ周辺の回路のみが示されているが、実際には、その他の部分は、繰返しの構成となっている。以下では、図１２に示された範囲で説明を行なう。
【００８０】
図１２を参照して、この回路は、図３に示された回路の構成において、ＡＮＤゲート５８をさらに備え、接続ゲート回路５４に代えて接続ゲート回路５４Ｄを備える。ＡＮＤゲート５８は、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬの論理積を演算し、その演算結果を接続ゲート回路５４Ｄへ出力する。ここで、ＡＮＤゲート５８は、「論理ゲート回路」を構成する。
【００８１】
接続ゲート回路５４Ｄは、ＮチャネルＭＯＳトランジスタＮ３２，Ｎ３４を含む。ＮチャネルＭＯＳトランジスタ３２は、ビット線ＢＬとグローバルＩＯ線ＧＩＯとの間に接続され、ＡＮＤゲート５８からの出力信号ＣＳＬＳをゲートに受ける。ＮチャネルＭＯＳトランジスタ３４は、ビット線／ＢＬとグローバルＩＯ線／ＧＩＯとの間に接続され、ＡＮＤゲート５８からの出力信号ＣＳＬＳをゲートに受ける。
【００８２】
接続ゲート回路５４Ｄは、ＡＮＤゲート５８からの出力信号ＣＳＬＳがＨレベルのとき、すなわち、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬのいずれもがＨレベルのとき、ビット線対ＢＬ，／ＢＬをグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続する。その結果、この回路によっても、図３に示した回路と同様の機能が実現される。
【００８３】
そして、ＡＮＤゲート５８からの出力信号ＣＳＬＳによって接続ゲート回路５４Ｄの動作を制御することで、図３や図８に示した実施の形態１，２における回路よりも回路面積を縮小することができる。すなわち、図１２に示した回路で構成されるメモリアレイは、図３や図８に示した回路で構成されるメモリアレイに比べて、センスアンプの個数×２個分の素子を削減できる。一方、ＡＮＤゲート５８による素子の増加は、メモリブロックの段数×２個分の増加ですむため、全体として素子数が削減され、回路面積を縮小できる。
【００８４】
図１３は、図１２に示した接続ゲート回路がライトマスク機能を有する場合の回路図である。
【００８５】
図１３を参照して、この回路は、図１２に示した回路の構成において、接続ゲート回路５４Ｄに代えて接続ゲート回路５４Ｅを備える。接続ゲート回路５４Ｅは、接続ゲート回路５４Ｄの構成において、ＮチャネルＭＯＳトランジスタＮ３６，Ｎ３８と、ノードＮＤ５，ＮＤ６とをさらに含む。
【００８６】
ＮチャネルＭＯＳトランジスタＮ３２，Ｎ３４は、それぞれノードＮＤ５，ＮＤ６と接続される。ＮチャネルＭＯＳトランジスタＮ３６は、ノードＮＤ５とグローバルＩＯ線ＧＩＯとの間に接続され、ライトマスク信号ＷＭをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ３８は、ノードＮＤ６とグローバルＩＯ線／ＧＩＯとの間に接続され、ライトマスク信号ＷＭをゲートに受ける。
【００８７】
接続ゲート回路５４Ｅは、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬ、ならびに入出力制御回路（図示せず）から出力されるライトマスク信号ＷＭによって制御される。すなわち、ライトマスク信号ＷＭがＨレベルのとき、ＮチャネルＭＯＳトランジスタＮ３６，Ｎ３８はオンし、図１３に示した回路は、図１２に示した回路と同じ動作をする。一方、ライトマスク信号ＷＭがＬレベルのとき、ＮチャネルＭＯＳトランジスタＮ３６，Ｎ３８はオフし、接続ゲート回路５４Ｅは、ビット線対ＢＬ，／ＢＬをグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に分離する。したがって、書込データは、マスクされる。
【００８８】
図１４は、図１３に示した回路が構成されるメモリアレイ３４の平面構成を概略的に説明する平面図である。
【００８９】
図１４を参照して、メモリアレイ３４は、アレイ部１５２，１５４と、アレイ制御部１５６と、データパス部１５８，１６０とを含む。アレイ部１５２，１５４には、メモリセルおよびセンスアンプ５２が形成される。アレイ制御部１５６には、ワード線活性化信号、ビット線接続信号ＢＬＩ、センスアンプ活性化信号Ｓ０、コラム選択信号ＣＳＬおよびイコライズ信号ＥＱをそれぞれ活性化するドライバ、ならびに図１３に示したＡＮＤゲート５８が形成される。データパス部１５８，１６０には、グローバルＩＯ線対ＧＩＯ，／ＧＩＯを駆動するプリアンプやライト／リードドライバなどが形成される。
【００９０】
このように、ＡＮＤゲート５８をアレイ制御部１５６に形成することで、アレイ部に含まれる接続ゲート回路５４Ｅは、シリアル接続したトランジスタのみで構成され、レイアウト効率が向上する。
【００９１】
なお、上記では、ＡＮＤゲート５８は、アレイ制御部１５６に形成されるものとしたが、たとえば、杭打ち部などに形成されてもよい。ここで、杭打ち部とは、アレイ部に含まれるメモリセルアレイにおいて、高抵抗のゲート配線の抵抗値を低減するため、ゲート配線を低抵抗のメタル配線と一定の間隔でコンタクト接続された部分をいう。
【００９２】
図１５は、図１３に示した接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【００９３】
図１５を参照して、この回路は、図１３に示した回路の構成において、接続ゲート回路５４Ｅに代えて接続ゲート回路５４Ｆを備える。接続ゲート回路５４Ｆは、図１３に示した接続ゲート回路５４Ｅの構成において、ＮチャネルＭＯＳトランジスタＮ４０をさらに含む。ＮチャネルＭＯＳトランジスタＮ４０は、ノードＮＤ５，ＮＤ６との間に接続され、イコライズ信号ＥＱをゲートに受ける。
【００９４】
ＮチャネルＭＯＳトランジスタＮ４０は、入出力制御回路（図示せず）から出力されるイコライズ信号ＥＱがＨレベルのときオンし、ノードＮＤ５，ＮＤ６の電位を同電位にする。すなわち、ＮチャネルＭＯＳトランジスタＮ４０は、「イコライズ回路」を構成する。このイコライズ回路の機能は、実施の形態１で説明したＮチャネルＭＯＳトランジスタＮ２０によるイコライズ機能と同じである。
【００９５】
以上のように、この実施の形態３による半導体記憶装置によっても、実施の形態１と同様の効果を得ることができる。
【００９６】
また、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬを入力とするＡＮＤゲート５８からの出力信号ＣＳＬＳを接続ゲート回路において用いるようにしたので、回路全体の素子数を削減することができ、また、回路のレイアウト効率も向上する。その結果、回路面積を縮小することができる。
【００９７】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９８】
【発明の効果】
この発明によれば、接続ゲート回路の活性化にコラム選択信号およびセンスアンプ活性化信号を用い、コラム選択信号およびセンスアンプ活性化信号のいずれも活性化されていないと接続ゲート回路がオンしないようにしたので、ビット線対ＢＬ，／ＢＬおよびグローバルＩＯ線対ＧＩＯ，／ＧＩＯがセンスアンプの活性化前に接続されることはなく、カップリングの問題は発生し得ない。
【００９９】
そして、上記のようにすることで、Ｉ／Ｏ共通型の回路で“Write before Sense動作”が実現され、高速かつ回路面積の小さい半導体記憶装置が実現できる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】 図１に示すメモリアレイの構成を示す回路図である。
【図３】 実施の形態１による半導体記憶装置のセンスアンプ周辺の回路図である。
【図４】 図３に示す回路の読出動作時の動作波形図である。
【図５】 図３に示す回路の書込動作時の動作波形図である。
【図６】 図３に示す回路の書込動作においてセンスアンプを活性化した後にコラム選択信号を活性化する場合の動作波形図である。
【図７】 図３に示す接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【図８】 実施の形態２による半導体記憶装置のセンスアンプ周辺の回路図である。
【図９】 図８に示す接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【図１０】 センスアンプ活性化信号をゲートに受けるトランジスタが複数の接続ゲート回路によって共通化される場合のセンスアンプ周辺の回路図である。
【図１１】 図１０に示す回路の平面構成を概略的に説明する平面図である。
【図１２】 実施の形態３による半導体記憶装置のセンスアンプ周辺の回路図である。
【図１３】 図１２に示す接続ゲート回路がライトマスク機能を有する場合の回路図である。
【図１４】 図１３に示す回路が構成されるメモリアレイの平面構成を概略的に説明する平面図である。
【図１５】 図１３に示す接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【符号の説明】
１０ 半導体記憶装置、１２ 制御信号端子、１４ クロック端子、１６ アドレス端子、１８ データ入出力端子、２０ 制御信号バッファ、２２ クロックバッファ、２４ アドレスバッファ、２６ 入出力バッファ、２８ 制御回路、３０ 行アドレスデコーダ、３２ 列アドレスデコーダ、３４ メモリアレイ、５２ センスアンプ、５４，５４Ａ〜５４Ｆ 接続ゲート回路、５６ インバータ、５８ ＡＮＤゲート、１０２ ＳＡドライバ帯（Ｐ−ｃｈ）、１０４，１０６ クロスカップル帯、１０８，１１０ ＳＡドライバ帯（Ｎ−ｃｈ）、１１２〜１１８ Ｙゲート帯（ＣＳＬ）、１２０ Ｙゲート帯（Ｓ０）、１５２，１５４ アレイ部、１５６ アレイ制御部、１５８，１６０ データパス部、３４１ メモリブロック、３４２ センスアンプ帯、３４３ 接続ゲート帯、３４４入出力制御回路。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、データ読出用およびデータ書込用のＩ／Ｏ線が共通化されたＩ／Ｏ共通型の半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Dynamic Random Access Memory）は、半導体デバイスの高集積化および大容量化に適した記憶装置として、様々なシステムにおいて使用されている。
【０００３】
ＤＲＡＭにおけるデータの書込動作は、一般に、以下の４つの動作からなる。すなわち、メモリセルに記憶されたデータに対応してビット線対に現われた微小電圧差をセンスアンプによって大振幅に増幅するセンス動作、データ書込対象のメモリセルが接続されるビット線対をＩ／Ｏ線対と接続してＩ／Ｏ線対上の書込データをビット線対へ書込む書込動作、ワード線の活性化に伴なって一旦破壊された非選択セルの記憶データおよび上記書込データを元のメモリセルへ書込むリストア動作、およびビット線対の電位を初期化するイコライズ動作の一連の４つの動作によってデータの書込みが行なわれる。この一連の動作は、一般に、“Read modify Write動作”と呼ばれている。
【０００４】
この“Read modify Write動作”においては、センスアンプ活性化信号を受けてセンスアンプが活性化され、ビット線対上の微小電圧差がセンスアンプによって十分な電圧差に増幅された後、コラム選択信号が活性化されてビット線対がＩ／Ｏ線対と電気的に接続され、Ｉ／Ｏ線対からビット線対へのデータの書込みが行なわれる。
【０００５】
一方、センスアンプによる電圧増幅を待たずにコラム選択信号を活性化することによって高速動作を実現する“Write before Sense動作”が知られており、この“Write before Sense動作”を実現する回路構成として、データ読出用およびデータ書込用のＩ／Ｏ線対が個別に設けられるＩ／Ｏ分離型のＤＲＡＭが一般に知られている。このＩ／Ｏ分離型のＤＲＡＭにおいては、コラム選択信号をセンスアンプ活性化信号と同時またはそれよりも前に活性化でき、上述したセンス動作および書込動作を同時に実行できるため、“Write before Sense動作”によるＩ／Ｏ分離型のＤＲＡＭは、“Read modify Write動作”によるＩ／Ｏ共通型のＤＲＡＭに比べて動作が高速化される。
【０００６】
しかしながら、Ｉ／Ｏ分離型のＤＲＡＭにおいては、ビット線対をデータ読出用およびデータ書込用のＩ／Ｏ線対と接続するためにビット線対ごとに接続ゲートを２つずつ設ける必要があるため、Ｉ／Ｏ分離型のＤＲＡＭは、Ｉ／Ｏ共通型のＤＲＡＭに比べて素子数が増加し、回路面積が増大するという問題を有している。
【０００７】
そこで、特開平６−６０６５７号公報には、Ｉ／Ｏ線の構成をＩ／Ｏ共通型とし、ビット線対をＩ／Ｏ線対と接続する接続ゲート回路において、データの読出しに関しては、Ｉ／Ｏ分離型と同じ回路構成とし、データの書込みに関しては、データ読出用のゲートトランジスタとビット線対との間に書込制御信号をゲートに受けるゲートトランジスタを設けたＤＲＡＭが開示されている。これによって、Ｉ／Ｏ分離型のＤＲＡＭの特徴を活かしつつ、Ｉ／Ｏ線対の数および素子数を低減し、チップサイズの縮小およびコストの低減が図られている。
【０００８】
【特許文献１】
特開平６−６０６５７号公報
【特許文献２】
特開２０００−２１１７３号公報
【０００９】
【発明が解決しようとする課題】
ＤＲＡＭにおいて高速化を実現すべくＩ／Ｏ分離型の回路構成を採用すると、上述したように、回路面積の増大を招く。一方、従来のＩ／Ｏ共通型のＤＲＡＭは、Ｉ／Ｏ分離型のＤＲＡＭに比べて回路面積を縮小できるが、“Write before Sense動作”は実現できない。以下、従来のＩ／Ｏ共通型のＤＲＡＭにおいて“Write before Sense動作”を行なったときに発生する問題について説明する。
【００１０】
Ｉ／Ｏ共通型のＤＲＡＭにおいて、データ書込時、センスアンプ活性化信号が活性化される前にコラム選択信号が活性化されると、Ｉ／Ｏ線対に接続されたビット線対（以下、「選択ビット線対」とも称する。）の電圧がフルスイングすることによって、その選択ビット線対に隣接するビット線が選択ビット線対からカップリングの影響を受け、ＤＲＡＭが誤動作する可能性がある。
【００１１】
すなわち、ワード線が活性化されると、そのワード線に接続されるメモリセルに記憶されているデータは、メモリセルの選択／非選択に拘わらず、微小電圧変化として対応するビット線対上に読出される。そして、センスアンプが活性化される前に選択ビット線対がＩ／Ｏ線対と接続され、書込データに対応してＩ／Ｏ線対に発生している電圧に応じて選択ビット線対の電圧が変化すると、まだセンスアンプによって増幅されていない隣接するビット線の電圧がその選択ビット線対からカップリングの影響を受ける。その結果、カップリングの影響を受けた隣接ビット線の記憶データの内容が反転してしまうおそれがある。
【００１２】
上記特開平６−６０６５７号公報に開示されたＤＲＡＭは、Ｉ／Ｏ分離型のＤＲＡＭの特徴を活かしつつＩ／Ｏ共通型で回路を構成し、回路面積の縮小が図られているが、データ書込時においては、コラム選択信号および書込制御信号が活性化されるのは、センスアンプが活性化されビット線対上の電圧が十分に増幅された後であり、センスアンプが活性化される前にコラム選択信号および書込制御信号が活性化されると、上述したカップリングの問題が起こる。すなわち、このＤＲＡＭでは、“Write before Sense動作”は実現できない。
【００１３】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、Ｉ／Ｏ共通型の回路構成で“Write before Sense動作”を実現する半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、データを記憶するメモリセルと、メモリセルに接続されるビット線対と、ビット線対に対応して設けられ、センスアンプ活性化信号に応じて活性化されるセンスアンプと、ビット線対を介してメモリセルに入出力されるデータを伝達するＩ／Ｏ線対と、ビット線対とＩ／Ｏ線対との間に設けられ、センスアンプ活性化信号およびビット線対を選択する列選択信号が活性化されたとき、ビット線対をＩ／Ｏ線対と導通させる接続ゲート回路とを備える。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【００１７】
図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、メモリアレイ３４とを備える。
【００１８】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。
【００１９】
クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ内部クロックを出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じてアドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。
【００２０】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００２１】
入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じてデータＤＱ０〜ＤＱｉを取込んでラッチし、Ｉ／Ｏ線対を介して内部データＩＤＱをメモリアレイ３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、メモリアレイ３４から上記Ｉ／Ｏ線対を介して受ける内部データＩＤＱをデータ入出力端子１８へ出力する。
【００２２】
制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱｉのメモリアレイ３４への読み書きが行なわれる。
【００２３】
行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリアレイ３４上のワード線を選択し、選択されたワード線をワード線ドライバ（図示せず）によって活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリアレイ３４上のビット線対を選択し、対応するコラム選択信号を活性化する。
【００２４】
図２は、図１に示したメモリアレイ３４の構成を示す回路図である。
図２を参照して、メモリアレイ３４は、データを記憶する複数のメモリセルが行列状に配列されたメモリブロック３４１と、メモリセル行に対応して設けられる複数のワード線ＷＬ１，ＷＬ２…と、メモリセル列に対応して設けられる複数のビット線対ＢＬ１，／ＢＬ１…と、各ビット線対に対応して設けられる複数のセンスアンプを含むセンスアンプ帯３４２と、ビット線対とＩ／Ｏ線対との間に設けられ、列アドレスデコーダ３２から受けるコラム選択信号ＣＳＬ１，ＣＳＬ２…に基づいて動作する複数の接続ゲート回路を含む接続ゲート帯３４３と、センスアンプ帯３４２や接続ゲート帯３４３の動作を制御する入出力制御回路３４４とを含む。ここで、メモリブロック３４１は、上記複数のワード線ＷＬ１，ＷＬ２…を介して行アドレスデコーダ３０と接続される。
【００２５】
再び図１を参照して、データ書込時においては、書込データＤＱが入出力バッファ２６に取込まれると、行アドレスデコーダ３０によって選択ワード線が活性化され、列アドレスデコーダ３２によってコラム選択信号が活性化される。ただし、後述するように、コラム選択信号が活性化されるのみでは、接続ゲート回路はオンしない。そして、入出力制御回路によってセンスアンプ活性化信号が活性化されると、センスアンプが活性化するとともに接続ゲート回路がオンする。これにより、Ｉ／Ｏ線対から接続ゲート回路を介して選択ビット線対へ内部データＩＤＱが書込まれる。
【００２６】
センスアンプは、内部データＩＤＱの論理レベルに応じて、選択ビット線および相補ビット線の電圧レベルをそれぞれ電源電圧Ｖｄｄおよび接地電圧ＧＮＤまたは接地電圧ＧＮＤおよび電源電圧Ｖｄｄにする。これによって、行アドレスデコーダ３０によって活性化されたワード線と列アドレスデコーダ３２によって選択されたビット線対とに接続されるメモリブロック上のメモリセルに内部データＩＤＱが書込まれる。
【００２７】
一方、データ読出時は、データ読出前にビット線対が電圧Ｖｄｄ／２にプリチャージされた後、行アドレスデコーダ３０によって選択ワード線が活性化され、列アドレスデコーダ３２によってコラム選択信号が活性化される。ただし、データ書込時と同様に、コラム選択信号が活性化されるのみでは、接続ゲート回路はオンしない。そして、入出力制御回路によってセンスアンプ活性化信号が活性化されると、センスアンプが活性化するとともに接続ゲート回路がオンする。これにより、センスアンプによって増幅される選択ビット線対上の電位が接続ゲート回路を介してＩ／Ｏ線対へ伝わり、内部データＩＤＱが読出される。
【００２８】
図３は、実施の形態１による半導体記憶装置のセンスアンプ周辺の回路図である。なお、図３においては、図示の関係上、１つのセンスアンプ周辺の回路のみが示されているが、実際には、その他の部分は、繰返し構成となっている。以下では、図３に示された範囲で説明を行なう。
【００２９】
図３を参照して、ビット線対ＢＬ，／ＢＬに接続されるセンスアンプ５２の周辺には、接続ゲート回路５４と、インバータ５６と、ＰチャネルＭＯＳトランジスタＰ２と、ＮチャネルＭＯＳトランジスタＮ２，Ｎ１６，Ｎ１８とが設けられている。
【００３０】
センスアンプ５２は、ＰチャネルＭＯＳトランジスタＰ４，Ｐ６と、ＮチャネルＭＯＳトランジスタＮ４，Ｎ６とからなる。ＰチャネルＭＯＳトランジスタＰ４は、ノードＮＤＰとビット線ＢＬとの間に接続され、ビット線／ＢＬにゲートが接続される。ＰチャネルＭＯＳトランジスタＰ６は、ノードＮＤＰとビット線／ＢＬとの間に接続され、ビット線ＢＬにゲートが接続される。ＮチャネルＭＯＳトランジスタＮ４は、ビット線ＢＬとノードＮＤＮとの間に接続され、ビット線／ＢＬにゲートが接続される。ＮチャネルＭＯＳトランジスタＮ６は、ビット線／ＢＬとノードＮＤＮとの間に接続され、ビット線ＢＬにゲートが接続される。
【００３１】
また、ＰチャネルＭＯＳトランジスタＰ２は、電源ノードＶｄｄとノードＮＤＰとの間に接続され、インバータ５６からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２は、ノードＮＤＮと接地ノードＧＮＤとの間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。インバータ５６は、センスアンプ活性化信号Ｓ０を反転した信号を出力する。
【００３２】
センスアンプ５２は、入出力制御回路（図示せず）から出力されるセンスアンプ活性化信号Ｓ０によって制御される。すなわち、センスアンプ活性化信号Ｓ０がＨ（論理ハイ）レベルのとき、センスアンプ５２は活性化され、センスアンプ活性化信号Ｓ０がＬ（論理ロー）レベルのとき、センスアンプ５２は不活性化される。そして、センスアンプ５２は、活性化しているとき、ビット線対ＢＬ，／ＢＬの微小電圧差を増幅する。
【００３３】
接続ゲート回路５４は、ＮチャネルＭＯＳトランジスタＮ８〜Ｎ１４と、ＮＤ１，ＮＤ２とからなる。ＮチャネルＭＯＳトランジスタＮ８は、ビット線ＢＬとノードＮＤ１との間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１０は、ノードＮＤ１とグローバルＩＯ線ＧＩＯとの間に接続され、コラム選択信号ＣＳＬをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１２は、ビット線／ＢＬとノードＮＤ２との間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１６は、ノードＮＤ２とグローバルＩＯ線／ＧＩＯとの間に接続され、コラム選択信号ＣＳＬをゲートに受ける。
【００３４】
ここで、グローバルＩＯ線ＧＩＯおよびグローバルＩＯ線／ＧＩＯは、「Ｉ／Ｏ線対」を構成する。
【００３５】
接続ゲート回路５４は、センスアンプ活性化信号Ｓ０および列アドレスデコーダ３２（図示せず）から出力されるコラム選択信号ＣＳＬによって制御される。そして、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬをそれぞれゲートに受けるＮチャネルＭＯＳトランジスタＮ８，Ｎ１０がビット線ＢＬとグローバルＩＯ線ＧＩＯとの間にシリアルに接続され、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬをそれぞれゲートに受けるＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４がビット線／ＢＬとグローバルＩＯ線／ＧＩＯとの間にシリアルに接続される。したがって、接続ゲート回路５４は、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬのいずれもがＨレベルのときオンし、ビット線対ＢＬ，／ＢＬをグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続する。
【００３６】
ＮチャネルＭＯＳトランジスタＮ１６，Ｎ１８は、メモリブロック（図示せず）とビット線対ＢＬ，／ＢＬとの間にそれぞれ接続され、いずれもビット線接続信号ＢＬＩをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１６，Ｎ１８は、ビット線接続信号ＢＬＩの電圧レベルが接地電圧ＧＮＤのときオフし、メモリブロックをビット線対ＢＬ，／ＢＬと電気的に分離する。
【００３７】
図４は、図３に示した回路の読出動作時の動作波形図である。
図４を参照して、時刻Ｔ１において、ワード線ＷＬが活性化されると、時刻Ｔ２において、メモリセルに記憶されているデータに応じてビット線ＢＬ，／ＢＬに微小な電位変化が現われる。そして、時刻Ｔ３において、コラム選択信号ＣＳＬが活性化されるが、センスアンプ活性化信号Ｓ０が不活性化されているので、接続ゲート回路５４はオンせず、ビット線対ＢＬ，／ＢＬは、グローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に分離されている。
【００３８】
時刻Ｔ４において、センスアンプ活性化信号Ｓ０が活性化されると、センスアンプ５２が活性化され、ビット線対ＢＬ，／ＢＬの電圧レベルが相反する方向に増幅される。そして、これと同時に、接続ゲート回路５４のＮチャネルＭＯＳトランジスタＮ８，Ｎ１２がオンする。そうすると、接続ゲート回路５４がオンし、ビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続され、グローバルＩＯ線対ＧＩＯ，／ＧＩＯにデータが読出される。
【００３９】
時刻Ｔ５以降はリストア動作であり、時刻Ｔ５において十分に増幅された記憶データは、メモリセルへ再書込され、時刻Ｔ６において、ワード線ＷＬ、コラム選択信号ＣＳＬおよびセンスアンプ活性化信号Ｓ０が不活性化される。そして、時刻Ｔ７において、ビット線イコライズ回路（図示せず）によって、ビット線対ＢＬ，／ＢＬの電圧レベルが初期化される。
【００４０】
図５は、図３に示した回路の書込動作時の動作波形図である。
図５を参照して、時刻Ｔ１〜Ｔ３までの動作波形は、図４に示した読出動作時の動作波形と同じである。時刻Ｔ４において、センスアンプ活性化信号Ｓ０が活性化されると、センスアンプ５２が活性化され、これと同時に、接続ゲート回路５４のＮチャネルＭＯＳトランジスタＮ８，Ｎ１２がオンする。したがって、接続ゲート回路５４がオンし、ビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続される。そうすると、グローバルＩＯ線対ＧＩＯ，／ＧＩＯからビット線対ＢＬ，／ＢＬへデータが書込まれ、その書込まれたデータをセンスアンプ５２が増幅する。
【００４１】
時刻Ｔ５以降はリストア動作であり、図４に示した読出動作時の動作波形と同じである。
【００４２】
上述したように、接続ゲート回路５４は、センスアンプ活性化信号Ｓ０を取込んでいるので、センスアンプ５２が活性化される前に接続ゲート回路５４がオンすることはない。すなわち、センスアンプ５２が活性化される前にビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続されることはない。したがって、上述したカップリングの問題は発生しない。
【００４３】
そして、センスアンプ５２の活性化前に寄生容量の大きいグローバルＩＯ線対ＧＩＯ，／ＧＩＯにあらかじめデータを書込んでおき、コラム選択信号ＣＳＬを活性化しておくことで、センスアンプ５２の活性化と同時にグローバルＩＯ線対ＧＩＯ，／ＧＩＯからビット線対ＢＬ，／ＢＬへのデータの書込みを開始することができる。すなわち、“Write before Sense動作”が実現される。
【００４４】
なお、図３に示した回路は、従来のＩ／Ｏ共通型の回路と同じ動作を行なうことも可能である。
【００４５】
図６は、図３に示した回路の書込動作においてセンスアンプを活性化した後にコラム選択信号を活性化する場合の動作波形図である。
【００４６】
図６を参照して、時刻Ｔ１において、ワード線ＷＬが活性化されると、時刻Ｔ２において、メモリセルに記憶されているデータに応じてビット線ＢＬ，／ＢＬに微小な電位変化が現われる。続いて、時刻Ｔ３において、センスアンプ活性化信号Ｓ０が活性化されると、センスアンプ５２が活性化され、ビット線対ＢＬ，／ＢＬの電圧レベルが相反する方向に増幅される。
【００４７】
そして、ビット線対ＢＬ，／ＢＬの電圧差が十分に増幅された時刻Ｔ４において、コラム選択信号ＣＳＬが活性化されると、接続ゲート回路５４のＮチャネルＭＯＳトランジスタＮ１０，Ｎ１４がオンする。したがって、接続ゲート回路５４がオンし、ビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続される。そうすると、グローバルＩＯ線対ＧＩＯ，／ＧＩＯからビット線対ＢＬ，／ＢＬにデータが書込まれ、その書込まれたデータをセンスアンプ５２が増幅する。
【００４８】
時刻Ｔ５以降はリストア動作であり、図５に示した書込動作時の動作波形と同じである。
【００４９】
しかしながら、この半導体記憶装置１０においては、コラム選択信号ＣＳＬをセンスアンプ活性化信号Ｓ０の活性化と同時またはそれ以前に活性化してもカップリングの問題は生じない。したがって、図６に示したように、センスアンプ活性化信号Ｓ０の活性化からコラム選択信号ＣＳＬの活性化までの遅延時間を設ける必要はなく、図５に示したように、動作の高速化が実現できる。
【００５０】
図７は、図３に示した接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【００５１】
図７を参照して、この回路は、図３に示した回路の構成において、接続ゲート回路５４に代えて接続ゲート回路５４Ａを備える。接続ゲート回路５４Ａは、接続ゲート回路５４の構成において、ＮチャネルＭＯＳトランジスタＮ２０をさらに含む。ＮチャネルＭＯＳトランジスタＮ２０は、ノードＮＤ１，ＮＤ２の間に接続され、イコライズ信号ＥＱをゲートに受ける。
【００５２】
ＮチャネルＭＯＳトランジスタＮ２０は、入出力制御回路（図示せず）から出力されるイコライズ信号ＥＱがＨレベルのときオンし、ノードＮＤ１，ＮＤ２の電位を同電位にする。すなわち、ＮチャネルＭＯＳトランジスタＮ２０は、「イコライズ回路」を構成する。
【００５３】
イコライズ信号ＥＱは、ビット線対ＢＬ，／ＢＬのイコライズ動作時に活性化される。したがって、接続ゲート回路５４ＡのノードＮＤ１，ＮＤ２は、ビット線対ＢＬ，／ＢＬがイコライズされるタイミングで同時にイコライズされる。
【００５４】
そして、このイコライズ回路を設けることによって、ビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続されるときにノードＮＤ１，ＮＤ２が不安定状態にあることはなく、ビット線対ＢＬ，／ＢＬの電位がノードＮＤ１，ＮＤ２に速やかに反映され、その結果、ビット線対ＢＬ，／ＢＬおよびグローバルＩＯ線対ＧＩＯ，／ＧＩＯ間のデータ伝送が高速化される。
【００５５】
以上のように、この実施の形態１による半導体記憶装置によれば、コラム選択信号ＣＳＬおよびセンスアンプ活性化信号Ｓ０のいずれも活性化されていないと接続ゲート回路５４，５４Ａがオンしないようにしたので、センスアンプ５２の活性化前にビット線対ＢＬ，／ＢＬがグローバルＩＯ線対ＧＩＯ，／ＧＩＯに接続されることはない。したがって、Ｉ／Ｏ共通型の回路でありながらカップリングの問題は発生せず、“Write before Sense動作”が実現できる。その結果、高速かつ回路面積の小さい半導体記憶装置が実現できる。
【００５６】
また、接続ゲート回路５４Ａにイコライズ回路を設けることによって、さらに動作速度が改善される。
【００５７】
［実施の形態２］
実施の形態２による半導体記憶装置の全体構成は、図１に示した半導体記憶装置の全体構成と同じである。
【００５８】
図８は、実施の形態２による半導体記憶装置のセンスアンプ周辺の回路図である。なお、図８においても、図３と同様に、図示の関係上、１つのセンスアンプ周辺の回路のみが示されているが、実際には、その他の部分は、繰返し構成となっている。以下では、図８に示された範囲で説明を行なう。
【００５９】
図８を参照して、この回路は、図３に示された回路の構成において、接続ゲート回路５４に代えて接続ゲート回路５４Ｂを備える。接続ゲート回路５４Ｂは、ＮチャネルＭＯＳトランジスタＮ２２〜Ｎ２８と、ノードＮＤ３，ＮＤ４とを含む。
【００６０】
ＮチャネルＭＯＳトランジスタＮ２２は、ビット線ＢＬとノードＮＤ３との間に接続され、コラム選択信号ＣＳＬをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２４は、ノードＮＤ３とグローバルＩＯ線ＧＩＯとの間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２６は、ビット線／ＢＬとノードＮＤ４との間に接続され、コラム選択信号ＣＳＬをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２８は、ノードＮＤ４とグローバルＩＯ線／ＧＩＯとの間に接続され、センスアンプ活性化信号Ｓ０をゲートに受ける。
【００６１】
接続ゲート回路５４Ｂは、ビット線対ＢＬ，／ＢＬにそれぞれ接続されるＮチャネルＭＯＳトランジスタＮ２２，Ｎ２６がコラム選択信号ＣＳＬをゲートに受け、グローバルＩＯ線対ＧＩＯ，／ＧＩＯにそれぞれ接続されるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８がセンスアンプ活性化信号Ｓ０を受ける点において、実施の形態１における接続ゲート回路５４と異なるが、機能的には同じである。
【００６２】
図９は、図８に示した接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【００６３】
図９を参照して、この回路は、図８に示した回路の構成において、接続ゲート回路５４Ｂに代えて接続ゲート回路５４Ｃを備える。接続ゲート回路５４Ｃは、図８に示した接続ゲート回路５４Ｂの構成において、ＮチャネルＭＯＳトランジスタＮ３０をさらに含む。ＮチャネルＭＯＳトランジスタＮ３０は、ノードＮＤ３，ＮＤ４の間に接続され、イコライズ信号ＥＱをゲートに受ける。
【００６４】
ＮチャネルＭＯＳトランジスタＮ３０は、入出力制御回路（図示せず）から出力されるイコライズ信号ＥＱがＨレベルのときオンし、ノードＮＤ３，ＮＤ４の電位を同電位にする。すなわち、ＮチャネルＭＯＳトランジスタＮ３０は、「イコライズ回路」を構成する。このイコライズ回路の機能は、実施の形態１で説明したＮチャネルＭＯＳトランジスタＮ２０によるイコライズ機能と同じである。
【００６５】
図８，図９に示した回路のように、センスアンプ活性化信号Ｓ０をゲートに受けるトランジスタをグローバルＩＯ線対ＧＩＯ，／ＧＩＯ側に配置することによって、グローバルＩＯ線対ＧＩＯ，／ＧＩＯを共用する複数の接続ゲート回路において、上記トランジスタを共通化することができる。
【００６６】
図１０は、センスアンプ活性化信号Ｓ０をゲートに受けるトランジスタが複数の接続ゲート回路によって共通化される場合のセンスアンプ周辺の回路図である。
【００６７】
図１０を参照して、回路７０．１は、コラム選択信号ＣＳＬ１に対応する回路であって、回路構成は、図８に示した回路の構成と同じである。回路７０．ｎは、コラム選択信号ＣＳＬｎに対応する回路であって、回路７０．ｎは、図８に示した回路の構成において、接続ゲート回路５４Ｂに代えて接続ゲート回路５４Ｂ．ｎを備える。
【００６８】
接続ゲート回路５４Ｂ．ｎは、ＮチャネルＭＯＳトランジスタＮ２２ｎ，Ｎ２６ｎを含む。ＮチャネルＭＯＳトランジスタＮ２２ｎは、ビット線ＢＬとノードＮＤ３との間に接続され、コラム選択信号ＣＳＬｎをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２６ｎは、ビット線／ＢＬとノードＮＤ４との間に接続され、コラム選択信号ＣＳＬ１をゲートに受ける。
【００６９】
接続ゲート回路５４Ｂ，５４Ｂ．ｎは、接続ゲート回路５４Ｂに含まれるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８を共用する。すなわち、回路７０．１，７０．ｎは、グローバルＩＯ線対ＧＩＯ，／ＧＩＯを共用するが、コラム選択信号ＣＳＬ１，ＣＳＬｎが同時に活性化されることはないので、ビット線対ＢＬ１，／ＢＬ１およびビット線対ＢＬｎ，／ＢＬｎが同時に共通のグローバルＩＯ線対ＧＩＯ，／ＧＩＯに接続されることはない。そこで、センスアンプ活性化信号Ｓ０をゲートに受けるトランジスタを回路７０．１，７０．ｎで共通化することによって素子数を低減し、回路面積のさらなる縮小が図られる。
【００７０】
なお、上記においては、センスアンプ５２，５２．ｎを活性化するＰチャネルＭＯＳトランジスタＰ２，Ｐ２ｎおよびＮチャネルＭＯＳトランジスタＮ２，Ｎ２ｎは、センスアンプ５２，５２．ｎごとに設けられたが、たとえば、一組のＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２をセンスアンプ５２，５２．ｎにおいて共有するようにしてもよい。
【００７１】
図１１は、図１０に示した回路の平面構成を概略的に説明する平面図である。
図１１，図１０を参照して、ＳＡドライバ帯１０２は、ＰチャネルＭＯＳトランジスタＰ２，Ｐ２ｎが形成される領域である。クロスカップル帯１０４は、ＰチャネルＭＯＳトランジスタＰ４，Ｐ４ｎ，Ｐ６，Ｐ６ｎが形成される領域である。クロスカップル帯１０６は、ＮチャネルＭＯＳトランジスタＮ４，Ｎ４ｎ，Ｎ６，Ｎ６ｎが形成される領域である。
【００７２】
ＳＡドライバ帯１０８，１１０は、ＮチャネルＭＯＳトランジスタＮ２，Ｎ２ｎが形成される領域である。Ｙゲート帯１１２〜１１８は、コラム選択信号ＣＳＬ１またはＣＳＬｎをゲートに受けるＮチャネルＭＯＳトランジスタＮ２２，Ｎ２２ｎ，Ｎ２６，Ｎ２６ｎが形成される領域である。Ｙゲート帯１２０は、センスアンプ活性化信号Ｓ０をゲートに受けるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８が形成される領域である。
【００７３】
一般に、ＮチャネルＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタよりも面積的に小さいので、ＰチャネルＭＯＳトランジスタが形成されるＳＡドライバ帯１０２の占有面積に対して、ＮチャネルＭＯＳトランジスタが形成されるＳＡドライバ帯１０８，１１０の占有面積は小さく、ＳＡドライバ帯１０８，１１０間には空き領域が生じる。
【００７４】
一方、図１０に示した回路においては、センスアンプ活性化信号Ｓ０を受けるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８は、複数の接続ゲート回路５４Ｂ，５４Ｂ．ｎによって共通化されるので、Ｙゲート帯１２０の占有面積は小さくて済む。そこで、従来、Ｙゲート帯１１２〜１１８に対してＳＡドライバ帯１０８，１１０と反対側に設けられていたＹゲート帯１２０を上記空き領域に設けることによって、回路面積を縮小できる。
【００７５】
なお、図１０に示した回路においても、接続ゲート回路にイコライズ機能を設けることができる。この場合、センスアンプ活性化信号Ｓ０をゲートに受けるトランジスタが複数の接続ゲート回路によって共通化され、ノードＮＤ３，ＮＤ４が複数の接続ゲート回路において共有されていることから、ノードＮＤ３，ＮＤ４の電位を同電位にするイコライズ回路も、複数の接続ゲート回路によって共通化することができる。
【００７６】
以上のように、この実施の形態２による半導体記憶装置によっても、実施の形態１と同様の効果を得ることができる。
【００７７】
また、共通のグローバルＩＯ線対ＧＩＯ，／ＧＩＯに接続される接続ゲート回路５４Ｂ，５４Ｂ．ｎにおいて、センスアンプ活性化信号Ｓ０をゲートに受けるＮチャネルＭＯＳトランジスタＮ２４，Ｎ２８を共通化できるので、この場合は、回路面積をさらに縮小することができる。
【００７８】
［実施の形態３］
実施の形態３による半導体記憶装置の全体構成は、図１に示した半導体記憶装置の全体構成と同じである。
【００７９】
図１２は、実施の形態３による半導体記憶装置のセンスアンプ周辺の回路図である。なお、図１２においても、図３と同様に、図示の関係上、１つのセンスアンプ周辺の回路のみが示されているが、実際には、その他の部分は、繰返しの構成となっている。以下では、図１２に示された範囲で説明を行なう。
【００８０】
図１２を参照して、この回路は、図３に示された回路の構成において、ＡＮＤゲート５８をさらに備え、接続ゲート回路５４に代えて接続ゲート回路５４Ｄを備える。ＡＮＤゲート５８は、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬの論理積を演算し、その演算結果を接続ゲート回路５４Ｄへ出力する。ここで、ＡＮＤゲート５８は、「論理ゲート回路」を構成する。
【００８１】
接続ゲート回路５４Ｄは、ＮチャネルＭＯＳトランジスタＮ３２，Ｎ３４を含む。ＮチャネルＭＯＳトランジスタ３２は、ビット線ＢＬとグローバルＩＯ線ＧＩＯとの間に接続され、ＡＮＤゲート５８からの出力信号ＣＳＬＳをゲートに受ける。ＮチャネルＭＯＳトランジスタ３４は、ビット線／ＢＬとグローバルＩＯ線／ＧＩＯとの間に接続され、ＡＮＤゲート５８からの出力信号ＣＳＬＳをゲートに受ける。
【００８２】
接続ゲート回路５４Ｄは、ＡＮＤゲート５８からの出力信号ＣＳＬＳがＨレベルのとき、すなわち、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬのいずれもがＨレベルのとき、ビット線対ＢＬ，／ＢＬをグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に接続する。その結果、この回路によっても、図３に示した回路と同様の機能が実現される。
【００８３】
そして、ＡＮＤゲート５８からの出力信号ＣＳＬＳによって接続ゲート回路５４Ｄの動作を制御することで、図３や図８に示した実施の形態１，２における回路よりも回路面積を縮小することができる。すなわち、図１２に示した回路で構成されるメモリアレイは、図３や図８に示した回路で構成されるメモリアレイに比べて、センスアンプの個数×２個分の素子を削減できる。一方、ＡＮＤゲート５８による素子の増加は、メモリブロックの段数×２個分の増加ですむため、全体として素子数が削減され、回路面積を縮小できる。
【００８４】
図１３は、図１２に示した接続ゲート回路がライトマスク機能を有する場合の回路図である。
【００８５】
図１３を参照して、この回路は、図１２に示した回路の構成において、接続ゲート回路５４Ｄに代えて接続ゲート回路５４Ｅを備える。接続ゲート回路５４Ｅは、接続ゲート回路５４Ｄの構成において、ＮチャネルＭＯＳトランジスタＮ３６，Ｎ３８と、ノードＮＤ５，ＮＤ６とをさらに含む。
【００８６】
ＮチャネルＭＯＳトランジスタＮ３２，Ｎ３４は、それぞれノードＮＤ５，ＮＤ６と接続される。ＮチャネルＭＯＳトランジスタＮ３６は、ノードＮＤ５とグローバルＩＯ線ＧＩＯとの間に接続され、ライトマスク信号ＷＭをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ３８は、ノードＮＤ６とグローバルＩＯ線／ＧＩＯとの間に接続され、ライトマスク信号ＷＭをゲートに受ける。
【００８７】
接続ゲート回路５４Ｅは、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬ、ならびに入出力制御回路（図示せず）から出力されるライトマスク信号ＷＭによって制御される。すなわち、ライトマスク信号ＷＭがＨレベルのとき、ＮチャネルＭＯＳトランジスタＮ３６，Ｎ３８はオンし、図１３に示した回路は、図１２に示した回路と同じ動作をする。一方、ライトマスク信号ＷＭがＬレベルのとき、ＮチャネルＭＯＳトランジスタＮ３６，Ｎ３８はオフし、接続ゲート回路５４Ｅは、ビット線対ＢＬ，／ＢＬをグローバルＩＯ線対ＧＩＯ，／ＧＩＯと電気的に分離する。したがって、書込データは、マスクされる。
【００８８】
図１４は、図１３に示した回路が構成されるメモリアレイ３４の平面構成を概略的に説明する平面図である。
【００８９】
図１４を参照して、メモリアレイ３４は、アレイ部１５２，１５４と、アレイ制御部１５６と、データパス部１５８，１６０とを含む。アレイ部１５２，１５４には、メモリセルおよびセンスアンプ５２が形成される。アレイ制御部１５６には、ワード線活性化信号、ビット線接続信号ＢＬＩ、センスアンプ活性化信号Ｓ０、コラム選択信号ＣＳＬおよびイコライズ信号ＥＱをそれぞれ活性化するドライバ、ならびに図１３に示したＡＮＤゲート５８が形成される。データパス部１５８，１６０には、グローバルＩＯ線対ＧＩＯ，／ＧＩＯを駆動するプリアンプやライト／リードドライバなどが形成される。
【００９０】
このように、ＡＮＤゲート５８をアレイ制御部１５６に形成することで、アレイ部に含まれる接続ゲート回路５４Ｅは、シリアル接続したトランジスタのみで構成され、レイアウト効率が向上する。
【００９１】
なお、上記では、ＡＮＤゲート５８は、アレイ制御部１５６に形成されるものとしたが、たとえば、杭打ち部などに形成されてもよい。ここで、杭打ち部とは、アレイ部に含まれるメモリセルアレイにおいて、高抵抗のゲート配線の抵抗値を低減するため、ゲート配線を低抵抗のメタル配線と一定の間隔でコンタクト接続された部分をいう。
【００９２】
図１５は、図１３に示した接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【００９３】
図１５を参照して、この回路は、図１３に示した回路の構成において、接続ゲート回路５４Ｅに代えて接続ゲート回路５４Ｆを備える。接続ゲート回路５４Ｆは、図１３に示した接続ゲート回路５４Ｅの構成において、ＮチャネルＭＯＳトランジスタＮ４０をさらに含む。ＮチャネルＭＯＳトランジスタＮ４０は、ノードＮＤ５，ＮＤ６との間に接続され、イコライズ信号ＥＱをゲートに受ける。
【００９４】
ＮチャネルＭＯＳトランジスタＮ４０は、入出力制御回路（図示せず）から出力されるイコライズ信号ＥＱがＨレベルのときオンし、ノードＮＤ５，ＮＤ６の電位を同電位にする。すなわち、ＮチャネルＭＯＳトランジスタＮ４０は、「イコライズ回路」を構成する。このイコライズ回路の機能は、実施の形態１で説明したＮチャネルＭＯＳトランジスタＮ２０によるイコライズ機能と同じである。
【００９５】
以上のように、この実施の形態３による半導体記憶装置によっても、実施の形態１と同様の効果を得ることができる。
【００９６】
また、センスアンプ活性化信号Ｓ０およびコラム選択信号ＣＳＬを入力とするＡＮＤゲート５８からの出力信号ＣＳＬＳを接続ゲート回路において用いるようにしたので、回路全体の素子数を削減することができ、また、回路のレイアウト効率も向上する。その結果、回路面積を縮小することができる。
【００９７】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９８】
【発明の効果】
この発明によれば、接続ゲート回路の活性化にコラム選択信号およびセンスアンプ活性化信号を用い、コラム選択信号およびセンスアンプ活性化信号のいずれも活性化されていないと接続ゲート回路がオンしないようにしたので、ビット線対ＢＬ，／ＢＬおよびグローバルＩＯ線対ＧＩＯ，／ＧＩＯがセンスアンプの活性化前に接続されることはなく、カップリングの問題は発生し得ない。
【００９９】
そして、上記のようにすることで、Ｉ／Ｏ共通型の回路で“Write before Sense動作”が実現され、高速かつ回路面積の小さい半導体記憶装置が実現できる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】 図１に示すメモリアレイの構成を示す回路図である。
【図３】 実施の形態１による半導体記憶装置のセンスアンプ周辺の回路図である。
【図４】 図３に示す回路の読出動作時の動作波形図である。
【図５】 図３に示す回路の書込動作時の動作波形図である。
【図６】 図３に示す回路の書込動作においてセンスアンプを活性化した後にコラム選択信号を活性化する場合の動作波形図である。
【図７】 図３に示す接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【図８】 実施の形態２による半導体記憶装置のセンスアンプ周辺の回路図である。
【図９】 図８に示す接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【図１０】 センスアンプ活性化信号をゲートに受けるトランジスタが複数の接続ゲート回路によって共通化される場合のセンスアンプ周辺の回路図である。
【図１１】 図１０に示す回路の平面構成を概略的に説明する平面図である。
【図１２】 実施の形態３による半導体記憶装置のセンスアンプ周辺の回路図である。
【図１３】 図１２に示す接続ゲート回路がライトマスク機能を有する場合の回路図である。
【図１４】 図１３に示す回路が構成されるメモリアレイの平面構成を概略的に説明する平面図である。
【図１５】 図１３に示す接続ゲート回路がイコライズ機能を有する場合のセンスアンプ周辺の回路図である。
【符号の説明】
１０ 半導体記憶装置、１２ 制御信号端子、１４ クロック端子、１６ アドレス端子、１８ データ入出力端子、２０ 制御信号バッファ、２２ クロックバッファ、２４ アドレスバッファ、２６ 入出力バッファ、２８ 制御回路、３０ 行アドレスデコーダ、３２ 列アドレスデコーダ、３４ メモリアレイ、５２ センスアンプ、５４，５４Ａ〜５４Ｆ 接続ゲート回路、５６ インバータ、５８ ＡＮＤゲート、１０２ ＳＡドライバ帯（Ｐ−ｃｈ）、１０４，１０６ クロスカップル帯、１０８，１１０ ＳＡドライバ帯（Ｎ−ｃｈ）、１１２〜１１８ Ｙゲート帯（ＣＳＬ）、１２０ Ｙゲート帯（Ｓ０）、１５２，１５４ アレイ部、１５６ アレイ制御部、１５８，１６０ データパス部、３４１ メモリブロック、３４２ センスアンプ帯、３４３ 接続ゲート帯、３４４入出力制御回路。
Claims (2)
- データを記憶するメモリセルと、
前記メモリセルに接続されるビット線対と、
前記ビット線対に対応して設けられ、センスアンプ活性化信号に応じて活性化されるセンスアンプと、
前記ビット線対を介して前記メモリセルに入出力される前記データを伝達するＩ／Ｏ線対と、
前記ビット線対と前記Ｉ／Ｏ線対との間に設けられ、前記センスアンプ活性化信号および前記ビット線対を選択する列選択信号が活性化されたとき、前記ビット線対を前記Ｉ／Ｏ線対と導通させる接続ゲート回路とを備え、
前記接続ゲート回路は、前記ビット線対と前記Ｉ／Ｏ線対との間に直列に接続される第１および第２のゲートを含み、
前記第１のゲートは、前記センスアンプ活性化信号に応じて導通し、
前記第２のゲートは、前記列選択信号に応じて導通し、
データを記憶するもう１つのメモリセルと、
前記もう１つのメモリセルに接続されるもう１つのビット線対と、
前記もう１つのビット線対に対応して設けられ、前記センスアンプ活性化信号に応じて活性化されるもう１つのセンスアンプと、
前記もう１つのビット線対と前記Ｉ／Ｏ線対との間に設けられ、前記センスアンプ活性化信号および前記もう１つのビット線対を選択するもう１つの列選択信号が活性化されたとき、前記もう１つのビット線対を前記Ｉ／Ｏ線対と導通させるもう１つの接続ゲート回路とをさらに備え、
前記もう１つの接続ゲート回路は、前記もう１つの列選択信号に応じて導通する第３のゲートを含み、
前記第２のゲートは、前記ビット線対と前記第１のゲートとの間に接続され、
前記第３のゲートは、前記もう１つのビット線対と前記第１のゲートとの間に接続され、
前記センスアンプ活性化信号に応じてオンし、前記センスアンプおよび前記もう１つのセンスアンプを活性化する少なくとも１つの第１のＮ型トランジスタをさらに備え、
前記第１のゲートは、第２のＮ型トランジスタからなり、
前記第２のＮ型トランジスタは、前記少なくとも１つの第１のＮ型トランジスタが形成される領域の空き領域に形成される、半導体記憶装置。 - 前記接続ゲート回路は、前記第１および第２のゲートを接続するノード対の各ノードの電位を同じにするイコライズ回路をさらに含む、請求項１に記載の半導体記憶装置。
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