KR100287546B1 - 인접하는 오픈비트라인들에 의해 보다 적게 영향받는 오픈비트라인들 사이에 공유된 센스증폭기들을 갖는 반도체 메모리기기 - Google Patents

인접하는 오픈비트라인들에 의해 보다 적게 영향받는 오픈비트라인들 사이에 공유된 센스증폭기들을 갖는 반도체 메모리기기 Download PDF

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Abstract

반도체 다이나믹 랜덤 액세스 메모리기기는 병렬로 배열된 제 1오픈비트라인들(BL0∼BL3), 비트라인쌍들을 형성하도록 제 1오픈비트라인들과 개별적으로 쌍을 이룬 제 2오픈비트라인들(CBL0∼CBL3) 그리고 비트라인쌍들로부터 순차적으로 공급되는 데이터비트를 표시하는 전위차의 크기를 증가시키기 위하여 비트라인쌍들 사이에 공유된 센스증폭기(SA11)를 가지고, 데이터비트를 표시하는 하이 또는 로우레벨 중의 어느 한쪽은 센스증폭의 완료하에서 선택된 비트라인쌍의 제 1 및 제 2비트라인들 둘 다에 공급되어, 인접하는 오픈비트라인들에서의 전기적인 영향을 균등하게 한다.

Description

인접하는 오픈비트라인들에 의해 보다 적게 영향받는 오픈비트라인들 사이에 공유된 센스증폭기들을 갖는 반도체 메모리기기
본 발명은 반도체 메모리기기에 관한 것으로, 보다 상세하게는, 복수개 오픈비트라인쌍들 간에 공유된(shared) 센스(sense)증폭기를 갖는 반도체 메모리기기에 관한 것이다.
데이터비트들은 메모리셀들에 저장되고, 메모리셀들로부터 선택적으로 읽어내어진다. 읽어내어진(read-out) 데이터비트들은 비트라인들을 통해 센스증폭기들로 전파되고, 각 센스증폭기는 차분증폭을 통해 관련된(associated) 비트라인들 상의 논리레벨을 결정한다. 따라서, 비트라인들 및 센스증폭기들은 반도체 메모리기기들을 위해 없어서는 안 되는 구성요소들이다.
반도체기기제조자들은 메모리셀어레이의 용량을 증가시켜왔다. 큰 메모리용량에 대한 접근법들 중의 하나는 회로구성요소들을 소형화하는 것이다. 그에 따라, 비트라인들은 서로 가깝게 되었다. 그러나, 비트라인들이 너무 가깝게 되는 경우, 크로스토킹(cross talking)이 인접하는 비트라인들 사이에서 심각하게 되고, 센스증폭기들은 좁은 영역에 가까스로 배열된다. 이런 이유로, 각 센스증폭기를 복수개 비트라인쌍들 간에 공유하게 하는 것이 제안되었다. 복수개 비트라인쌍들 위에서의 데이터비트들은 관련된 센스증폭기들에 시간분배방식으로 공급되고, 써넣어진(write-in) 데이터비트들 및 읽어내어진 데이터비트들은 복수개 비트라인쌍들 및 관련된 센스증폭기 간에 전달되어진다. 반도체기기제조자는 센스증폭기들을 줄일 수 있고, 비트라인쌍들을 증가시킬 수 있어, 그 결과로, 메모리셀어레이들이 증가된다. 오픈비트라인쳬계(open bit line scheme) 역시, 워드라인 및 비트라인들 간의 모든 교차점들이 메모리셀들을 위해 이용할 수 있으므로, 메모리용량의 증가에 이바지한다.
그러나, 심각한 크로스토킹은 공유된 센스증폭기 및 오픈비트라인체계를 지닌 종래기술의 반도체 다이나믹 랜덤 액세스 메모리기기에서 발생한다. 상세하게는, 도 1은 종래기술의 반도체 다이나믹 랜덤 액세스 메모리기기를 도시한다.
종래기술의 반도체 다이나믹 랜덤 액세스 메모리기기는 두 개의 메모리셀서브어레이들(1a/1b)로 분리된 메모리셀어레이를 포함하고, 다이나믹 메모리셀들은 메모리셀서브어레이들(1a/1b)을 형성하도록 행들(rows) 및 열들(columns)로 배열된다. 다이나믹 메모리셀들은 도 1에서 작은 원들에 의해 나타내어지고, 행들 중의 하나에 속한 다이나믹 메모리셀들은 CL0, CL1, CL2, CL3, CL4, CL5, CL6 및 CL7로 표시한다. 비트라인들(BL0∼BL7)은 비트라인들(CBL0∼CBL7)과 개별적으로 쌍을 이루고, 비트라인쌍들(BL0/CBL0∼BL7/CBL7)은 다이나믹 메모리셀들의 열들에 개별적으로 관련된다. 워드라인들(WL1, WL2, WLn 및 WLn+1)은 다이나믹 메모리셀들의 행들에 개별적으로 연결되고, 관련된 다이나믹 메모리셀들을 비트라인쌍들(BL0/CBL0∼BL7/CBL7)에 전기적으로 연결시키기 위하여 선택적으로 활동(active)레벨로 변경된다. 비트라인들(BL0∼BL7/CBL0∼CBL7)은 너무 가까이 있어, 인접하는 비트라인들 간의 와류정전용량(parasitic capacitance, Cbb)은 무시되어 질 수는 없게 된다.
종래기술의 반도체 다이나믹 랜덤 액세스 메모리기기는 센스증폭기들(SA1/SA2)과, 센스증폭기들(SA1/SA2) 및 두 개의 메모리셀서브어레이들(1a/1b) 사이에 연결된 전달(transfer)게이트들(TG0∼TG15)을 더 포함한다. 센스증폭기들(SA1/SA2)은 비트라인쌍들(BL0/CBL0∼BL3/CBL3 및 BL4/CBL4∼BL7/CBL7)에 각각 관련되고, 관련된 비트라인쌍들 위에서의 전위차의 크기를 증가시킨다. 전달게이트들(TG0∼TG3 및 TG4∼TG7)은 전달게이트들(TG8∼TG11 및 TG12∼TG15)과 쌍을 이루고, 전달게이트쌍들(TG0/TG8, TG1/TG9, TG2/TG10 및 TG3/TG11)과 다른 전달게이트쌍들(TG4/TG12, TG5/TG13, TG6/TG14 및 TG7/TG15)은 센스증폭기(SA1) 및 센스증폭기(SA2)에 각각 연결된다. 전달게이트들(TG0∼TG15)은 네 개의 제어라인들(TGS0, TGS1, TGS2 및 TGS3)에 의해 선택적으로 개폐(gate)된다. 이 경우에, 제어라인들(TGS0, TGS1, TGS2 및 TGS3)은 전달게이트들(TG0/TG8/TG4/TG12, TG1/TG9/TG5/TG13, TG2/TG10/TG6/TG14 및 TG3/TG11/TG7/TG15에 개별적으로 연결된다.
이어서, 메모리셀들(CL0/CL2/CL4) 및 메모리셀들(CL1/CL3/CL5/CL6/CL7)이 논리 ";1";레벨의 데이터비트들 및 논리 ";0";레벨의 데이터비트들을 저장한다는 가정 하에 도 2를 참조하여 종래기술의 반도체 다이나믹 랜덤 액세스 메모리기기의 동작을 설명한다. 논리 ";1";의 데이터비트는 관련된 비트라인을 하이레벨로 변경시키고, 논리 ";0";의 데이터비트는 관련된 비트라인을 아래로 떨어뜨린다. 비트라인쌍들은 프리챠지(precharge)레벨(Vpc)로 미리 같게 되어졌다. 워드라인(WL0)은 시간(t0)에서 상승하기 시작하며, 다이나믹 메모리셀들(CL0∼CL7)은 관련된 비트라인들(BL0∼BL7)에 전기적으로 연결된다. 메모리셀들(CL0/CL2/CL4)에 저장된 데이터비트들은 관련된 비트라인들(BL0/BL2/BL4)이 올라가게 하고, 메모리셀들(CL1/CL3/CL5/CL6 /CL7)에 저장된 데이터비트들은 관련된 비트라인들(BL1/BL3/BL5/BL6/BL7)이 시간(t1)에서 내려가게 한다. 비트라인들(CBL0∼CBL7)은 프리챠지레벨(Vpc)로 유지되고, 전위차들(ΔV)은 비트라인들(BL0∼BL7) 및 비트라인들(CBL0∼CBL7) 사이에서 개별적으로 발생한다. 전위차들(ΔV)은 읽어내어진 데이터비트들을 대표한다.
이어서, 제어라인들(TG0∼TG3)은 활동(active)레벨로 순차적으로 변경되고, 전위차들(ΔV)은 연속적으로 차분증폭된다. 상세하게는, 제어라인(TG0)은 먼저 활동레벨로 변경되고, 전달게이트쌍들(TG0/TG8 및 TG4/TG12)은 비트라인쌍들(BL0 /CBL0 및 BL4/CBL4)을 센스증폭기들(SA1/SA2)에 개별적으로 연결시키도록 턴온된다. 전위차들(ΔV)은 비트라인쌍들(BL0/CBL0 및 BL4/CBL4)로부터 센스증폭기들(SA1/SA2)로 개별적으로 공급되고, 센스증폭기들(SA1/SA2)은 시간(t2)에서 전위차들을 ΔV로부터 ΔLV로 증가시킨다. 메모리셀들(CL0/CL4)로부터 읽어내어진 데이터비트들은 전위차들(ΔLV)의 하이레벨(Vh)에 의해 나타내어진다. 전위차들(ΔLV)이 비트라인쌍들(BL0/CBL0 및 BL4/CBL4)을 따라 전파되어짐에도 불구하고, 워드라인(WL0) 만이 활동하는 하이레벨로 있게되고, 읽어내어진 데이터비트들(Vh)은 메모리셀들(CL0 및 CL4)에서 개별적으로 복원된다.
비트라인쌍들(BL0/CBL0 및 BL4/CBL4)이 전위차들(ΔLV)을 전파하는 동안에, 비트라인쌍들(BL1/CBL1, BL3/CBL3 및 BL5/CBL5)은 화살표들에 의해 표시된 것 같은 와류정전용량(Cbb)에 기인하는 전위차들(ΔLV)에 의해 영향받게되고, 노이즈성분(σ)은 인접하는 비트라인들(BL1/CBL1, BL3/CBL3 및 BL5/CBL5)의 각각에서 유발된다. 달리 말하면, 비트라인(BL1)은 노이즈성분(σ)에 의해 영향받고, 관련된 비트라인(CBL1) 또한 노이즈성분(σ)에 의해 영향받는다. 그 결과, 인접하는 비트라인쌍(BL1/CBL1, BL3/CBL3 또는 BL5/CBL5)에서의 각각의 전위차(ΔV)는 2σ만큼 감소된다.
데이터복원의 완료하에서, 제어라인(TG0)은 비활동(inactive)레벨로 변경되고, 제어라인(TG1)은 메모리셀들(CL1/CL5)에 저장된 데이터비트들을 위해 위에서 설명된 데이터복원을 반복하도록 활동레벨로 변경된다.
제어라인이 TG0로부터 TG1 및 TG2를 통해 TG3 까지의 활동레벨로 순차적으로 변경된다면, 비트라인쌍(BL3/CBL3)에서의 전위차(ΔV)는 인접하는 비트라인쌍들(BL4/CBL4 및 BL2/CBL2)로부터의 노이즈성분(2σ)에 의해 2배로 영향받는다. 이런이유로, 전위차의 감소는 심각하다.
비트라인들을 인접하는 비트라인들로부터 보호하기 위하여, 일본특허출원공개번호 7-201170은 데이터비트를 곧바로 전파하며 이미 전파된 데이터비트들을 갖는 비트라인을 비트라인들 사이에 끼워넣는 것을 제안한다. 도 3은 이 일본특허출원공개에서 개시된 종래기술의 반도체 다이나믹 메모리기기을 도시한다. 도 3에서, 다이나믹 메모리셀들은 작은 원들에 의해 나타내어지며, 네 개의 다이나믹 메모리셀들 만이 C0n, C1n, C2n 및 C3n으로 각각 표시되었다. 워드라인들(WL1/WL2)은 다이니믹 메모리셀들에 선택적으로 연결되고, 비트라인들(BL3(n-1)/BL0n/BL1n/BL3n/BL0(n+1))은 추가로 다이나믹 메모리셀들에 선택적으로 연결된다. 센스증폭기들(10a/10b/10c)은 차분증폭을 위해 제공되고, 전달게이트들(TG10/TG11)은 비트라인들(BL3(n-1)∼BL0(n+1)) 및 센스증폭기들(10a /10b/10c) 사이에 연결된다. 비트라인들(BL0n/BL2n)은 전달게이트들(TG10/G11) 및 센스증폭기들(10a/10b/10c) 사이에서 비트라인들(BL1n/BL3n)에 연결된다. 제어라인들(P1/P2)은 전달게이트들(TG10 및 TG11)의 게이트전극들에 연결되고, 활동레벨로 선택적으로 변경된다.
지금 워드라인(WL1)이 활동레벨로 변경되는 것으로 가정하면, 관련된 다이나믹 메모리셀들(C0n/C1n/ ...)은 비트라인들(BL0n/BL1n/BL0(n+1))에 전기적으로 연결되고, 읽어내어진 데이터비트들은 관련된 비트라인들 상에서의 전위레벨을 약간 올리거나 약화시킨다. 그러나, 워드라인(WL2)은 비활동레벨로 남게되고, 비트라인들(BL(n-1)/BL2n/BL3n)은 프리챠지레벨로 유지된다.
제어라인(P1)은 먼저 활동레벨로 변경되고, 전달게이트들(TG10)은 턴온된다. 그런 이후에, 비트라인들(BL0n 및 BL2n)은 센스증폭기(10b)에 연결되고, 센스증폭기(10b)는 전위차의 크기를 증가시킨다. 하이 또는 로우레벨의 어느 한쪽은 비트라인(BL0n)을 통해 메모리셀(C0n)로 전파되고, 비트라인(BL2n)은 다른 전위레벨로 전파된다. 비트라인(BL1n)은 비트라인들(BL0n 및 BL2n)에서의 증가된 전위레벨들에 의해 영향받는다. 그러나, 비트라인(BL0n)으로부터의 전기적인 영향은 비트라인(BL2n)으로부터의 전기적 영향과 함께 상쇄되고, 비트라인쌍(BL0n/BL2n)으로부터의 노이즈는 무시해도 좋게 된다. 이런 이유로, 비트라인쌍(BL1n/BL3n)은 센스증폭기(10)에 의해 감지가능한 최소전위차를 넘어서는 전위차를 적절히 유지한다. 제어라인(P2)이 활동레벨로 변경되는 경우, 센스증폭기(10b)는 전위차를 증가시킨다.
도 3에 보여진 종래기술의 비트라인배열은, 각 쌍의 비트라인들이 센스증폭기들의 동일한 쪽으로 연장되는 한, 비트라인들 간의 전기용량커플링(capacitive coupling)에 기인한 노이즈에 대하여 효과적이다. 종래기술의 비트라인배열은 ";겹쳐진 비트라인들(folded bit lines)";이라 불리운다. 그러나, 센스증폭기들의 한 쪽에서의 비트라인들이 오픈비트라인체계에서의 센스증폭기들의 다른 쪽에서의 비트라인들과 개별적으로 쌍을 이룬다. 이런 이유로, 시라타케의 개념(Shiratake' concept)을 오픈비트라인체계에 적용하는 것이 불가능하다. 따라서, 오픈비트라인들은 여전히 인접하는 오픈비트라인들로부터의 노이즈에 의해 영향받는다.
그러므로, 본 발명의 주요 목적은, 공유된 센스증폭기 그리고 인접하는 오픈비트라인들에 의해 적게 영향받는 오픈비트라인들을 갖는 반도체메모리기기를 제공함에 있다.
반도체 메모리기기의 특질들 및 이점들은 첨부된 도면들에 관련한 다음의 설명들로부터 보다 명료하게 이해될 것이다:
도 1은 종래기술의 반도체 메모리기기의 배열을 보여주는 회로도,
도 2는 데이터읽어내기 동안에 선택된 워드라인 및 비트라인쌍들에서의 전위레벨들을 보여주는 그래프,
도 3은 심사되지 않은 출원의 일본특허공개번호 7-201170에서 개시된 종래기술의 반도체 메모리기기의 배열을 보여주는 회로도,
도 4는 본 발명에 따른 반도체 다이나믹 랜덤 액세스 메모리기기의 배열을 보여주는 회도로,
도 5는 비트라인쌍들 및 센스증폭기 간의 순차적인 데이터전달을 보여주는 타이밍도,
도 6은 인접하는 두 비트라인쌍들에서의 전위레벨을 보여주는 그래프,
도 7은 본 발명에 따른 다른 반도체 다이나믹 랜덤 액세스 메모리기기의 배열을 보여주는 회로도,
도 8은 비트라인쌍들 및 센스증폭기 간의 순차적인 데이터전달을 보여주는 타이밍도,
도 9는 인접하는 두 비트라인쌍들에서의 전위레벨들을 보여주는 그래프,
도 10은 본 발명에 따른 또 다른 반도체 다이나믹 랜덤 액세스 메모리기기의 배열을 보여주는 회로도,
도 11은 비트라인쌍들 및 센스증폭기들 간의 순차적인 데이터전달을 보여주는 타이밍도,
도 12는 비트라인쌍들 및 센스증폭기들 간의 다른 순차적인 데이터전달을 보여주는 타이밍도,
도 13은 본 발명에 따른 또 다른 반도체 다이나믹 랜덤 액세스 메모리기기의 배열을 보여주는 회로도,
도 14는 도 13에 보여진 반도체 다이나믹 랜덤 액세스 메모리기기에 병합된 서브(sub)센스증폭기의 회로구성을 보여주는 회로도,
도 15는 도 13에 보여진 반도체 다이나믹 랜덤 액세스 메모리기기에 병합된 메인(main)센스증폭기의 회로구성을 보여주는 회로도,
도 16은 순차적인 데이터전달 동안에 비트라인쌍에서의 전위변화을 보여주는 그래프.
본 발명의 한 양태에 따라, 적어도 두 개의 제 1메모리셀서브어레이들을 형성하며 데이터비트들을 개별적으로 저장하는 복수개의 제 1어드레스가능한메모리셀들, 복수개의 제 1어드레스가능한메모리셀들에 선택적으로 연결되어 적어도 두 개의 제 1메모리셀서브어레이들중의 하나로부터 특정한(certain) 제 1어드레스가능한메모리셀들을 선택하는 복수개의 워드라인들, 제 1노드 및 제 2노드를 가지며 제 1노드 및 제 2노드 간의 데이터비트를 대표하는 전위차를 증폭하는 적어도 하나의 제 1센스증폭기, 적어도 두 개의 제 1메모리셀서브어레이들 중의 한 쪽의 제 1어드레스가능한 메모리셀들에 선택적으로 연결되며 특정한 제 1어드레스가능한메모리셀들 및 적어도 하나의 제 1센스증폭기의 제 1노드 사이에 연결된 제 1신호전파경로들의 필수적인 부분들을 제공하는 복수개의 제 1비트라인들, 적어도 두 개의 제 1메모리셀서브어레이들의 다른 쪽의 제 1어드레스가능한메모리셀들에 선택적으로 연결되어, 특정한 제 1어드레스가능한메모리셀들 및 적어도 하나의 제 1센스증폭기의 제 2노드 사이에 연결되며 제 1비트라인쌍들을 형성하기 위하여 복수개의 제 1비트라인들과 개별적으로 쌍을 이룬 제 2신호전파경로들의 필수적인 부분들을 공급하는 복수개의 제 2비트라인들, 제 1신호전파경로들의 제 1추가부분들을 형성하며 복수개의 제 1비트라인들을 적어도 하나의 제 1센스증폭기의 제 1노드에 선택적으로 연결시키는 제 1전달게이트어레이, 제 2신호전파경로들의 제 2추가부분들을 형성하며 복수개의 제 2비트라인들을 적어도 하나의 제 1센스증폭기의 제 2노드에 선택적으로 연결시키는 제 2전달게이트어레이, 제 1신호전파경로들에 삽입되고 온상태 및 오프상태 간에서 변경되는 제 1스위칭수단, 제 2신호전파경로들에 삽입되고 온상태 및 오프상태 간에서 변경되는 제 2스위칭수단, 그리고 제 1전달게이트어레이, 제 2전달게이트어레이, 제 1스위칭수단 및 제 2스위칭수단에 연결되며, 제 1비트라인쌍들을 적어도 하나의 제 1센스증폭기의 제 1 및 제 2노드들에 순차적으로 연결되게 하도록 제 1전달게이트어레이 및 제 2전달게이트어레이를 동작시키고, 제 1비트라인쌍들 중의 선택된 하나의 제 1 또는 제 2비트라인 중의 어느 한 쪽을 적어도 하나의 제 1센스증폭기의 관련된 제 1 또는 제 2노드로부터 전기적으로 절연시키기 위하여, 온상태 및 오프상태 간에서 제 1스위칭수단 및 제 2스위칭수단을 독립적으로 제어하는 제어기를 포함하는 반도체 메모리기기가 제공된다.
제 1실시예
도면들 중의 도 4를 참조하면, 본 발명을 구현한 반도체 다이나믹 랜덤 액세스 메모리기기는 두 개의 메모리셀서브어레이들(11a/11b)로 분리된 메모리셀어레이(11)를 포함하고, 다이나믹 메모리셀들은 메모리셀서브어레이들(11a/11b)을 형성하도록 행들 및 열들로 배열된다. 이 다이나믹 메모리셀은 일련의 n채널향상형액세스트렌지스터 및 저장축전기에 의해 실현된다. 다이나믹 메모리셀은 해당 기술의 숙련자에게는 잘 알려진 것이며 그 추가 설명은 간소함을 위해 이하에서 병합되지 않았다. 다이나믹 메모리셀들은 작은 원들에 의해 나타내어지고, 행들 중의 하나에 속한 다이나믹 메모리셀들은 CL0, CL1, CL2, CL3, CL4, CL5, CL6 및 CL7로 표시되었다. 다이나믹 메모리셀들의 다른 행은 CL10, CL11, CL12, CL13, CL14, CL15, CL16 및 CL17로 개별적으로 표시되었다.
반도체 다이나믹 랜덤 액세스 메모리기기는 비트라인들(BL0∼BL7/CBL0∼CBL7), 워드라인들(WL0, WL1, ... WLn 및 WLn+1) 그리고 행어드레스디코더/워드라인드라이버(11c)를 더 포함한다. 비트라인들(BL0∼BL7)은 비트라인들(CBL0∼CBL7)과 개별적으로 쌍을 이루고, 비트라인쌍들(BL0/CBL0∼BL7/CBL7)은 다이나믹 메모리셀들의 열들과 개별적으로 관련된다. 각 비트라인은 관련된 열의 n채널향상형액세스트렌지스터들의 드레인(drain)노드들에 연결된다. 워드라인들(WL1, WL2, ... WLn 및 WLn+1)은 다이나믹 메모리셀들의 행들과 개별적으로 관련되고, 각 워드라인은 관련된 행의 n채널향상형스위칭트렌지스터들의 게이트전극들에 연결된다. 행어드레스디코더/워드라인드라이버(11c)는 워드라인들(WL0∼WLn+1)에 연결되고, 워드라인들(WL0∼WLn+1)을 활동레벨로 선택적으로 변경하기 위하여 행어드레스전치복호된(row address predecoded)신호들에 응답한다. 비트라인들(BL0∼BL7/CBL0∼CBL7)은 서로 너무 가까이 있어 이 비트라인들은 와류축전기들을 통해 전기용량적으로 결합되고, 정전용량(Cbb)은 무시할 수 없게 된다.
반도체 다이나믹 랜덤 액세스 메모리기기는 센스증폭기들(SA11/SA12), 센스증폭기들(SA11/SA12) 및 비트라인들(BL0∼BL3, BL4∼BL7, CBL0∼CBL3 및 CBL4∼CBL7) 사이에 연결된 전달게이트어레이들(12a/12b/12c/12d) 그리고 n채널향상형스위칭트렌지스터들(SW1/SW2/SW3/SW4)을 더 포함한다.
전달게이트어레이(12a)는 전달게이트들(TG0/TG1/TG2/TG3)을 가지며, 비트라인들(BL0∼BL3)을 n채널향상형스위칭트렌지스터(SW1)를 통해 센스증폭기(SA11)의 하나의 입력노드에 선택적으로 연결하도록 게이트제어신호들(TGS0/TGS1/TGS2/TGS3)에 응답한다. 전달게이트어레이(12b)는 전달게이트들(TG4/TG5/TG6/TG7)을 가지고, 비트라인들(BL4∼BL7)을 n채널향상형스위칭트렌지스터(SW2)를 통해 센스증폭기(SA12)의 하나의 입력노드에 선택적으로 연결하기 위하여 게이트제어신호들(TGS4/TGS5/TGS6/TGS7)에 응답한다.
전달게이트어레이(12c)는 전달게이트들(TG8/TG9/TG10/TG11)을 가지고, 비트라인들(CBL0∼CBL3)을 n채널향상형스위칭트렌지스터(SW3)를 통해 센스증폭기(SA11)의 다른 하나의 입력노드에 선택적으로 연결하기 위하여 게이트제어신호들(TGS0 /TGS1/TGS2/TGS3)에 응답한다. 전달게이트어레이(12d)는 전달게이트들(TG12/TG13 /TG14/TG15)을 가지고, 비트라인들(CBL4∼CBL7)을 n채널향상형스위칭트렌지스터(SW4)를 통해 센스증폭기(SA12)의 다른 하나의 입력노드에 선택적으로 연결하기 위하여 게이트제어신호들(TGS4/TGS5/TGS6/TGS7)에 응답한다. 따라서, 전달게이트어레이들(12a/2c)은 비트라인쌍들(BL0/CBL0∼BL3/CBL3)을 센스증폭기(SA11)에 선택적으로 연결시키고, 전달게이트어레이들(12b/12d)은 비트라인쌍들(BL4/CBL4∼BL7 /CBL7)을 센스증폭기(SA12)에 선택적으로 연결시킨다. 달리 말하면, 센스증폭기(SA11)는 비트라인쌍들(BL0/CBL0∼BL3/CBL3) 간에 공유되고, 다른 센스증폭기(SA12)는 비트라인쌍들(BL4/CBL4∼BL7/CBL7) 간에 공유된다. 제어신호라인들(WS1 /WS2)은 n채널향상형스위칭트렌지스터들(SW1/SW2)의 게이트전극들 및 n채널향상형스위칭트렌지스터들(SW3/SW4)의 게이트전극들에 연결된다.
반도체 다이나믹 랜덤 액세스 메모리기기는 n채널향상형스위칭트렌지스터들(SW1 및 SW3) 사이에 연결된 n채널향상형스위칭트렌지스터(SW5), n채널향상형스위칭트렌지스터들(SW2 및 SW4) 사이에 연결된 n채널향상형스위칭트렌지스터(SW6) 그리고 제어기(13)를 더 포함한다. n채널향상형스위칭트렌지스터들(SW5/SW6)은 제어신호라인(BWS)에 의해 개폐된다. 제어기(13)는 제어신호라인들(SW1/SW2/BWS) 및 제어신호라인들(TGS0∼TGS7)에 연결되고, 제어신호라인들(WS1, WS2 및 BWS)을 이하에서 설명될 것처럼 선택적으로 변경하기 위하여, 타이밍제어신호와 메모리셀서브어레이(11a 또는 11b)에 관련된 워드라인들을 표시하는 하나의 행어드레스전치부호화된 신호에 응답한다. 제어기(13)는 추가로 동작하여 게이트제어신호라인들(TGS0∼TGS7)을 순차적으로 변경시킨다. 도 4에 보여지지 않음에도 불구하고, 센스증폭기들(SA11/SA12)은 열어드레스디코더/선택기를 통해 입력/출력회로에 연결된다.
이런 경우에, n채널향상형스위칭트렌지스터(SW1/SW2) 및 n채널향상형스위칭트렌지스터(SW3/SW4)는 제 1스위칭수단 및 제 2스위칭수단으로 각각 소용된다.
반도체 다이나믹 랜덤 액세스 메모리기기는 다음과 같이 동작한다. 도 5는 비트라인쌍들(BL0/CBL0∼BL3/CBL3) 및 센스증폭기(SA11) 사이의 순차적인 데이터전달을 도시한다. 순차적인 데이터전달은 데이터액세스 및 데이터리프레쉬를 위해 요구된다. 단순함을 위해 비트라인쌍들(BL0/CBL0∼BL3/CBL3)에 초점을 맞추어 설명한다.
다이나믹 메모리셀들(CL0 및 CL1)은 논리 ";1";레벨의 데이터비트 및 논리 ";0";레벨의 데이터비트를 각각 저장하는 것으로 가정된다. 논리 ";1";레벨의 데이터비트는 관련된 비트라인 상의 전위레벨을 올리고, 논리 ";0";레벨의 데이터비트는 관련된 비트라인 상의 전위레벨을 약화시킨다. 제어신호라인들(BWS/WS1/WS2) 및 게이트제어신호들(TGS0∼TGS3)은 하이레벨로 있게 되고, 비트라인쌍들(BL0/CBL0∼BL3/CBL3)은 하이레벨 및 로우레벨 사이의 프리챠지레벨로 균형잡혀진다.
먼저, 게이트제어라인들(TGS0/TGS1)은 시간(t10)에서 로우레벨로 떨어지고, 게이트제어라인들(TGS2/TGS3)은 시간(t11)에서 로우레벨로 떨어진다.
제어신호라인(BWS)은 시간(t12)에서 로우레벨로 변경되고, n채널향상형스위칭트렌지스터(SW5)는 전달게이트어레이(12a)를 전달게이트어레이(12)로부터 전기적으로 절연시키도록 턴오프된다. 워드라인(WL0)은 하이레벨로 변경되고, 데이터비트들은 메모리셀들(CL0∼CL3)로부터 비트라인들(BL0∼BL3)로 개별적으로 읽어내어진다. 읽어내어진 데이터비트들은 비트라인들(bl0∼bl3)에서의 전위레벨들을 약간 들어올리거나 떨어뜨린다. 그러나, 다른 워드라인들은 비활동으로 남아있고, 비트라인들(CBL0∼CBL3)은 프리챠지레벨(Vpc)로 유지된다. 게이터제어라인(TGS0) 만이 워드라인(WL0)과 동시발생적으로 하이레벨로 변경되고, 전달게이트들(TG0/TG8)은 턴온된다. 이런 이유로, 비트라인쌍(BL0/CBL0)에서의 작은 전위차가 전달게이트들(TG0/TG8) 및 n채널향상형스위칭트렌지스터들(SW1/SW3)을 통해 센스증폭기(SA11)로 전달된다.
제어신호라인들(WS1/WS2)은 시간(t13)에서 비활동적인 로우레벨로 변경되고, 센스증폭기(SA11)는 비트라인쌍(BL0/CBL0)으로부터 전기적으로 절연된다. 센스증폭기(SA11)는 전위차의 크기를 증가시키도록 활동적으로 되어진다.
제어신호라인들(BWS/WS1)은 시간(t14)에서 활동적인 하이레벨로 변경되고, n채널향상형스위칭트렌지스터들(SW1/SW5)은 턴온된다. 그런 이후에, 센스증폭기(SA11)의 한 입력노드는 전달게이트어레이들(12a/12b)을 통해 쌍의 비트라인들(BL0/CBL0)에 전기적으로 연결된다. 그 결과, 비트라인들(BL0/CBL0) 둘 다는 하이레벨로 들어올려진다. 비트라인(BL0)에서의 하이레벨은 메모리셀(CL0)에서 복원된다. 그러나, 비트라인(CBL0)에서의 하이레벨은 메모리셀서브어레이(11b)의 다이나믹 메모리셀들에 저장된 데이터비트들에 영향을 주지 않는다. 게이트제어라인(TGS0)은 시간(t15)에서 비활동적인 로우레벨로 변경되고, 비트라인쌍(BL0/CBL0)은 센스증폭기(SA11)로부터 전기적으로 절연된다.
센스증폭기(SA11)는 읽어내어진 데이터비트를 대표하는 하이 또는 로우 전압의 어느 한쪽을 비트라인들(BL0 및 CBL0)의 둘 다에 공급하고, 인접하는 비트라인들(BL1/CBL1)은 하이/로우전압에 기인한 노이즈에 의해 동일하게 영향받는다. 이런 이유로, 인접하는 비트라인쌍들에서의 작은 전위차들은 단지 위쪽으로 또는 아래쪽으로 이동되고, 그 크기는 감소되지 않는다. 노이즈의 영향은 이하에서 상세히 설명될 것이다.
제어신호라인(BWS)은 시간(t16)에서 떨어지고, n채널향상형스위칭트렌지스터(SW5)는 턴오프된다. 제어신호라인(WS2) 및 게이트제어라인(TGS1)은 활동적인 하이레벨로 동시발생적으로 변경된다. n채널향상형스위칭트렌지스터(SW3)는 턴온되고, 전달게이트들(TG1/TG9)은 비트라인쌍(BL1/CBL1) 상에서의 작은 전위차를 센스증폭기(SA11)로 공급하기 위하여 턴온된다.
제어신호라인들(WS1/WS2)은 시간(t17)에서 비활동적인 로우레벨로 변경되고, n채널향상형스위칭트렌지스터들(SW1/SW3)은 비트라인쌍(BL1/CBL1)으로부터 센스증폭기(SA11)를 절연시키도록 턴오프된다.
제어신호라인들(BWS/WS1)은 시간(t18)에서 활동적인 하이레벨로 변경되고, n채널향상형스위칭트렌지스터들(SW1/SW5)은 하나의 노드를 비트라인들(BL1/CBL1) 둘 다에 연결하기 위하여 턴온된다. 그런 이후에, 비트라인들(BL1/CBL1)은 로우레벨로 약화되고, 인접하는 비트라인쌍들(BL0/CBL0 및 BL2/CBL2)은 비트라인쌍(BL1 /CBL1)에서의 로우레벨에 기인한 노이즈에 의해 동일하게 영향받는다.
게이트제어신호(TGS1)는 시간(t19)에서 비활동적인 로우레벨로 변경되고, 비트라인쌍(BL1/CBL1)은 센스증폭기(SA11)로부터 절연된다.
비슷하게, 비트라인쌍들(BL2/CBL2 및 BL3/CBL3)에서의 읽어내어진 데이터비트들은 시간(t20) 및 시간(t21)에서 개별적으로 센스증폭기로 공급되고, n채널향상형스위칭트렌지스터들(SW1/SW2/SW5)은 하이 또는 로우레벨의 어느 한쪽을 비트라인들 둘 다에 공급하기 위하여 이전에 설명된 것처럼 제어된다.
워드라인(WLn/WLn+1)이 선택된다면, 제어기(13)는, 센스증폭기(SA11)가 다른 하나의 입력노드로부터의 하이 또는 로우레벨 중의 어느 한쪽을 비트라인들의 둘 다에 공급하게 한다. 이러한 설명이 센스증폭기(SA11)에만 초점 맞추어짐에도 불구하고, SA12와 같은 다른 센스증폭기들은 비슷하게 제어되고, 메모리셀들(CL4∼CL7)로부터의 읽어내어진 데이터비트들은 메모리셀들(CL0∼CL3)로부터 읽어내어지는 데이터비트들과 병렬로 처리된다.
도 6은 인접하는 비트라인쌍(BL1/CBL1)에 대한 비트라인쌍(BL0/CBL0)의 전기적인 영향을 도시한다. 앞에서 설명된 것처럼, 워드라인(WL0)이 활동적인 하이레벨로 변경되는 경우, 작은 전위차들(ΔV)은 비트라인쌍들(BL0/CBL0 및 BL1/CBL1)에서 개별적으로 발생한다. 제어신호라인들(BWS /WS1)은 시간(t14)에서 활동적인 하이레벨로 변경되고, 읽어내어진 데이터비트를 표시하는 하이전압레벨은 센스증폭기(SA11)로부터 비트라인들(BL0/CBL0) 둘 다에 공급된다. 비트라인들(BL0/CBL0)은 상승하고, 인접하는 비트라인들(BL1/CBL1) 상에 노이즈(σ)를 유발시킨다. 노이즈(σ)가 비트라인(BL1)상의 전위레벨 및 비트라인(CBL1)상의 전위레벨을 올라가게 함에도 불구하고, 이 전위레벨들은 동일한 방향으로 이동되고, 비트라인쌍(BL1/CBL1)은 작은 전위차(ΔV)를 유지한다. 따라서, 노이즈(σ)가 데이터복원에 기인하여 비트라인들(BL0/BL0)상에서 발생함에도 불구하고, 노이즈(σ)는 비트라인(BL1)상의 전위레벨 및 비트라인(CBL1)상의 전위레벨을 동일한 방향으로 상승시키고, 인접하는 비트라인쌍(BL1/CBL1)은 원래의 작은 전위차(ΔV)를 유지한다. 달리 말하면, 제어기(13) 및 n채널향상형스위칭트렌지스터들(SW1/SW3/SW5)은 인접하는 비트라인쌍들로부터 노이즈의 영향을 제거한다.
제 2실시예
도 7은 본 발명을 구현한 다른 반도체 다이나믹 랜덤 액세스 메모리기기를 도시한다. 제 2실시예를 실현하는 반도체 다이나믹 랜덤 액세스 메모리기기는 n채널향상형스위칭트렌지스터들(SW5/SW6) 및 제어신호라인(BWS)을 제외하면 제 1실시예의 배열과 비슷하다. n채널향상형스위칭트렌지스터들(SW5/SW6)은 제 2실시예로부터 삭제되고, 제어기(23)는 제어신호라인(BWS)을 변경시키지 않는다.
제 2실시예의 작용은 도 8에서 도시되고, 노이즈의 영향은 도 9에서 도시되었다. 읽어내어진 데이터가 메모리셀(CL0)에서 복원되는 동안, 읽어내어진 데이터비트를 대표하는 하이전압레벨은 입력노드로부터 n채널향상형스위칭트렌지스터(SW1) 및 전달게이트(TG0)를 통해 메모리셀(CL0)로 공급된다. 그러나, 다른 n채널향상형스위칭트렌지스터(SW3)는 턴오프되고, 비트라인(CBL0)은 프리챠지레벨(Vpc)로 유지된다. 이런 이유로, 비트라인(BL0)상의 하이전압레벨은 인접하는 비트라인(BL1)에 노이즈(σ)를 유발하고, 이 노이즈(σ)는 인접하는 비트라인(BL1) 상의 전위레벨을 감소시킨다. 그러나, 인접하는 비트라인(CBL1)은 프리챠지레벨(Vpc)에 머무르고, 작은 전위차(ΔV)는 σ만큼 감소된다. 따라서, 인접하는 비트라인쌍(BL1/CBL1)이 노이즈(σ)에 의해 영향받음에도 불구하고, 감소율은 종래기술의 감소율보다 적다. 제 2실시예의 이점은 회로배열이 간단하며, 그에 따라, 제조자는 반도체칩사이즈를 줄일 수 있다는 것이다.
제 3실시예
도 10은 본 발명을 구현한 또 다른 반도체 다이나믹 랜덤 액세스 메모리기기을 도시하고, 제 3실시예를 실현한 이 반도체 다이나믹 랜덤 액세스 메모리기기는 제어기(33)를 제외하면 제 1실시예와 비슷하다. 제어기(33)는 임의의 비트라인쌍이 전기적인 영향을 두배로 받는 방식으로 게이트제어라인들(TGS0∼TGS3 및 TGS4∼TGS7)을 변경시킨다.
상세하게는, 제어기가 도 11에 보인 것처럼 TGS0/TGS7부터 TGS1/TGS6 및 TGS2/TGS5를 통해 TGS3/TGS4까지의 순서로 게이트제어라인들(TGS0∼TGS7)을 활동레벨로 변경시킨다면, 비트라인(BL4)은 화살표(AR10)에 의해 표시된 것처럼 비트라인(BL3)에 먼저 영향을 미치고, 그런 이후에, 비트라인(BL2)은 화살표(AR11)에 의해 표시된 것처럼 비트라인(BL3)에 영향을 미친다. 따라서, 비트라인들(BL3/BL5)은 순차적인 데이터전달 동안에 두 번 영향을 받는다.
비트라인들(BL3/BL5)을 다중적인 전기영향으로부터 보호하기 위하여, 제어기(33)는 게이트제어라인들(TGS0∼TGS7)을 도 12에 보인 것처럼 제어한다. 제어기(33)는 게이트제어라인들(TGS0/TGS4, TGS1/TGS5, TGS2/TGS6 및 TGS3/TGS7)을 시간(t20), 시간(t22), 시간(t24) 및 시간(t26) 각각에서 순차적으로 변경시키고, 센스증폭기들(SA11/SA12)은 이것들에 연결된 비트라인쌍들에서의 전위차들을 증가시킨다.
제어기(33)는 제어신호라인들(BWS/WS1)을 시간(t21), 시간(t23), 시간(t25) 및 시간(t27)에서 활동적인 레벨로 변경시키고, 하이/로우전압레벨은 센스증폭기들(SA11/SA12)로부터 비트라인쌍들로 순차적으로 공급된다. 그 결과, 비트라인쌍들(BL2/CBL2 및 BL5/CBL5) 만이 인접하는 비트라인쌍들(BL3/CBL3 및 BL4/CBL4)에 개별적으로 화살표(AR)에 의해 표시된 것처럼 영향을 미치고, 전기적인 영향은 한번 감소된다.
제어기(33)는, 노이즈(σ)가 작은 전위차(ΔV)를 한번 감소시키므로, 제 2실시예를 위해 바람직하다.
이해되어질 것처럼, 제어기(33)는 인접하는 비트라인들 상의 전기적인 영향을 더 감소시킨다.
제 4실시예
도 13은 본 발명을 구현한 또 다른 반도체 다이나믹 랜덤 액세스 메모리기기를 도시한다. 이 반도체 다이나믹 랜덤 액세스 메모리기기는 메인비트라인쌍(MBL /CMBL)과, 메인비트라인쌍(MBL/CMBL)에 연결되어 메인비트라인쌍(MBL/CMBL)에서의 전위차의 크기를 증가시키기 위한 메인센스증폭기(MSA)를 포함한다. 서브비트라인쌍들, 서브센스증폭기, 워드라인들, 메모리셀서브어레이들 및 전달게이트어레이들은 제 1실시예의 그것들에 대응하고, 동일한 참조(reference)들로 표시되었다. 메인비트라인들(MBL/CMBL)은 겹쳐진 비트라인들이며, 서브비트라인들(BL0/CBL0∼BL3 /CBL3)은 오픈비트라인들이다. n채널향상형스위칭트렌지스터들(SW1/SW2)은 서브센스증폭기(SA11) 및 메인비트라인들(MBL/CMBL)의 노드들 사이에 연결된다.
서브센스증폭기(SA11)는 도 14에서 도시되었다. 서브센스증폭기(SA11)는 n채널향상형증폭트렌지스터들(N1/N2)과 n채널향상형증폭트렌지스터(N1/N2) 및 접지라인(GND) 간에 연결된 n채널향상형스위칭트렌지스터(N3)의 병렬 결합을 구비한다. 선택된 서브비트라인들은 n채널향상형증폭트렌지스터들(N1/N2)의 게이트전극들에 연결되고, 제어신호라인(RS)은 n채널향상형스위칭트렌지스터(N3)의 게이트전극에 연결된다. n채널향상형증폭트렌지스터들(N1/N2)은 n채널향상형스위칭트렌지스터들(SW10/SW11)을 통해 메인비트라인들(MBL/CMBL)에 개별적으로 연결되고, 제어신호라인(RS) 역시 n채널향상형스위칭트렌지스터들(SW10/SW11)의 게이트전극들에 연결된다.
제어신호라인(RS)이 활동적인 하이레벨로 변경되는 경우, n채널향상형스위칭트렌지스터들(N3 및 SW10/SW11)은 턴온되고, 서브센스증폭기(SA11)는 활동적으로 된다. 선택된 서브비트라인쌍에서의 작은 전위차는 n채널향상형증폭트렌지스터들(N1 및 N2) 사이의 채널전도성을 다르게 만들고, 서브센스증폭기(SA11)는 메인비트라인쌍(MBL/CMBL)에 큰 전위차를 발생한다.
메인센스증폭기(MSA)는 p채널향상형필드효과트렌지스터(P1)와 제1파워공급라인(SAP) 및 제 2파워공급라인(SAN) 간에 연결된 n채널향상형필드효과트렌지스터(N10)의 제 1직렬결합과, p채널향상형필드효과트렌지스터(P2)와 제 1파워공급라인(SAP) 및 제 2파워공급라인(SAN) 간에 연결된 n채널향상형필드효과트렌지스터(N20)의 제 2직렬결합을 구비한다. 메인비트라인(MBL)은 제 2직렬결합의 공통 드레인노드 및 제 1직렬결합의 게이트전극들에 연결된다. 그 반면, 메인비트라인(CMBL)은 제 1직렬결합의 공통 드레인노드 및 제 2직렬결합의 게이트전극들에 연결된다. 메인센스증폭기(NSA)가 전원공급라인들(SAP/SAN)에 의해 전원공급되는 경우, 제 1직렬결합 및 제 2직렬결합은 메인비트라인들(MBL/CMBL)을 파워공급라인들(SAP/SAN)에 선택적으로 연결시키고, 메인비트라인들(MBL/CMBL)에서의 전위차의 크기를 증가시킨다.
제 1실시예와 비슷하게, 읽어내어진 데이터비트를 대표하는 하이 또는 로우레벨의 어느 한쪽은 선택된 쌍의 서브비트라인들로 전달된다. 읽어내어진 데이터비트가 메모리셀서브어레이(11a)로부터 서브센스증폭기(SA11)로 전달된다면, 제어신호라인들(BWS/WS1)은 센스증폭 이후에 활동적인 레벨로 변경되고, 하이 또는 로우레벨의 어느 한쪽은 메인비트라인(MBL)으로부터 n채널향상형스위칭트렌지스터(SW1) 및 전달게이트어레이(12a)를 통해 메모리셀서브어레이(11a)로 전달되고, 추가적으로 n채널향상형스위칭트렌지스터(SW5) 및 전달게이트어레이(12b)를 통하여 관련된 서브비트라인으로 전달된다. 제어신호라인(WS1) 만이 활동적인 하이레벨로 변경된다면, 하이 또는 로우레벨의 어느 한쪽은 비트라인으로 전달된다.
서브비트라인쌍(BL/CBL)이 인접하는 비트라인쌍들에 의해 도 16에 보인 것처럼 반복적으로 영향받게 된다면, 그 전위차는 로우레벨쪽으로 이동되고, n채널향상형증폭트렌지스터들(N1/N2) 간의 전류구동능력의 차이를 작게 만든다. 이것은 메인비트라인쌍(MBL/CMBL)에서의 전위차의 크기의 감소를 가져온다. 이런 이유로, 도 12를 참조하여 설명된 제어순서 역시 제 4실시예에 대해 바람직하다.
본 발명의 특정 실시예들이 보여지고 설명되었으나, 해당 기술의 숙련된 자들에게는 다양한 변경들 및 변형들이 본 발명의 정신 및 범주로부터 벗어남 없이 만들어질 수 있음이 자명할 것이다.
예를 들면, 본 발명은 메모리셀들을 전기전하의 형태로 데이터비트를 저장하는 메모리셀로 제한하지 않는다. 어떠한 종류의 메모리셀도 반도체 메모리기기가 공유된 센스증폭기들 및 오픈비트라인체계를 갖는 한 반도체 메모리기기를 위해 이용가능하다.
반도체 메모리기기는 하나 보다 많은 메모리셀어레이를 가질 것이며, 두 개 보다 많은 센서증폭기들이 반도체 메모리기기에 병합될 것이다.
n채널향상형필드효과트렌지스터들(SW1∼SW4)은 비트라인들(BL0∼BL7/CBL0∼CBL7) 및 전달게이트어레이들(12a∼12d) 사이에 연결될 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리기기는 오픈비트라인들이 인접하는 오픈비트라인들로부터의 노이즈에 의한 영향을 덜 받게 하는 효과를 제공한다.

Claims (12)

  1. 반도체 메모리기기에 있어서,
    적어도 두 개의 제 1메모리셀서브어레이들(CL0∼CL3/CL10∼CL13)을 형성하며 데이터비트들을 개별적으로 저장하는 복수개의 제 1어드레스가능한메모리셀들;
    상기 복수개의 제 1어드레스가능한메모리셀들에 선택적으로 연결되어 상기 적어도 두 개의 제 1메모리셀서브어레이들 중의 하나로부터 특정한(certain) 제 1어드레스가능한메모리셀들을 선택하는 복수개의 워드라인들(WL0/WL1/WLn/WLn+1);
    제 1노드 및 제 2노드를 가지며 상기 제 1노드 및 상기 제 2노드 사이의 데이터비트를 대표하는 전위차를 증폭하는 적어도 하나의 제 1센스증폭기(SA11);
    상기 적어도 두 개의 제 1메모리셀서브어레이들 중의 한쪽(CL0∼CL3)의 제 1어드레스가능한메모리셀들에 선택적으로 연결되고 상기 특정한 제 1어드레스가능한메모리셀들 및 상기 적어도 하나의 제 1센스증폭기(SA11)의 상기 제 1노드 사이에 연결된 제 1신호전파경로들의 필수적인 부분들을 제공하는 복수개의 제 1비트라인들(BL0∼BL3);
    상기 적어도 두 개의 제 1메모리셀서브어레이들 중의 다른 한쪽(CL10∼CL13)의 제 1어드레스가능한메모리셀들에 선택적으로 연결되어, 상기 특정한 제 1어드레스가능한메모리셀들 및 상기 적어도 하나의 제 1센스증폭기(SA11)의 상기 제 2노드 사이에 연결되며 제 1비트라인쌍들을 형성하기 위하여 상기 복수개의 제 1비트라인들과 개별적으로 쌍을 이룬 제 2신호전파경로들의 필수적인 부분들을 공급하는 복수개의 제 2비트라인들(CBL0∼CBL3);
    상기 제 1신호전파경로들의 제 1추가부분들을 형성하고 상기 복수개의 제 1비트라인들(BL0∼BL3)을 상기 적어도 하나의 제 1센스증폭기(SA11)의 상기 제 1노드에 선택적으로 연결시키는 제 1전달게이트어레이(12a); 및
    상기 제 2신호전파경로들의 제 2추가부분들을 형성하고 상기 복수개의 제 2비트라인들을 상기 적어도 하나의 제 1센스증폭기(SA11)의 상기 제 2노드에 선택적으로 연결시키는 제 2전달게이트어레이(12c)를 포함하고,
    상기 제 1신호전파경로들에 삽입되고 온상태 및 오프상태 간에서 변경되는 제 1스위칭수단(SW1);
    상기 제 2신호전파경로들에 삽입되고 상기 온상태 및 상기 오프상태 간에서 변경되는 제 2스위칭수단(SW2); 및
    상기 제 1전달게이트어레이(12a), 상기 제 2전달게이트어레이(12c), 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(SW2)에 연결되고, 상기 제 1전달게이트어레이(12a) 및 상기 제 2전달게이트어레이(12c)가 상기 제 1비트라인쌍들(BL0/CBL0∼BL3/CBL3)을 상기 적어도 하나의 제 1센스증폭기(SA11)의 상기 제 1 및 제 2노드들에 순차적으로 연결시키도록 동작시키고, 상기 제 1비트라인쌍들 중의 선택된 하나의 제 1 또는 제 2비트라인의 어느 한쪽을 상기 적어도 하나의 제 1센스증폭기(SA11)의 관련된 제 1 또는 제 2노드로부터 전기적으로 절연시키기 위하여, 상기 온상태 및 상기 오프상태 간에서 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(SW2)을 독립적으로 제어하는 제어기(13; 23; 33)를 더 포함하는 것을 특징으로 하는 반도체 메모리기기.
  2. 제 1항에 있어서, 상기 제어기(13; 23; 33)는, 상기 제 1전달게이트어레이(12a), 상기 제 2전달게이트어레이(12c), 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(SW2)이 상기 제 1비트라인쌍들 중의 하나를 상기 제 1노드 및 상기 제 2노드에 연결시키게 하며, 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(SW2)이 상기 제 1비트라인쌍들 중의 상기 하나를 상기 제 1노드 및 상기 제 2노드 간의 상기 데이터비트를 대표하는 상기 전위차의 크기를 증가시키기 위해 상기 제 1노드 및 상기 제 2노드로부터 절연시키게 하고, 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(SW2) 중의 하나가 상기 데이터비트를 대표하는 전위레벨을 관련된 제 1 또는 제 2비트라인에 전달하게 하는 반도체 메모리기기.
  3. 제 1항에 있어서, 상기 제 1스위칭수단과 상기 제 2스위칭수단은 각각 상기 제 1노드 및 상기 제 1전달게이트어레이(12a) 사이에 연결된 제 1스위칭트렌지스터(SW1)와 상기 제 2노드 및 상기 제 2전달게이트어레이(12c) 사이에 연결된 제 2스위칭트렌지스터(SW3)인 반도체 메모리기기.
  4. 제 2항에 있어서, 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(SW3) 사이에 연결되며 상기 제어기(13; 33)에 의해 제어되는 제 3스위칭수단(SW5)을 더 포함하고, 상기 제어기(13; 33)는, 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(SW3)중의 상기 하나가 상기 전위레벨을 상기 관련된 제 1 또는 제 2비트라인에 전달하는 경우에, 상기 제 3스위칭수단(SW5)이 상기 제 1비트라인쌍 중의 상기 하나에 속한 상기 제 1비트라인 및 상기 제 2비트라인을 전기적으로 연결시키게 하는 반도체 메모리기기.
  5. 제 4항에 있어서, 상기 제 1스위칭수단, 상기 제 2스위칭수단 및 상기 제 3스위칭수단은, 각각 상기 제 1노드 및 상기 제 1전달게이트어레이(12a) 사이에 연결된 제 1스위칭트렌지스터(SW1), 상기 제 2노드 및 상기 제 2전달게이트어레이(12c) 사이에 연결된 제 2스위칭트렌지스터(SW3) 그리고 상기 제 1전달게이트어레이(12a) 및 상기 제 2전달게이트어레이(12c) 사이에 연결된 제 3스위칭트렌지스터(SW5)인 반도체 메모리기기.
  6. 제 1항에 있어서, 데이터비트를 저장하기 위해 적어도 두 개의 제 2메모리셀서브어레이들(CL4∼CL7/CL14∼CL17)을 각각 형성하고, 특정한 제 2어드레스가능한메모리셀들을 상기 적어도 두 개의 제 2메모리셀서브어레이들로부터 선택하기 위하여 상기 복수개의 워드라인들(WL0/WL1/WLn/WLn+1)에 선택적으로 연결되는 복수개의 제 2어드레스가능한메모리셀들,
    제 3노드 및 제 4노드를 가지며 상기 제 3노드 및 상기 제 4노드 간의 데이터비트를 대표하는 전위차를 증폭하는 적어도 하나의 제 2센스증폭기(SA12),
    상기 적어도 두 개의 제 2메모리셀서브어레이들 중의 하나(CL4∼CL7)의 제 2어드레스가능한메모리셀들에 선택적으로 연결되어, 상기 특정한 제 2어드레스가능한메모리셀들 및 상기 적어도 하나의 제 2센스증폭기(SA12)의 상기 제 3노드 사이에 연결되며 상기 복수개의 제 1비트라인들(BL0∼BL3)에 인접하는 제 3신호전파경로들의 필수적인 부분들을 제공하는 복수개의 제 3비트라인들(BL4∼BL7),
    상기 적어도 두 개의 제 2메모리셀서브어레이들 중의 다른 하나(CL14∼CL17)의 제 2어드레스가능한메모리셀들에 선택적으로 연결되어, 상기 특정한 제 2어드레스가능한메모리셀들 및 상기 적어도 하나의 제 2센스증폭기(SA12)의 상기 제 4노드 사이에 연결되며 상기 복수개의 제 2비트라인들(CBL0∼CBL3)에 인접하고 제 2비트라인쌍들을 형성하도록 상기 복수개의 제 3비트라인들과 쌍을 이룬 제 4신호전파경로들의 필수적인 부분들을 제공하는 복수개의 제 4비트라인들(CL4∼CBL7),
    상기 제 3신호전파경로들의 제 3추가부분들을 형성하고, 상기 복수개의 제 3비트라인들(BL4∼BL7)을 상기 적어도 하나의 제2센스증폭기(SA12)의 상기 제 3노드에 선택적으로 연결시키도록 상기 제어기(13; 23; 33)에 의해 제어되는 제 3전달게이트어레이(12b),
    상기 제 4신호전파경로들의 제 4추가부분들을 형성하고, 상기 복수개의 제 4비트라인들(CBL4∼CBL7)을 상기 적어도 하나의 제 2센스증폭기(SA12)의 상기 제 4노드에 선택적으로 연결하도록 상기 제어기(13; 23; 33)에 의해 제어되는 제 4전달게이트어레이(12d),
    상기 제 3신호전파경로들에 삽입되고 상기 제어기(13; 23; 33)에 의해 상기 온상태 및 상기 오프상태 간에서 변경되는 제 3스위칭수단(SW2), 및
    상기 제 4신호전파경로들에 삽입되고 상기 제어기(13; 23; 33)에 의해 상기 온상태 및 상기 오프상태 간에서 변경되는 제 4스위칭수단(SW4)을 더 포함하고,
    상기 제어기(13; 23; 33)는, 상기 제 1 및 제 2전달게이트어레이들(12a/12c)과 상기 제 3 및 제 4전달게이트어레이들(12b/12d)이, 최외곽(outermost)위치로부터 상기 제 1비트라인쌍들 및 상기 제 2비트라인쌍들 간의 경계에 가장 가까운 최내곽(innermost)위치 쪽으로 제 1비트라인쌍 및 제 2비트라인쌍을 선택하는 방식으로, 상기 제 1비트라인쌍들 및 상기 제 2비트라인쌍들을 상기 적어도 하나의 제 1센스증폭기(SA11) 및 상기 적어도 하나의 제 2센스증폭기(SA12)에 선택적으로 연결시키게 하는 반도체 메모리기기.
  7. 제 6항에 있어서, 상기 제어기(13; 23; 33)는, 상기 제 1 및 제 2전달게이트에러이들(12a/12c), 상기 제 3 및 제 4전달게이트어레이들(12b/12d), 상기 제 1 및 제 3스위칭수단(SW1/SW3) 및 상기 제 2 및 제 4스위칭수단(SW2/SW4)이 상기 제 1비트라인쌍들 중의 하나와 상기 제 2비트라인쌍들 중의 하나를 상기 제 1 및 제 2노드들과 상기 제 3 및 제 4노드들에 연결하게 하며, 상기 제 1 및 제 3스위칭수단(SW1/SW3)과 상기 제 2 및 제 4스위칭수단(SW2/SW4)이 상기 제 1비트라인쌍들 중의 상기 하나와 상기 제 2비트라인쌍들 중의 상기 하나를, 상기 제 1노드 및 상기 제 2노드 간의 상기 데이터비트를 대표하는 상기 전위차의 크기와 상기 제 3노드 및 상기 제 4노드 간의 상기 데이터비트를 대표하는 상기 전위차의 크기를 증가시키기 위해 상기 제 1 및 제 2노드들과 상기 제 3 및 제 4노드들로부터 절연시키게 하고, 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(SW3) 중의 하나와 상기 제 3스위칭수단(SW3) 및 상기 제 4스위칭수단(SW4) 중의 하나가 상기 데이터비트를 대표하는 전위레벨 및 상기 데이터비트를 대표하는 전위레벨을 제 1 또는 제 2노드의 어느 한쪽 및 제 3 또는 제 4노드의 어느 한쪽으로부터 관련된 제 1 또는 제 2비트라인 및 관련된 제 3 또는 제 4비트라인으로 개별적으로 전달하게 하는, 반도체 메모리기기.
  8. 제 6항에 있어서, 상기 제 1스위칭수단, 상기 제 2스위칭수단, 상기 제 3스위칭수단 및 상기 제 4스위칭수단은 각각 상기 제 1노드 및 상기 제 1전달게이트어레이(12a) 사이에 연결된 제 1스위칭트렌지스터(SW1), 상기 제 2노드 및 상기 제 2전달게이트어레이(12c) 사이에 연결된 제 2스위칭트렌지스터(SW3), 상기 제 3노드 및 상기 제 3전달게이트어레이(12b) 사이에 연결된 제 3스위칭트렌지스터(SW2) 그리고 상기 제 4노드 및 상기 제 4전달게이트어레이(12d) 사이에 연결된 제 4스위칭트렌지스터(SW4)인 반도체 메모리기기.
  9. 제 7항에 있어서, 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(Sw3) 사이에 연결된 제 5스위칭수단(SW5)과 상기 제어기(13; 33)에 의해 둘 다가 제어되는 상기 제 3스위칭수단(SW2) 및 상기 제 4스위칭수단(SW4) 사이에 연결된 제 6스위칭수단(SW6)을 더 포함하고, 상기 제어기(13; 33)는, 상기 제 1스위칭수단(SW1) 및 상기 제 2스위칭수단(SW3) 중의 상기 하나와 상기 제 3스위칭수단(SW2) 및 상기 제 4스위칭수단(SW4) 중의 상기 하나가 상기 전위레벨들을 상기 관련된 제 1 또는 제 2비트라인 및 상기 관련된 제 3 또는 제 4비트라인에 각각 전달하는 경우에, 상기 제 5스위칭수단(SW5) 및 상기 제 6스위칭수단(SW6)이 선택된 제 1비트라인 및 선택된 제 3비트라인을 선택된 제 2비트라인 및 선택된 제 4비트라인에 개별적으로 전기적으로 연결시키게 하는 반도체 메모리기기.
  10. 제 9항에 있어서, 상기 제 1스위칭수단, 상기 제 2스위칭수단 그리고 상기 제 5스위칭수단은 각각 상기 제 1노드 및 상기 제 1전달게이트어레이(12a) 사이에 연결된 제 1스위칭트렌지스터(SW1), 상기 제 2노드 및 상기 제 2전달게이트어레이(12c) 사이에 연결된 제 2스위칭트렌지스터(SW3) 그리고 상기 제 1전달게이트어레이(12a) 및 상기 제 2전달게이트어레이(12c) 사이에 연결된 제 3스위칭트렌지스터(SW5)이고, 상기 제 3스위칭수단, 상기 제 4스위칭수단 그리고 상기 제 6스위칭수단은 각각 상기 제 3노드 및 상기 제 3전달게이트어레이(12b) 사이에 연결된 제 4스위칭트렌지스터(SW2), 상기 제 4노드 및 상기 제 4전달게이트어레이(12d) 사이에 연결된 제 5스위칭트렌지스터(SW4) 그리고 상기 제 3전달게이트어레이(12b) 및 상기 제 4전달게이트어레이(12d) 사이에 연결된 제 6트렌지스터(SW6)인 반도체 메모리기기.
  11. 제 1항에 있어서, 상기 제 1스위칭수단(SW1)과 상기 제 2스위칭수단(SW3)은 상기 제 1노드 및 메인비트라인(MBL) 사이와 상기 제 2노드 및 상기 메인비트라인과 쌍을 이룬 다른 메인비트라인(CMBL) 사이에 연결되고, 상기 적어도 하나의 제 1센스증폭기(SA11)는 상기 제 1노드 및 상기 제 2노드 사이의 상기 전위차에 응답하여 상기 메인비트라인(MBL) 및 상기 다른 메인비트라인(CMBL) 사이에 전위차를 발생하기 위하여, 제 3스위칭수단(SW10)을 통해 상기 메인비트라인(MBL)에 연결된 제 3노드 및 제 4스위칭수단(SW11)을 통해 상기 다른 메인비트라인(CMBL)에 연결된 제 4노드를 더 갖는 반도체 메모리기기.
  12. 제 11항에 있어서, 메인센스증폭기(MSA)가 상기 메인비트라인(MBL) 및 상기 다른 메인비트라인(CMBL) 사이의 상기 전위차의 크기를 증가시키도록 그것들 사이에 더 연결되고, 제 5스위칭수단(SW5)이 상기 제 1비트라인쌍들 중의 상기 선택된 하나의 상기 제 1비트라인을 상기 제 1비트라인쌍득 중의 상기 선택된 하나의 상기 제 2비트라인에 전기적으로 연결하기 위하여 상기 제 1노드 및 상기 제 2노드 사이에 연결된 반도체 메모리기기.
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