JP3185693B2

JP3185693B2 - 半導体記憶装置

Info

Publication number: JP3185693B2
Application number: JP35263596A
Authority: JP
Inventors: 功夫成竹
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-03-29
Filing date: 1996-12-13
Publication date: 2001-07-11
Anticipated expiration: 2016-12-13
Also published as: JPH09320280A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、１つのメモリセルに複数ビットの情報の記
憶を可能にする、しきい値補正機能付きのセンス増幅器
を備えたＤＲＡＭ型の半導体記憶装置に関する。

【０００２】

【従来の技術】この種の半導体記憶装置の従来技術とし
て、ダイナミック型半導体記憶装置の高集積化を目的と
しては、例えば特開平３−１６０４９号公報には、２ト
ランジスタ及び従来と同じ蓄積容量の１キャパシタの３
素子で２ビット分の情報を蓄える、すなわち１ビット当
たり１．５素子のメモリ素子の構成が提案されている。

【０００３】図１０は、上記特開平３−１６０４９号公
報に提案されるの従来の半導体記憶装置の一例を示した
ものであり、メモリセルと、読出し、及び書込みのため
の回路を示している。

【０００４】図１１は、図１０の動作を説明するための
入力波形を示すものである。また、図１２及び図１３
は、同じく図１０の回路の動作を説明するためのもので
あり、ビット線の読出し時の波形を示すものである。

【０００５】図１０を参照して、メモリセルアレイにお
いて、２０は２トランジスタ、１キャパシタにて２ビッ
ト分の情報を蓄えるメモリセルであり、２１は蓄積容
量、２２、２３は蓄積容量２１の情報をビット線に読出
すためのトランスファゲート、２４、２５は蓄積ノード
である。また、２６、２７はセンスアンプである。

【０００６】図１１に示す入力タイミング波形を参照し
て、図１０に示した半導体記憶装置の回路動作を説明す
る。

【０００７】図１１を参照して、時刻ｔ０において、ビ
ット線イコライズ制御信号ＮＥＱ、ＰＥＱが図示のよう
に変化すると、ビット線イコライズ回路のトランジスタ
は全てオフし、ビット線のプリチャージが終了して、い
ずれも電圧が１／２Ｖｃｃとなる。

【０００８】続いて、ビット線対ＢＬＬ１、／ＢＬＬ１
（但し、記号「／」は信号名の相補信号を示す）に接続
するメモリセル２０が選択されると、ＣＵＴ２がビット
線センスアンプの切り離し回路の該ＣＵＴ２に接続する
トランジスタをオフし、時刻ｔ１にワード線ＷＬＬ１を
立ち上げる。

【０００９】すると、蓄積容量２１に蓄えられていた情
報がビット線ＢＬＬ１、ＢＬＲ１、ＳＢＬ１、ＳＢＬ
２、及び／ＢＬＬ１、／ＢＬＲ１、／ＳＢＬ１、／ＳＢ
Ｌ２に電荷転送される。

【００１０】さらに、時刻ｔ２においてＣＵＴ１、ＲＥ
Ｑを立ち下げると、メモリセル側のビット線とセンスア
ンプとが切り離され、ＳＢＬ１とＳＢＬ２及び／ＳＢＬ
１と／ＳＢＬ２も切り離される。これで、メモリセル２
０の同じ情報をセンスアンプ２６と２７が別々に持った
ことになる。

【００１１】そこで、時刻ｔ３にＵＰ、ＤＯＷＮを図１
１に示すように変化させた後、時刻ｔ４で／ＳＡＳによ
るセンスアンプ動作を始め、時刻ｔ５でＣＵＴ１、ＣＵ
Ｔ２を立ち上げてセンスアンプとメモリセル側のビット
線を接続して、／ＳＡＳによるプルアップを行う。

【００１２】最後に、時刻ｔ６でＣＳＥＬを立ち下げ、
増幅されたメモリセルの情報をデータ線に転送し、読出
し動作を完了する。

【００１３】この従来例のメモリセルは、一つの蓄積容
量に２ビットの情報を蓄えるため、メモリセルが情報を
保持しているときの蓄積ノード２４、２５の電圧の状態
は、以下の表１の通り４種類ある。表中のデータとは、
データ線Ｄ１、Ｄ２に出力される情報を表しており、Ｈ
がＶｃｃ、ＬがＧＮＤ電圧に対応する。

【００１４】

【表１】

【００１５】このうち、Ｄ１＝Ｈ、Ｄ２＝Ｈの情報を読
出すときの状態を示したのが図１２であり、Ｄ１＝Ｈ、
Ｄ２＝Ｌの情報を読出す時の状態を示したのが図１３で
ある。

【００１６】Ｄ１＝Ｈ、Ｄ２＝Ｈの情報を読出す場合、
図１２に示すように、ワード線が立ち上がる時刻ｔ１で
は、各々相補なるビット線には、ΔＶの電位差が生じ
る。時刻ｔ３では、ＵＰ及びＤＯＷＮの信号によって、
ＳＢＬ１、／ＳＢＬ２は１／３ΔＶだけ電位が上げら
れ、一方／ＳＢＬ１、ＳＢＬ２は１／３ΔＶだけ電位が
下げられる。

【００１７】しかし、ＳＢＬ１と／ＳＢＬ１、及びＳＢ
Ｌ２と／ＳＢＬ２の電圧は、逆転することなく、時刻ｔ
４以降のセンス動作の後、Ｄ１、Ｄ２ともＶｃｃレベル
が出力される。

【００１８】他方、Ｄ１＝Ｈ、Ｄ２＝Ｌの情報を読出す
場合、図１３に示すように、ワード線が立ち上がる時刻
ｔ１では、各々相補なるビット線対には、１／３ΔＶの
電位差しか生じない。そこで、時刻ｔ３に、ＵＰ及びＤ
ＯＷＮの信号によって、ＳＢＬ１、／ＳＢＬ２は１／３
ΔＶだけ電位が上げられ、一方、／ＳＢＬ１、ＳＢＬ２
は１／３ΔＶだけ電位が下げられると、ＳＢＬ２と／Ｓ
ＢＬ２の電位は、逆転してしまう。従って、時刻ｔ４以
降のセンス動作の後、Ｄ１にはＶｃｃ、Ｄ２にはＧＮＤ
レベルが出力される。

【００１９】

【発明が解決しようとする課題】しかし、上述した従来
の半導体記憶装置は、１トランジスタ及び１キャパシタ
で構成されるメモリセルを有する従来の一般的なダイナ
ミックＲＡＭとは、メモリセルアレイの構成が異なって
おり、従って、その製造方法も異なる。

【００２０】また、キャパシタの両方の電極から、相補
なる各々のビット線に、２つのトランジスタを通して配
線を引き出すことが必要とされるため、高集積化を行お
うとした場合、対称性を維持してレイアウトすることが
困難であり、このことが、マージン（読み出しマージン
等）の劣化を招いていた。

【００２１】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、従来の１トランジスタ
及び１キャパシタで構成されるメモリセルアレイを用い
た場合にも、１つのメモリセルに２ビット分の情報を蓄
えることができるダイナミック型半導体記憶装置を提供
することである。

【００２２】

【課題を解決するための手段】前記目的を達成するた
め、本発明のダイナミック半導体記憶装置は、主ビット
線をなす相補型の第１のビット線対（ＧＢＬ、／ＧＢ
Ｌ）と、副ビット線をなす相補型の第２のビット線対
（ＢＬＵ１、／ＢＬＵ１；ＢＬＵ２、／ＢＬＵ２；ＳＢ
Ｌ、／ＳＢＬ；ＢＬＬ１、／ＢＬＬ１；ＢＬＬ２、／Ｂ
ＬＬ２）と、前記第１のビット線対に接続され主センス
アンプをなす第１のセンスアンプと、前記第１のビット
線対に１又は複数接続されそれぞれに前記第２のビット
線対が接続され副センスアンプをなす第２のセンスアン
プと、を備え、前記第２のセンスアンプの前記第２のビ
ット線対と前記第１のビット線対との間（／ＳＢＬとＧ
ＢＬとの間、ＳＢＬと／ＧＢＬとの間）にそれぞれ容量
素子とトランスファゲートとが直列に挿入されてなる、
ことを特徴とする。

【００２３】本発明においては、前記容量素子が、一端
を前記第２のビット線に接続し、他端を、一の信号端子
が前記第１のビット線に接続された前記トランスファゲ
ートの他の信号端子に接続してなることを特徴とする。

【００２４】本発明においては、前記第２のセンスアン
プ及び第１のセンスアンプを順次２回活性化し、１回目
の第１のビット線の増幅結果を、前記容量素子及びトラ
ンスファゲートを通して前記第２のビット線に伝達し、
選択されたメモリセルから前記第２のビット線に読み出
された差電位を、１回目の増幅とは異なる差電位にし
て、２回目の前記第１のセンスアンプの活性化を行うこ
とを特徴とする。

【００２５】また、本発明においては、前記第２のビッ
ト線の間に、第２のビット線を２つに切り離すトランス
ファゲートを有し、第２のビット線のトランスファゲー
トのそれぞれの側に別々の電圧を書込み、その後に、前
記トランスファゲートを活性化させて、電荷の配分によ
って４つの電圧状態をつくり、メモリセルに４つの状態
を書き込むことを特徴とする。

【００２６】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。

【００２７】

【実施の形態１】図１は、本発明の第１の実施の形態に
係るダイナミック型半導体記憶装置のメモリセル及び読
出し、書込みのための回路を示したものである。図２
は、図１に示した本発明の第１の実施の形態の動作を説
明するための入力タイミング波形を示し、図３及び図４
は同じく図１に示した本発明の第１の実施の形態の動作
を説明するためのビット線の読出し時の波形を示すもの
である。

【００２８】図１において、１はダイナミック型半導体
記憶装置のメモリセル、２は蓄積容量、３はトランスフ
ァゲート、４は蓄積ノード、５は副センスアンプであ
る。ビット線は、相補型の主ビット線と副ビット線とに
階層化されており、１組の主ビット線には、図示されな
い１つの主センスアンプ及び複数の副センスアンプに接
続されている。

【００２９】本発明の第１の実施の形態は、以下に詳細
に説明されるように、副センスアンプ５の副ビット線と
主ビット線との間（即ち／ＳＢＬとＧＢＬ、ＳＢＬと／
ＧＢＬの間）に、フィードバック用キャパシタ１２、１
３をそれぞれ設け、選択されたメモリセルから副ビット
線に読み出された差電位が、主ビット線に伝達され、不
図示の主センスアンプにより増幅され、まず上位ビット
の読出しが行われると同時に、このフィードバック用キ
ャパシタを通して、主ビット線のデータが、副ビット線
にフィードバックされる。その後、再度、副ビット線か
ら主ビット線への読出し動作を行うことにより、下位ビ
ットの読出しを行うことができる。また、副ビット線の
間に、この副ビット線を２つに切り離すトランスファゲ
ートを有し、副ビット線のトランスファゲートのそれぞ
れの側に別々の電圧を書込み、その後に、このトランス
ファゲートを活性化させて、電荷の配分によって４つの
電圧状態をつくり、メモリセルに４つの状態を書き込
む。

【００３０】本発明の第１の実施の形態に係るダイナミ
ック型半導体記憶装置をより詳細に説明すべく、その動
作の一実施例を以下に詳細に説明する。

【００３１】はじめに、ワード線ＷＬＵ１及び副ビット
線ＢＬＵ１で選択されるメモリセル１の、読出し動作に
ついて説明する。

【００３２】図２を参照して、時刻ｔ０において、副ビ
ット線のプリチャージ制御信号であるＰＤＬが図示のよ
うにＨレベルからＬレベルに変化すると、図１の副ビッ
ト線プリチャージ回路の全てのトランジスタがオフし
て、副ビット線のプリチャージが終了する。副ビット線
ＢＬＵ１、／ＢＬＵ１、ＢＬＵ２、／ＢＬＵ２、ＳＢ
Ｌ、／ＳＢＬ、ＢＬＬ１、／ＢＬＬ１、ＢＬＬ２、／Ｂ
ＬＬ２の電圧は、いずれも１／２Ｖｃｃのままである。

【００３３】また、時刻ｔ０において、書き込み用ゲー
トのトランスファゲートの制御信号ＣＴＧＬ、副ビット
線に挿入されたトランスファゲートの制御信号ＴＧＬが
図示のようにＨレベルからＬレベルに変化し、ＣＴＧ
Ｌ、ＴＧＬをゲート入力とするトランジスタがオフし、
ＳＢＬとＢＬＬ１、／ＳＢＬと／ＢＬＬ１、ＢＬＬ１と
ＢＬＬ２、／ＢＬＬ１と／ＢＬＬ２がいずれも互いに切
り離される。

【００３４】次に、時刻ｔ１において、副センスアンプ
のオフセットキャンセル用の信号ＯＣＳ及びＯＣＶが図
示のように変化すると、ＯＣＳ、ＯＣＶをゲート入力と
するトランジスタ８、９がオンし、副ビット線ＳＢＬ及
び／ＳＢＬとＯＣＶとがセンスアンプトランジスタ６、
７によりダイオード接続される。このときの、ＯＣＶの
レベルをＯＶＶ、トランジスタ６、７の閾値電圧をそれ
ぞれＶＴＨ６、ＶＴＨ７とすると、副ビット線ＳＢＬ、
／ＳＢＬの電圧は、それぞれＯＶＶ＋ＶＴＨ６、ＯＶＶ
＋ＶＴＨ７となる。

【００３５】以上の操作により、製造ばらつきによるセ
ンスアンプトランジスタの閾値電圧ばらつきが補償され
たことになり、この後、メモリセルのデータを副ビット
線に読出すことにより、閾値電圧ばらつきによる読出し
マージンの劣化を防ぐことができる。ただし、センスア
ンプトランジスタ６、７の閾値電圧の設計値をＶＴＨ０
とすると、ＯＶＶのレベルは１／２Ｖｃｃ−ＶＴＨ−α
（αは所定の電圧値）に設定しておく必要がある。

【００３６】以下では、簡単のため、ＶＴＨ６＝ＶＴＨ
７、すなわち閾値電圧にばらつきがないものとして説明
する。

【００３７】上記した閾値電圧ばらつき補償動作を終了
した後、時刻ｔ２において、ワード線ＷＬＵ１をＬレベ
ルからＨレベルに変化させると、トランスファゲート３
がオンし、蓄積容量２に蓄えられていた情報が、副ビッ
ト線ＢＬＵ２、ＢＬＵ１、ＳＢＬに電荷転送される。

【００３８】本発明の第１の実施の形態に係る半導体記
憶装置のメモリセルは、１つの蓄積容量に２ビットの情
報を蓄えるため、メモリセルが情報を保持しているとき
の蓄積ノード４の電圧は、電源電圧Ｖｃｃ、２／３Ｖｃ
ｃ、１／３Ｖｃｃ、ＧＮＤ（接地電位）の４種類ある。
これらの４つの状態は、２ビットの２進数“１１”、
“１０”、“０１”、“００”にそれぞれ対応する。

【００３９】このうち、“１１”（Ｖｃｃ）の情報を読
出すときの主ビット線及び副ビット線の波形を示したも
のが図３であり、“１０”（２／３Ｖｃｃ）の情報を読
出すときの主ビット線及び副ビット線の波形を示したも
のが図４である。

【００４０】時刻ｔ２において、ワード線ＷＬＵ１が立
ち上がった後、メモリセルが情報“１１”を保持してい
るときは、相補の副ビット線対ＢＬＵ１、／ＢＬＵ１の
間には、図３に示すようにΔＶの電位差が生じ、メモリ
セルが情報“１０”を保持しているときは、図４に示す
ように１／３ΔＶの電位差が生じる。

【００４１】次に、時刻ｔ３において、リードスイッチ
信号ＲＳが、図２に示すようにＬレベルからＨレベルに
変化すると、副センスアンプのトランジスタ１０、１１
がオンし、図示されない主ビット線プリチャージ回路に
よって１／２Ｖｃｃにプリチャージされた主ビット線の
電位が、センストランジスタ６、７のゲート電圧、すな
わち副ビット線対のレベルに応じて下げられる。これに
よって、副ビット線に読み出された電位差が、主ビット
線ＧＢＬ、／ＧＢＬに伝達される。

【００４２】次に、時刻ｔ４において、リードスイッチ
信号ＲＳがＬレベルに立ち下がり、主センスアンプによ
りＧＢＬ、／ＧＢＬの電位差が、図３、及び図４に示す
ようにＶｃｃまたはＧＮＤレベルに増幅される。その
際、図３、及び図４に示すように、メモリセルが情報
“１１”または“１０”を保持しているときは、共にＧ
ＢＬがＶｃｃレベル、／ＧＢＬがＧＮＤレベルに増幅さ
れる。これは、上位ビットの読出し動作を表しており、
いずれの場合も“Ｈ”データが読み出されることを示し
ている。一方、メモリセルが情報“０１”または“０
０”を保持しているときには、この上位ビットの読出し
動作により“Ｌ”データが読み出される。

【００４３】主ビット線が増幅されている間（時刻ｔ４
からｔ５まで）、主ビット線と副ビット線の間にキャパ
シタ１２、１３とそれぞれ直列に接続されたトランスフ
ァゲートの導通を制御する信号ＣＰＥはＨレベルである
ため、読み出し用回路のキャパシタ１２、１３によっ
て、主ビット線の電位変動の影響を受けて、副ビット線
対の電位も、変動する。

【００４４】メモリセルが情報“１１”または“１０”
を保持しているときには、副ビット線ＳＢＬ、ＢＬＵ
１、ＢＬＵ２は、１／３ΔＶだけ電位が下げられ、／Ｓ
ＢＬ、／ＢＬＵ１、／ＢＬＵ２は１／３ΔＶだけ電位が
上げられる。これにより、図４に示す場合には、ＳＢＬ
と／ＳＢＬの電位が逆転する。

【００４５】次に、時刻ｔ５において、ＴＧＵ及びＣＰ
ＥがＬレベルに立ち下がり、メモリアレイ内のビット線
とセンスアンプとが切り離され、また、これ以降、副ビ
ット線の電位が主ビット線の電位変動による影響を受け
なくなる。

【００４６】次に、時刻ｔ６において、ライトスイッチ
信号ＷＳＵが立ち上がり、増幅された主ビット線の電位
が、副ビット線ＢＬＵ１、ＢＬＵ２、及び／ＢＬＵ１、
／ＢＬＵ２にそれぞれ書き込まれる。

【００４７】その後、時刻ｔ７において、ライトスイッ
チ信号ＷＳＵが立ち下がり、主ビット線が１／２Ｖｃｃ
にプリチャージされる。

【００４８】次に、時刻ｔ８において、再びリードスイ
ッチ信号ＲＳが活性化され、副ビット線ＳＢＬ、／ＳＢ
Ｌの電位差が主ビット線ＧＢＬ、／ＧＢＬに伝達され、
増幅される。このとき、メモリセルが情報“１１”を保
持しているときには、図３に示すように再び“Ｈ”デー
タが読み出されるが、メモリセルが情報“１０”を保持
しているときには、図４に示すように、ＳＢＬ、／ＳＢ
Ｌの電位が上位ビットの読出しのときと逆転しているた
め、今度は“Ｌ”データが読み出される。このときの読
出し動作が、下位ビットの読出し動作となる。上位ビッ
トの読出し動作と合わせて、図３では“１１”が、図４
では“１０”が順次読み出されている様子が示されてい
る。

【００４９】メモリセルが情報“０１”または“００”
を保持しているときにも、同様にして“０１”または
“００”が順次読み出される。

【００５０】その後、時刻ｔ１０において、図２に示す
ようにＷＳＬ及びＴＧＬを立ち上げ、主ビット線のデー
タを副ビット線ＳＢＬ、ＢＬＬ１、及び／ＳＢＬ、／Ｂ
ＬＬ１にそれぞれ書き込む。

【００５１】ライトスイッチ信号ＷＳＬを立ち下げた
後、例えば図４に示すように、メモリセルに情報“１
０”が保持されていたとき、副ビット線ＢＬＵ１、ＢＬ
Ｕ２はＶｃｃレベル、ＳＢＬ、ＢＬＬ１はＧＮＤレベル
となっている。

【００５２】ところで、副ビット線ＢＬＵ１の寄生容量
（ワード線ｎ本分）をＣＢとすると、ＢＬＵ２及びＢＬ
Ｌ１の寄生容量もＣＢとなる。ここで、ＳＢＬの寄生容
量をＣＢと比べて小さいとして無視すると、時刻ｔ１１
においてＴＧＵを立ち上げたとき、ＢＬＵ２、ＢＬＵ
１、ＳＢＬ、ＢＬＬ１は全て接続され、容量結合により
副ビット線ＢＬＵ１及び蓄積ノード４の電圧レベルは、
次式（１）となる。

【００５３】

【数１】

【００５４】その後、時刻ｔ１２においてワード線ＷＬ
Ｕ１を立ち下げることにより、メモリセルに２／３Ｖｃ
ｃ、すなわち、情報“１０”が再書込みされる。４つの
状態での再書込み時の各副ビット線の電圧を、表２に示
す。

【００５５】

【表２】

【００５６】ここで、メモリセルに“１１”の情報、す
なわちＶｃｃレベルが保持されている状態で、ワード線
ＷＬＵ１を立ち上げたときに、副ビット線ＢＬＵ１、Ｂ
ＬＵ２に読み出される差電位をΔＶ、ワード線ｎ本分に
相当するビット線の寄生容量、すなわちＢＬＵ１、ＢＬ
Ｕ２の寄生容量をＣＢ、メモリセルの蓄積容量をＣＳ、
キャパシタ１２、１３の容量をＣＣとし、副センスアン
プ内のビット線容量はメモリアレイ内のビット線容量に
比べて小さいと仮定して無視すると、ΔＶは、次式
（２）となる。

【００５７】

【数２】

【００５８】また、時刻ｔ４からｔ５の期間に、主ビッ
ト線の変動がキャパシタ１２、１３を通して副ビット線
に与える電位の変動量をΔＶ′とすると、次式（３）な
る関係が成り立つ。

【００５９】

【数３】

【００６０】上式（１）、（２）から、ΔＶ′＝１／３
ΔＶとなるＣＣを求めると、次式（４）となり、ＣＣは
蓄積容量の１／３とすればよい。

【００６１】ＣＣ＝１／３ＣＳ …(4)

【００６２】蓄積容量のＣＳの１／３容量値は、例えば
蓄積容量を３個直列に接続することで実現できる。

【００６３】次に、本発明の第１の実施の形態に係るダ
イナミック型半導体記憶装置の書込み動作について説明
する。

【００６４】書込み動作時の副センスアンプの入力タイ
ミング波形は、図２と全く同様である。ただし、ライト
スイッチ信号ＷＳＵ及びＷＳＬがアクティブの期間、す
なわち時刻ｔ６からｔ７までの期間及び時刻ｔ１０から
ｔ１１までの期間に、読出し動作時には主ビット線から
副ビット線に読出しデータに応じて主センスアンプで増
幅された信号を、再書込みしているが、書込み動作時に
は、主センスアンプから書込みデータに応じた信号を主
ビット線を通して、副ビット線に書き込む。

【００６５】時刻ｔ６からｔ７までの期間には、ライト
スイッチ信号ＷＳＵが“Ｈ”レベルとされ、書込みデー
タの上位ビットに相当するデータ、すなわち、書込みデ
ータが“１１”または“１０”であれば、ＧＢＬ＝
“Ｈ”、／ＧＢＬ＝“Ｌ”とし、書込みデータが“０
１”または“００”であれば、ＧＢＬ＝“Ｌ”、／ＧＢ
Ｌ＝“Ｈ”として、副ビット線ＢＬＵ１及びＢＬＵ２に
“Ｈ”または“Ｌ”レベルをそれぞれ書き込む。

【００６６】また、時刻ｔ１０からｔ１１までの期間に
は、ライトスイッチ信号ＷＳＬが“Ｈ”レベルとされ、
書込みデータの下位ビットに相当するデータ、すなわ
ち、書込みデータが“１１”または“０１”であれば、
ＧＢＬ＝“Ｈ”、／ＧＢＬ＝“Ｌ”とし、書込みデータ
が“１０”または“００”であれば、ＧＢＬ＝“Ｌ”、
／ＧＢＬ＝“Ｈ”として、副ビット線ＢＬＬ１に“Ｈ”
または“Ｌ”レベルをそれぞれ書き込む。その後、時刻
ｔ１１において、読出し動作時と同様に、副ビット線Ｂ
ＬＵ１（／ＢＬＵ１）とＳＢＬ（／ＳＢＬ）の間に挿入
されたトランスファゲートを制御する信号ＴＧＵを立ち
上げることにより、上記表２に示した４つの状態をメモ
リセルに書き込むことができる。

【００６７】

【実施の形態２】次に、本発明の第２の実施の形態につ
いて図面を参照して説明する。

【００６８】図５は、本発明の第２の実施の形態を示す
ダイナミック型半導体記憶装置のメモリセルと、読出し
及び書込みのための回路を示した図である。図６は、図
５の動作を説明するための入力タイミング波形を、また
図７及び図８は、同じく図５の回路の動作を説明するた
めのビット線の読出し時の波形を示したものである。

【００６９】図５において、センスアンプ、読出し用回
路、ビット線プリチャージ回路は、前記第１の実施の形
態と同様であるが、メモリアレイの構成及び入力タイミ
ング波形が異なる。

【００７０】ワード線ＷＬ１及び副ビット線ＢＬＵ１で
選択されるメモリセル１に保持されている情報の読出し
動作を、図６を参照して説明する。

【００７１】はじめに、前記第１の実施の形態と同様、
図６の時刻ｔ０において、ＰＤＬ及びＴＧＬが図に示す
ように変化し、副ビット線のプリチャージが終了し、図
５の下側のビット線ＢＬＬ１、／ＢＬＬ１が副センスア
ンプと切り離される。

【００７２】さらに、時刻ｔ１でセンスアンプトランジ
スタの閾値電圧ばらつきの補償動作を行い、時刻ｔ２で
ワード線ＷＬ１が立ち上がり、蓄積容量２に保持されて
いるデータが副ビット線ＢＬＵ１、ＢＬＵ２、ＳＢＬに
読み出される。

【００７３】次に、時刻ｔ３において、ＲＳが立ち上が
り、副ビット線の差電位が主ビット線に伝達され、時刻
ｔ４において、図５には図示されない主センスアンプに
より主ビット線の差電位が増幅される。

【００７４】このとき、副センスアンプ内のキャパシタ
１２、１３により、主ビット線の電位の変動が図７及び
図８に示すように、副ビット線に伝達され、前記第１の
実施の形態と同様、副ビット線の電位が各々１／３ΔＶ
だけ変動する。

【００７５】その後、時刻ｔ５において、ＴＧＵ及びＣ
ＰＥが図６に示すように変化し、時刻ｔ６において、Ｗ
ＳＵが立ち上がり、増幅された主ビット線のレベルが、
副ビット線ＢＬＵ１、／ＢＬＵ１、ＢＬＵ２、／ＢＬＵ
２にそれぞれ書き込まれる。

【００７６】ここまでの動作は、前記第１の実施の形態
と同様であるが、次の時刻ｔ７において、ＷＳＵが立ち
下がると同時にＣＴＧＵも立ち下がり、ＢＬＵ１とＢＬ
Ｕ２、／ＢＬＵ１と／ＢＬＵ２がそれぞれ切り離され
る。

【００７７】続いて、主ビット線が１／２Ｖｃｃにプリ
チャージされ、時刻ｔ８において、再びＲＳが立ち上が
り、下位ビットのデータが主ビット線に伝達される。上
位ビット及び下位ビットのデータが、副ビット線から主
ビット線に伝達され、読み出される原理は、第１の実施
の形態と同様である。

【００７８】次に、時刻ｔ９において、主ビット線に伝
達された下位ビットのデータが、図示されない主センス
アンプによって増幅され、時刻ｔ１０において、再びＷ
ＳＵが立ち上がり、主ビット線の電圧レベルが副ビット
線ＢＬＵ１、／ＢＬＵ１に書き込まれる。このとき、Ｃ
ＴＧＵはＧＮＤレベルであり、書き込み用データがオフ
しているので、副ビット線ＢＬＵ２、／ＢＬＵ２には上
位ビットの再書込みレベルが保持されている。

【００７９】その後、ライトスイッチ信号ＷＳＵが立ち
下げられ、時刻ｔ１１においてＣＴＧＵが立ち上げられ
ると、ＢＬＵ１とＢＬＵ２、／ＢＬＵ１と／ＢＬＵ２が
それぞれ接続される。このとき、ＢＬＵ２はワード線２
ｎ本分の寄生容量、すなわち２ＣＢのビット線容量を持
っており、ＢＬＵ１はワード線ｎ本分の寄生容量、すな
わちＣＢのビット線容量を持っている。

【００８０】したがって、ＣＴＧＵを立ち上げた後、前
記第１の実施の形態と同様、保持されていたメモリセル
内の蓄積容量の４つの状態に応じて、表２に示すよう
に、Ｖｃｃ、２／３Ｖｃｃ、１／３Ｖｃｃ、ＧＮＤの４
つのレベルが副ビット線及び蓄積ノード４に書き込まれ
る。その後、時刻ｔ１２において、ワード線ＷＬ１を立
ち下げることにより、読出し及び再書込み動作を終了す
る。

【００８１】書込み動作については、前記第１の実施の
形態と同様、ＷＳＵが活性化されているとき、すなわち
時刻ｔ６からｔ７、及び時刻ｔ１０からｔ１１の期間
に、図には示されていない主センスアンプから、主ビッ
ト線を通して、書込みデータの上位ビット、下位ビット
に相当するデータを順次副ビット線に書き込めばよい。

【００８２】図９に、本発明の第２の実施の形態の回路
を用いてメモリアレイを構成する例を示す。同図に示す
ように、副センスアンプをメモリセルアレイの上下に交
互配置することができ、ワード線をｎ本ずつ図示のよう
に３つのブロックに分割し、それぞれのブロックの間
に、図の上側の副センスアンプ列のＣＴＧＬ及び図の下
側の副センスアンプ列のＣＴＧＵを、図に示すように配
置することで、全てのメモリセルのデータを正常に読み
書きすることができる。

【００８３】また、前記第１の実施の形態の方式では、
再書込み時に４つの状態を作るために副センスアンプの
一方の副ビット線（例えばＢＬＵ１、ＢＬＵ２）及び他
方の副ビット線（例えばＢＬＬ１）の両方のビット線容
量が必要となり、したがってメモリアレイの最も外側に
ある副センスアンプのさらに外側にも、再書込みのため
の寄生容量として用いるダミーの副ビット線が必要とな
る。

【００８４】しかし、この第２の実施の形態の方式で
は、副センスアンプの一方の副ビット線のみ用いられ、
ダミーの副ビット線を必要としない。

【００８５】

【実施の形態３】次に、本発明の第３の実施の形態につ
いて、図面を参照して説明する。

【００８６】図１４は、本発明の第３の実施の形態に係
るダイナミック型半導体記憶装置のメモリセルアレイを
示した図である。図１５は、図１４の一部を取り出して
示した図であり、図１６は、図１４に示した構成に、メ
モリセルアレイを構成したときの、読み出し動作時の入
力タイミング波形を示したものである。

【００８７】図１４を参照すると、この実施の形態にお
いて、センスアンプ、ワード線、メモリセルは、前記第
２の実施の形態と同様であるが、副ビット線と副センス
アンプの接続方法が異なる。

【００８８】図１４に示すように、副ビット線と副セン
スアンプの間に、トランスファゲート制御信号ＳＧ０か
らＳＧ３をゲート入力とするトランスファゲートを、図
示の通り接続する。すなわち、４つの副ビット線対を１
つの副センスアンプが共有する。

【００８９】このような構成とすることにより、副セン
スアンプのレイアウトピッチが、前記第２の実施の形態
と比べて、４倍に緩和される。

【００９０】図１５、及び図１６を参照して、本発明の
第３の実施の形態の動作を説明する。

【００９１】図１５を参照して、トランスファゲート制
御信号ＳＧ０、ＳＧ１、ＳＧ２、ＳＧ３をそれぞれゲー
ト入力とするトランスファゲートＴＧ０−１、ＴＧ１−
１、ＴＧ２−１、ＴＧ３−１が副センスアンプＳＳＡと
４つの副ビット線間ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３に
挿入され、トランスファゲート制御信号ＳＧ０、ＳＧ
１、ＳＧ２、ＳＧ３をそれぞれゲート入力とするトラン
スファゲートＴＧ０−２、ＴＧ１−２、ＴＧ２−２、Ｔ
Ｇ３−２が副センスアンプＳＳＡと４つの相補副ビット
線間／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３に挿入さ
れている。

【００９２】ワード線ＷＬ及びトランスファゲート制御
信号ＳＧ０が、図１６に示すようにＨレベルに立ち上が
ると、ワード線ＷＬで選択されたメモリセルのデータ
が、図１５に示す副ビット線ＢＬ０〜ＢＬ３に読み出さ
れる。この時、トランスファゲート制御信号ＳＧ０〜Ｓ
Ｇ３のうち、ＳＧ０のみがＨレベルとなっているので、
トランスファゲートＴＧ０−１、ＴＧ０−２が導通し、
副ビット線対ＢＬ０、／ＢＬ０に読み出された差電位
が、副センスアンプＳＳＡ内のビット線に伝達される。

【００９３】次に、本発明の第２の実施の形態と同様の
手順で、副ビット線対ＢＬ０、／ＢＬ２に読み出された
データを、上位ビット（Ｕ０）、下位ビット（Ｌ０）の
順に主センスアンプＭＳＡに伝達し、副ビット線対ＢＬ
０、／ＢＬ０への再書き込み動作を行う。

【００９４】その後、トランスファゲート制御信号ＳＧ
０をＬレベルに立ち下げ、トランスファゲートＴＧ０−
１、ＴＧ０−２を非導通状態とし、副ビット線対ＢＬ
０、／ＢＬ０と副センスアンプＳＳＡとを切り離す。

【００９５】次に、トランスファゲート制御信号ＳＧ１
をＨレベルに立ち上げ、トランスファゲートＴＧ１−
１、ＴＧ１−２をオンして、副ビット線対ＢＬ１、／Ｂ
Ｌ１に読み出された差電位を副センスアンプＳＳＡ内の
ビット線に伝達する。続いて、同様にＢＬ１に読み出さ
れたデータを、上位ビット（Ｕ１）、下位ビット（Ｌ
１）の順に、主センスアンプＭＳＡに伝達し、副ビット
線ＢＬ１に再書き込みを行い、ＳＧ１をＬレベルに立ち
下げる。

【００９６】同様にして、トランスファゲート制御信号
ＳＧ２を立ち上げて、副ビット線対ＢＬ２、／ＢＬ２の
上位ビット（Ｕ２）、下位ビット（Ｌ２）のデータの読
み出し、及び再書き込み動作を行い、次に、トランスフ
ァゲート制御信号ＳＧ３を立ち上げて、副ビット線対Ｂ
Ｌ３、／ＢＬ３の上位ビット（Ｕ３）、下位ビット（Ｌ
３）のデータの読み出し、及び再書き込み動作を行い、
最後にワード線ＷＬをＬレベルに立ち下げて、読み出し
動作の１サイクルを終了する。

【００９７】以上のように、１回の読み出しサイクル
で、上位ビットＵ０、下位ビットＬ０〜Ｕ３、Ｌ３の合
計８ビットのデータが、４つのメモリセルから順に読み
出される。

【００９８】

【実施の形態４】次に、本発明の第４の実施の形態につ
いて図面を参照して、説明する。

【００９９】図１７は、本発明の第４の実施の形態の回
路構成を示した図である。また図１８、及び図１９は、
図１７で示す実施の形態における読み出し動作時の入力
タイミング波形を示したものである。

【０１００】近年、ダイナミック型半導体記憶装置の高
集積化、大容量化に伴い、歩留まりの向上を目的とし
た、冗長アレイを用いたリダンダンシ技術が不可欠とな
っている。センスアンプに不良が生じた場合には、予め
用意された置き換え用の冗長メモリセルアレイ、及び冗
長センスアンプに置き換えることにより、不良を救済
し、歩留まりの向上を実現している。

【０１０１】上記本発明の第１、第２、及び第３の実施
の形態で説明した多値の副センスアンプには、内部にフ
ィードバック用のキャパシタを備えているため、製造ば
らつきにより、キャパシタの容量値が変動した場合、下
位ビットの読み出しが正常に行われず、不良センスアン
プとなる場合も考えられる。

【０１０２】一方、上位ビットの読み出しはキャパシタ
の容量値に依存しないため、このようにキャパシタの容
量値が変動した場合においても、上位ビットだけは正常
に読み出される。

【０１０３】図１７を参照すると、ＳＳＡ１、及びＳＳ
Ａ２は、上述したような上位ビットは正常に読み書き動
作ができるが、下位ビットは不良となる不良副センスア
ンプを示し、またＲＳＳＡは、通常の副センスアンプと
同じ構成のリダンダンシ副センスアンプを示す。また、
ＭＳＳＡはリダンダンシ主センスアンプである。

【０１０４】図１７を参照して、この実施の形態におけ
る不良の置き換え方法の詳細を以下に説明する。

【０１０５】図１７において、不良ＳＳＡ１の副ビット
線ＢＬ０１、ＢＬ１１、ＢＬ２１、ＢＬ３１の不良とな
る各々の下位ビット（合計４ビット）は、図示のよう
に、リダンダンシ副センスアンプＲＳＳＡの副ビット線
ＲＢＬ０、ＲＢＬ１の上位及び下位ビットの、合計４ビ
ットに置き換えられる。

【０１０６】不良ＳＳＡ１とは別の不良ＳＳＡ２の副ビ
ット線ＢＬ０２、ＢＬ１２、ＢＬ２２、ＢＬ３２の不良
となる各々の下位ビット（合計４ビット）は、リダンダ
ンシ副センスアンプＲＳＳＡの副ビット線ＲＢＬ２、Ｒ
ＢＬ３の上位及び下位ビットの、合計４ビットに、図示
のように置き換えられる。

【０１０７】以上の置き換えは、例えば図示されないリ
ダンダンシ置き換え用回路の、ヒューズを切るなどの方
法により行われる。

【０１０８】図１７、図１８、及び図１９を参照して、
上記のリダンダンシ置き換えを行ったときの読み出し動
作の説明を以下で行う。

【０１０９】図１７に示す不良副センスアンプＳＳＡ１
の読み出し動作を行う場合、リダンダンシ副センスアン
プＲＳＳＡのトランスファゲート制御信号ＲＳＧ０〜Ｒ
ＳＧ３を、図１８に示すような順で活性化させ（ＳＧ０
からＳＧ３の順）、それぞれに対応する副ビット線ＲＢ
Ｌ０〜ＲＢＬ３に読み出されたデータを、順次読み出し
及び再書き込み動作を行う。

【０１１０】これらのうち、副ビット線ＲＢＬ０及びＲ
ＢＬ１の上位ビット及び下位ビットの合計４ビットは、
不良ＳＳＡ１の下位ビットの合計４ビットに相当するの
で、これらを、図１７に示す４ビットレジスタ１０１に
保持し、図１８に示すタイミングでデータバスＤＯＵＴ
に転送することによって、所望の順序での８ビットの読
み出しが行える。

【０１１１】次に、図１７に示す不良副センスアンプＳ
ＳＡ２の読み出し動作を行う場合、リダンダンシ副セン
スアンプＲＳＳＡのトランスファゲート制御信号ＲＳＧ
０〜ＲＳＧ３を、図１９に示すような順で活性化させ、
それぞれに対応する副ビット線ＲＢＬ２、ＲＢＬ３、Ｒ
ＢＬ０、ＲＢＬ１に読み出されたデータを、順次読み出
し及び再書き込み動作を行う。

【０１１２】これらのうち、ＲＢＬ２及びＲＢＬ３の上
位ビット及び下位ビットの合計４ビットは、不良ＳＳＡ
２の下位ビットの合計４ビットに相当するので、これら
を、図１７に示す４ビットレジスタに保持し、図１９に
示すタイミングでデータバスＤＯＵＴに転送することに
よって、所望の順序での８ビットの読み出しが行える。

【０１１３】

【発明の効果】以上説明したように、本発明によれば、
上記従来技術で説明したような２トランジスタ・１キャ
パシタからなる特別なメモリセル構造を用いることな
く、従来のダイナミック型半導体記憶装置と同様のメモ
リセル構造を用いて、１つのメモリセルに２ビット分の
情報を保持することができるので、チップ面積の縮小に
大きく貢献するものである。

【０１１４】また、本発明によれば、階層ビット線構成
を用い、一度に多くのデータを読み書きすることができ
るので、ファイルメモリ等の高速な用途に好適とされ
る。

【０１１５】さらに、本発明によれば、不良センスアン
プの下位ビットの不良のみをリダンダンシセンスアンプ
に置き換えることにより、リダンダンシ部の面積の増加
を最小限に抑えて、歩留まりの向上を達成することがで
きるという利点も有している。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成を示す回路図
である。

【図２】本発明の第１の実施の形態の入力タイミング波
形図である。

【図３】本発明の第１の実施の形態のビット線読出し波
形図である。

【図４】本発明の第１の実施の形態のビット線読出し波
形図である。

【図５】本発明の第２の実施の形態の構成を示す回路図
である。

【図６】本発明の第２の実施の形態の入力タイミング波
形図である。

【図７】本発明の第２の実施の形態のビット線読出し波
形図である。

【図８】本発明の第２の実施の形態のビット線読出し波
形図である。

【図９】本発明の第２の実施の形態のアレイ構成図であ
る。

【図１０】従来例の構成を示す回路図である。

【図１１】従来例の入力タイミング波形図である。

【図１２】従来例のビット線読出し波形図である。

【図１３】従来例のビット線読出し波形図である。

【図１４】本発明の第３の実施の形態のアレイ構成図で
ある。

【図１５】本発明の第３の実施の形態の構成を示す回路
図である。

【図１６】本発明の第３の実施の形態の入力タイミング
波形図である。

【図１７】本発明の第４の実施の形態の構成を示す回路
図である。

【図１８】本発明の第４の実施の形態の入力タイミング
波形図である。

【図１９】本発明の第４の実施の形態の入力タイミング
波形図である。

【符号の説明】

１本発明の方式によるメモリセル２蓄積容量３トランスファゲート４蓄積ノード５本発明の方式による副センスアンプ６、７センスアンプトランジスタ８、９閾値電圧ばらつき補償用トランジスタ１０、１１読出しゲート１２、１３キャパシタ２０従来例のメモリセル２１従来例の蓄積容量２２、２３トランスファゲート２４、２５蓄積ノード２６、２７従来例のセンスアンプ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4097

Claims

(57)【特許請求の範囲】

【請求項１】主ビット線をなす相補型の第１のビット線
対（ＧＢＬ、／ＧＢＬ）と、副ビット線をなす相補型の第２のビット線対（ＢＬＵ
１、／ＢＬＵ１；ＢＬＵ２、／ＢＬＵ２；ＳＢＬ、／Ｓ
ＢＬ；ＢＬＬ１、／ＢＬＬ１；ＢＬＬ２、／ＢＬＬ２）
と、前記第１のビット線対に接続され主センスアンプをなす
第１のセンスアンプと、前記第１のビット線対に１又は複数接続されそれぞれに
前記第２のビット線対が接続され副センスアンプをなす
第２のセンスアンプと、を備え、前記第２のセンスアンプの前記第２のビット線対と前記
第１のビット線対との間（／ＳＢＬとＧＢＬとの間、Ｓ
ＢＬと／ＧＢＬとの間）にそれぞれ容量素子とトランス
ファゲートとが直列に挿入されてなる、ことを特徴とす
るダイナミック型半導体記憶装置。
【請求項２】前記容量素子が、一端を前記第２のビット
線に接続し、他端を、一の信号端子が前記第１のビット
線に接続された前記トランスファゲートの他の信号端子
に接続してなることを特徴とする請求項１記載のダイナ
ミック型半導体記憶装置。
【請求項３】前記第２のセンスアンプ及び第１のセンス
アンプを順次２回活性化し、１回目の第１のビット線の
増幅結果を、前記容量素子及びトランスファゲートを通
して前記第２のビット線に伝達し、選択されたメモリセルから前記第２のビット線に読み出
された差電位を、１回目の増幅とは異なる差電位にし
て、２回目の前記第１のセンスアンプの活性化を行うこ
とを特徴とする請求項１記載のダイナミック型半導体記
憶装置。
【請求項４】前記第２のビット線の間に、前記第２のビ
ット線を２つに切り離すトランスファゲートを有し、前
記第２のビット線のトランスファゲートのそれぞれの側
に別々の電圧を書込み、その後に、前記トランスファゲ
ートを活性化させて、電荷の配分によって４つの電圧状
態をつくり、メモリセルに４つの状態を書き込むことを
特徴とする請求項１記載のダイナミック型半導体記憶装
置。
【請求項５】相補型の主ビット線対及び副ビット線対と
からなる階層型ビット線構成のダイナミック型半導体記
憶装置において、主ビット線対と、副センスアンプに接続される前記副ビ
ット線対と、の間に容量素子とトランスファゲートを直
列形態に挿入し、選択されたメモリセルから該メモリセルに接続する前記
副ビット線対に読み出された差電圧を、前記主ビット線
対に伝達し前記主ビット線対に接続される主センスアン
プにて増幅し、前記容量素子を介して前記主ビット線対
上のデータが前記副ビット線対に帰還され、再度前記副
ビット線対から前記主ビット線対への読み出しを行うこ
とにより、２ビット分を読み出すようにしたことを特徴
とするダイナミック型半導体記憶装置。
【請求項６】前記副ビット線対を分離するトランスファ
ゲートを備え、前記トランスファゲートを介して２分さ
れる前記副ビット線対のそれぞれの側に所定の組合せの
電圧を書込んだ後、前記トランスファゲートを導通状態
として、４つの電圧状態を前記メモリセルに書込み可能
としたことを特徴とする請求項５に記載のダイナミック
型半導体記憶装置。
【請求項７】複数の前記副ビット線対に対応して１つの
前記副センスアンプを設け、複数の前記副ビット線対と１つの前記副センスアンプと
の間にトランスファゲートを挿入し、各々の前記副ビット線対と前記副センスアンプとが前記
トランスファゲートを介して時分割的に導通状態とな
り、順次データが読み出されることを特徴とする請求項６に
記載のダイナミック型半導体記憶装置。
【請求項８】前記副センスアンプにより読み出される２
ビット分のデータのうち、１ビット分のみが不良となる
場合に、該１ビット分のみを不良救済用に設けられた副
センスアンプに置き換えることを特徴とする請求項７に
記載のダイナミック型半導体記憶装置。
【請求項９】請求項７に記載される前記副ビット線対、
及び副センスアンプと、請求項５に記載の前記主センス
アンプと、を備えてなる冗長回路を更に備え、請求項７記載の前記副センスアンプにより読み出される
２ビット分のデータのうち、１ビット分不良について、
該１ビット分のみを前記冗長回路の前記副センスアンプ
の副ビット線対の一ビット分に置き換えることを特徴と
するダイナミック型半導体記憶装置。