JP3218844B2 - 半導体メモリ装置 - Google Patents
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Description
する基準電位発生手段を含む半導体メモリ装置の関す
る。
号が“H”か“L”かを判定する回路が必要であるが、
その基準となるのが基準電位である。たとえば、半導体
メモリ装置では、メモリセルから読み出したデータが
“1”であるか“0”であるかを正確に判定する必要が
ある。最近では、データを読み出すビット線と対になっ
たビット線に基準電位を与え、この基準電位と読み出し
たデータとを比較して、読み出したデータが“1”であ
るか、“0”であるかを判定する方法がとられている。
は、高密度化、高集積化によりメモリセルを構成するト
ランジスタおよびメモリセルキャパシタの寸法が小さく
なってきており、蓄積される電荷量が小さくなってきて
いる。したがって、データ“1”とデータ“0”との差
が小さくなっており、それだけ半導体メモリ装置から出
力されるデータの信頼性を確保するために精度の高い基
準電位が要求されるようになってきた。
装置内に形成されたメモリセルキャパシタに電荷を蓄積
し、その電荷の有無によりデータを記憶する方式が主に
用いられている(一般にダイナミック方式メモリ、以下
DRAMと呼ぶ)。このメモリセルキャパシタには、従
来はシリコン酸化膜を容量絶縁膜として使用していた。
キャパシタの容量絶縁膜として使用し、記憶データの不
揮発性を実現しようとする半導体メモリ装置が考案され
ている。
を用いた半導体メモリ装置について、強誘電体材料をメ
モリセルキャパシタの容量絶縁膜として用いた半導体メ
モリ装置について説明する。
図、図28は同半導体メモリ装置の動作タイミングを示
す図、図29は同半導体メモリ装置のメモリセルキャパ
シタの強誘電体膜のヒステリシス特性を示す図、図30
は同半導体メモリ装置のリファレンスセルキャパシタの
強誘電体膜のヒステリシス特性を示す図である。
ァレンスワード線、3,4はビット線、5はプレート電
極、6はリファレンスセルプレート電極、7はセンスア
ンプ、8a〜8eはメモリセル、9,10はリファレン
スセル、11,12はMOSトランジスタ、13はメモ
リセルキャパシタ、14はリファレンスセルキャパシタ
である。
路構成は、センスアンプ7にビット線3,4が接続さ
れ、このビット線3,4のそれぞれにメモリセル8a,
8b,8c,8d,8eとリファレンスセル9,10が
接続されている。メモリセル8aはMOSトランジスタ
11とメモリセルキャパシタ13とで構成され、MOS
トランジスタ11のゲートはワード線1に接続され、M
OSトランジスタ11のドレインはビット線3に接続さ
れ、MOSトランジスタ11のソースはメモリセルキャ
パシタ13の第1の電極に接続され、メモリセルキャパ
シタ13の第2の電極はセルプレート電極5に接続され
ている。同様に、リファレンスセル9はMOSトランジ
スタ12とリファレンスセルキャパシタ14で構成さ
れ、MOSトランジスタ12のゲートはリファレンスワ
ード線2に接続され、MOSトランジスタ12のドレイ
ンはビット線4に接続され、MOSトランジスタ12の
ソースはリファレンスセルキャパシタ14の第1の電極
に接続され、リファレンスセルキャパシタ14の第2の
電極はリファレンスセルプレート電極6に接続されてい
る。
は、基準電位はリファレンスセル9、およびリファレン
スセル10で作成され、リファレンスセル9の基準電位
はビット線4に供給され、リファレンスセル10の基準
電位はビット線3に供給されるが、ビット線3とビット
線4で基準電位に差がないことが望ましい。そのために
は、リファレンスセルキャパシタ14の面積、容量絶縁
膜の厚さを一定にしなければならないという、きわめて
厳しい条件が付けられる。
て、図28の動作タイミング図、図29のメモリセルキ
ャパシタの強誘電体膜のヒステリシス特性図、および図
30のリファレンスセルキャパシタの強誘電体膜のヒス
テリシス特性図を参照しながら説明する。
リセルキャパシタ13にかかる電界を、縦軸はそのとき
の電荷量を示している。このように電界が0のときで
も、点B、点E、点K、および点Hのように残留分極が
残るので、電源をオフした後にも強誘電体キャパシタに
残った残留分極を不揮発性データとして利用し、不揮発
性半導体メモリ装置を実現している。なお、メモリセル
キャパシタ13は、メモリセル8aのデータが“1”で
ある場合には、図29の点Bの状態にあり、メモリセル
8aのデータが“0”である場合には、点Eの状態にあ
る。またリファレンスセルキャパシタ14の初期状態
は、図30の点Kの状態とする。
ついて説明する。初期状態として、ビット線3,4、ワ
ード線1、リファレンスワード線2、セルプレート電極
5、およびリファレンスセルプレート電極6をそれぞれ
論理電圧“L”とする。その後、ビット線3,4をフロ
ーティング状態とする。次にワード線1、リファレンス
ワード線2、セルプレート電極5、およびリファレンス
セルプレート電極6を論理電圧“H”にする。ここで、
MOSトランジスタ11,12がオンするため、メモリ
セルキャパシタ13およびリファレンスセルキャパシタ
14に電界がかかり、メモリセル8aのデータが“1”
である場合には、図29の点Bの状態から点Dの状態に
なり、電荷Q1がビット線3に読み出される。メモリセ
ル8aのデータが“0”である場合には、図29の点E
の状態から点Dの状態になり、電荷Q0がビット線3に
読み出される。そして、メモリセル8aのデータを読み
出したビット線3の電位とリファレンスセル9のデータ
を読み出したビット線4の電位との差をセンスアンプ7
で増幅し、メモリセル8aのデータが読み出される。
ときには、ビット線3が論理電圧“H”となり、セルプ
レート電極5が論理電圧“H”であり、メモリセルキャ
パシタ13に電界がかからなくなるため、図29で点E
の状態になる。その後、メモリセルキャパシタ13のデ
ータの状態を図29で点Bの状態に戻すために、セルプ
レート電極5の論理電圧を“L”とし、一度点Aの状態
とした後にワード線1を論理電圧“L”にしている。ワ
ード線1を論理電圧“L”とすると、メモリセルキャパ
シタ13には電界がかからなくなるため、図29の点B
の状態に戻る。
のときには、ビット線3が論理電圧“L”となり、セル
プレート電極5が論理電圧“H”であり、メモリセルキ
ャパシタ13は図29で点Dの状態である。その後、セ
ルプレート電極5の論理電圧を“L”とすると、メモリ
セルキャパシタ13には電界がかからなくなるため、図
29で点Eの状態となる。その後、ワード線1を論理電
圧“L”とするが、メモリセルキャパシタ13に電界が
かからない状態は変わらず、図29の点Eの状態にあ
る。
8aのデータが“1”のときは、ビット線4が論理電圧
“L”となり、セルプレート電極6は論理電圧“H”で
あるため、リファレンスセルキャパシタ14は図30で
点Jの状態にある。その後、リファレンスワード線2を
論理電圧“L”とすると同時に、リファレンスセルプレ
ート電極6の論理電圧を“L”にすると、リファレンス
セルキャパシタ14に電界がかからない状態は変わら
ず、図30の点Kの状態に戻る。
ときは、ビット線4が論理電圧“H”となり、セルプレ
ート電極6は論理電圧“H”であるため、リファレンス
セルキャパシタ14は図30で点Kの状態にある。その
後、リファレンスワード線2を論理電圧“L”とすると
同時にリファレンスセルプレート電極6の論理電圧を
“L”にすると、リファレンスセルキャパシタ14に電
界がかからない状態は変わらず、図30の点Kの状態で
ある。
来の構成では、基準電位を発生するためのリファレンス
セル9が1個のMOSトランジスタ12と1個のリファ
レンスセルキャパシタ14とで構成されているために、
強誘電体キャパシタの面積、容量絶縁膜の厚さなど寸法
上のばらつきによって基準電位が変動するという課題を
有していた。
の初期状態としてリファレンスセルキャパシタが図30
の点Kの状態になるとは限らないために、初期状態がた
とえば図30の点Hの状態にあると、1回目の読み出し
時に誤動作するという課題を有していた。
らデータを読み出し、センスアンプ7でビット線3に読
み出された電荷を増幅した後に、リファレンスワード線
2とリファレンスセルプレート電極6とを同時に論理電
圧“L”としているため、リファレンスワード線2の寄
生容量が大きく、リファレンスワード線2の立ち下がり
がリファレンスセルプレート電極6の立ち下がりより遅
い場合には、メモリセル8aのデータが“0”のとき、
ビット線4が論理電圧“H”でリファレンスセルプレー
ト電極6の論理電圧“L”の状態が生じ、リファレンス
セルキャパシタ14の状態は図30の点Gとなる。その
後、リファレンスセルプレート電極6が論理電圧“L”
になれば、リファレンスセルキャパシタ14の状態は図
30の点Hとなり、リファレンスセルキャパシタ14の
初期状態である図30の点Kの状態にないため、次回の
メモリセル読み出し時に誤動作するという課題を有して
いた。
2、セルプレート電極5およびリファレンスセルプレー
ト電極6の立ち上がりと立ち下がりとが同時であるの
で、これらを駆動するために消費電力が集中するという
課題を有していた。
で、正確な基準電位を発生する基準電位発生装置および
この基準電位発生装置を内蔵し、読み出したデータの
“1”、“0”を正確な基準電位によって判定すること
によって、つねに正しいデータを出力できる半導体メモ
リ装置を提供することを目的とする。
に本発明の基準電位発生装置は、2本の信号線と、この
2本の信号線に電位を付与するための電荷を供給する電
荷供給手段と、第1の制御信号によって電荷供給手段と
2本の信号線との間を接続し、2本の信号線にそれぞれ
電荷を供給する第1の接続手段と、第2の制御信号によ
って2本の信号線間を接続し、供給された電荷量と各信
号線の負荷容量とで決まる2本の信号線の電位を平均化
した後、2本の信号線間を切り離す第2の接続手段とを
備えた構成を有している。
セルと、メモリセルからデータを読み出すためのビット
線と、基準電位発生手段と、メモリセルから読み出した
データと基準電位とを入力とし、その電位差を増幅して
出力する増幅器とを備えた構成を有している。
ねに正確で安定した基準電位を発生させることが可能と
なり、さらにこのような基準電位発生装置を備えた半導
体メモリ装置では、メモリセルから読み出した電位と正
確な基準電位との電位差をセンスアンプで増幅すること
になり、データの正確な読み出しができる。
ついて説明する。
における基準電位発生装置の回路ブロック図である。図
1において、21,22は信号線、23は電荷供給回
路、24a,24bは第1のスイッチ回路、25は第2
のスイッチ回路である。
a,24bを介して、電荷供給回路23から電荷を信号
線21,22に付与した後、第1のスイッチ回路24a
と第2のスイッチ回路24bとを切断する。この段階
で、信号線21と信号線22の浮遊容量、および電気抵
抗値などが等しく、かつ電荷供給回路23から同一量の
電荷が供給されておれば、信号線21と信号線22とに
は同じ電位が発生することになるが、浮遊容量、および
電気抵抗値などが異なれば、同一電荷量が供給されても
信号線間で電位が異なる。その場合、本実施例では第2
のスイッチ回路25をオンして、信号線21と信号線2
2とを電気的に短絡し、電荷を移動させて、両者の電位
を等しくしている。
しい信号線21と信号線22とに、電荷供給回路23か
らそれぞれ異なる電荷量を供給した場合には、その電荷
量に比例した電位が各信号線に発生する。本実施例では
それらの電位を第2のスイッチ回路25をオンすること
によって平均化して、ちょうど中間の電位を2本の信号
線に発生させている。ここで、第2のスイッチ回路25
をオンする前に各信号線に発生していた異なる電位を比
較するのに、スイッチ回路25をオンした後に発生する
平均化電位を基準にすれば、その基準電位が比較する電
位のちょうど中間電位であることからもっとも比較しや
すい基準電位となる。
る半導体メモリ装置について、図面を参照しながら説明
する。
体メモリ装置の回路ブロック図である。図2において、
30a,30b,30cはメモリセル、31は第1のビ
ット線、32は第2のビット線、33は第3のビット
線、34は第4のビット線、35a,35bは電荷供給
回路、36aは電荷供給回路35aを第3のビット線3
3に接続するスイッチ素子、36bは電荷供給回路35
bを第4のビット線34に接続するスイッチ素子、37
は制御信号によって第3のビット線33と第4のビット
線34を接続するスイッチ素子、38は第1のビット線
31と第2のビット線32の電位差を増幅する増幅器3
8である。
おいて、第3のビット線33、第4のビット線34、電
荷供給回路35a,35b、およびスイッチング素子3
6a,36b,37で構成される部分が、実施例1の基
準電位発生装置に相当する基準電位発生手段である。
について、以下にその動作について説明する。なお、メ
モリセル30a〜30cにはすでにデータが書き込まれ
ているものとする。
の電位、たとえば接地電位にプリチャージする。次にス
イッチ素子36a,36bをオンにして電荷供給回路3
5a,35bから第3のビット線33、第4のビット線
34にそれぞれ電荷を供給する。その結果、第3のビッ
ト線33および第4のビット線34の電位は、それぞれ
供給された電荷量と各ビット線の負荷容量で決まる値に
なる。次にスイッチ素子36a,36bをオフにし、ス
イッチ素子37をオンにして第3のビット線33と第4
のビット線34の間で電荷の移動を生じさせる。この電
荷の移動は電荷量とビット線の負荷容量とで決まる電位
が等しくなる点で停止し、その結果、第3のビット線3
3と第4のビット線34の電位は、スイッチング素子3
7をオンする前の各ビット線の電位の中間の電位に平均
化される。次にスイッチ素子37をオフにする。ここで
ビット線31,33,34の負荷容量をすべて等しくし
て、ビット線33にはメモリセル30aからデータ
“0”を読み出すときの電荷量が供給され、ビット線3
4にはメモリセル30aからデータ“1”を読み出すと
きの電荷量が供給されれば、それらの中間の電位が発生
する。これを基準電位として以下のようにデータの読み
出しを行う。なお、スイッチ素子36a,36bとスイ
ッチ素子37とをタイミングをずらせてオンにしている
が、同時にオンにしても支障はない。
はともに接地電位にプリチャージされており、その状態
でメモリセル30aから第1のビット線31へデータを
読み出す。また第3のビット線33または第4のビット
線34の電位は第2のビット線32に転送される。増幅
器38では、第1のビット線31の電位が第2のビット
線32の電位に比べて、高いか低いかを増幅して“1”
または“0”の信号として出力される。
読み出したときのビット線の電位と“1”を読み出した
ときのビット線の電位のちょうど中間の基準電位を発生
させ、それと比較して読み出したデータの“1”、
“0”を判定するため、より正確なデータの読み出しが
可能となる。
パシタで、スイッチング素子36a,36bをMOSト
ランジスタで構成した場合には次のようになる。
ており、キャパシタの両電極間に発生する電圧は、MO
Sトランジスタをオフにしておくことにより、保持され
ている。MOSトランジスタをオンにすることによりキ
ャパシタに蓄えられていた電荷がビット線に供給される
が、ビット線の電位とキャパシタの両電極間の電位とが
等しくなったところで、電荷の移動が停止し、ビット線
に電位が発生することになる。電荷供給以降の動作は前
に述べたとおりである。
シタとMOSトランジスタで構成され、かつ電荷供給回
路35a,35bを構成するキャパシタをメモリセル3
0a〜30cのキャパシタと同一設計、同一容量のもの
とすれば、ビット線33や34にメモリセルからデータ
“0”または“1”を読み出すときの電荷を供給するの
に、メモリセルのキャパシタにデータ“0”または
“1”を書き込むのと同じ電荷量を電荷供給装置のキャ
パシタに蓄積すればよい。すなわち、電荷供給装置のキ
ャパシタに論理電圧“H”で書き込みを行い、もう一つ
のキャパシタに論理電圧“L”で書き込みを行って、そ
れぞれの電荷をビット線に供給して平均化すれば基準電
位を発生できる。
動が生じた場合でも、メモリセルと電荷供給装置のキャ
パシタとが同じ変動を受ければ、結果として基準電位は
データ“0”と“1”を読み出したときの中間の電位か
らずれない。それに対して、メモリセルと電荷供給装置
で異なるキャパシタを使用している場合には、製造上の
変動が与える影響も異なり、電荷の供給量のずれの差も
大きくなって、基準電位は中間点からずれてしまうこと
もある。
および電荷供給回路35a,35bを構成するキャパシ
タとして強誘電体膜を容量絶縁膜とする強誘電体キャパ
シタを用いた場合、上記の場合と同様に基準電位を発生
させてデータの読み出しができるとともに、強誘電体キ
ャパシタは自発分極によってデータを記憶するものであ
るから、不揮発性半導体メモリ装置を構成することがで
きる。
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は、図2に示す第2の実施例において、
第2のビット線32と第3のビット線33とを共通に
し、その回路構成をより簡略化したものである。
体メモリ装置の回路ブロック図である。図3において、
40a,40b,40cはメモリセル、41はメモリセ
ル40a〜40cからデータを読み出すための第1のビ
ット線、42は第2のビット線、43は第2のビット線
42と対になって基準電位を発生させる第3のビット
線、44a,44bは電荷供給回路、45a,45b,
46はスイッチング素子、47は第1のビット線41と
第2のビット線42が接続された増幅器である。
について、以下にその動作について説明する。なお、メ
モリ40a〜40cにはすでにデータが書き込まれてい
るものとして説明する。
線42および第3のビット線43を一定の電位、たとえ
ば接地電位にプリチャージする。次に、スイッチ素子4
5a,45bをオンにして、電荷供給回路44aおよび
電荷供給回路44bから第2のビット線42および第3
のビット線43に電荷を供給する。その結果、第2のビ
ット線42と第3のビット線43の電位は、それぞれ供
給された電荷量と各ビット線の負荷容量とによって決ま
る値になる。次に、スイッチ素子46をオンにすると、
第2のビット線42と第3のビット線43との間で電荷
の移動、再配分が行われ、その結果、第2のビット線4
2と第3のビット線43の電位は、スイッチ素子46を
オンする前の第2のビット線42と第3のビット線43
の電位の中間にある等しい電位に平均化される。その後
にスイッチ素子46をオフにして、第2のビット線42
と第3のビット線43とを切り離す。なお、ここではス
イッチ素子46とスイッチ素子45a,45bとは別々
にオンさせているが、同時にオンさせても支障はない。
これで第2のビット線42に基準電位が発生したことに
なる。
0aに記憶されているデータを読み出すが、このステッ
プはメモリセル40aから電荷を読み出す方法で行われ
る。第1のビット線41の電位は、読み出した電荷量と
第1のビット線41の負荷容量によって決まる値にな
る。
ト線43の負荷容量とそれぞれに供給する電荷量を調整
することによって、たとえば第2のビット線42と第3
のビット線43との間での電荷量の移動、再配分によっ
て発生させる基準電位として、“0”が記憶されている
メモリセルのデータを読み出したときの第1のビット線
41の電位と、“1”が記憶されているメモリセルのデ
ータを読み出したときの第1のビット線の電位との中間
の値になるように調整でき、第2のビット線42に発生
する基準電位と第1のビット線41の電位の差を増幅器
47で増幅することによって、半導体メモリ装置からデ
ータを出力することができる。
に比べて簡略化した回路ではあるが、同様にメモリセル
からデータをビット線に読み出した電位を、データ
“0”と“1”とをビット線に読み出したときの中間の
電位と比較できるため、より正確なデータの読み出しが
できる。
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は、図3に示す第3の実施例を基本にし
て、より拡張させたものであり、図3に示す第1のビッ
ト線41を複数本にした場合に相当する。
体メモリ装置の回路構成図、図5は同半導体装置の動作
を説明するタイミング図である。図4において、BL
0,/BL0、BL1,/BL1はメモリセルのビット線で
あり、ビット線/BL0はメモリセルからデータを読み
出す際にビット線BL0とは逆の論理電圧になるビット
線を表している(以下、逆の論理電圧になるビット線に
は符号の前に/を付けて表す)。CP0,CP1はビット
線とは平行に配置されたセルプレート電極、WL0,W
L1,WL2,WL3はメモリセルのワード線、SA0はセ
ンスアンプ、C00,C10,C20,C30,C01,C11,C
21,C31はメモリセル強誘電体キャパシタ、Qn00,Qn
10,Qn20,Qn30,Qn01,Qn11,Qn21,Qn31はメモ
リセルを構成するMOSトランジスタ、Qn00CG,Qn01
CG,Qn02CG,Qn03CGは複数のビット線を選択してセン
スアンプSA0と接続するMOSトランジスタ、CG0,
CG1,CG2,CG3はメモリセルのコラムを選択する
コラムゲート信号、DBL,/DBLは基準電位を発生
するためのリファレンスセルのビット線、DCP0はリ
ファレンスセルのセルプレート電極、DWL0,DWL1
はリファレンスセルのワード線、BEQはビット線イコ
ライズ信号(以下イコライズ信号という)、C00D,C1
0Dはリファレンスセル強誘電体キャパシタ、Qn00D,Q
n01Dはリファレンスセルを構成するMOSトランジス
タ、QnBEQDはイコライズ信号BEQによってビット線
DBLとビット線/DBLとを接続または非接続にする
MOSトランジスタ、DCG0,DCG1はリファレンス
セルのコラムを選択するコラムゲート信号、Qn00DCG,
Qn01DCGはリファレンスセルのビット線を選択してセン
スアンプSA0に接続するMOSトランジスタ、GB
L,/GBLはグローバルビット線、BPはビット線G
BLとビット線/GBLとを接地電位に揃えるためのビ
ット線プリチャージ信号(以下プリチャージ信号とい
う)、Qn00BP,Qn10BPはビット線GBLとビット線/
GBLを接地電位に揃えるためのMOSトランジスタ、
Vssは接地電位、SAEはセンスアンプの作動、非作動
の制御信号(以下センスアンプ制御信号という)であ
る。
リセルは、メモリセルキャパシタC00,C10とMOSト
ランジスタQn00,Qn10とで構成される。基準電位を発
生するためのリファレンスセルは、リファレンスセルキ
ャパシタC00D,C10DとMOSトランジスタQn00D,Q
n10Dとで構成される。また、上記の構成において、セル
プレート電極CP0がビット線に平行に走っているの
は、センスアンプSA0が一つであるので、あるワード
線で選択された複数のメモリセルのうち所定のメモリセ
ルのみを動作させるためである。
について、以下にその動作について図5を参照しながら
説明する。なお、前提としてメモリセルキャパシタC00
にはデータ“1”が、メモリセルキャパシタC10にはデ
ータ“0”が、またリファレンスセルキャパシタC00D
にはデータ“1”が、リファレンスセルキャパシタC10
Dにはデータ“0”がそれぞれあらかじめ書き込まれて
いるものとする。
ジ信号BPを論理電圧“H”にして、MOSトランジス
タQnBEQD,Qn00BP,Qn10BPをオンし、グローバルビ
ット線GBL,/GBLを接地電位とにした後、プリチ
ャージ信号BPを論理電圧“L”にしてグローバルビッ
ト線GBLと同/GBLとを切り離す。
G0を論理電圧“H”にして、MOSトランジスタQn00
CG,Qn00DCGをオンすることによって、ビット線BL
0,/DBLが接地電位になる。次に、ワード線WL0,
DWL0,DWL1、およびセルプレート電極CP0,D
CP0をそれぞれ論理電圧“H”にすることにより、ビ
ット線BL0にはメモリセルキャパシタC00からデータ
“1”が読み出され、またビット線/DBLにはデータ
“1”が、ビット線DBLにはデータ“0”がそれぞれ
読み出される。このとき、MOSトランジスタQnBEQD
がオンしており、ビット線DBLとビット線/DBLの
電位が平均化され、その平均化された電位、すなわち基
準電位がそれぞれのビット線に現れる。
はデータ“1”に対応する電位が、グローバルビット線
/GBLにはデータ“0”と“1”の平均に対応する電
位がそれぞれ読み出され、これらの電位の差がセンスア
ンプSA0で増幅されて出力される。
アンプSA0からグローバルビット線GBLにはデータ
“1”が、グローバルビット線/GBLにはデータ
“0”がそれぞれ戻される。このとき、セルプレートC
P0を論理電圧“L”に、ワード線WL0を論理電圧
“H”にすることにより、メモリセルキャパシタC00に
データ“1”を再書き込みできる。また、MOSトラン
ジスタQn00DCGはオンしており、コラムゲート信号DC
G1を論理電圧“H”にしてMOSトランジスタQn01DC
Gをオンにすると、リファレンスセルキャパシタC00Dに
はグローバルビット線/GBLおよびビット線/DBL
を介してデータ“0”が再書き込みされ、リファレンス
セルキャパシタC01Dにはグローバルビット線GBLお
よびビット線DBLを介してデータ“1”が再書き込み
される。
ンプSA0に接続されたビット線対のデータを用いて行
っているが、再書き込み専用回路から行ってもよい。
状に配置されたメモリセルと基準電位を発生させるリフ
ァレンスセルとの組み合わせを簡略化した回路構成によ
って実現しているが、基準電位として“0”と“1”の
平均に対応する電位を発生させ、その基準電位と読み出
したデータとの電位差をセンスアンプSA0で増幅する
点に関しては上記他の実施例と同じであり、同様に正確
なデータの読み出しとメモリセルへの再書き込みができ
る。
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は、図2に示す第2の実施例を基本にし
て、拡張させたものである。その基本形は、第1のビッ
ト線31と第2のビット線32とからなるビット線対を
2組配置し、そのビット線対の間に基準電位発生手段を
設けたものである。
体メモリ装置の回路構成図、図7は同半導体メモリ装置
の動作タイミングを示す図である。図6において、WL
0,WL1,WL2,WL3はワード線、CP0,CP2はメ
モリセルのセルプレート電極、BL0,/BL0、BL
1,/BL1、BL2,/BL2、BL3,/BL3はビット
線、DWL0,DWL1は基準電位を発生させるためのリ
ファレンスセルのワード線、DCP0はリファレンスセ
ルのセルプレート電極、BEQ0,BEQ1はビット線対
間でビット線同士を電気的に接続、非接続にするための
ビット線イコライズ信号、BP0,BP1はデータを読み
出す前に一度ビット線の電位を論理電圧“L”に揃える
ためのプリチャージ信号、Vccは電源電位、Vssは接地
電位、DP0,DP1はリファレンスセルキャパシタにデ
ータを書き込むためのデータプリチャージ信号、SA
0,SA1はセンスアンプ、SAEはセンスアンプ制御信
号である。
線BL0,/BL0からなるビット線対に着目して説明す
る。
C30とMOSトランジスタQn00〜Qn30との組合せで構
成され、MOSトランジスタQn00のドレインはビット
線BL0に、ゲートはワード線WL0に、ソースはメモリ
セルキャパシタC00の第1の電極にそれぞれ接続されて
おり、メモリセルキャパシタC00の第2の電極はセルプ
レート電極CP0に接続されている。他のMOSトラン
ジスタおよびメモリセルキャパシタも同様にして接続さ
れてメモリセルを構成している。
リファレンスセルキャパシタC00D,C10DとMOSトラ
ンジスタQn00D,Qn10Dとの組合せで構成され、MOS
トランジスタQn00Dのドレインはビット線BL0に、ゲ
ートはリファレンスセルのワード線DWL0に、ソース
はリファレンスセルキャパシタC00Dの第1の電極にそ
れぞれ接続されており、リファレンスセルキャパシタC
00Dの第2の電極はセルプレート電極DCP0に接続され
ている。他のMOSトランジスタおよびメモリセルキャ
パシタも同様にして接続されて、リファレンスセルを構
成している。
プSA0に接続されており、センスアンプSA0はセンス
アンプ制御信号SAE0で制御され、SAE0が論理電圧
“H”のときに動作する。ビット線BL0は、ゲートが
プリチャージ信号BP0によって制御されるMOSトラ
ンジスタQn00BPを介して接地電位Vssに、またビット
線/BL0は、ゲートがプリチャージ信号BP1によって
制御されるMOSトランジスタQn10BPを介して接地電
位Vssにそれぞれ接続されている。
上のビット線対が複数個配置されており、そのビット線
対の間がイコライズ信号BEQ0または同BEQ1によっ
て制御されるMOSトランジスタQn0EQ,Qn1EQにより
接続されている。
ついて、図6および図7を参照しながら、ビット線BL
1,/BL1、BL2,/BL2に着目して説明する。な
お、前提としてメモリセルキャパシタC11にはデータ
“1”が、メモリセルキャパシタC12にはデータ“0”
が、またリファレンスセルキャパシタC01Dにはデータ
“1”が、リファレンスセルキャパシタC02Dにはデー
タ“0”がそれぞれあらかじめ書き込まれているものと
する。
ルプレート電極CP0、リファレンスセルのワード線D
WL0,DWL1、リファレンスセルのプレート電極DC
P0、データプリチャージ信号DP0,DP1、およびセ
ンスアンプ制御信号SAE0は論理電圧“L”に、イコ
ライズ信号BEQ0,BEQ1、およびプリチャージ信号
BP0,BP1は論理電圧“H”にある。
チャージ信号BP0,BP1を論理電圧“L”にし、セル
プレート電極CP0、ワード線WL1、リファレンスワー
ド線DWL0、およびリファレンスセルプレート電極D
CP0を論理電圧“H”にすると、MOSトランジスタ
Qn10,Qn11,Qn12,Qn13および同Qn00D,Qn01D,
Qn02D,Qn03Dがオンする。したがって、ビット線/B
L1にはメモリセルキャパシタC11からデータ“1”
が、ビット線/BL2にはメモリセルキャパシタC12か
らデータ“0”がそれぞれ読み出され、ビット線BL1
にはリファレンスセルキャパシタC01Dからデータ
“1”が、ビット線BL2にはリファレンスセルキャパ
シタC02Dからデータ“0”がそれぞれ読み出される。
“H”にあるためMOSトランジスタQn1EQはオンし、
ビット線BL1とビット線BL2とが短絡されて、その電
位が平均化されて両ビット線に基準電位が発生する。次
に、イコライズ信号BEQ0を論理電圧“L”にし、セ
ンスアンプ制御信号SAE0を論理電圧“H”にしてセ
ンスアンプSA0〜SA3を動作させると、ビット線/B
L1とビット線BL1の電位差がセンスアンプSA1で増
幅され、ビット線BL2とビット線/BL2の電位差がセ
ンスアンプSA2で増幅される。そして、センスアンプ
からそれぞれのビット線を介して、メモリセルキャパシ
タにデータの再書き込みがなされ、イコライズ信号BE
Q0,BEQ1、プリチャージ信号BP0,BP1を論理電
圧“H”にして、初期状態に戻る。なお、ワード線WL
1を論理電圧“L”にした後プリチャージ信号DP0を論
理電圧“H”にしてMOSトランジスタQn00DP,Qn01
DP,Qn02DP,Qn03DPをオンし、リファレンスセルキャ
パシタC00D,C02Dには接地電位Vssを、リファレンス
セルキャパシタC01D,C03Dに電源電位Vccをそれぞれ
書き込んでいる。
“L”、ワード線WL0、セルプレート電極CP0、リフ
ァレンスワード線DWL1、およびリファレンスセルプ
レート電極DCP0を論理電圧“H”にし、その他は同
様にして、メモリセルキャパシタC01,C02のデータを
読み出し、上記の説明と同様にしてデータの読み出し、
再書き込みを行う。
対で行うのではなく、隣接するビット線対のそれぞれ一
方のビット線を用いて行っており、ビット線の負荷容量
のばらつきをなくし、より正確な基準電位の発生が可能
となり、データの読み出し、再書き込み時のエラーがな
くなるとともに、基準電位を発生させてからデータを読
み出す前にビット線を一度接地電位にプリチャージする
という過程を省略することができ、アクセスタイムを短
縮できる。
る半導体メモリ装置について、図面を参照しながら説明
する。図8は本発明の第6の実施例における半導体メモ
リ装置の回路構成図、図8は同半導体メモリ装置の動作
タイミングを示す図である。
本にして、それを拡張させたものであり、同一箇所には
同一符号を付して説明を省略し、異なる点について説明
する。なお、本実施例も、ビット線対の間に基準電位発
生手段を設けた構造となっている。
路構成に加えて、ビット線BL0とビット線/BL1との
間を接続するMOSトランジスタQn0T、ビット線BL1
とビット線/BL2との間を接続するMOSトランジス
タQn3T、ビット線BL2とビット線/BL3との間を接
続するMOSトランジスタQn2Tを設置するとともに、
センスアンプSA0,SA2を同一センスアンプ制御信号
SAE0で、センスアンプSA1,SA3を同一センスア
ンプ制御信号SAE1でそれぞれ制御するようにしたも
のである。なお、上記のMOSトランジスタによるビッ
ト線間の接続およびセンスアンプの制御はこの範囲だけ
でなく、全てのビット線に関して実施されるものであ
る。また、図6に示した第5の実施例におけるリファレ
ンスセルへのデータ書き込みに必要なMOSトランジス
タおよびそれを制御する信号は、本実施例では不要であ
り、削除している。
て、以下にその動作について説明する。
ト電極CP0,DCP0、およびイコライズ信号BEQ0
を論理電圧“H”にし、所定のMOSトランジスタをオ
ンする。そして、ビット線BL1とビット線BL2の間に
基準電位を発生させるとともに、ビット線/BL1,/
BL2にメモリセルからデータを読み出し、そのデータ
と基準電位との差をセンスアンプで増幅するところまで
は、第5の実施例と同じである。次に、センスアンプ制
御信号SAE1を論理電圧“L”にし、続いて信号DT0
を論理電圧“H”にする。このとき、センスアンプSA
0,SA2は作動状態、センスアンプSA1,SA3は非作
動状態で、かつMOSトランジスタQn3Tはオンしてい
る。したがって、ビット線BL1にはビット線/BL2と
同じデータが与えられ、ビット線BL2にはビット線/
BL3と同じデータが与えられ、リファレンスセルキャ
パシタC01D,C02Dにデータがそれぞれ書き込まれる。
およびプリチャージ信号BP0,BP1を論理電圧“H”
にして、初期状態に戻る。今度は、ワード線WL0、セ
ルプレート電極CP0を論理電圧“H”にして、ビット
線BL1とビット線BL2とからメモリセルキャパシタC
01,C02のデータを読み出し、信号DT1を論理電圧
“H”にして同様にリファレンスセルへデータの書き込
みを行う。
スセルキャパシタへの書き込みを、隣接するビット線対
の一方のビット線と同一データを用いて書き込んでお
り、それぞれのリファレンスセルキャパシタ間で電位の
差がなくなり、結果的にはより正確な基準電位の発生が
可能となり、データの読み出し、再書き込み時のエラー
がなくなるとともに、リファレンスセルキャパシタへの
データの再書き込み回路が不必要になり、回路を簡素化
できる。
る半導体メモリ装置について、図面を参照しながら説明
する。図10は本発明の第7の実施例における半導体メ
モリ装置の回路構成図、図11は同半導体メモリ装置の
動作タイミングを示す図である。本実施例は、図6に示
す第5の実施例を基本にして、拡張させたものであり、
同一箇所には同一符号を付して説明を省略し、異なる点
について説明する。
路構成に加えて、ビット線BL0とビット線BL1とを接
続するMOSトランジスタQn1EQ、同一信号によって制
御されビット線BL0とビット線/BL1、ビット線/B
L0とビット線BL1とを接続するMOSトランジスタQ
n0T,Qn1Tを設置するとともに、センスアンプSA0,
SA1を異なるセンスアンプ制御信号SAE0,SAE1
で制御するようにしたものである。なお、上記のMOS
トランジスタによるビット線間の接続、およびセンスア
ンプの制御はこの範囲だけでなく、全てのビット線に関
して実施されるものである。また、図6に示す第5の実
施例におけるリファレンスセルへのデータ書き込みに必
要なMOSトランジスタおよびそれを制御する信号は、
本実施例では不要であり、削除している。
例と異なる点は、ビット線/BL0、ビット線/BL1お
よびMOSトランジスタQn0EQで構成される第1の基準
電位発生手段と、ビット線BL0、ビット線BL1および
MOSトランジスタQn1EQで構成される第2の基準電位
発生手段とを備えた構成となっている点である。
ついて、図11を参照しながら説明する。
ート電極CP0,DCP0、およびイコライズ信号BEQ
0を論理電圧“H”にし、所定のMOSトランジスタを
オンする。そして、ビット線BL0とビット線BL1との
間に基準電位を発生させるとともに、ビット線/BL
0,/BL1にメモリセルからデータを読み出し、そのデ
ータと基準電位との差をセンスアンプSA0,SA1で増
幅するところまでは第5の実施例と同じである。次に、
センスアンプ制御信号SAE1を論理電圧“L”にし、
続いて信号DT0を論理電圧“H”にする。このとき、
センスアンプSA0は作動状態で、センスアンプSA1は
非作動状態であり、MOSトランジスタQn0T,Qn1Tは
オンしている。したがって、ビット線/BL1にはビッ
ト線BL0と同じデータが与えられ、ビット線BL1には
ビット線/BL0と同じデータが与えられ、リファレン
スセルキャパシタC00D,C01Dにデータがそれぞれ書き
込まれる。
およびプリチャージ信号BP0,BP1を論理電圧“H”
にして、初期状態に戻る。今度は、ワード線WL0、お
よびセルプレート電極CP0を論理電圧“H”にして、
ビット線BL1とビット線BL2からメモリセルキャパシ
タC01,C02のデータを読み出し、信号DT1を論理電
圧“H”にして同様にリファレンスセルへデータの書き
込みを行う。
書き込みを一つのセンスアンプによって行うため、それ
ぞれのリファレンスセルキャパシタ間で電位の差がなく
なり、結果的にはより正確な基準電位の発生が可能とな
り、データの読み出し、再書き込み時のエラーがなくな
るとともに、データをビット線からビット線へ転送する
ための回路が簡略化できる。
る半導体メモリ装置について、図面を参照しながら説明
する。図12は本発明の第8の実施例における半導体メ
モリ装置の回路構成図、図13は同半導体メモリ装置の
動作タイミングを示す図である。本実施例は図6に示す
第5の実施例を基本にして、拡張させたものであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
路構成に加えて、ビット線BL0とビット線BL1とを接
続するMOSトランジスタQn1EQ、ビット線BL0とビ
ット線/BL1とを接続するMOSトランジスタQn0Tを
設置するとともに、センスアンプSA0とSA1を異なる
センスアンプ制御信号SAE0,SAE1で制御するよう
にしたものである。なお、上記のMOSトランジスタに
よるビット線間の接続、およびセンスアンプの制御はこ
の範囲だけでなく、全てのビット線に関して実施される
ものである。また、図6に示す第5の実施例におけるリ
ファレンスセルへのデータ書き込みに必要なMOSトラ
ンジスタおよびそれを制御する信号は本実施例では不要
であり、削除している。
例と異なる点は、ビット線/BL0、ビット線/BL1お
よびMOSトランジスタQn0EQで構成される第1の基準
電位発生手段と、ビット線BL0、ビット線BL1および
MOSトランジスタQn1EQで構成される第2の基準電位
発生手段とを備えた構成となっている点である。
ついて、図13を参照しながら説明する。
ート電極CP0,DCP0、およびイコライズ信号BEQ
0を論理電圧“H”にし、所定のMOSトランジスタを
オンする。そして、ビット線BL0とビット線BL1との
間に基準電位を発生させるとともに、ビット線/BL
0,/BL1にメモリセルからデータを読み出し、そのデ
ータと基準電位との差をセンスアンプSA0,SA1で増
幅するところまでは第5の実施例と同じである。次に、
センスアンプ制御信号SAE0を論理電圧“L”にし、
続いて信号DT0を論理電圧“H”にする。このとき、
センスアンプSA0は非作動状態、センスアンプSA1は
作動状態であり、かつMOSトランジスタQn0Tはオン
している。したがって、ビット線BL0にはビット線/
BL1と同じデータが与えられ、リファレンスセルキャ
パシタC00Dにそのデータが書き込まれる。
およびプリチャージ信号BP0,BP1を論理電圧“H”
にして、初期状態に戻る。今度は、ワード線WL0、お
よびセルプレート電極CP0を論理電圧“H”にして、
ビット線BL0とビット線BL1にメモリセルからデータ
を読み出し、信号DT0を論理電圧“H”にして同様に
リファレンスセルへデータの書き込みを行う。このと
き、センスアンプSAE0は作動状態、SAE1は非作
動状態であり、ビット線/BL1にはビット線BL0と同
じデータが与えられ、リファレンスセルキャパシタC11
Dにそのデータが書き込まれる。
するビット線対への再書き込みを一つのセンスアンプに
よって行っており、それぞれのリファレンスセルキャパ
シタ間で電位の差がなくなり、結果的にはより正確な基
準電位の発生が可能となり、データの読み出し、再書き
込み時のエラーがなくなるとともに、データをビット線
からビット線へ転送するための回路が簡略化できる。
る半導体メモリ装置について、図面を参照しながら説明
する。本実施例は図2に示す第2の実施例を基本にし
て、拡張させたものである。その基本形は、図2におけ
る第1のビット線31と第3のビット線33、第2のビ
ット線32と第4のビット線34とをそれぞれ共通とし
たものであり、図12に示す第8の実施例をさらに簡略
化したものである。
導体メモリ装置の回路構成図、図15は同半導体メモリ
装置の動作タイミングを示す図である。なお、図14お
よび図15において、図12および図13に示す第8の
実施例と同一箇所には同一符号を付して説明を省略し、
異なる点について説明する。
なる点は、メモリセルからデータを読み出すためのビッ
ト線対の両ビット線間にMOSトランジスタQn0EQを設
置し、両ビット線間に基準電位を発生させるようにした
点である。
BL0,/BL0に着目して説明する。MOSトランジス
タQn00とメモリセルキャパシタC00とで構成されるメ
モリセルのデータを読み出すために、まず初期状態とし
て、ワード線WL0、セルプレート電極CP0、ワード線
DWL0,DWL1、セルプレート電極DCP0,および
センスアンプ制御信号SAEをそれぞれ論理電圧“L”
とし、イコライズ信号BEQおよびプリチャージ信号B
P0,BP1を論理電圧“H”とする。このとき、MOS
トランジスタQn0EQ,Qn00BP,Qn10BPはオンしてお
り、各ビット線間で電位の差はなく、かつビット線BL
0,/BL0は接地電位Vss、すなわち論理電圧“L”に
される。次に、プリチャージ信号BP0,BP1を論理電
圧“L”にする。このとき、MOSトランジスタQn00B
P,Qn10BPはオフし、ビット線BL0,/BL0はフロー
ティング状態となるが、MOSトランジスタQn0EQはオ
ンしている。次に、ワード線DWL0,DWL1およびセ
ルプレート電極DCP0を論理電圧“H”にすることに
よって、MOSトランジスタQn00D,Qn10Dがオンし、
ビット線BL0,/BL0にリファレンスセルキャパシタ
C00Dから、リファレンスセルキャパシタC10Dから電荷
がそれぞれ流れ込むが、MOSトランジスタQn0EQがオ
ンしているために、各ビット線の電荷は両方の電位が等
しくなるまで移動し、結果として電位が平均化される。
すなわち、最初にリファレンスセルキャパシタC00Dの
データに論理電圧“H”が、リファレンスセルキャパシ
タC10Dに論理電圧“L”がそれぞれ書き込まれている
と、ビット線の容量はほぼ等しいので、MOSトランジ
スタQn0EDがオンしたときに電荷を受けとめる容量はビ
ット線が1本のときの2倍になる。したがって、基準電
位はほぼ論理電圧“H”のとき読み出される電荷量と論
理電圧“L”のとき読み出される電荷量の和をビット線
の容量値で除して得られる電位となる。
“L”にしてMOSトランジスタQn0EQをオフする。次
に、リファレンスワード線DWL0を論理電圧“L”に
し、同時にプリチャージ信号BP0を論理電圧“H”に
してMOSトランジスタQn00BPをオンさせ、ビット線
BL0を接地電位Vss、すなわち論理電圧“L”にす
る。なお、ビット線BL0を論理電圧“L”にした後、
プリチャージ信号BP0を論理電圧“L”にする。この
ときビット線/BL0には基準電位が保持されている。
プレート電極CP0を論理電圧“H”にすることによ
り、MOSトランジスタQn00をオンし、メモリセルキ
ャパシタC00のデータをビット線BL0に読み出す。次
に、センスアンプ制御信号SAEを論理電圧“H”にす
ることによりセンスアンプSA0が活性化され、メモリ
セルキャパシタC00に“1”が書き込まれていたとする
と、センスアンプSA0にはビット線BL0からのデータ
“1”に対応する電位とビット線/BL0からの基準電
位との差が入力され、増幅されてデータ“1”が出力さ
れる。
にしてMOSトランジスタQn00Dをオンし、さらにセル
プレート電極CP0とセルプレート電極DCP0を論理電
圧“L”にして、メモリセルキャパシタC00とリファレ
ンスセルキャパシタC00Dとにデータ“1”をそれぞれ
再書き込みする。次に、ワード線WL0、およびリファ
レンスワード線DWL0,DWL1を論理電圧“L”にし
た後、センスアンプ制御信号SAEを論理電圧“L”に
し、イコライズ信号BEQ、およびプリチャージ信号B
P0,BP1を論理電圧“H”にして、初期状態に戻る。
“0”が書き込まれていた場合にも、上記と同様のステ
ップを経てデータ“0”が読み出され、必要な再書き込
みが行われて初期状態に戻る。
トランジスタと強誘電体キャパシタとで構成され、かつ
メモリセルと同じ構成のリファレンスセルを有している
例について説明した。この場合、基準電位はリファレン
スセルキャパシタC00DとC10Dに記憶されているデータ
の平均値となる。したがって、つねに正確な基準電位を
供給することができるため、誤ったデータの読み出し、
書き込みがなくなる。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例は、データ読み出し時にビット線間
で負荷容量を等しくし、負荷容量のバランスが崩れるこ
とによる電位の変動をなくしたものである。
半導体メモリ装置の回路構成図、図17は同半導体メモ
リ装置の動作タイミングを示す図である。なお、基本的
な構成は、図14に示す第9の実施例と同じであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
なる点は、リファレンスセルを構成するMOSトランジ
スタQn00D,Qn10Dのゲートを共通接続とし、同一信号
で制御するようにした点である。
BL0,/BL0に着目して説明する。第9の実施例と同
様にして、イコライズ信号BEQ0を論理電圧“H”に
し、MOSトランジスタQn0EQをオンにした状態で、リ
ファレンスセルキャパシタC00Dからビット線BL0へ、
リファレンスセルキャパシタC10Dからビット線/BL0
へそれぞれデータを読み出し、電位を平均化して基準電
位を作る。そして、リファレンスセルのワード線DWL
0を論理電圧“L”にしてMOSトランジスタQn00D,
Qn10Dをオフにし、ビット線BL0,/BL0から切り離
す。このとき、イコライズ信号BEQ0を論理電圧
“L”にしてMOSトランジスタQnEQをビット線BL
0,/BL0から切り離すと、両ビット線の負荷容量が変
わり、その分基準電位が低下するが、この基準電位の低
下分は後に説明するようにして補正される。
“H”にして、ビット線BL0のみを接地電位Vssにす
る。このときビット線/BL0の電位は基準電位であ
る。次に、ワード線WL0、およびセルプレート電極C
P0をそれぞれ論理電圧“H”にし、メモリセルキャパ
シタC00のデータをビット線BL0に読み出した後、ワ
ード線WL0を論理電圧“L”にしてMOSトランジス
タQn00をビット線BL0から切り離すことによって、ビ
ット線BL0の負荷容量が変わり、その分ビット線BL0
の電位が低下する。この電位の低下分が上に述べた基準
電位の低下分に相当し、ここでその低下分が補正された
ことになる。
ジスタが切り離された状態で、センスアンプ制御信号S
AEを論理電圧“H”にし、データを読み込み、増幅す
る。再書き込み時には、再度メモリセルのワード線WL
0およびリファレンスセルのワード線DWL0を論理電圧
“H”にし、データを書き込み、初期状態に戻る。
後MOSトランジスタQn0EQをビット線BL0から切り
離したときに生ずる基準電位低下分を、メモリセルから
データを読み出した後にMOSトランジスタQn00をビ
ット線から切り離したときに生ずる電位低下分で相殺し
ており、さらにビット線BL0とビット線/BL0の電位
差をセンスアンプSAE0で増幅する際に両ビット線の
容量をビット線容量のみとしているため、より正確にデ
ータの読み出し、再書き込みができることになる。
も、基準電位の低下分を補正する同様の動作をさせるこ
とは可能である。すなわち、第9の実施例においてビッ
ト線BL0,/BL0の電位差をセンスアンプSA0で増
幅する際、メモリセルのワード線WL0およびリファレ
ンスセルのワード線DWL1を論理電圧“H”とし、M
OSトランジスタQn00,Qn10Dをオンし、両ビット線
間の負荷容量を等しくしてやることにより、両ビット線
の電位低下分を等しくしてやることができ、本実施例と
同様に、より正確にデータの読み出し、再書き込みがで
きることになる。また図14に示す第9の実施例におい
ては、図15の動作タイミング図に示すように、MOS
トランジスタQn10Dをオンした状態でMOSトランジス
タQn00をオンして、メモリセルキャパシタC00からデ
ータを読み出すことにより、ビット線BL0にはMOS
トランジスタQn00の容量が、ビット線/BL0にはMO
SトランジスタQn10Dの容量がそれぞれ付加されたこと
になり、両ビット線の負荷容量が等しくなる。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例は、リファレンスセルへのデータ書
き込みに関するものである。たとえば、図14に示す第
9の実施例ではリファレンスセルへのデータの書き込み
をビット線から行った例を示している。
半導体メモリ装置の回路構成図、図19は同半導体メモ
リ装置の動作タイミングを示す図である。なお、基本的
な構成は、図14に示す第9の実施例と同じであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
なる点は、リファレンスセルを構成するリファレンスセ
ルキャパシタC00Dの一方の電極とMOSトランジスタ
Qn00Dの接続点と接地電位Vssとを、MOSトランジス
タQn00DPを介して接続し、かつリファレンスセルキャ
パシタC10Dの一方の電極とMOSトランジスタQn10D
の接続点と電源電位VccとをMOSトランジスタQn10D
Pを介して接続し、MOSトランジスタQn00DP,Qn10D
Pを同じプリチャージ信号DP0で制御するようにした点
である。
ついて、以下に説明する。まず初期状態において、プリ
チャージ信号DP0を論理電圧“H”にし、MOSトラ
ンジスタQn00DP,Qn10DPをオンする。そうすることに
よって、リファレンスセルキャパシタC00Dの電位は接
地電位Vssに、リファレンスセルC10Dの電位は電源電
位Vccとなる。以降、リファレンスセルからビット線B
L0,/BL0へデータを読み出し、平均化して基準電位
を作り、ビット線BL0を接地電位Vssにした後、メモ
リセルキャパシタC00からビット線BL0へデータを読
み出し、センスアンプSA0で増幅し、メモリセルキャ
パシタへの再書き込みで一連の動作が終了する点は図1
5に示す第9の実施例の動作タイミングと同じである。
ルへの書き込み電位を接地電位Vss、電源電位Vccとし
たが、特にこの電位に限定されるものではなく、任意の
電位を書き込んでも問題はない。
レンスセルキャパシタへ外部専用回路を通して任意の電
位を書き込めるようにしたものであり、リファレンスセ
ルには動作直前につねに一定の電位が書き込まれるた
め、安定したデータの読み出し、書き込みが可能とな
る。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例も第11の実施例と同様、リファレ
ンスセルへのデータ書き込みに関するものである。
半導体メモリ装置の回路構成図、図21は同半導体メモ
リ装置の動作タイミングを示す図である。なお、基本的
な構成は、図14に示す第9の実施例と同じであり、同
一箇所には同一符号を付して説明を省略し、異なる点に
ついて説明する。
なる点は、リファレンスセルキャパシタC00Dの一方の
電極とMOSトランジスタQn00Dとの接続点をMOSト
ランジスタQn00DPを介して接地電位Vssに、MOSト
ランジスタQn00DP2を介して電源電位Vccにそれぞれ接
続し、かつリファレンスセルキャパシタC10Dの一方の
電極とMOSトランジスタQn10Dとの接続点をMOSト
ランジスタQn10DPを介して電源電位Vccに、MOSト
ランジスタQn10DP2を介して接地電位Vssにそれぞれ接
続している点である。なお、MOSトランジスタQn00D
P,Qn10DPは同じプリチャージ信号DP0で制御され、
MOSトランジスタQn00DP2,Qn10DP2は同じプリチャ
ージ信号DP1で制御されるように結線されている。
ついて、以下に説明する。まず初期状態において、プリ
チャージ信号DP0を論理電圧“H”にし、MOSトラ
ンジスタQn00DP,Qn10DPをオンする。そうすることに
よって、リファレンスセルキャパシタC00Dの電位は接
地電位Vssに、リファレンスセルC10Dの電位は電源電
位Vccとなる。以降、リファレンスセルからビット線B
L0,/BL0へデータを読み出し、平均化して基準電位
を作り、ビット線BL0を接地電位Vssにした後、メモ
リセルキャパシタC00からビット線BL0へデータを読
み出し、センスアンプSA0で増幅し、メモリセルキャ
パシタへの再書き込みで一連の動作が終了する点は図1
5に示す第9の実施例の動作タイミングと同じである。
ージ信号DP1を論理電圧“H”にして、リファレンス
セルキャパシタC00Dの電位を電源電位Vccに、リファ
レンスセルキャパシタC10Dの電位を接地電位Vssにし
てもよい。
レンスセルキャパシタへ外部専用回路を通して任意の電
位を書き込めるようにしたものであり、リファレンスセ
ルには動作直前につねに一定の電位が書き込まれるた
め、安定したデータの読み出し、書き込みが可能とな
る。
ルへの書き込み電位を接地電位、電源電位としたが、特
にこの電位に限定されるものではなく、任意の電位を書
き込むこともできる。
おける半導体メモリ装置について説明する。本実施例
は、リファレンスセルキャパシタとして容量絶縁膜が強
誘電体膜で構成された強誘電体キャパシタを用いた場合
に特に有効となるものである。
も自発分極によってそのデータを保持するという便利さ
はあるものの、自発分極の反転の繰り返し回数が限界回
数を越えると、強誘電体膜が劣化し始め、それにともな
って蓄積される電荷量が減少する。リファレンスセルは
つねにデータが書き換えられるため、半導体メモリ装置
の寿命がリファレンスセルキャパシタの寿命で決まるこ
とになって、都合が悪い。そのために、リファレンスセ
ルキャパシタに交互に論理電圧“H”,“L”を書き込
むようにすれば、本来論理電圧“H”が書き込まれるべ
き強誘電体キャパシタの寿命は2倍になる。
ように外部専用回路を設けた例では、プリチャージ信号
DP0とプリチャージ信号DP1を交互に切り換える回路
を外部に設けておき、順次切り換えて使用すればリファ
レンスセルキャパシタには論理電圧“H”,“L”が交
互に書き込まれることになる。
ルへの書き込みがビット線を通して行われる場合には、
図22に示すように、ワード線DWL0を論理電圧
“H”にしたままワード線WL0を論理電圧“L”に
し、センスアンプSA0からの再書き込み信号を反転し
てリファレンスセルキャパシタに書き込むようにすれば
よい。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例も第13の実施例と同様、リファレ
ンスセルキャパシタとして容量絶縁膜が強誘電体膜で構
成された強誘電体キャパシタを用いた場合に、その寿命
を少なくとも2倍にできる半導体メモリ装置に関するも
のである。
半導体メモリ装置の回路構成図である。本実施例の基本
的な構成および動作タイミングは、図14に示す第9の
実施例と同じであり、同一箇所には同一符号を付して説
明を省略し、異なる点について説明する。
なる点は、図14では1個であったリファレンスセルを
本実施例ではリファレンスセル群RC0とリファレンス
セル群RC1の2個設けた点である。
ンスセルを備えた構成とすることにより、作動するリフ
ァレンスセルをメモリセルによって分担させたり、各々
のリファレンスセル群を交互に使用したりすることがで
き、読み出し、書き込み回数による強誘電体膜の劣化を
防止することができる。このような例について、以下に
説明する。
れ分担するメモリセルが異なる場合について、リファレ
ンスセル群が2個、本体メモリのワード線が8本の場合
を例として説明する。
ル群RC0がワード線WL0,WL1,WL4,WL5を担
当し、第2のリファレンスセル群RC1がワード線WL
2,WL3,WL6,WL7を担当することにして、表2に
示すように担当のワード線がアクセスされた場合に動作
するようにすれば、リファレンスセルキャパシタがつね
に同じ状態にあることが少なくなり、強誘電体膜からな
る容量絶縁膜にかかるストレスが分散するため、強誘電
体キャパシタの寿命が延びる。
切り換えられて使用される場合について、リファレンス
セル群が2個、メモリセルのワード線が8本の場合を例
として説明する。
アクセスされても、リファレンスセルが交互に動作する
ことによって、強誘電体膜からなる容量絶縁膜にかかる
ストレスが分散されるため強誘電体キャパシタの寿命を
延ばすことができる。
おける半導体メモリ装置について、図面を参照しながら
説明する。本実施例は、ビット線につながったMOSト
ランジスタのオンオフによって基準電位が変動するのを
補正する補正回路を設けたものである。
半導体メモリ装置の回路構成図、図25は同半導体メモ
リ装置の動作タイミングを示す図である。本実施例の基
本的な構成は、図14に示す第9の実施例と同じであ
り、同一箇所には同一符号を付して説明を省略し、異な
る点について説明する。
なる点は、ビット線BL0とビット線BL1とを、イコラ
イズ信号BEQ0で制御されるMOSトランジスタQn00
BEQを介して接続し、ビット線/BL0とビット線/BL
1とを、イコライズ信号BEQ1で制御されるMOSトラ
ンジスタQn10BEQを介して接続した点である。
メモリ装置の動作について、図25を参照しながら説明
する。なお、イコライズ信号BEQ,BEQ0,BEQ1
を除いては図15に示す第9の実施例の動作タイミング
と基本的には同じであり、説明を省略し、イコライズ信
号BEQ,BEQ0,BEQ1に関係する動作を中心に説
明する。
ャパシタC00で構成されるメモリセルのデータを読み出
す前の初期状態として、イコライズ信号BEQは論理電
圧“H”の状態にある。まず最初に、図15に示す第9
の実施例における動作タイミングと同じ動作を行って、
ビット線BL0,/BL0に基準電位を作り出す。次に、
イコライズ信号BEQを論理電圧“L”にして、トラン
ジスタQn0EQをオフにする。このとき、ビット線BL0
とビット線/BL0の負荷容量が変動して、両ビット線
の電位に変化が生じる。この電位の変動分は後に説明す
るようにして補正される。
“H”にしてMOSトランジスタQn00BPをオンし、ビ
ット線BL0を接地電位Vssにするとともに、イコライ
ズ信号BEQ0を論理電圧“H”にしてトランジスタQn
0BEQをオンにして、ビット線BL0とビット線BL1を接
続する。このとき、ビット線BL1,/BL1においても
ビット線BL0,/BL0とまったく同様の動作が行われ
ており、ビット線BL1も接地電位Vssにされている。
次に、ビット線BL0とBL1とを接地電位Vssかつフロ
ーティング状態にしてから、イコライズ信号BEQ0を
論理電圧“L”にしてトランジスタQn00BEQをオフにし
て、ビット線BL0,BL1を切り離す。このとき、ビッ
ト線BL0,/BL0を切り離したときと同様の電位の変
化がビット線BL0,BL1にも発生する。次に、ワード
線WL0、およびセルプレート電極CP0を論理電圧
“H”にして、メモリセルキャパシタC00からビット線
BL0へデータを読み出す。このときにはビット線BL0
の電位が下がっているため、読み出したデータもその分
電位が低下することになり、上述した基準電位の低下分
が補正されることになる。以降のセンスアンプSA0に
よる増幅、およびデータの再書き込みについては、図1
4に示す第9の実施例の動作と同じであり、省略する。
成でも実現できる。図26は本発明の第15の実施例に
おける半導体メモリ装置の他の回路構成図である。本実
施例の基本的な構成は、図14に示す第9の実施例と同
じであり、同一箇所には同一符号を付して説明を省略
し、異なる点について説明する。
なる点は、ビット線対の間を、イコライズ信号BEQ0
または同BEQ1で制御されるMOSトランジスタQn01
EQまたは同Qn12EQで接続した点である。この場合は、
イコライズ信号BEQ0を論理電圧“H”にしてMOS
トランジスタQn12EQをオンさせて、ビット線BL1とビ
ット線BL2とを接続した状態で、プリチャージ信号B
P0を論理電圧“H” にし、MOSトランジスタQn11B
P,Qn02BPをオンし、ビット線BL1、BL2を接地電位
Vssにした後、イコライズ信号BEQ0を論理電圧
“L”にしてMOSトランジスタQn12EQをオフし、ビ
ット線BL1,BL2を切り離す。このようにすることに
より、ビット線BL0の電位は負荷容量が変動した分変
動する。この変動分が基準電位を作ったときのビット線
の電位の変動分を補正することになる。
線に他のビット線を接続することによって負荷容量を調
整し、そのときビット線に生じる電位の変動を利用して
基準電位の変動を補正しており、誤ったデータの読み出
し、再書き込みがなくなる。
を発生させる電荷供給手段と、第1の制御信号によって
電荷供給手段と2本の信号線との間を接続し2本の信号
線にそれぞれ電荷を供給する第1の接続手段と、第2の
制御信号によって2本の信号線間を接続し、共有された
電荷と信号線の容量とで決まる2本の信号線間の電位差
を平均化した後、2本の信号線間を切り離す第2の接続
手段とを備え、正確な基準電位を発生する基準電位発生
装置を実現できるものである。
ト線と、2本のビット線に供給する電荷を発生させる電
荷供給手段、第1の制御信号によって電荷供給手段と2
本のビット線との間を接続し、2本のビット線にそれぞ
れ電荷を供給する第1の接続手段からなる基準電位発生
手段と、第2の制御手段によって2本のビット線間を接
続し、ビット線に供給された電荷とビット線の容量とで
決まる2本のビット線間の電位差を平均化した後、2本
のビット線間を切り離す第2の接続手段とを備え、消費
電力の低減をはかり、基準電位の変動を抑制し、誤動作
を防止する優れた半導体メモリ装置を実現できるもので
ある。
置の回路ブロック図
置の回路ブロック図
置の回路構成図
置の回路構成図
置の回路構成図
置の回路構成図
装置の回路構成図
す図
装置の回路構成図
図
装置の回路構成図
図
リ装置の回路構成図
図
リ装置の回路構成図
図
リ装置の回路構成図
図
リ装置の動作タイミングを示す図
リ装置の回路構成図
リ装置の回路構成図
図
リ装置の他の回路構成図
図
の強誘電体のヒステリシス特性を示す図
パシタの強誘電体のヒステリシス特性を示す図
段) 25 第2のスイッチ回路(第2の接続手段)
Claims (16)
- 【請求項1】 メモリセルと、前記メモリセルからデー
タを読み出すための第1のビット線および第2のビット
線と、基準電位発生手段と、前記第1のビット線と前記
第2のビット線を入出力とする増幅器とを有し、前記基
準電位発生手段には、第3のビット線および第4のビッ
ト線、前記第3のビット線および第4のビット線に各々
電荷を供給する電荷供給手段、第1の制御信号によって
前記電荷供給手段と前記第3のビット線および第4のビ
ット線との間を各々接続する第1の接続手段、第2の制
御信号によって前記第3のビット線および第4のビット
線の相互を接続して、前記第3のビット線に供給された
電荷および前記第3のビット線の容量で決まる第1の電
位と前記第4のビット線に供給された電荷および前記第
4のビット線の容量で決まる第2の電位とを平均化し、
さらに前記第3のビット線および前記第4のビット線の
相互を切り離す、第2の接続手段と、前記第2の接続手
段によって前記第1の電位と第2の電位とを平均化して
得られた第3の電位を前記第2のビット線に供給する第
3の接続手段と、前記メモリセルから読み出されたデー
タに基づく前記第1のビット線の電位と前記第3の電位
に基づく前記第2のビット線の電位とを比較して前記増
幅器で増幅する手段とを備えた半導体メモリ装置。 - 【請求項2】 メモリセルと、前記メモリセルからデー
タを読み出すための第1のビット線と、第2のビット線
および第3のビット線と、基準電位発生手段と、前記第
1のビット線と前記第3のビット線とを相互接続するス
イッチ素子と、前記第1のビット線と前記第2のビット
線を入出力とする増幅器とを有し、前記基準電位発生手
段には、前記第2のビット線および前記第3のビット
線、前記第2のビット線および前記第3のビット線に各
々電荷を供給する電荷供給手段、第1の制御信号によっ
て前記電荷供給手段と前記第2のビット線および前記第
3のビット線との間を各々接続する第1の接続手段、第
2の制御信号によって前記第2のビット線および前記第
3のビット線の相互を接続して,前記第2のビット線に
供給された電荷および前記第2のビット線の容量で決ま
る第1の電位と前記第3のビット線に供給された電荷お
よび前記第3のビット線の容量で決まる第2の電位とを
平均化し,さらに前記第2のビット線および前記第3の
ビット線の相互を切り離す,第2の接続手段をそなえた
半導体メモリ装置。 - 【請求項3】 前記第1のビット線が複数線でなり、前
記複数線がそれぞれ異なる信号によって制御されるスイ
ッチ素子を介して前記増幅器に接続された請求項2に記
載の半導体メモリ装置。 - 【請求項4】 第1のメモリセルと、前記第1のメモリ
セルからデータを読み出すための第1のビット線と、基
準電位を発生させるための第2のビット線および第3の
ビット線と、第2のメモリセルと、前記第3のビット線
にデータを読み出す第3のメモリセルと、前記第2のメ
モリセルからデータを読み出すための第4のビット線
と、前記第4のビット線との間に基準電位を発生させる
第5のビット線と、第4のメモリセルと、前記第4のメ
モリセルからデータを読み出すための第6のビット線
と、基準電位発生手段と、前記第1のビット線と前記第
2のビット線を入出力とする第1の増幅器と、前記第3
のビット線と前記第4のビット線を入出力とする第2の
増幅器と、前記第5のビット線と前記第6のビット線を
入出力とする第3の増幅器と、前記第2のビット線と前
記第4のビット線とを接続する第1のスイッチ素子と、
前記第3のビット線と前記第5のビット線とを接続する
第2のスイッチ素子とを有し、前記基準電位発生手段に
は、前記第2のビット線および前記第3のビット線に各
々電荷を供給する第1の電荷供給手段、第1の制御信号
によって前記第1の電荷供給手段と前記第2のビット線
および第3のビット線との間を各々接続する第1の接続
手段、第2の制御信号によって前記第2のビット線およ
び第3のビット線の相互を接続して,前記第2のビット
線に供給された電荷および前記第2のビット線の容量で
決まる第1の電位と前記第3のビット線に供給された電
荷および前記第3のビット線の容量で決まる第2の電位
とを平均化し,さらに前記第2のビット線および前記第
3のビット線の相互を切り離す,第2の接続手段からな
る第1の基準電位発生手段と、前記第4のビット線およ
び前記第5のビット線に各々電荷を供給する第2の電荷
供給手段、第3の制御信号によって前記第2の電荷供給
手段と前記第4のビット線および第5のビット線とを各
々接続する第3の接続手段、第4の制御信号によって前
記第4のビット線および第5のビット線の相互を接続す
る第4の接続手段からなる第2の基準電位発生手段とを
そなえた半導体メモリ装置。 - 【請求項5】 第1のメモリセルと、前記第1のメモリ
セルからデータを読み出すための第1のビット線と、基
準電位を発生させるための第2のビット線および第3の
ビット線と、第2のメモリセルと、前記第3のビット線
にデータを読み出す第3のメモリセルと、前記第2のメ
モリセルからデータを読み出すための第 4のビット線
と、前記第4のビット線との間に基準電位を発生させる
第5のビット線と、第4のメモリセルと、前記第4のメ
モリセルからデータを読み出すための第6のビット線
と、基準電位発生手段と、前記第1のビット線と前記第
2のビット線を入出力とする第1の増幅器と、前記第3
のビット線と前記第4のビット線を入出力とする第2の
増幅器と、前記第5のビット線と前記第6のビット線を
入出力とする第3の増幅器と、前記第2のビット線と前
記第4のビット線とを接続する第1のスイッチ素子と、
前記第3のビット線と前記第5のビット線とを接続する
第2のスイッチ素子とを有し、前記基準電位発生手段に
は、前記第2のビット線および前記第3のビット線に各
々電荷を供給する第1の電荷供給手段、第1の制御信号
によって前記第1の電荷供給手段と前記第2のビット線
および第3のビット線との間を各々接続する第1の接続
手段、第2の制御信号によって前記第2のビット線およ
び第3のビット線の相互を接続して,前記第2のビット
線に供給された電荷および前記第2のビット線の容量で
決まる第1の電位と前記第3のビット線に供給された電
荷および前記第3のビット線の容量で決まる第2の電位
とを平均化し,さらに前記第2のビット線および前記第
3のビット線の相互を切り離す,第2の接続手段からな
る第1の基準電位発生手段と、前記第1のビット線およ
び前記第4のビット線に各々電荷を供給する第2の電荷
供給手段、第3の制御信号によって前記第2の電荷供給
手段と前記第1のビット線および第4のビット線とを相
互接続する第3の接続手段、第4の制御信号によって前
記第1のビット線および第4のビット線を相互接続する
第4の接続手段からなる第2の基準電圧発生手段とをそ
なえ、かつ前記第1のビット線と前記第3のビット線と
の間、および前記第2のビット線と前記第4のビット線
との間が、それぞれ,異なる信号によって制御される各
スイッチ素子を介して,互いに接続された半導体メモリ
装置。 - 【請求項6】 前記電荷供給手段には複数個のキャパシ
タを有している請求項1に記載の半導体メモリ装置。 - 【請求項7】 前記メモリセルおよび前記電荷供給手段
が同一設計のキャパシタを含む回路で構成された請求項
1に記載の半導体メモリ装置。 - 【請求項8】 前記電荷供給手段を構成するキャパシタ
が、論理“H”の電圧で書き込まれたキャパシタと論理
“L”の電圧で書き込まれたキャパシタとを含む請求項
6又は7に記載の半導体メモリ装置。 - 【請求項9】 前記キャパシタが強誘電体膜を容量絶縁
膜とする強誘電体キャパシタでなる請求項6、7又は8
に記載の半導体メモリ装置。 - 【請求項10】 メモリセルと、前記メモリセルからデ
ータを読み出すための第1のビット線および第2のビッ
ト線と、基準電位発生手段と、前記第1のビット線と前
記第2のビット線を入出力とする増幅器とを有し、前記
基準電位発生手段には、前記第1のビット線および前記
第2のビット線に各々電荷を供給する電荷供給手段、第
1の制御信号によって前記電荷供給手段と前記第1のビ
ット線および第2のビット線との間を各々接続する第1
の接続手段、第2の制御信号によって前記第1のビット
線および第2のビット線の相互を接続して,前記第1の
ビット線に供給された電荷および前記第1のビット線の
容量で決まる第1の電位と前記第2のビット線に供給さ
れた電荷および前記第2のビット線の容量で決まる第2
の電位とを平均化し,さらに前記第1のビット線および
前記第2のビット線の相互を切り離す,第2の接続手段
をそなえ、かつ前記増幅器の動作時に前記メモリセルを
前記ビット線から切り離す手段をそなえた半導体メモリ
装置。 - 【請求項11】 前記キャパシタへ再書き込みする際の
電荷供給が所定のビット線を通して行われるものである
請求項6に記載の半導体メモリ装置。 - 【請求項12】 前記キャパシタへ再書き込みする際の
電荷供給が専用回路を通して行われるものである請求項
6に記載の半導体メモリ装置。 - 【請求項13】 前記電荷供給手段を複数個有し、各電
荷供給手段が,それぞれ,異なる信号で制御される前記
第1の接続手段を介して,前記基準電位を発生させる各
ビット線に接続された請求項1に記載の半導体メモリ装
置。 - 【請求項14】 前記複数個の電荷供給手段を、データ
の読み出しを行うメモリセルに対応させて,順次,動作
させる請求項13に記載の半導体メモリ装置。 - 【請求項15】 前記複数個の電荷供給手段を、データ
の読み出しを行うメモリセル毎に,順次,切り替える請
求項13に記載の半導体メモリ装置。 - 【請求項16】 前記第2の接続手段により切り離す際
に生じる,各ビット線間の基準電位の変動と同じ電位の
変動を、データを読み出すビット線に,プリチャージ電
位として,発生させる手段を有する請求項1に記載の半
導体メモリ装置。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05027194A JP3218844B2 (ja) | 1994-03-22 | 1994-03-22 | 半導体メモリ装置 |
TW083110381A TW385445B (en) | 1994-03-22 | 1994-11-09 | A semiconductor memory device |
DE69427184T DE69427184T2 (de) | 1994-03-22 | 1994-11-23 | Ein Referenzspannungsgenerator und eine dieselbe verwendende Halbleiterspeicheranordnung |
EP94118401A EP0674317B1 (en) | 1994-03-22 | 1994-11-23 | A reference potential generator and a semiconductor memory device having the same |
KR1019950004869A KR100233387B1 (ko) | 1994-03-22 | 1995-03-10 | 기준전위발생장치 및 그것을 구비한 반도체메모리장치 |
CN95103487A CN1129910C (zh) | 1994-03-22 | 1995-03-22 | 基准电位发生装置和备有该装置的半导体存贮装置 |
US08/785,838 US5828615A (en) | 1994-03-22 | 1997-01-08 | Reference potential generator and a semiconductor memory device having the same |
US09/037,864 US5953277A (en) | 1994-03-22 | 1998-03-10 | Reference potential generator and a semiconductor memory device having the same |
US09/323,894 US6067265A (en) | 1994-03-22 | 1999-06-02 | Reference potential generator and a semiconductor memory device having the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05027194A JP3218844B2 (ja) | 1994-03-22 | 1994-03-22 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07262768A JPH07262768A (ja) | 1995-10-13 |
JP3218844B2 true JP3218844B2 (ja) | 2001-10-15 |
Family
ID=12854294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05027194A Expired - Fee Related JP3218844B2 (ja) | 1994-03-22 | 1994-03-22 | 半導体メモリ装置 |
Country Status (7)
Country | Link |
---|---|
US (3) | US5828615A (ja) |
EP (1) | EP0674317B1 (ja) |
JP (1) | JP3218844B2 (ja) |
KR (1) | KR100233387B1 (ja) |
CN (1) | CN1129910C (ja) |
DE (1) | DE69427184T2 (ja) |
TW (1) | TW385445B (ja) |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3218844B2 (ja) * | 1994-03-22 | 2001-10-15 | 松下電器産業株式会社 | 半導体メモリ装置 |
JPH0997496A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 強誘電体メモリ装置及びデータ読出方法 |
US5808929A (en) * | 1995-12-06 | 1998-09-15 | Sheikholeslami; Ali | Nonvolatile content addressable memory |
CN1183166A (zh) * | 1996-03-25 | 1998-05-27 | 松下电子工业株式会社 | 强电介质存储器件 |
JP3535326B2 (ja) * | 1996-10-21 | 2004-06-07 | 株式会社日立製作所 | 強誘電体メモリ |
JP3786521B2 (ja) * | 1998-07-01 | 2006-06-14 | 株式会社日立製作所 | 半導体集積回路及びデータ処理システム |
DE19845124C2 (de) * | 1998-09-30 | 2000-10-26 | Siemens Ag | Layout für einen Halbleiterspeicher |
DE19852570A1 (de) * | 1998-11-13 | 2000-05-25 | Siemens Ag | Ferroelektrische Speicheranordnung |
DE19913108A1 (de) * | 1999-03-23 | 2000-10-05 | Siemens Ag | Integrierter Speicher mit Speicherzellen und Referenzzellen sowie Betriebsverfahren für einen solchen Speicher |
DE19913109C2 (de) * | 1999-03-23 | 2001-01-25 | Siemens Ag | Integrierter Speicher mit Speicherzellen und Referenzzellen und entsprechendes Betriebsverfahren |
US6272049B1 (en) | 1999-05-12 | 2001-08-07 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory device having increased operating speed |
KR100348576B1 (ko) * | 1999-09-30 | 2002-08-13 | 동부전자 주식회사 | 강유전체 메모리 |
JP4299428B2 (ja) * | 2000-01-19 | 2009-07-22 | 三星電子株式会社 | 可変容量半導体記憶装置 |
KR100335133B1 (ko) * | 2000-01-28 | 2002-05-04 | 박종섭 | 불휘발성 강유전체 메모리 장치 및 그에 따른 구동방법 |
JP3775716B2 (ja) * | 2000-05-25 | 2006-05-17 | シャープ株式会社 | 強誘電体型記憶装置およびそのテスト方法 |
JP4049519B2 (ja) * | 2000-07-17 | 2008-02-20 | 松下電器産業株式会社 | 強誘電体記憶装置 |
EP1332416A2 (en) | 2000-09-06 | 2003-08-06 | Infineon Technologies AG | Bist for parallel testing of on-chip memory |
JP4450963B2 (ja) * | 2000-09-14 | 2010-04-14 | ローム株式会社 | 半導体記憶装置 |
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JP3751602B2 (ja) * | 2003-04-15 | 2006-03-01 | 沖電気工業株式会社 | メモリ回路及びデータ読み出し方法 |
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JP4074279B2 (ja) | 2003-09-22 | 2008-04-09 | 株式会社東芝 | 半導体集積回路装置、デジタルカメラ、デジタルビデオカメラ、コンピュータシステム、携帯コンピュータシステム、論理可変lsi装置、icカード、ナビゲーションシステム、ロボット、画像表示装置、光ディスク記憶装置 |
JP4672702B2 (ja) * | 2003-09-22 | 2011-04-20 | 株式会社東芝 | 半導体集積回路装置 |
US7269048B2 (en) | 2003-09-22 | 2007-09-11 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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US10032496B1 (en) | 2017-07-27 | 2018-07-24 | Micron Technology, Inc. | Variable filter capacitance |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS61158095A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | ダイナミツク型メモリのビツト線プリチヤ−ジ回路 |
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JPH01119984A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | ダイナミック型半導体メモリ |
JPH01171195A (ja) * | 1987-12-25 | 1989-07-06 | Sony Corp | メモリ装置 |
JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
KR930002470B1 (ko) * | 1989-03-28 | 1993-04-02 | 가부시키가이샤 도시바 | 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법 |
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KR970000870B1 (ko) * | 1992-12-02 | 1997-01-20 | 마쯔시다덴기산교 가부시기가이샤 | 반도체메모리장치 |
JP3278981B2 (ja) * | 1993-06-23 | 2002-04-30 | 株式会社日立製作所 | 半導体メモリ |
JP3218844B2 (ja) * | 1994-03-22 | 2001-10-15 | 松下電器産業株式会社 | 半導体メモリ装置 |
-
1994
- 1994-03-22 JP JP05027194A patent/JP3218844B2/ja not_active Expired - Fee Related
- 1994-11-09 TW TW083110381A patent/TW385445B/zh not_active IP Right Cessation
- 1994-11-23 EP EP94118401A patent/EP0674317B1/en not_active Expired - Lifetime
- 1994-11-23 DE DE69427184T patent/DE69427184T2/de not_active Expired - Lifetime
-
1995
- 1995-03-10 KR KR1019950004869A patent/KR100233387B1/ko not_active IP Right Cessation
- 1995-03-22 CN CN95103487A patent/CN1129910C/zh not_active Expired - Fee Related
-
1997
- 1997-01-08 US US08/785,838 patent/US5828615A/en not_active Expired - Lifetime
-
1998
- 1998-03-10 US US09/037,864 patent/US5953277A/en not_active Expired - Lifetime
-
1999
- 1999-06-02 US US09/323,894 patent/US6067265A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69427184D1 (de) | 2001-06-13 |
EP0674317B1 (en) | 2001-05-09 |
US5953277A (en) | 1999-09-14 |
EP0674317A2 (en) | 1995-09-27 |
DE69427184T2 (de) | 2001-10-11 |
EP0674317A3 (en) | 1996-04-17 |
CN1117643A (zh) | 1996-02-28 |
TW385445B (en) | 2000-03-21 |
KR100233387B1 (ko) | 1999-12-01 |
US6067265A (en) | 2000-05-23 |
KR950027821A (ko) | 1995-10-18 |
US5828615A (en) | 1998-10-27 |
JPH07262768A (ja) | 1995-10-13 |
CN1129910C (zh) | 2003-12-03 |
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JP2000040376A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070810 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080810 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080810 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |