JP3751602B2 - メモリ回路及びデータ読み出し方法 - Google Patents
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Description
【発明の属する技術分野】
この発明はメモリ、メモリに記録された情報を読み出すための回路、メモリに記録された情報を読み出すための方法に関するものである。
【0002】
【従来の技術】
従来のメモリ回路について説明する。
従来のメモリ回路は、格子状に配列された複数のワード線及び複数のビット線からなるデータ記憶部、各ビット線に電荷を供給するためのプリチャージ回路、選択された特定のワード線に電荷を供給するためのアドレスデコーダ、各ビット線の電位を検出するレベル検出回路、レベル検出回路で検出された電位としての情報を一時的に保持(ラッチ)するラッチ回路からなる。
【0003】
データ記憶部における各ワード線と各ビット線は格子状に配列されてはいるが、格子状配列の交差点において電気的に直接接続されてはいない。ただし、この交差点は、対応するトランジスタを有する場合がある。このトランジスタの有無によって、データ記憶部内にデータが書きこまれている。そして、交差点に対応して配置されたトランジスタが存在する場合、そのトランジスタのゲートは対応する交差点のワード線に、ソースはその交差点のビット線に、ドレインはグランドにそれぞれ電気的に接続されている。
【0004】
また、データ記憶部を介してアドレスデコーダの反対側にはダミービット線が設けられている。ダミービット線は、他のどのビット線よりもアドレスデコーダから離間した位置に配置されている。ダミービット線の構成や接続関係は他のビット線とほぼ同じである。ただし、ダミービット線については、ダミービット線と各ワード線との全ての交差点に、対応するトランジスタが存在する。
【0005】
従来のメモリ及びメモリ読出し回路の動作を以下に説明する。
まず、外部から供給されるクロック信号に基づき、プリチャージ回路が各ビット線に電荷を供給する。当然、各ビット線は電荷を供給されて、電位が上昇する。
次に、外部からの信号を受けて、アドレスデコーダが特定のワード線を一つ指定し、そのワード線に電荷を供給する。すると、そのワード線の電位が上昇するので、そのワード線に接続されたトランジスタのゲートがONする。
【0006】
この時、あるビット線と指定されたワード線との交差点に対応するトランジスタが存在する場合は、ビット線に供給された電荷がそのトランジスタを通じてグランドに逃げる。したがって、そのビット線の電位は低下する。逆に、あるビット線と指定されたワード線との交差点に対応するトランジスタがない場合は、そのビット線の電位は高いままである。
アドレスデコーダがワード線に電荷を供給してからしばらく経った後、各ビット線の電位の高低をレベル検出回路が検出して、その電位の高低をデータとしてラッチ回路へ出力する。ラッチ回路はレベル検出回路から入力されたデータをラッチし、そのラッチされたデータが読み出されることになる。
ここで、データの読み出しにおいて、ビット線の電位の高低を検出するタイミングが問題になる。データを読み出すタイミングを指定するために、ダミービット線を利用する。
【0007】
アドレスデコーダが特定のワード線を指定してそこに電荷を供給する時、ワード線自体の容量や抵抗により、ワード線の電位は、アドレスデコーダに近い方から先に上昇する。一方、先に説明した通り、ダミービット線は、他のどのビット線よりもアドレスデコーダから離間した位置に配置されている。したがって、指定されたワード線と他のビット線との交差点に対応する全てのトランジスタのゲートがONした後、指定されたワード線とダミービット線との交差点に対応するトランジスタのゲートが一番最後にONする。ビット線の電位の高低の検出には、この性質を利用する。
【0008】
即ち、上記の理由により、ダミービット線は、他のビット線に比べて電位の低下が遅い。したがって、ダミービット線の電位が一定水準以下になった時に、レベル検出回路において他のビット線の電位の検出を行う。この時はすでに、他のビット線のうち、電位が下がるビット線の電位は十分に下がっているからである。
ビット線の電位の高低の検出に以上のような方法を用いることで、ビット線の電位の高低をすばやく検出でき、結果、データを高速で読み出すことができる。
【0009】
【特許文献1】
特開平09−139066
【0010】
【特許文献2】
特開平06−259955
【0011】
【発明が解決しようとする課題】
しかしながら、従来のメモリ回路においては、以下のような問題があった。即ち、データ記憶部内のビット線には、隣り合うビット線との間に寄生容量が発生する。そのために、ビット線と指定されたワード線との交差点に対応するトランジスタが存在しない場合でも、その寄生容量のためにビット線の電位が一時的に低下する。寄生容量の大きさによっては、この低下量はレベル検出回路の閾値を超えてしまう場合もある。そうなると、本来ビット線の電位を高電位と判定すべきところを、低電位と判定してしまう。結果、ラッチ回路からの出力が誤ったものになるという誤作動が生じる。
【0012】
【課題を解決するための手段】
以上の問題を解決するために本発明では、複数のワード線を以ってアドレスデコーダと接続されたデータ記憶部と、複数のワード線を以ってアドレスデコーダと接続され、かつ、データ記憶部を介してアドレスデコーダと接続された電位安定検知部を有し、電位安定検知部は、複数のワード線との各交差点に対応するセルトランジスタを有しない第1のダミービット線と、複数のワード線との全ての交差点に対応するセルトランジスタを有する第2のダミービット線からなることを特徴とする。
【0013】
【発明の実施の形態】
(第1の実施例)図1は、本発明の第1の実施例を示す回路図である。また、図2は図1に記載の回路の動作を示すタイミングチャートである。図2の各タイミングチャートを示す名称は、図1におけるワード線やビット線の各導線の名称に対応している。以下、図1及び図2を利用して本発明の第1の実施例を説明する。まず、図1を用いて本発明の第1の実施例の回路構成を説明する。
【0014】
本発明の第1の実施例のメモリ回路は、格子状に配列された複数のワード線WL0〜WLN及び複数のビット線BL0〜BLNからなるデータ記憶部10、BL0〜BLNの各ビット線に電荷を供給するためのプリチャージ回路20、ワード線WL0〜WLNのうち選択された特定のワード線に電荷を供給するためのアドレスデコーダ30、BL0〜BLNの各ビット線の電位を読み取るレベル検出回路40、レベル検出回路40で読み取った電位としての情報を一時的に保持(ラッチ)するラッチ回路50からなる。レベル検出回路40とラッチ回路50とは、BL0〜BLNの各ビット線に対応した出力用ビット線SAO0〜SAONによって接続されている。また、プリチャージ回路20にはクロック信号入力線CLKが接続されており、ラッチ回路50には出力用ビット線SAO0〜SAONに対応した外部出力線Dout0〜DoutNが接続されている。
【0015】
また、格子状に配列された複数のワード線WL0〜WLNと複数のビット線BL0〜BLNからなる複数の交差点の一部に対して、各交差点に対応したセルトランジスタ(以下トランジスタ11)が配置されている。そして、データ記憶部10におけるWL0〜WLNの各ワード線とBL0〜BLNの各ビット線は、格子状配列の交差点において電気的に直接接続されてはいない。しかし、その交差点に対応して配置されたトランジスタ11が存在する場合、そのトランジスタ11のゲートはWL0〜WLNの対応するワード線に、ソースはBL0〜BLNの対応するビット線に、ドレインはグランドにそれぞれ電気的に接続されている。
【0016】
さらに、データ記憶部10を挟んでアドレスデコーダ30の反対側には、電位安定検出部として、3本のダミービット線BLD0〜BLD2が設けられている。ダミービット線BLD0〜BLD2は、データ記憶部10に近い方からBLD0、BLD1、BLD2の順に並んで配置されている。ダミービット線BLD0〜BLD2の構成や接続関係は、他のビット線BL0〜BLNとほぼ同じである。ただし、ダミービット線BLD0及びBLD2については、WL0〜WLNの各ワード線との全ての交差点に、対応するトランジスタ11が存在する。また、ダミービット線BLD0及びBLD2に挟まれて配置されたダミービット線BLD1については、WL0〜WLNの各ワード線との全ての交差点において、一切トランジスタが接続されていない。さらに、ダミービット線BLD0〜BLD2は、他のビット線BL0〜BLNが接続されているレベル検出回路20には接続されていない。ダミービット線BLD0〜BLD2は、タイミング検知用レベル検出回路21に接続されている。
【0017】
タイミング検知用レベル検出回路21は、ダミービット線BLD0〜BLD2に対応した出力用ダミービット線SAOD0〜SAOD2を介して、演算器60と接続されている。
演算器60は、NAND回路とフリップフロップ回路からなる。NAND回路には出力用ダミービット線SAOD0〜SAOD2が接続されており、ダミービット線SAOD0及びSAOD2はNAND回路の反転入力端子に、ダミービット線SAOD1は非反転入力端子にそれぞれ接続されている。NAND回路の出力はフリップフロップ回路に接続されており、フリップフロップ回路からの出力は、制御線LENによってレベル検出回路40とラッチ回路50に接続されている。また、演算器60内のフリップフロップ回路には、立ち下がり検出回路70を介して、クロック信号入力線CLKが接続されている。
【0018】
続いて、図2を用いて本発明の第1の実施例の動作を説明する。
まず、外部から供給されるクロック信号によって、クロック信号供給線CLKの電位が上昇すると、プリチャージ回路20がBLD0〜BLD2を含むBL0〜BLNの各ビット線に電荷を供給する。すると、BL0〜BLNの各ビット線及びBLD0〜BLD2の各ダミービット線は電荷を供給されて、電位が上昇する。
【0019】
次に、クロック信号供給線の電位が立ち下がると、アドレスデコーダ30がワード線WL0〜WLNの中から特定のワード線を一つ指定し、そのワード線に電荷を供給する。本説明においては、ワード線WLN−1に電荷が供給されるものとする。すると、ワード線WLN−1の電位が上昇するので、ワード線WLN−1に接続された全てのトランジスタ11のゲートがONする。一方、同時に、演算器60に接続された立ち下がり検出回路70も、クロック信号供給線CLKの電位の立ち下がりを検知する。すると、制御線LENの電位が上がるので、レベル検出回路40が作動し、ラッチ回路50がスルー状態になる。
【0020】
この時、ビット線と指定されたワード線との交差点に対応するトランジスタ11が存在する場合は、そのビット線に供給された電荷がそのトランジスタ11を通じてグランドに逃げる。図1を参照すると、ビット線BL0及びBL2にはワード線WLN−1との交差点にトランジスタ11が接続されているので、ビット線BL0及びBL2の電位は徐々に低下する。逆に、あるビット線と指定されたワード線との交差点に対応するトランジスタ11がない場合は、そのビット線の電位は高いままである。図1を参照すると、ビット線BL1がこれに相当する。したがって、ビット線BL1の電位の変化は、本来は図2におけるBL1の点線部のようになる。
【0021】
ただし、その隣に配置されたビット線の電位が低下する場合、隣り合うビット線との間の寄生容量による電位の低下が生じる。図1によれば、ビット線BL1がこのような状況にあるので、実際にはBL1の電位は一旦低下し、ビット線BL1の電位の変化は、図2におけるBL1の実線部のようになる。したがって、ビット線BL1に対応する出力用ビット線SAO1の電位も一旦低下する。すると、出力用ビット線SAO1に対応する外部出力線Dout1も、出力用ビット線SAO1につられて、一旦、電位が低下する。
【0022】
しかしながら、3本のダミービット線BLD0〜BLD2も、上記のビット線BL0〜BL2と同様の構造を有している。ゆえに、上記と同様の理由によって、中央のダミービット線BLD1の電位は、一旦低下する。さらに、3本のダミービット線BLD0〜BLD2は、アドレスデコーダ30から最も離間して配置されている。アドレスデコーダ30がワード線WL0〜WLNの中から特定のワード線を指定してそこに電荷を供給する時、ワード線自体の容量や抵抗により、ワード線の電位は、アドレスデコーダ30に近い方から先に上昇する。したがって、中央のダミービット線BLD1の電位の低下と再上昇は、他のビット線BL0〜BLNに比べて最も後で起きる。
【0023】
以上の動作が順次起こり、ダミービット線BLDO及びBLD2の電位がタイミング検知用レベル検出回路21の閾値以下になり、ダミービット線BLD1の電位がタイミング検知用レベル検出回路21の閾値以上に上昇すると、タイミング検知用レベル検出回路21に接続された出力用ダミービット線SAOD0、SAOD1、SAOD2がそれぞれ低電位、高電位、低電位を演算器60内のAND回路に向かって出力する。すると、制御線LENの電位が低下する。したがって、レベル検出回路40の作動が停止し、ラッチ回路50がラッチ状態になる。
【0024】
この時すでに、ビット線BL0〜BL2を含む各ビット線BL0〜BLNの電位の高低をレベル検出回路40が検出して、その電位の高低をデータとしてラッチ回路50へ出力している。また、ラッチ回路50は、レベル検出回路40から入力されたデータをラッチしている状態にある。そして、レベル検出回路40及びラッチ回路50の作動の停止と共に、ラッチ回路50でラッチされたデータが、外部出力線Dout0〜DoutNを通じて読み出されることになる。
【0025】
以上説明したように本発明の第1の実施例では、アドレスデコーダから最も離間して配置してあるダミービット線を3本並べて配置する。そして、中央のダミービット線には各ワード線との交差点に対応するトランジスタを配置しない。一方、左右のダミービット線には各ワード線との交差点に対応するトランジスタを配置しておく。このような構造を有するので、中央のダミービット線の電位が一旦低下する。さらに、3本のダミービット線は、アドレスデコーダから最も離間して配置されているため、中央のダミービット線の電位の低下と再上昇は、他のビット線に比べて最も後で起きる。そして、中央のダミービット線の電位の再上昇をタイミング検知用レベル検出回路で読みとって、ラッチ回路からデータを出力するタイミングを決定する。したがって、データ出力のタイミングを正確に図ることができるので、装置が誤作動することがない。
【0026】
(第2の実施例)
図3は、本発明の第2の実施例の特徴となる部分を示す回路図である。以下、図3を利用して本発明の第2の実施例を説明する。本発明の第2の実施例は、第1の実施例と類似しているため、詳細な説明は省略する。
【0027】
本発明の第2の実施例の特徴は、電位安定検出部として、ダミービット線を5本有することである。これらのダミービット線BLD0〜BLD4は、第1の実施例と同様の位置に配置されており、図3においては図示しないアドレスデコーダ30に近い方からBLD0、BLD1、BLD2、BLD3、BLD4の順に並んで配置されている。ダミービット線BLD0〜BLD4の構成や接続関係は、他のビット線BL0〜BLNとほぼ同じである。ただし、中央に配置されたダミービット線BLD2については、WL0〜WLNの各ワード線との全ての交差点において、一切トランジスタが接続されていない。また、他のダミービット線BLD0、BLD、BLD3、BLD4については、WL0〜WLNの各ワード線との全ての交差点に、対応するトランジスタ11が存在する。さらに、ダミービット線BLD0〜BLD4は、タイミング検知用レベル検出回路21に接続されている。ダミービット線BLD2はタイミング検知用レベル検出回路21内のNAND回路の非反転入力に、それ以外のダミービット線はNAND回路の反転入力に接続されている。
【0028】
これ以外のプリチャージ回路20、演算器60、立ち下がり検出回路70、制御線LEN、クロック信号入力線CLK、及び図3においては図示していない部分の配置と接続関係は第1の実施例と同じである。
あるビット線に生じる寄生容量は隣り合うビット線との間のみに発生するとは限らず、厳密には近隣のビット線との間全てに発生する。近隣のビット線との間に生じる寄生容量が大きいと、ビット線の電位の回復がより遅れる。第1の実施例の回路構成では、隣り合うビット線との間に生じる規制容量しか考慮していないため、電位の回復が不充分な状態でビット線の電位の高低を判別してしまう可能性がある。したがって、より正確な動作を期するためには、隣り合うビット線との間に生じる寄生容量だけでなく、近隣の他のビット線との間に生じる寄生容量についても考慮しなければならない。
本発明の第2の実施例では、隣り合う2本先のビット線との間に生じる寄生容量についても配慮した回路構成になっており、第1の実施例よりもさらに誤作動のない、正確な動作を期待できる。
【0029】
【発明の効果】
以上説明したように本発明では、他のどのビット線よりもアドレスデコーダから最も離間して配置してあるダミービット線を複数本並べて配置する。そして、中央のダミービット線には各ワード線との交差点に対応するトランジスタを配置しない。一方、中央以外のダミービット線には各ワード線との交差点に対応するトランジスタを配置しておく。このような構造を有するので、中央のダミービット線の電位が一旦低下する。さらに、ダミービット線は、アドレスデコーダから最も離間して配置されているため、中央のダミービット線の電位の低下と再上昇は、他のビット線に比べて最も後で起きる。そして、中央のダミービット線の電位の再上昇をタイミング検知用レベル検出回路で読みとって、ラッチ回路からデータを出力するタイミングを決定する。したがって、データ出力のタイミングを正確に図ることができるので、装置が誤作動することがない。
【図面の簡単な説明】
【図1】本発明の第1の実施例の回路図である。
【図2】本発明の第1の実施例のタイミングチャートである。
【図3】本発明の第2の実施例の特徴となる部分を示す回路図である。
【符号の説明】
10:データ記憶部
11:トランジスタ
20:プリチャージ回路
30:アドレスデコーダ
40:レベル検出回路
50:ラッチ回路
60:演算器
70:立ち下がり検出回路
WL0〜WLN:ワード線
BL0〜BLN:ビット線
SAO0〜SAON:出力用ビット線
Dout0〜DoutN:外部出力線
BLD0〜BLD2:ダミービット線
CLK:クロック信号入力線
LEN:制御線
Claims (6)
- アドレスデコーダと、
複数のワード線を以って前記アドレスデコーダと接続され、セルトランジスタを有するデータ記憶部と、
前記複数のワード線を以って前記アドレスデコーダと接続され、かつ、前記データ記憶部を介して前記アドレスデコーダと接続された電位安定検知部と、
前記データ記憶部及び前記電位安定検知部と接続されたプリチャージ回路と、
前記データ記憶部と接続されたレベル検出回路と、
前記電位安定検知部と接続されたタイミング検知用レベル検出回路と、
前記レベル検出回路と接続されたラッチ回路とを有し、
前記データ記憶部は所定の間隔で配置されたビット線を含み、
前記電位安定検知部は、前記複数のワード線との各交差点に対応するセルトランジスタを有しない第1のダミービット線と、前記複数のワード線との全ての交差点に対応するセルトランジスタを有する第2のダミービット線を含み、
前記第2ビット線のセルトランジスタは、前記ワード線の選択によりオンし、かつ前記データ記憶部内のセルトランジスタと同一構造であり、
前記第1のダミービット線の両側面に、前記所定の間隔を空けて前記第2のダミービット線が配置され、
前記電位安定検知部は、前記プリチャージ回路から前記第1のダミービット線及び前記第2のダミービット線に電荷が供給され、かつ前記電位安定検知部内の前記セルトランジスタが前記ワード線によって選択されてオンした後に、前記第1及び前記第2のダミービット線が互いに異なる電位に安定したことを検知して信号を発する機能を備え、
前記レベル検出回路は、前記データ記憶部からデータを読み出す機能を備え、
前記ラッチ回路は、前記信号を受けて前記データをラッチする機能を備えることを特徴とするメモリ回路。 - 前記セルトランジスタのゲート、ソース、ドレインは、対応する前記ワード線、対応する前記ビット線、グランドにそれぞれ接続されていることを特徴とする請求項1記載のメモリ回路。
- 前記第1のダミービット線の両側面に複数の前記第2のダミービット線を有し、前記第2のダミービット線同士は、前記所定の間隔で配置されていることを特徴とする請求項1記載のメモリ回路。
- 前記電位安定検知部は、前記データ記憶部に対して前記アドレスデコーダの反対側に配置されていることを特徴とする請求項1記載のメモリ回路。
- 複数のビット線及び複数のワード線及びセルトランジスタからなるデータ記憶部であって、前記複数のビット線は所定の間隔で配置されている前記データ記憶部の前記複数のビット線に電荷を供給する工程と、
前記複数のワード線を含み、前記複数のワード線との交差点に対応するセルトランジスタを有しない第1のダミービット線及び前記複数のワード線との各交点に対応するセルトランジスタを有する第2のダミービット線が並べて配置された電位安定検知部であって、前記第2ビット線のセルトランジスタは、前記ワード線への電荷の供給によりオンし、かつ前記データ記憶部内のセルトランジスタと同一構造であり、前記第1のダミービット線の両側面に前記第2のダミービット線が前記所定の間隔で配置されている前記電位安定検知部の、前記第1及び前記第2のダミービット線に電荷を供給する工程と、
前記データ記憶部の前記ワード線に電荷を供給し、続いて前記電位安定検知部の前記ワード線に電荷を供給する工程と、
前記電位安定検知部の前記ワード線に電荷を供給した後、前記電位安定検知部に接続されたタイミング検出用レベル検出回路によって、前記第1及び前記第2のダミービット線が互いに異なる電位に安定したことを検知して信号を発する工程と、
前記データ記憶部に接続されたレベル検出回路によって、前記データ記憶部からデータを読み出す工程と、
前記レベル検出回路に接続された前記ラッチ回路によって、前記信号を受けて前記データをラッチする工程とを有することを特徴とするデータ読み出し方法。 - 前記電位安定検知部には、前記第1のダミービット線の両側面に、複数の前記第2のダミービット線が前記所定の間隔を空けて配置された構造を有するものを選択することを特徴とする請求項5記載のデータ読み出し方法。
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