TWI646537B - 序列記憶體裝置通知外部主機內部自計時操作已完成 - Google Patents

Abstract

於其中一實施例中，實施主動輪詢操作的方法可包含：(i)偵測要在序列記憶體裝置中執行的自計時操作；(ii)判斷一主動輪詢模式是否已被致能；(iii)判斷自計時操作何時在序列記憶體裝置中完成執行；以及(iv)當自計時操作已完成執行並且主動輪詢模式被致能時，提供序列記憶體裝置外部的一完成指示符。

Description

序列記憶體裝置通知外部主機內部自計時操作已完成

本發明大體上關於半導體記憶體的領域。更明確地說，本發明的實施例和序列記憶體裝置有關，其可以包含電阻式隨機存取記憶體(Resistive Random-Access Memory，ReRAM)及/或導電式橋接RAM(Conductive Bridging RAM，CBRAM)製程與裝置。

非揮發性記憶體(Non-Volatile Memory，NVM)的應用發現越來越多，例如，固態硬碟機、抽取式數位相片卡等。快閃記憶體係目前使用中的主要NVM技術。然而，快閃記憶體有多項限制，例如，相對高的電力以及相對慢的操作速度。其它NVM技術，例如，包含電阻式RAM(ReRAM)及導電式橋接RAM(CBRAM)的電阻式切換記憶體技術相較於快閃記憶體技術則提供相對較低的電力以及較高的速度。舉例來說，CBRAM運用導電式橋接胞體技術，其可以縮小至比快閃記憶體裝置更小的尺寸。

於其中一實施例中，本發明的序列記憶體裝置包含：(i)一命令解碼器，其被配置成用以偵測要在序列記憶體裝置中執行的自計時操作；(ii)一模式偵測器，其被配置成用以偵測一主動輪詢模式何時被致能；以及(iii)一操作完成指示符器，其被配置成用以在自計時操作已完成執行並且主動輪詢模式被致能時提供序列記憶體裝置外部的一完成指示符。

於其中一實施例中，本發明實施主動輪詢操作的方法包含： (i)偵測要在序列記憶體裝置中執行的自計時操作；(ii)判斷一主動輪詢模式是否已被致能；(iii)判斷自計時操作何時在序列記憶體裝置中完成執行；以及(iv)當自計時操作已完成執行並且主動輪詢模式被致能時提供序列記憶體裝置外部的一完成指示符。

本發明的特定實施例適用於序列記憶體裝置(例如，快閃記憶體)，並且可包含電阻式切換記憶體，例如，電阻式隨機存取記憶體(ReRAM)及/或導電式橋接RAM(CBRAM)記憶胞體。

100‧‧‧記憶體裝置

102‧‧‧共用陽極區段

104‧‧‧位元線選擇電路

106‧‧‧共用板選擇電路

108‧‧‧陽極解碼電路

110‧‧‧字元線解碼電路

112‧‧‧位元線解碼電路

120‧‧‧命令解碼電路

200‧‧‧共用陽極陣列結構

202‧‧‧電壓控制

204‧‧‧資料選擇

206‧‧‧電阻式記憶胞體

208‧‧‧可程式化阻抗元件或CBRAM儲存元件

210‧‧‧存取電晶體

300‧‧‧記憶胞體

302‧‧‧電化學活性電極

304‧‧‧固態電解質

306‧‧‧惰性電極

308‧‧‧電極沉積

320‧‧‧可程式化阻抗元件或CBRAM儲存元件

340‧‧‧記憶胞體

360‧‧‧CBRAM儲存元件

400‧‧‧主機與序列記憶體裝置排列方塊圖

402‧‧‧主機

404‧‧‧序列記憶體裝置

502‧‧‧快閃記憶體陣列

504‧‧‧緩衝器

506‧‧‧I/O介面

700‧‧‧暫存器與自計時內部操作控制

702‧‧‧暫存器方塊

704‧‧‧控制器

706‧‧‧程式化操作控制

708‧‧‧抹除操作控制

710‧‧‧重試計數器

712‧‧‧記憶體核

714‧‧‧指定的暫存器資料部分

716‧‧‧開機重置(POR)電路或狀態機

800‧‧‧暫存器結構

802‧‧‧暫存器

804‧‧‧欄位

806‧‧‧欄位

808‧‧‧欄位

810‧‧‧信號

812‧‧‧信號

814‧‧‧信號

816‧‧‧位址解碼器

818‧‧‧讀取/寫入控制

820‧‧‧資料鎖存器

900‧‧‧自計時內部操作完成之通知的範例控制

902‧‧‧數位邏輯

904‧‧‧CSBPAD

906‧‧‧SOPAD

908‧‧‧SCKPAD

1400‧‧‧主動輪詢模式控制

1402‧‧‧位元匹配(BM)電路

1404‧‧‧NAND閘

1406‧‧‧NOR閘

1408‧‧‧反向器

1410‧‧‧NAND閘

1412‧‧‧NAND閘

1414‧‧‧延遲電路

1416‧‧‧反向器

1418‧‧‧NOR閘

1420‧‧‧正反器

1422‧‧‧NOR閘

1424‧‧‧延遲電路

1426‧‧‧反向器

1428‧‧‧NOR閘

圖1係一範例性記憶體裝置排列。

圖2係一範例性共用陽極陣列結構的概略方塊圖。

圖3係一範例性可程式化阻抗元件與概略模型之圖式。

圖4係根據本發明實施例的一範例性主機與序列記憶體裝置排列的概略方塊圖。

圖5係根據本發明實施例的一範例性序列記憶體裝置結構的概略方塊圖。

圖6係根據本發明實施例，關於自計時內部操作完成之通知的例示方法的流程圖。

圖7係根據本發明實施例的一範例性暫存器與自計時內部操作控制的概略方塊圖。

圖8係根據本發明實施例，和自計時內部操作有關的範例暫存器結構的概略方塊圖。

圖9係根據本發明實施例，關於自計時內部操作完成之通知的例示控制的概略方塊圖。

圖10係根據本發明實施例，關於自計時內部操作完成的第一例示通知的波形圖。

圖11係根據本發明實施例，關於自計時內部操作完成的第二例示通知的波形圖。

圖12係根據本發明實施例，關於自計時內部操作完成的第三例示通知的波形圖。

圖13係根據本發明實施例，關於具暫存器更新之自計時內部操作完成之通知的例示方法的流程圖。

圖14係根據本發明實施例，一主動輪詢模式之例示控制的概略方塊圖。

現在本發明的特定實施例將被詳細地呈現，而其範例會例示於附圖中來作為參照。本發明雖然配合較佳實施例來說明；不過，應該瞭解的是並沒有將本發明限制於該等實施例的意圖。相反地，本發明希望涵蓋可併入於隨附申請專利範圍所定義之本發明的精神與範疇內的所有替代例、修正例、以及等效例。再者，在本發明以下的詳細說明中會提出許多明確細節，以便徹底地理解本發明。然而，熟習本技術的人士可知無該等明確細節仍可實行本發明。於其它實例中不會詳細說明眾所熟知的方法、程序、處理、器件、結構、以及電路，以免混淆本發明的觀點。

以電腦、處理器、控制器、裝置、及/或記憶體裡的資料串、信號、或是波形上的方法、程序、邏輯方塊、功能方塊、處理、概略符號、及/或其它運算之符號表示等用語來呈現在以下部分之實施方式中。熟習資料處理技術人士通常會使用此些說明與符號表示來有效傳達他們的工作本質給熟習本技術的其它人士。通常但非必要，被操作的數量會具有能夠被儲存、傳輸、組合、比較，以及在電腦或資料處理系統中進行其它操作的電信號、磁信號、光信號、或是量子信號之形式。經證實有時候將此些信號表示為位元、波、波形、串流、數值、元件、符號、字元、品項、數字、或是類似物是很方便的，特別是基於一般使用的理由。

範例性CBRAM胞體結構與架構

本發明的特定實施例係關於電阻式切換記憶體(例如，導電式橋接隨機存取記憶體[CBRAM]、電阻式RAM[ReRAM]等)。下面針對例示性實施例更詳細地解釋本發明的各項觀點。本發明的特定實施例包含操 作能夠在一或更多個阻值及/或電容狀態之間被程式化/寫入以及抹除的電阻式切換記憶體的結構與方法。電阻式切換記憶體裝置包含複數個電阻式記憶胞體，其具有「可程式化阻抗元件」或是任何類型的電阻式切換或電阻變化記憶胞體或元件。

圖1與2顯示能夠運用可程式化阻抗元件的範例性記憶體架構與電路結構。然而，本發明的特定實施例可套用於各式各樣記憶體架構、電路結構、以及各種類型的非揮發性記憶體(其包含電阻式切換記憶體)。

現在參考圖1，係顯示一範例性記憶體裝置並且給予通用元件符號100。記憶體裝置100包含共用陽極區段102-0至102-7、位元線選擇電路104、共用板選擇電路106、陽極解碼電路108、字元線解碼電路110、以及位元線解碼電路112。記憶體裝置100能夠為單一積體電路；或者可以形成除了記憶體之外亦提供其它功能的一較大型積體電路裝置的一部分，例如，「嵌入式」記憶體配置。

圖1還可以包含命令解碼電路120。舉例來說，命令解碼電路120可以接收外部信號，或者源自該外部信號的控制信號，並且可以響應來產生各種內部控制信號(例如程式化、抹除、讀取等)。這些內部操作控制信號能夠被用來產生各種供應位準(例如，特定的程式化與抹除電壓位準)以及其它控制信號(例如，抹除操作控制信號)，以下將更詳細討論。依此方式，命令解碼電路120可用來決定欲在裝置上實施的操作。

共用陽極區段(102-0至102-7)可各包含數個記憶胞體，它們被排列成一或更多行及多列，並且被耦合至一共用陽極板。每一個記憶胞體都會包含一或更多個可程式化阻抗元件或CBRAM儲存元件以及一選擇裝置。一般來說，CBRAM儲存元件可被配置成當大於臨界電壓的偏壓被施加跨越CBRAM儲存元件的電極時，CBRAM儲存元件的電特性會改變。舉例來說，於某些排列中，當一電壓被施加跨越CBRAM儲存元件的電極時，離子導體內的導電離子可能會開始遷移並且在該些電極中比較負電處或附近形成電極沉積。然而，此電極沉積並未必會誘發電特性改變。本文中所使用的「電極沉積」一詞的意義為離子導體內比起本體離子導體材料中此般材料之濃度會具有還原金屬或其它導體材料之增加濃度的任何區域。當 電極沉積形成時，電極之間的電阻會下降，並且其它電特性亦可能改變。倘若一電壓被反向施加時，該電極沉積會溶解回到該離子導體之中並且裝置會回到先前的電狀態(例如，高阻值狀態)。

電壓VBL_Prog、VBL_Erase、以及VAN可為習知的電力供應電壓，例如，+5伏特與0伏特、或+3.3伏特與0伏特、或+1.2伏特與0伏特。於其中一範例中，此些電壓可為在包含記憶體裝置100的積體電路之外部接腳處所收到的一或更多個電力供應電壓。於另一範例中，此些電壓可為由包含記憶體裝置100的積體電路之電壓調節器所產生的一或更多個電壓。於任何情況中，此些電壓可藉由施加適合的電壓來跨越CBRAM胞體的電極而直接或間接用來程式化(舉例來說，正向偏壓配置)或抹除(舉例來說，逆向偏壓配置)CBRAM胞體。

位元線選擇電路104會根據操作模式與位元線解碼數值來選擇性連接一或更多個共用陽極區(102-0至102-7)的位元線。於其中一特定範例中，位元線選擇電路104能夠有益地連接一選定位元至電壓VBL_Prog或VBL_Erase中的任一者。也就是，在程式化操作中，一選定位元線會被連接至電壓VBL_Prog；而在抹除操作中，一選定位元線會被連接至電壓VBL_Erase。

共用板選擇電路106會將陽極板連接至未被選擇(透過陽極解碼108)要抹除或程式化的CBRAM胞體的禁制電壓。應該注意的是，如同圖1中所示的排列的優點係如同在其它方式中不必併入電荷泵或類似物便能提供程式化電壓與抹除電壓至電力供應電壓以外的電壓。取而代之的是被供應而跨越所選定的CBRAM裝置之供應電壓能夠在程式化操作與抹除操作之間切換。依此方式，程式化與抹除會是「對稱」操作。也就是，在程式化操作中，要被程式化的CBRAM胞體會於陽極至陰極方向中被連接在適合的電壓(舉例來說，V1至V2)之間。在抹除操作中，要被抹除的CBRAM胞體會於陰極至陽極方向中被連接在適合的電壓(舉例來說，V2至V1)之間。

位元線解碼電路112會產生用於選擇進行讀取操作、程式化操作、以及抹除操作之給定位元線的數值。於其中一排列中，位元線解碼電路112會響應位址資訊(舉例來說，行位址資料)而產生用於施加至位元線 選擇電路104的位元線選擇信號。字元線解碼電路110會藉由在一或更多列的選定共用陽極區(102-0至102-7)中致能存取裝置而產生用於選擇一給定記憶胞體集的數值。一或更多條字元線會響應位址資訊(舉例來說，列位址資料)而被驅動至一選擇電壓，從而致能一列記憶胞體之中的對應選擇裝置(舉例來說，電晶體)。

現在參考圖2，圖中所示的係一範例性共用陽極陣列結構200的概略方塊圖，其係圖1中所示範例的其中一種實施方式。於此範例中，電壓控制202會接收各種供應電壓(例如，VDD、VSS、VREF等)以及操作控制(例如，程式化、抹除、驗證、讀取等)。電阻式記憶胞體206包含一可程式化阻抗元件208與一存取電晶體210，如圖所示。於此特定排列中，每一個記憶胞體206的陽極會一起連接在一共用陽極結構之中。舉例來說，共用陽極可為在由電壓控制202所產生的電壓VAN處加以偏壓的大型板結構。當然，如以上之討論，其它電壓產生控制及經調節的位準亦可使用在特定實施例中。

於此範例中，資料選擇204會提供一介面於位元線(BL0、BL1、...BLn)及被耦合至感測或放大方塊的資料路徑之間，並且提供至寫入電路。位址解碼可用來決定在特定的存取循環中哪些位元線被映射至該等資料線。亦可使用其它類型的定址或解碼(例如，基於陽極的解碼)。舉例來說，所示的共用陽極結構能夠被分解成複數個共用陽極子方塊，每一個子方塊皆可被定址與解碼。此外，字元線(WL0、WL1、...WLm)解碼亦能夠被用來在一給定循環中啟動適當的字元線。

進一步言之，一參考路徑亦被耦合至資料選擇204。參考路徑會被一感測電路用來和一正常的位元線作比對。舉例來說，來自一選定位元線及其選定記憶胞體206的電流會與來自一參考位元線的電流作比對，其中，參考位元線會被偏壓使得選定記憶胞體中的適當資料狀態會透過選定位元線而被偵測。於其中一應用中，參考位元線與參考記憶胞體結構上的電容會與正規記憶胞體/位元線上的電容相匹配，使得這些效應在感測過程期間會失效。

其它架構亦能夠運用於特定實施例之感測電路、排列、以及 方法。舉例來說，其能夠支援一共用陰極結構，藉以讓複數個記憶胞體透過一共用陰極連接被耦合在一起。於此情況中，存取電晶體可以在一位元線陽極排列中將陽極連接至對應的位元線。同樣地，基於陰極的解碼會被使用在此排列之中。另一範例架構或記憶胞體排列為圈帶式源極結構(strapped source structure)。於任何情況中，特定實施例適用於各式各樣電阻式記憶胞體架構與排列。

資料選擇204同樣會接收操作控制信號。此些信號會被用來將一讀取資料路徑、一寫入資料路徑、以及感測電路設定成適合此給定的命令。舉例來說，讀取資料路徑可在讀取操作、程式化驗證操作、或是抹除驗證操作中被啟動。同樣地，寫入資料路徑可在程式化或抹除操作中被啟動。舉例來說，一共用雙向感測電路能夠被運用在這些操作中的每個操作中。明確地說，雙向感測電路允許使用記憶胞體上與被用來程式化該記憶胞體相同的正向偏壓(陽極電壓高於陰極電壓)來執行一程式化驗證。同樣地，雙向感測電路允許使用記憶胞體上與被用來抹除記憶胞體相同的逆向偏壓(陰極電壓高於陽極電壓)來執行一抹除驗證。

於特定的實施例中，感測電路亦將讀取操作期間讓被存取胞體阻值之干擾最小化來作為目標，以決定胞體的資料狀態。因此，要被程式化的胞體(舉例來說，位在資料狀態「0」中)應該在程式化驗證或標準的讀取操作之後仍維持在此狀態中，並且要被抹除的胞體(舉例來說，位在資料狀態「1」中)應該在抹除驗證或標準的讀取操作之後仍維持在此狀態中。CBRAM胞體通常可用正向偏壓電壓(相對於陽極與陰極為正)來程式化並且可用逆向偏壓電壓(相對於陽極與陰極為負)來抹除。於特定實施例中會支援用來位元線與共用陽極板的各種電壓。電壓亦可取決讀取操作之偏壓方向(正向或逆向)來加以改變。

在說明了圖2的各個部分之後，現在參考存取記憶胞體206-00之操作來說明此記憶體裝置之操作的其中一種範例。初始地，WL0、WL1、...WLm會被相關的字元線驅動器驅動至一退選(de-select)電壓(例如，低位準)。位元線選擇電路104會將位元線BL0與BL1放置在退選狀態中。同樣地，共用板選擇電路106會將共用陽極板放置在退選狀態中。

寫入操作可包含程式化操作與抹除操作。於程式化操作中，位元線選擇信號會響應位址與模式資料而透過資料選擇204來將一選定位元線連接至讀取/寫入控制電路。相反地，其它位元線會被退選，因此被放置在退選狀態中。模式選擇數值會導致讀取/寫入控制電路將選定位元線(例如，BL0)連接至一陰極程式化電壓。程式化操作還包含讓陽極板電壓VAN連接至一程式化電壓，同時將選定位元線接地。對應於選定記憶胞體的字元線驅動器會被驅動至一選擇電壓，從而將選定記憶胞體置放在適合的程式化電壓之間。

抹除操作能夠以相同的通用方式進行，除了抹除電壓會被施加至選定位元線與共用陽極電壓VAN。如圖1的範例所示，於特定的實施例中，此操作可為對稱。同樣地，圖2雖然顯示n通道MOS電晶體210為存取裝置，但是其它實施例亦可包含不同類型的存取裝置。於這些替代的實施例中，相關的字元線驅動器會提供適當的電壓及/或電流來致能這些存取裝置。依此方式，位元線選擇、陽極板選擇、以及字元線啟動會被用來程式化及/或抹除一CBRAM陣列，其位元線被連接至多個記憶胞體內之CBRAM的陰極。

圖1與2雖然顯示適用於CBRAM的特定範例架構與電路及其所形成的記憶體陣列，但是於特定實施例中，可程式化阻抗元件亦適用於各式各樣架構及/或電路排列。

現在參考圖3，其顯示一範例性可程式化阻抗元件與概略模型之圖式。舉例來說，範例300顯示具有代表可程式化阻抗元件208之一開路開關S1的一記憶胞體。此代表圖的可程式化阻抗元件或CBRAM儲存元件之部分係對應於剖面圖320，其代表處在高阻抗狀態(例如，資料狀態「1」)或抹除狀態中的電阻式儲存元件。特定實施例還包含任何類型的電阻式切換或電阻變化記憶胞體或元件。於其中一範例中，CBRAM儲存元件320包含電化學活性電極302、固態電解質304、以及惰性電極306。此範例性CBRAM儲存元件320可代表胞體的強烈或實質抹除狀態。如圖示，實質上在CBRAM儲存元件320中未看見任何介於活性電極302與惰性電極306之間的導體路徑。

概略代表圖340及對應的剖面圖360係顯示CBRAM儲存元件208處在低阻抗狀態(舉例來說，資料狀態「0」)或程式化狀態中的範例。舉例來說，範例340顯示代表CBRAM儲存元件208之一電阻器R1或閉路開關的一記憶胞體。此代表圖的CBRAM儲存元件部分係對應於剖面圖360。於範例360中，電極沉積308會形成在固態電解質304中，用以在電化學活性電極302與惰性電極306之間形成「連接橋」或導體路徑，用以程式化記憶胞體。舉例來說，如同一些範例，電極沉積308可來自活性電極302，並可包含銀、銅、鈦、碲。如範例中的CBRAM儲存元件360所示，一完整的導體路徑可藉由電極沉積308而被形成在活性電極302與惰性電極306之間。

如範例300與340所示，含有可程式化阻抗元件或CBRAM儲存元件208的每一個記憶胞體中亦可包含一控制電晶體(例如210)。舉例來說，電晶體210會受控於字元線，如以上針對圖2之討論。電晶體210可為一存取電晶體，用以讓CBRAM儲存元件208被程式化、讀取、及抹除。

胞體資料會以與胞體程式化類似的方式來加以抹除，除了惰性電極上為正向偏壓。這些金屬離子接著會遷移而遠離金屬絲，並回到電解質中，並且最後回到帶負電的活性電極(例如302)。此作動將電極沉積308溶解於固態電解質304之中，並再次提高阻值(例如，如概略代表圖300所示)。依此方式，CBRAM儲存元件的抹除操作可實質上對稱於程式化操作。

範例性序列記憶體裝置外部主機通知

本發明的特定實施例適用於任何類型非揮發性記憶體裝置，例如，包含介接一主控制器之序列介面的非揮發性記憶體裝置。於特定實施例中，一主控制器(例如，一般用途處理器、CPU、MCU等)能量足跡(energy footprint)可藉由減少與持續輪詢記憶體裝置(例如，一序列記憶體裝置)相關的CPU/MCU碼執行負荷來加以降低。由主機所進行的此類型輪詢係用來決定記憶體裝置中的內部自計時操作之執行的結束或完成。舉例來說，內部自計時操作可能是在序列記憶體裝置中所執行的寫入操作(例如，程式化操作或抹除操作)。

各種輪詢操作需要主機發送一操作碼或「opcode」(例如，8 位元的操作碼)給記憶體裝置。狀態暫存器(例如，8位元)數值接著會從裝置處被讀出，並且詢問「ready/busyb」狀態位元，以決定裝置的狀態。每一次輪詢操作都可能需要主機對記憶體裝置連續性地加以計時，以再讀取該ready/busyb狀態位元。此ready/busyb狀態位元會被用來判斷一內部操作(例如，程式化或抹除操作)是否仍在進行，或者，操作是否已完成。為了輪詢ready/busyb狀態位元來偵測一內部計時操作之完成，新狀態暫存器資料可連續性地被時脈輸出此裝置，直到ready/busyb狀態位元的狀態，例如從邏輯0變成邏輯1，指示特定操作已完成為止。因此，ready/busyb狀態位元上的邏輯0可指示裝置保持忙碌於一內部操作上，而ready/busyb狀態位元上的邏輯1則指示裝置已準備進行新操作。依此方式便能判斷特定的自計時操作(例如，程式化、抹除等)是否已完成。

於其中一實施例中，一序列記憶體裝置可包含：(i)一命令解碼器，其被配置成用以偵測要在序列記憶體裝置中執行的自計時操作；(ii)一模式偵測器，其被配置成用以偵測一主動輪詢模式何時被致能；以及(iii)一操作完成指示符器，其被配置成用以在自計時操作已完成執行並且主動輪詢模式被致能時提供在序列記憶體裝置外部的一完成指示符。

於特定的實施例中，一額外的命令操作碼會被用來直接傳遞預備忙碌狀態位元至一給定接腳(例如，SO接腳)，使得主機不需要對記憶體裝置持續性地計時。此外，記憶體裝置亦能夠在內部自計時操作已經完成時主動改變此給定接腳(例如，序列輸出[SO]接腳)的狀態。SO或序列輸出接腳被用來將資料移出記憶體裝置。舉例來說，SO接腳上的資料可在序列時脈的下降緣時被時脈輸出。當記憶體裝置被退選時(例如，當晶片選擇[CS]失效(de-assert)時)，SO接腳會在高阻抗狀態中。依此方式，中斷會驅動在SO接腳上，以通知主機關於記憶體裝置中特定操作或內部循環之結束或完成。

任何合適的操作碼皆能被用來指示記憶體裝置主動輪詢已被致能來實施在ready/busyb狀態位元上。倘若主動輪詢未被致能，序列記憶體裝置可正常操作，例如，就不需要驅動SO接腳來指示內部操作已經完成執行。舉例來說，預設的0x25h操作碼可用來指示針對一特定命令，ready/busyb狀態位元的主動輪詢已被致能。操作碼可與晶片選擇控制觸發切 換(toggle)一併被供應，以發送命令至記憶體裝置。

於特定實施例中，介於一主機與一記憶體裝置之間的任何適合的序列介面皆能夠被使用。舉例來說，可使用序列週邊介面(Serial Peripheral Interface，SPI)。SPI係一全雙工模式同步序列資料連結標準，其中裝置係以主/從模式來通信，並且主裝置(例如主機)會將資料訊框初始化。多個從裝置可具有各自的從選擇線。在使用SPI序列快閃記憶體的傳統系統中，CPU/MCU或主機可能需要重複輪詢記憶體裝置，用以判斷內部自計時操作(例如，程式化或抹除操作)是否已經完成。主機接著會前往下一道步驟，例如，接續的程式化或抹除循環。此連續輪詢可能會非期望地用盡CPU/MCU資源與時間，從而因CPU執行此輪詢標準程序而導致高能量消耗並且縮短電池壽命。於某些電池供電的應用中，以及其它情況中，CPU/MCU可能會因處理器實施該等輪詢操作而被佔用，使得只有較少資源能分配給其它更重要任務或系統關鍵性任務。這會導致較慢的總系統效能以及可能的資源限制。

於其中一範例方式中，CPU、MCU、及/或主系統會實施一計時器迴圈，讓事先定義的延遲在處理下一個循環之前暫止。事先定義的延遲會被設為等於或大於序列記憶體裝置的最大內部自計時循環。然而，當CPU正在實施延遲的暫止或倒數時，CPU同樣會耗能並且導致CPU負荷。比較先進的系統可以使用內部可程式化計時器；但是，當此計時器用於其它更重要的系統功能時其可能會專屬於此任務。此外，這些延遲係以最大循環時間為基礎的固定長度，倘若自計時操作僅為此最大允許時間的一部分的話，這些延遲會導致龐大的浪費時間。

在使用並列記憶體裝置介面作為序列或SPI類型介面之替代例的系統中，可使用資料輪詢或交替位元(toggle bit)輪詢技術。在資料輪詢中，每次當狀態暫存器被讀取時，一給定資料位元的輸出數值會顯示為被寫入的原始數值的補值。當位元回復到其真值時，內部程式化、抹除、或是其它自計時操作會被指示為完成。在交替位元輪詢中，每次當狀態暫存器被讀取並且裝置仍然實施內部自計時寫入循環時，一並列記憶體裝置資料匯流排會在1與0之間，或是0與1之間觸發切換。當內部自計時循環完成 時，主機會在交替位元停止時讀取兩個連續真值(例如，在1與0之間或是0與1之間，沒有任何觸發切換)。這指示裝置已經完成執行它的內部自計時操作。然而，於任一情況中，主機都可能需要讀取記憶體裝置的狀態暫存器，因此可能需要處理器或主機介入。

於特定實施例中，一旦主動輪詢模式已被致能，就不需任何CPU或主機介入記憶體裝置來判斷記憶體裝置裡面的自計時操作的執行完成。相反地，記憶體裝置本身會主動告知主機或CPU內部自計時操作循環之執行結束。依此方式，CPU負荷便會減少，能量效率便可提高，並且序列記憶體裝置的軟體控制或操作便會簡化。

現在參考圖4，圖中所示的係根據本發明實施例的一範例性主機與序列記憶體裝置排列的概略方塊圖400。於此範例中，主機402會透過一序列介面介接序列記憶體裝置404。舉例來說，主機402可為任何適合的控制器(例如，CPU、MCU、一般用途處理器等)，而序列記憶體裝置404可為任何類型記憶體裝置(例如，SRAM、DRAM、EEPROM、快閃、CBRAM、磁性RAM、ReRAM等)。序列記憶體裝置404因而能以各式各樣記憶體技術來實施，例如，非揮發性類型。於某些情況中，序列記憶體裝置404係可被實施在更傳統的非揮發性記憶體之中或是被實施在CBRAM/ReRAM電阻式切換記憶體之中的序列快閃記憶體。

主機402與序列記憶體裝置404之間的通信可包含各種介面信號，例如SPI介面。舉例來說，序列時脈(SCK)可提供一時脈給裝置404，並且可用來控制資料流進出裝置。命令、位址、以及輸入資料(例如，在SI接腳上)可在SCK的上升緣被鎖存，而輸出資料(例如，在SO接腳上)可在SCK的下降緣被時脈輸出。重置接腳(RESET_)可用來終止進行中的操作，並且用以重置序列記憶體裝置404的內部狀態機(例如，重置而回到閒置狀態)。只要低位準存在於重置接腳上，序列記憶體裝置404便會維持在重置條件中。另外，因為序列記憶體裝置404會包含開機重置電路，所以，開機序列期間在重置接腳上可以沒有任何限制。於某些其它實施方式中，記憶體裝置404可以不包含重置接腳(RESET_)，並且可以包含保留接腳(HOLD_)。

晶片選擇(CS_)會被用來選擇序列記憶體裝置404，例如，在 複數個此些記憶體裝置中作選擇；或者，作為存取裝置的一種方式。當晶片選擇信號失效時(例如，在高位準處)，序列記憶體裝置404也會被退選，並且被置於待機模式中。啟動晶片選擇信號(例如，透過CS_上從高位準至低位準的轉換)可用來開始某項操作，而將晶片選擇信號送回高位準狀態則能用來終止操作。在內部自計時操作中(例如，程式化或抹除循環)，倘若晶片選擇在特定進行中操作期間為失效的話，在操作完成之前，序列記憶體裝置404不會進入待機模式。

寫入保護(WP_)可用來保護一暫存器(例如，區段保護暫存器)指定要保護的區段。舉例來說，此些區段可以受保護而無法進行程式化與抹除操作。因此，倘若寫入保護接腳為生效(assert)時而一程式化或抹除命令被送到序列記憶體裝置404的話，裝置可忽略此命令並且不實施任何操作。

於範例SPI介面中，資料可透過一序列輸入(SI)信號而提供至序列記憶體裝置404。序列輸入可用於包含命令與位址序列的資料輸入。舉例來說，序列輸入接腳上的資料可在SCK的上升緣被鎖存，並且倘若裝置被退選(當晶片選擇信號為失效時)的話，序列輸入接腳上的資料則會被忽略。資料可透過一序列輸出(SO)信號從序列記憶體裝置404處被輸出。舉例來說，序列輸出上的資料會在SCK的下降緣被時脈輸出，並且當裝置被退選時(舉例來說，當該晶片選擇信號為失效時)，序列輸出信號會在高阻抗狀態中。

現在參考圖5，圖中所示的係根據本發明實施例的一範例性序列記憶體裝置404結構的概略方塊圖。舉例來說，序列記憶體裝置404會包含快閃記憶體陣列502、緩衝器504、以及I/O介面506。於某些排列中會提供一個以上的緩衝器504，例如，一個緩衝器用於輸入路徑，而另一個緩衝器則用於輸出路徑。替代地或是此外，多個緩衝器可提供來進行多層緩衝。序列記憶體裝置404可配置成一資料快閃及/或序列快閃裝置。快閃記憶體陣列502會被組織成任何適合數量的資料頁。舉例來說，每一頁會包含256或264個位元組的資料。同樣地，緩衝器504可儲存一資料頁。另外，I/O介面506會在快閃記憶體陣列502、緩衝器504、以及序列資料輸入(SI)與輸出(SO)之 間提供介接。舉例來說，I/O介面506可以為一SPI或其它序列類型介面的一部分。

於其中一實施例中，一種實施主動輪詢操作的方法包含：(i)偵測要在序列記憶體裝置中執行的自計時操作；(ii)判斷一主動輪詢模式是否已被致能；(iii)判斷該自計時操作何時在該序列記憶體裝置中完成執行；以及(iv)當自計時操作已完成執行並且主動輪詢模式被致能時提供序列記憶體裝置外部之一完成指示符。

現在參考圖6，圖中所示的係根據本發明實施例關於自計時內部操作完成之通知的範例方法的流程圖600。在602，用於自計時操作的命令被接收(例如，透過命令解碼器120)。舉例來說，此命令會透過序列輸入信號而被提供，並且可為要在快閃記憶體陣列502中的一或更多個儲存胞體上被實施的程式化操作或抹除操作。在604，用以指示或致能自計時操作的主動輪詢的操作碼被接收(例如，在模式偵測器處)。舉例來說，操作碼會透過序列輸入信號而被提供為一位元串(例如，每次一個位元)並且可以透過SCK被時脈輸入。舉例來說，SO接腳會響應於正在被致能的主動輪詢模式而進入一低阻抗狀態(例如，被驅動為高位準或低位準)。

於某些情況中，602與604的順序可相反。舉例來說，604中用於致能主動輪詢的操作碼會在用於自計時操作的命令而被供應之前先被供應。於其中一範例中，主動輪詢模式被套用至所收到的下一個自計時操作操作命令。於另一範例中，主動輪詢模式可在任何後續的自計時操作中維持致能。於此情況中，主動輪詢模式能夠藉由施加不同的操作碼來終止主動輪詢模式而被重置或離開，或是藉由其它方式來重置序列記憶體裝置。

於特定的實施例中，一旦主動輪詢操作被致能(例如，透過接收特定的操作碼)，序列記憶體裝置會在自計時操作已經完成執行時提供一指示符，而不需要來自主機402的其它命令或週期性輪詢或類似操作。一旦操作在606完成，序列輸出信號便會在608為生效。舉例來說，一旦程式化或抹除操作已完成執行，序列輸出信號會從高阻抗狀態變成某個邏輯位準(舉例來說，1或0)，或是從一低阻抗狀態(例如，低位準)變成另一低阻抗狀態(舉例來說，高位準)，用以指示操作完成。此外，一或更多個暫存器(例 如，狀態暫存器)亦會配合序列輸出信號之啟動而讓ready/busyb狀態位元被覆寫，用以指示自計時操作之完成。

現在參考圖7，圖中所示的係根據本發明實施例的一範例性暫存器與自計時內部操作控制的概略方塊圖700。舉例來說，暫存器方塊702可利用SRAM來實施。暫存器方塊702可提供演算法與選項變數選擇結果給程式化操作控制706與抹除操作控制708。舉例來說，暫存器方塊702亦可包含具有ready/busyb狀態位元的狀態暫存器，用以指示記憶體裝置究竟是忙碌於進行一操作或者是操作已經完成。控制器704可決定並解碼所收到的命令，並且還會控制存取暫存器方塊702中的暫存器位元。此外，測試模式(例如，用以決定操作分佈等)可用來覆蓋(override)暫存器方塊702中的資料。暫存器方塊702的設定值能以各種內定演算法與選項變數或條件設定值為基礎，但是，亦能以逐批或逐個裝置為基礎而被程式化。另外，用於程式化操作、抹除操作、以及選項變數或相關條件設定值的數值會獨立地被程式化在暫存器方塊702之中。

可接收重置信號(例如，透過RESET_接腳)的開機重置(Power-On Reset，POR)電路或狀態機716可存取指定的暫存器資料部分714，並可從專屬的記憶體陣列區712讀出資料。指定的暫存器資料部分714亦能位於記憶體核712外面。於任何情況中，與記憶體核712相關的被存取資料接著可被載入至暫存器方塊702之中。依此方式，此裝置特有的資訊可被程式化至記憶體核之中，並且當裝置開機(例如，被VDD供應器偵側到)或重置時，此資料可被載入至暫存器702之中。這是因為包含指定暫存器資料部分714的記憶體核可以包含非揮發性記憶體。以不同應用為基礎的資訊同樣可被儲存在非揮發性記憶體指定暫存器資料部分714中。進一步言之，不同的部件或記憶體核712可獨立地被程式化(例如，針對不同的應用等)。於某些情況中，此專屬的記憶體部分無法讓使用者存取。然而，某些應用則允許存取該等專屬位置，例如，在測試模式中。

於一或更多個測試模式中，控制器704可覆蓋已儲存在暫存器702中的一或更多個數值。當測試模式完成時，暫存器702中的資料會回復到先前儲存在暫存器中的資料。舉例來說，暫存器702可實施成每一個暫存 器胞體有兩個儲存位元，其中一位元代表僅能在預設模式(舉例來說，測試模式等)期間被致能的覆蓋值，而另一位元則儲存在測試模式以外(例如，在正常操作、開機等期間)被程式化的資料。於另一範例中，暫存器702可實施成每一個暫存器胞體或被儲存的資料位元有單一位元，並且資料會在測試模式完成時因存取指定暫存器資料部分714，故讓重置信號生效而回復到其先前狀態。

此外，暫存器702可由控制器704及/或由使用者透過一分離或組合的使用者介面來加以程式化。依此方式，使用者可將資料程式化至暫存器702之中，用以覆蓋或改變其中的先前數值。特定實施例亦可支援針對不同記憶體核712之獨立受控的程式化/抹除演算法選擇。舉例來說，控制器404可針對不同的記憶體核712而將702中的暫存器數值設為不同。舉例來說，暫存器方塊702可包含用於每一個記憶體核的專屬區段(例如，增寬的暫存器或是增加暫存器位元長度)，或者，暫存器方塊702可針對每一個記憶體核712來加以複製。此方式可用來讓其中一記憶體陣列712專屬於其中一應用(例如，碼)，而另一記憶體陣列712可以專屬於另一應用(例如，資料)。依此方式，暫存器方塊702可獨立地容納可程式化操作演算法，以支援不同記憶體核712的不同操作。進一步言之，於此情況中，這些專屬區段各自的狀態暫存器會有一對應的ready/busyb狀態位元來指示記憶體裝置的區段是否忙碌於某項操作。

各種程式化/抹除操作演算法資訊以及狀態資訊會被儲存在暫存器方塊702中。舉例來說，至少兩位位元可用來指示一事先定義的程式化演算法群之中哪一個演算法要被用來執行程式化命令。同樣地，暫存器方塊702的至少兩位位元可用來指示一事先定義的抹除演算法群之中哪一個演算法要被用來執行抹除命令。進一步言之，定義選定操作演算法的程式化操作與抹除操作的條件(例如，脈衝寬度、電壓位準、電流位準等)的選項變數同樣可被定義在暫存器方塊702中。此外，可被嵌入在這些程式化/抹除演算法中的一或更多者內的最大重試次數同樣可被儲存在暫存器方塊702中。舉例來說，重試計數器710可以追蹤給定程式化或抹除操作或是一連串程式化及/或抹除操作的嘗試次數，以作為一選定程式化/抹除操作演算 法的一部分。

特定實施例還可支援隨著半導體裝置老化或是其陣列被循環使用越來越多，便動態地改變操作演算法。舉例來說，計數器可用來轉換不同的演算法及/或選項變數選擇，並且以計數器結果為基礎有效地改變將要被使用的程式化/抹除演算法。於其中一範例中，指定暫存器資料部分714可被更新來以這些計數器結果為基礎而改變的演算法選擇、選項變數等數值。因此，暫存器方塊702如以上之討論，可透過POR電路716來加以更新。於另一範例中，以這些計數器結果為基礎的遞增數值能以從暫存器方塊702處輸出的資料為基礎而被動態地加以決定。於此情況中，從暫存器方塊702處被讀取的資料接著會在被提供作為送往程式化操作控制706與抹除操作控制708的輸出之前先以這些計數器結果為基礎由後面的電路來加以更新。於任何情況中，程式化操作控制706與抹除操作控制708皆可用來指示一對應的自計時操作何時已完成執行，例如，藉由判斷所希望的狀態是否已被寫入至一或更多個選定的記憶胞體之中。

現在參考圖8，圖中所示的係根據本發明實施例和自計時內部操作有關的範例性暫存器結構的概略方塊圖800。於此範例中，暫存器方塊702包含八個暫存器802(舉例來說，802-0、802-1、...、802-7)。每一個暫存器802可包含數個欄位。舉例來說，欄位804可為一2位元寬的欄位，用以儲存代表抹除操作演算法的資料。另外，舉例來說，欄位806可為一2位元寬的欄位，用以儲存代表程式化操作演算法的資料。另外，舉例來說，欄位808可為一2位元寬的欄位，用以儲存代表重試迴圈的資料。其它欄位(圖中並未顯示)可用來指示用於設定這些各種演算法之條件的選項變數。暫存器802的各個欄位通常可用來形成或支援可被存取的一條件表(例如，被程式化操作控制706、抹除操作控制708等)，以設定一選定操作演算法的程式化操作與抹除操作中一或更多者的條件。而且，暫存器802中的一或更多者會被配置成包含一ready/busyb位元的狀態暫存器，用以指示記憶體裝置究竟是忙碌於進行一操作或者操作已在序列記憶體裝置中完成執行。

暫存器方塊702亦包含位址解碼器816，其會從控制器704處接收信號810(例如，位址、位址負載等)，並且可以提供3位元的解碼數值來 定址八個暫存器802中的其中一者。讀取/寫入控制818會從控制器704處接收信號812(例如，讀取控制信號、寫入控制信號等)，並且可以提供一控制信號給資料鎖存器820。資料鎖存器820會從控制器704處接收信號814(例如，讀取資料選通、資料輸出致能、載入資料等)，並且可以從暫存器方塊702處接收資料及/或提供資料給暫存器方塊702。另外，在圖8的特定範例中雖然僅顯示八個暫存器，不過於特定的實施例中會容納任何適合數量的暫存器。舉例來說，可包含24個暫存器，其中每一個暫存器皆為8位位元寬。此外，此些暫存器亦可支援其它以可程式化阻抗裝置為基礎的功能，例如，字元線電壓位準、最大額限電流(例如，胞體會被程式化至直到抵達此最大額限電流，XμA為止)、等化脈衝寬度、單端或差動式感測放大器配置、其它狀態資訊、以及任何數量的其它裝置功能及/或參數。

現在參考圖9，圖中所示的係根據本發明實施例關於自計時內部操作完成之通知的範例控制的概略方塊圖900。於此範例中，快閃記憶體陣列502會介接數位邏輯902、CSBPAD 904(例如，用於晶片選擇CS_接腳的接收電路與觸墊)、SOPAD 906(用於序列輸出SO接腳的驅動電路與觸墊)、以及SCKPAD(例如，用於序列時脈SCK接腳的接收電路與觸墊)908。舉例來說，數位邏輯902可包含控制電路，來判斷自計時內部操作(例如，程式化、抹除等)何時已完成，一旦主動輪詢模式已被致能(例如，透過一特定的操作碼)。CSBPAD 904可包含與晶片選擇信號有關的電路，並且晶片選擇信號會被數位邏輯902偵測為已生效或失效。舉例來說，主動輪詢模式可在操作碼被收到時被致能，並且序列記憶體裝置可藉由晶片選擇信號為生效而被選擇。

SOPAD 906可包含與序列輸出信號有關的電路，並且序列輸出信號可由來自數位邏輯902的信號所控制。舉例來說，數位邏輯902(例如，包含命令解碼器120、控制器704、程式化/抹除操作控制706/708等)會判斷一自計時內部操作何時已完成，並且可在主動輪詢模式已被致能時判定序列輸出信號指示操作已完成。SCKPAD 908可包含與序列時脈有關的電路，並且序列時脈信號會被提供至數位邏輯902，以便控制操作碼的時脈輸入而致能主動輪詢，以及控制接腳SO處的序列輸出信號的時序。

舉例來說，序列輸出信號會在判斷給定自計時內部操作已完成之後在SCK的下降時脈緣時成為生效。於另一範例中，一旦內部操作已完成，序列輸出信號便會以非同步的方式來加以生效。特定實施例亦包含配合自計時內部操作而使用的內部振盪器。於此情況中，來自此振盪器的內部時脈會用來提供驅動序列輸出信號/接腳的時序。

於某些實施例中，分離命令可用來致能主動輪詢模式。舉例來說，預設的操作碼(例如，操作碼0x25h)可用來指示此命令之啟動。為了時脈輸入此預設的操作碼(25h)，便可使用8或16個SCK循環。舉例來說，前面8個SCK循環被用來輸入操作碼25h，並且一或更多個額外的SCK循環則被用來致能SO(例如，用以驅動序列輸出信號)。於此情況中，可使用9個SCK循環，並且因為SPI協定能以8個SCK循環組成的群組來加以操作，故亦可加入一個仿真位元組(dummy byte)。

於特定的實施例中，當內部自計時操作完成時，狀態暫存器(例如，暫存器方塊702中)會被更新。此外，當主動輪詢模式被致能時(例如，透過操作碼25h)，已執行命令的完成狀態亦能以同步或非同步的方式而被傳送至SO接腳。因此，特定命令/操作碼(例如，0x25h)可用來設定內部邏輯(例如，數位邏輯902)，以於循環或執行完成時直接發送適當的「READY/BUSYB」狀態位元給該SO接腳，並觸發一SO接腳變化(例如，從高位準至低位準、從低位準至高位準、從高阻抗至低阻抗等)。

此外，READY/BUSYB狀態位元係無關乎是否如於此所述般地致能主動輪詢模式，而亦可透過一標準狀態暫存器及/或輪詢命令來加以更新及取得。於其它實施方式中，「READYB/BUSY」狀態位元亦可替代地被取得。依此方式，則可在較舊世代的序列記憶體裝置之間保持逆向相容，並且支援其它工業標準。因此，一旦內部操作完成，狀態暫存器(例如，暫存器方塊702中)便會被更新，此外當主動輪詢模式被致能時序列輸出接腳(SO)會被適當地驅動來指示序列記憶體裝置中的自計時內部操作已執行完成。依此方式，倘若主動輪詢已被致能，主機(例如402)便無需對序列記憶體裝置(例如404)實施週期性輪詢，然而主機仍可選擇性地實施此週期性輪詢。

現在參考圖10，圖中所示的係根據本發明實施例，關於自計時內部操作完成的第一範例通知的波形圖。於此特定的主動輪詢模式或操作範例中，晶片選擇信號可被啟動來選擇序列記憶體裝置。序列時脈SCK可被雙態觸變來捕捉序列輸入信號上所提供的操作碼。舉例來說，SCK的每一個上升緣可從操作碼的最高有效位元至最低有效位元的位元串中捕捉一個位元。因此，操作碼00100101=25h可被接收並且與預設的操作碼作比對，以致能主動輪詢操作或模式。於此特定範例中，一旦主動輪詢操作被致能，序列輸出會從高阻抗狀態變成低阻抗狀態。舉例來說，序列輸出會在輸入匹配預設操作碼(例如25h)的操作碼之後，在SCK的下降緣被驅動為低位準或高位準。一旦自計時內部操作的執行已被判斷為完成，序列輸出信號接著可以被驅動至相反的低阻抗狀態(例如從0變成1，或是從1變成0)。

現在參考圖11，圖中所示的係根據本發明實施例，關於自計時內部操作完成的第二範例通知的波形圖。於此特定範例中，主動輪詢模式會以相同的方式進入，藉由晶片選擇信號之啟動來選擇序列記憶體裝置，並且觸發切換序列時脈SCK，以捕捉序列輸入信號上所提供的操作碼。舉例來說，SCK的每一個上升緣可從該操作碼的最高有效位元至最低有效位元的位元串中捕捉一個位元。因此，操作碼00100101=25h可被接收並且與預設的操作碼比對，以致能主動輪詢操作或模式。於此特定範例中，一旦主動輪詢操作被致能，序列輸出便可在輸入匹配預設操作碼(例如25h)的操作碼之後，在SCK的下降緣時從高阻抗狀態變成低阻抗狀態，而在SO接腳上成為低邏輯位準。一旦自計時內部操作的執行已被判斷為完成，序列輸出信號接著可被驅動至高位準(例如，從0變成1)。在晶片選擇為失效之後，SO接腳會回到高阻抗狀態。

當然，特定實施例亦可適用於其它操作碼以及其它類型的介面(例如，並列介面、DQ信令等)。另外，指示自計時內部操作為完成的序列或是其它輸出信號上的狀態可為任何適合的狀態。如圖12中所示的範例中，序列輸出信號可以在主動輪詢模式被致能之後維持在高阻抗狀態中，並且可在自計時內部操作為完成時被驅動至低阻抗狀態(0或1)。於另一範例中，序列時脈可以在輸入操作碼之後不繼續提供時脈。於此情況中，在序 列輸出信號上被驅動的輸出可為非同步，因為信號可提供成不需參考特定的序列時脈緣。

現在參考圖13，圖中所示的係根據本發明實施例，配合暫存器更新之關於自計時內部操作完成之通知的範例方法的流程圖1300。在1302處，狀態暫存器(例如，暫存器方塊702中)的ready/busyb狀態位元可被設定(例如，設成高位準)。於其它實施方式中，狀態暫存器(例如，暫存器方塊702中)的ready/busyb狀態位元可被重置(例如，重置為低位準)。在602，用於自計時操作的命令可被接收(例如，透過命令解碼器120)。舉例來說，此命令可透過序列輸入信號來加以提供，並且可為要在快閃記憶體陣列502中的一或更多個儲存胞體上被實施的程式化操作或抹除操作。在604，一用於指示或致能自計時操作之主動輪詢的操作碼可被接收(例如，在模式偵測器處)。舉例來說，操作碼會透過序列輸入信號而被提供為一位元串(例如，每次一個位元)並且透過SCK而被時脈輸入。

於特定的實施例中，一旦主動輪詢操作被致能(例如，透過接收一特定的操作碼)，序列記憶體裝置會在自計時操作已完成執行時提供一指示符，而不需要來自主機402的其它命令或週期性輪詢或類似操作。一旦操作在606完成，序列輸出信號會在608成為生效。於其它實施方式中，序列輸出信號會在608成為失效。舉例來說，一旦程式化或抹除操作已完成執行，序列輸出信號會從低邏輯位準變成高邏輯位準(例如，從0變成1)，或是從高邏輯位準變成低邏輯位準(例如，從1變成0)，用以指示操作完成。此外，一或更多個暫存器(例如，狀態暫存器方塊702中的狀態暫存器)亦會配合序列輸出信號之啟動而讓ready/busyb狀態位元被寫入(例如，在1302)，用以指示自計時操作之完成。

現在參考圖14，圖中所示的係根據本發明實施例的一主動輪詢模式的範例控制的概略方塊圖1400。此特定電路表示可為數位邏輯902之一部分電路的其中一範例，用以比較操作碼的位元串，並且利用指示自計時操作之執行完成的信號來驅動序列輸出(SO)觸墊上的信號。如以上之討論，為了判斷主動輪詢模式是否已被致能，所收到的操作碼會與預設操作碼(例如25h)作比較。這些位元串會由位元比對(BM)電路1402以逐一位元的 方式來作比較。舉例來說，BM 1402-0包含NAND閘1404、NOR閘1406、反向器1408、以及NAND閘1410，並且倘若來自已收到操作碼的位元位置OC[0]匹配來自預設操作碼的對應位元位置POC[0]的話，便提供一邏輯高位準。

類似地，已收到的操作碼與預設操作碼之每個剩餘位元位置則由BM電路1402-1至1402-7來加以比較。倘若已收到的操作碼與預設操作碼的每個位元位置皆匹配，而指示主動輪詢模式被致能的話，NAND閘1412會輸出一低位準。在由NAND閘1412輸出此變成低位準的緣轉換中，包含有延遲電路1414、反向器1416、以及NOR閘1418的單擊電路便可用來產生一個變成高位準的脈衝給正反器1420的設定輸入端。因此，SOPAD電路906便會接收高位準，並且可使用此高位準來驅動SO接腳成為低位準(例如，參見圖11中被致能的主動輪詢模式)。

程式化操作控制706與抹除操作控制708可提供一信號來表示對應的自計時操作已於何時完成執行。舉例來說，當正在被寫入的記憶胞體的程式化驗證操作或讀取指示胞體的狀態已變成所希望的數值時(例如，低阻值或邏輯0數值)，程式化操作便會被視為完成。於其中一範例中，程式化操作控制706可輸出一高位準控制信號，用以指示程式化操作完成。同樣地，倘若寫入操作為抹除操作的話，當正在被寫入的記憶胞體的抹除驗證操作或讀取指示胞體的狀態已變成所希望的數值時(例如，高阻值或邏輯1數值)，抹除操作便會被視為完成，並且抹除操作控制708會輸出一高位準控制信號，以指示抹除操作已經完成。

一旦寫入操作已完成執行，NOR閘1422的輸出會變成低位準。在由NOR閘1422輸出此變成低位準的緣轉換中，包含有延遲電路1424、反向器1426、以及NOR閘1428的單擊電路可用來產生一變成高位準的脈衝給正反器1420的重置輸入端。因此，SOPAD電路906便會從正反器1420處接收一低位準，並且可使用此低位準來驅動SO接腳成為高位準(例如，參見圖11中SO轉換指示自計時操作之完成)。圖14中的範例性電路與控制僅代表主動輪詢模式控制的其中一種實施方式，然而特定實施例係適用於主動輪詢模式的各種可能電路實施方式及/或控制。於任何情況中，特定實施例皆支 援主動輪詢模式，其被配置成用來提供指示記憶體裝置中的自計時操作已完成執行的輸出接腳指示符。

雖然上面的範例包含特定記憶胞體與可程式化阻抗裝置的電路實施方式、操作實施方式、以及結構實施方式，不過熟習本技術的人士便會明瞭其它技術及/或胞體結構亦能夠根據實施例而被使用。進一步言之，熟習本技術的人士可明瞭其它裝置電路排列、架構、元件、以及類似物亦可以根據實施例而被使用。進一步言之，本文中的阻值位準、操作條件、以及類似物可取決於一可程式化阻抗元件的保留、耐受、切換速度、以及變動需求。

以上本發明之特定實施例之說明已以例示及說明目的加以呈現。它們並沒有表示或將本發明限制於已揭示細節的用意，且顯見地，遵照以上的教示內容可以進行許多修正與改變。本發明已篩選並說明實施例，以便最佳地解釋本發明的原理及其實際應用，從而讓熟習本技術的人士能最佳地運用本發明及適用於經過設計之特定用途的具有各種修正的各種實施例。於此希望本發明的範疇係由隨附申請專利範圍及其等效範圍來定義。

本申請案主張2013年12月11日提申之美國臨時申請案第61/914,451號(事務所編號為Adesto-0133P)的權利，本文以引用的方式將其完整併入。

Claims (20)

1. 一種序列記憶體裝置，包括：a)一命令解碼器，被配置成用以偵測要在該序列記憶體裝置中執行的一自計時操作；b)一包含複數個位元匹配電路之模式偵測器，藉由該等位元匹配電路經比對一已收到操作碼(opcode)與一預設操作碼被配置成用以偵測一主動輪詢模式何時被致能，其中該已收到操作碼係以每次一個位元之方式依序被時脈輸入至該序列記憶體裝置中；以及c)一操作完成指示符器，被配置成用以在該自計時操作已完成執行並且該主動輪詢模式被致能時提供該序列記憶體裝置外部的一完成指示符。
2. 根據申請專利範圍第1項的序列記憶體裝置，其中該自計時操作包括一寫入操作。
3. 根據申請專利範圍第1項的序列記憶體裝置，其另包含複數個序列輸入。
4. 根據申請專利範圍第3項的序列記憶體裝置，其中該已收到操作碼係在各該序列輸入處依序被時脈輸入至該序列記憶體裝置中。
5. 根據申請專利範圍第1項的序列記憶體裝置，其中該預設操作碼包括25h。
6. 根據申請專利範圍第1項的序列記憶體裝置，其中該完成指示符被提供為該序列記憶體裝置的一序列輸出接腳上的一信號。
7. 根據申請專利範圍第6項的序列記憶體裝置，其中該完成指示符包括改變該序列輸出接腳上的該信號之狀態。
8. 根據申請專利範圍第1項的序列記憶體裝置，其進一步包括一狀態暫存器，其被配置成會配合指示該自計時操作已經完成執行的完成指示符而被加以寫入。
9. 根據申請專利範圍第1項的序列記憶體裝置，其進一步包括複數個電阻式記憶胞體，其中該些電阻式記憶胞體中的每一者被配置成藉由在正向偏壓方向中施加一第一電壓而被程式化至低阻值狀態，並且藉由在逆向偏壓方向中施加一第二電壓而被抹除至高阻值狀態。
10. 一種記憶體系統，包括：a)一主機；以及b)根據申請專利範圍第1項的序列記憶體裝置。
11. 根據申請專利範圍第10項的記憶體系統，其進一步包括介於該主機與該序列記憶體裝置之間的一序列週邊介面(SPI)。
12. 一種實施主動輪詢操作的方法，該方法包括：a)偵測要在一序列記憶體裝置中執行的一自計時操作；b)經比對一已收到操作碼與一預設操作碼以判斷一主動輪詢模式是否已被致能，其中該已收到操作碼係以每次一個位元之方式依序被時脈輸入至該序列記憶體裝置中；c)判斷該自計時操作何時在該序列記憶體裝置中完成執行；以及d)當該自計時操作已完成執行並且該主動輪詢模式被致能時提供該序列記憶體裝置外部的一完成指示符。
13. 根據申請專利範圍第12項的方法，其中該自計時操作包括一寫入操作。
14. 根據申請專利範圍第12項的方法，其中該序列記憶體裝置包含複數 個序列輸入。
15. 根據申請專利範圍第14項的方法，其中接收該操作碼包括在各該序列輸入處依序地時脈輸入至該序列記憶體裝置中。
16. 根據申請專利範圍第12項的方法，其中該預設操作碼包括25h。
17. 根據申請專利範圍第12項的方法，其中提供該完成指示符包括驅動一序列輸出接腳上的信號。
18. 根據申請專利範圍第17項的方法，其中驅動該列輸出接腳會改變該序列記憶體裝置的該序列輸出接腳之狀態。
19. 根據申請專利範圍第12項的方法，其進一步包括配合指示該自計時操作已經完成執行的該完成指示符，來寫入該序列記憶體裝置中的一狀態暫存器。
20. 根據申請專利範圍第12項的方法，其中該序列記憶體裝置包括複數個電阻式記憶胞體，其中該些電阻式記憶胞體中的每一者被配置成藉由在正向偏壓方向中施加一第一電壓而被程式化至低阻值狀態，並且藉由在逆向偏壓方向中施加一第二電壓而被抹除至高阻值狀態。