JPH09139066A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリの制御信号線を削減し、簡単に
制御することができる半導体メモリを提供することを課
題とする。 【解決手段】 外部から供給されるアドレス信号に応じ
てワードラインの選択を行うアドレスデコーダと、メモ
リセルをワードラインにより特定可能なメモリセルアレ
イと、ダミーメモリセルをワードラインによりメモリセ
ルに対応して特定可能なダミーメモリセルアレイと、ワ
ードラインが選択されると対応するダミーメモリセルか
らデータを読み出し、該データおよび外部から供給され
るライトイネーブル信号に応じてチップイネーブル信号
を生成するチップイネーブル信号に応じて、外部から入
力される書き込みデータをメモリセルに書き込み、また
はメモリセルからデータを読み出す入出力手段とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに関
し、特に制御が簡単な半導体メモリに関する。

【０００２】

【従来の技術】図１１は、従来技術によるＳＲＡＭの構
成図である。ＳＲＡＭへの入力信号は、チップイネーブ
ルバー信号−ＣＥ、ライトイネーブルバー信号−ＷＥ、
アウトプットイネーブルバー信号−ＯＥ、アドレス信号
Ａｉ、書き込みデータＤＩである。ＳＲＡＭの出力信号
は、読み出しデータＤＯである。

【０００３】チップイネーブルバー信号−ＣＥは、チッ
プイネーブル信号ＣＥの論理反転信号であり、ＳＲＡＭ
をアクティブモードまたはスタンバイモードに設定する
ための信号である。ＮＯＴ回路９３は、信号−ＣＥを論
理反転し、信号ＣＥを生成し出力する。

【０００４】ライトイネーブルバー信号−ＷＥは、書き
込み可能な状態を示すライトイネーブル信号ＷＥの論理
反転信号である。アウトプットイネーブルバー信号−Ｏ
Ｅは、出力可能な状態を示すアウトプットイネーブル信
号ＯＥの論理反転信号である。

【０００５】メモリセルアレイ９０は、複数のメモリセ
ルが２次元に配列されている。個々のメモリセルは、ア
ドレスにより特定される。アドレス入力バッファ８６
は、外部からアドレス信号を受け、アドレス信号Ａｉ
（ｉ＝０，１，・・・）を出力する。

【０００６】行デコーダ８７は、アドレス信号Ａｉをデ
コードし、メモリセルアレイ９０の行を特定する。列デ
コーダ８８は、アドレス信号Ａｉをデコードし、メモリ
セルアレイ９０の列を特定する。行と列が特定される
と、メモリセルアレイ９０中のメモリセルが特定され
る。以下、デジタル信号のローレベルを“Ｌ”で表し、
ハイレベルを“Ｈ”で表す。

【０００７】信号−ＣＥをディスエーブル状態
（“Ｈ”）にするとスバンバイモードになり、データの
読み出しおよび書き込みを禁止する。スタンバイモード
では、ＳＲＡＭの消費電力が小さい。以下、詳細に説明
する。

【０００８】信号ＣＥは、ＮＯＴ回路９３から出力さ
れ、行デコーダ８７と列デコーダ８８とコントロール回
路８４に供給される。信号−ＣＥをディスエーブル状態
（“Ｈ”）にすると、行デコーダ８７と列デコーダ８８
とコントロール回路８４は、以下の状態になる。行デコ
ーダ８７および列デコーダ８８は非セレクト状態にな
る。つまり、いずれのメモリセルをも選択しない状態に
なる。コントロール回路８４は、入力信号−ＷＥ，−Ｏ
Ｅに関係なく、入出力バッファ８９を非動作状態に制御
する。結果として、ＳＲＡＭ全体は低消費電力になる。

【０００９】一方、信号−ＣＥをイネーブル状態
（“Ｌ”）にするとＳＲＡＭがアクティブモードとな
り、データの読み出しおよび書き込みが許可される。ア
クティブモードでは、スタンバイモードであるときに比
べ、ＳＲＡＭの消費電力が大きい。以下、詳細に説明す
る。

【００１０】信号−ＣＥをイネーブル状態（“Ｌ”）に
すると、行デコーダ８７および列デコーダ８８はセレク
ト状態になり、コントロール回路８４は入出力バッファ
８９を動作状態に制御する。

【００１１】入出力バッファ８９は、信号−ＷＥがイネ
ーブル状態（“Ｌ”）であるときには、書き込みデータ
ＤＩをアドレス信号Ａｉにより特定されるメモリセルア
レイ９０中のメモリセルに書き込む。

【００１２】信号−ＷＥがディスエーブル状態
（“Ｈ”）であるときには、メモリセルアレイ９０にお
いてアドレス信号Ａｉにより特定されるメモリセルか
ら、データを読み出し、ＳＲＡＭ内部にデータを蓄積す
る。

【００１３】そして、信号−ＯＥがイネーブル状態
（“Ｌ”）であれば、読み出したデータを読み出しデー
タＤＯとして出力する。信号−ＯＥがディスエーブル状
態（“Ｈ”）であれば、ハイインピーダンス状態を読み
出しデータＤＯとして出力する。

【００１４】

【発明が解決しようとする課題】ＳＲＡＭをロジック回
路の一部に使用する場合、なるべくＳＲＡＭを制御する
ための回路を減らし、ロジック回路全体の回路規模を小
さくしたいとの要求がある。そこで、ＳＲＡＭを制御す
るための信号線の数を減らすことが考えられる。ＳＲＡ
Ｍのイネーブル信号は、チップイネーブルバー信号−Ｃ
Ｅ、ライトイネーブルバー信号−ＷＥ、アウトプットイ
ネーブルバー信号−ＯＥの３つがある。

【００１５】そこで、チップイネーブルバー信号−ＣＥ
をイネーブル状態（“Ｌ”）に固定し、信号−ＣＥの制
御を省く方法が考えられる。この方法によれば、ＳＲＡ
Ｍの制御が簡単になり、回路規模を小さくさくすること
ができるが、ＳＲＡＭは常時アクティブ状態となり、消
費電力量が大きくなるという欠点がある。

【００１６】本発明の目的は、半導体メモリの制御信号
線を削減し、簡単に制御することができる半導体メモリ
を提供することである。

【００１７】

【課題を解決するための手段】本発明の半導体メモリ
は、外部から供給されるアドレス信号に応じてワードラ
インの選択を行うアドレスデコーダと、データの書き込
みおよび読み出しを行うことができるメモリセルを複数
有し、該メモリセルをワードラインにより特定可能なメ
モリセルアレイと、データの読み出しを行うことができ
るダミーメモリセルを複数有し、該ダミーメモリセルを
ワードラインによりメモリセルに対応して特定可能なダ
ミーメモリセルアレイと、ワードラインが選択されると
対応するダミーメモリセルからデータを読み出し、該デ
ータおよび外部から供給されるライトイネーブル信号に
応じてチップイネーブル信号を生成するチップイネーブ
ル信号生成手段と、チップイネーブル信号に応じて、外
部から入力される書き込みデータをメモリセルに書き込
み、またはメモリセルからデータを読み出す入出力手段
とを有する。

【００１８】チップイネーブル信号を半導体メモリの内
部で生成することにより、外部からチップイネーブル信
号を制御する必要がなくなる。チップイネーブル信号を
制御する必要がなくなれば、半導体メモリの制御が簡単
になる。

【００１９】

【発明の実施の形態】図１は、本発明の第１の実施例に
よる半導体メモリの構成図である。半導体メモリとし
て、ＳＲＡＭを例にとって以下説明する。

【００２０】ＳＲＡＭのイネーブル信号は、ライトイネ
ーブルバー信号−ＷＥとアウトプットイネーブルバー信
号−ＯＥである。チップイネーブル信号ＣＥは、ＳＲＡ
Ｍ内部で生成するので、外部から供給する必要はない。

【００２１】外部からチップイネーブル信号ＣＥを供給
しなくてよいので、ＳＲＡＭを制御するための制御回路
が簡単になる。ＳＲＡＭを用いて、ロジック回路を構成
する場合には、ロジック回路全体の回路規模を小さくす
ることができる。

【００２２】また、外部からチップイネーブル信号ＣＥ
を供給しなくても、ＳＲＡＭをアクティブモードまたは
スタンバイモードに切り替えることができる。アクティ
ブモードまたはスタンバイモードは、ＳＲＡＭ内部で生
成されるチップイネーブル信号に応じ、適切に切り替え
られる。

【００２３】以下、ＳＲＡＭの回路構成を説明する。Ｓ
ＲＡＭには、イネーブルバー信号−ＷＥ，−ＯＥの他、
アドレス信号Ａｉと書き込みデータＤＩを入力する。そ
して、読み出しデータＤＯを出力する。

【００２４】メモリセルアレイ１０は、複数のメモリセ
ルが２次元マトリックスに配列されている。メモリセル
は、複数のワードラインと複数のカラムスイッチライン
の各交点に接続される。

【００２５】ワードラインは、行デコーダ７により制御
される行選択信号線であり、マトリックスの行番号に相
当する。カラムスイッチラインは、列デコーダ８により
制御される列選択信号線であり、マトリックスの列番号
に相当する。

【００２６】ワードラインとカラムスイッチラインは、
それぞれ選択したいメモリセルに接続される行と列のラ
インのみを“Ｈ”にすることにより、メモリセルを特定
することができる。全てのラインが“Ｌ”であるときに
は、非セレクト状態であり、いずれのメモリセルも選択
されない。

【００２７】ワードラインとカラムスイッチラインによ
り特定されたメモリセルには、デジタルデータを読み出
したり書き込んだりすることができる。アドレス入力バ
ッファ６は、外部からアドレス信号を受け、アドレス信
号Ａｉ（ｉ＝０，１，・・・）を出力する。アドレス信
号Ａｉは、複数のビット線（ビット番号ｉ）で構成され
る。

【００２８】行デコーダ７は、アドレス入力バッファ６
から供給されるアドレス信号Ａｉをデコードし、アドレ
ス信号Ａｉに応じて、複数のワードラインのうちの所定
のラインのみを“Ｈ”にし、メモリセルアレイ１０の行
を特定する。列デコーダ８は、アドレス入力バッファ６
から供給されるアドレス信号Ａｉをデコードし、アドレ
ス信号Ａｉに応じて、複数のカラムスイッチラインのう
ちの所定のラインのみを“Ｈ”にし、メモリセルアレイ
１０の列を特定する。行と列が特定されると、メモリセ
ルアレイ１０中のメモリセルが特定される。

【００２９】ＳＲＡＭは、メモリセルアレイ１０の他、
ダミーメモリセルアレイ１１を有する。ダミーメモリセ
ルアレイ１１は、複数のメモリセルが１列に配列されて
いる。ダミーメモリセルアレイ１１内のメモリセルの数
は、メモリセルアレイ１０の１列のメモリセルの数と同
じである。

【００３０】ダミーメモリセルアレイ１１は、メモリセ
ルアレイ１０と同じく、行デコーダ７から供給されるワ
ードラインにより、メモリセルが特定される。ただし、
ダミーメモリセルアレイ１１は列が１つしかないので、
列方向は、特定する必要はない。

【００３１】ダミーメモリセルアレイ１１のメモリセル
は、メモリセルアレイ１０のメモリセルとほぼ同じ構成
を有し、両者は同等な速度で動作する。ただし、デジタ
ルデータを書き換える機能は必要ない。ダミーメモリセ
ルアレイ１１は、所定のダミーデータをバッファ１２に
供給する。ダミーメモリセルアレイ１１の詳細な構成
は、後に説明する。

【００３２】バッファ１２は、コントロール回路４から
供給されるチップイネーブル信号ＣＥに応じて信号ＯＵ
ＴＤを出力する。信号ＯＵＴＤは、メモリセルアレイ１
０中のメモリセルからデータが読み出されている間およ
びデータを書き込んでいる間だけ“Ｌ”になる信号であ
り、コントロール回路４に供給される。

【００３３】コントロール回路４は、信号ＯＵＴＤの
他、外部からライトイネーブルバー信号−ＷＥを入力
し、チップイネーブル信号ＣＥを生成する。チップイネ
ーブル信号ＣＥは、行デコーダ７と列デコーダ８と入出
力バッファ９に供給される。

【００３４】図２は、コントロール回路４の構成図であ
る。フリップフロップ３１は、セット端子Ｓ、リセット
端子Ｒ、クロック端子Ｃ、データ端子Ｄ、出力端子Ｑを
有する。セット端子Ｓに“Ｈ”の信号が入力されると、
出力端子Ｑから“Ｈ”の信号が出力される。リセット端
子Ｒに“Ｈ”の信号が入力されると、出力端子Ｑから
“Ｌ”の信号が出力される。クロック端子Ｃにクロック
信号が入力されると、データ端子Ｄに入力される信号を
そのまま出力端子Ｑから出力する。

【００３５】ＮＯＴ回路３３は、ライトイネーブルバー
信号−ＷＥを論理反転し、ライトイネーブル信号ＷＥを
生成する。ライトイネーブル信号ＷＥは、フリップフロ
ップ３１のセット端子ＳおよびＯＲ回路３４に供給され
る。

【００３６】ＯＲ回路３４は、ライトイネーブル信号Ｗ
Ｅと信号ＯＵＴＤの論理和を出力する。フリップフロッ
プ３１のリセット端子Ｒには、ＯＲ回路３４の出力信号
を論理反転した信号が供給される。

【００３７】アドレス信号Ａｉは、アドレス変化検出器
（ＡＴＤ）３２に供給される。アドレス変化検出器３２
は、アドレス信号Ａｉの変化を検出すると、クロック信
号を生成し、フリップフロップ３１のクロック端子Ｃに
供給する。

【００３８】フリップフロップ３１のデータ端子Ｄに
は、信号ＯＵＴＤが供給される。出力端子Ｑからは、チ
ップイネーブル信号ＣＥが出力される。ＳＲＡＭは、チ
ップイネーブル信号ＣＥに応じて、アクティブモードま
たはスタンバイモードになる。チップイネーブル信号Ｃ
Ｅがイネーブル状態（“Ｈ”）であるときには、ＳＲＡ
Ｍがアクティブモードになり、チップイネーブル信号Ｃ
Ｅがディスエーブル状態（“Ｌ”）であるときには、Ｓ
ＲＡＭがスタンバイモードになる。

【００３９】図１において、行デコーダ７は、チップイ
ネーブル信号ＣＥがイネーブル状態（“Ｈ”）であると
き、アドレス信号Ａｉに応じてワードラインを選択す
る。一方、チップイネーブル信号ＣＥがディスエーブル
状態（“Ｌ”）であるとき、ワードラインを非セレクト
状態にする。すなわち、ワードラインを全て“Ｌ”に
し、いずれのメモリセルをも選択しない状態にする。

【００４０】列デコーダ８は、チップイネーブル信号Ｃ
Ｅがイネーブル状態（“Ｈ”）であるとき、アドレス信
号Ａｉに応じてカラムスイッチラインを選択する。一
方、チップイネーブル信号ＣＥがディスエーブル状態
（“Ｌ”）であるとき、カラムスイッチラインを非セレ
クト状態にする。すなわち、カラムスイッチラインを全
て“Ｌ”にし、いずれのメモリセルをも選択しない状態
にする。

【００４１】コントロール回路５は、外部からライトイ
ネーブルバー信号−ＷＥとアウトプットイネーブルバー
信号−ＯＥを受けて、信号Ｓ０を生成し、入出力バッフ
ァ９に出力する。

【００４２】図３は、コントロール回路５の構成図であ
る。ＮＯＴ回路３５は、アウトプットイネーブルバー信
号−ＯＥを論理反転し、アウトプットイネーブル信号Ｏ
Ｅを生成する。ＡＮＤ回路３６は、アウトプットイネー
ブル信号ＯＥとライトイネーブルバー信号−ＷＥの論理
積を演算し、信号Ｓ０として出力する。信号Ｓ０は、入
出力バッファ９（図１）に供給され、データＤＯの出力
を許可する。

【００４３】図１において、入出力バッファ９は、信号
−ＷＥがディスエーブル状態（“Ｈ”）であるとき、メ
モリセルアレイ１０のメモリセルからデータを読み出
し、内部に蓄積する。

【００４４】また、入出力バッファ９は、信号−ＯＥが
イネーブル状態（“Ｌ”）であるとき、メモリセルアレ
イ１０のメモリセルから読み出したデータを、読み出し
データＤＯとして出力し、信号−ＯＥがディスエーブル
状態（“Ｈ”）であるとき、メモリセルアレイ１０のメ
モリセルから読み出したデータにかかわらず、ハイイン
ピーダンス状態を読み出しデータＤＯとして出力する。

【００４５】図４は、メモリセルアレイ１０、入出力バ
ッファ９、ダミーメモリセルアレイ１１およびバッファ
１２の各内部構成を示すブロック図である。メモリセル
アレイ１０は、複数のワードラインＷＬ０〜ＷＬｎと複
数のビットラインＢＬｊ，−ＢＬｊ（ｊ＝０，１，・・
・）の各交差部に形成される複数のメモリセル（ＭＣ）
２１を有する。ワードラインＷＬ０〜ＷＬｎは、行デコ
ーダ７（図１）から供給される。

【００４６】ｊ列目のメモリセル２１は、全てがビット
ラインＢＬｊと−ＢＬｊに接続され、それぞれがワード
ラインＷＬ０〜ＷＬｎのうちの対応する１本のラインに
接続される。

【００４７】入出力バッファ９は、２つのスイッチング
ＭＯＳトランジスタ２４，２４を有する。各トランジス
タ２４のゲートには、カラムスイッチラインＹＳｊが接
続される。カラムスイッチラインＹＳｊは、列デコーダ
８（図１）から信号を供給される。

【００４８】一方のトランジスタ２４のソース／ドレイ
ンは、それぞれビットラインＢＬｊとデータラインＤＬ
に接続される。トランジスタ２４は、カラムスイッチラ
インＹＳｊの信号に応じて、ビットラインＢＬｊとデー
タラインＤＬを電気的に接続する。

【００４９】他方のトランジスタ２４のソース／ドレイ
ンは、それぞれビットライン−ＢＬｊとデータライン−
ＤＬに接続される。トランジスタ２４は、カラムスイッ
チラインＹＳｊの信号に応じて、ビットライン−ＢＬｊ
とデータライン−ＤＬを電気的に接続する。

【００５０】プリチャージ回路（ＰＲＥ）２２は、プリ
チャージ信号Ｓ２が“Ｈ”のとき、ビットラインＢＬｊ
と−ＢＬｊをプリチャージ状態に制御すると共に、デー
タラインＤＬと−ＤＬをプリチャージ状態に制御する。
ビットラインＢＬｊと−ＢＬｊは、共に“Ｈ”になり、
データラインＤＬと−ＤＬも共に“Ｈ”になる。

【００５１】信号Ｓ２は、チップイネーブル信号ＣＥが
イネーブル状態であるとき“Ｌ”になる信号である。し
たがって、チップイネーブル信号ＣＥがディスエーブル
状態（“Ｌ”）であるときビットラインＢＬｊ，−ＢＬ
ｊとデータラインＤＬ，−ＤＬはプリチャージ状態にな
る。

【００５２】センスアンプ（ＳＡ）２３は、センスイネ
ーブル信号Ｓ１が“Ｈ”のとき、データラインＤＬと−
ＤＬをセンスする。信号Ｓ１は、ライトイネーブルバー
信号−ＷＥがイネーブル状態（“Ｌ”）であるときのみ
“Ｌ”になる。信号Ｓ１が“Ｌ”であるとき、センスア
ンプ２３は動作せず、出力信号は“Ｈ”にプリチャージ
され、低消費電力状態になる。

【００５３】センスアンプ２３は、信号Ｓ１が“Ｈ”の
とき以下の動作を行う。

【００５４】

【表１】 ここで、プリチャージ回路２２によりプリチャージされ
ているとき、データラインＤＬと−ＤＬは共に“Ｈ”で
ある。プリチャージされていないとき、すなわち読み出
し時または書き込み時には、データラインＤＬと−ＤＬ
は一方が“Ｈ”になり、他方が“Ｌ”になる。読み出し
時および書き込み時の状態は、後に説明する。

【００５５】バッファ２５は、信号Ｓ０および信号Ｓ３
に応じて、センスアンプ２３の出力信号を読み出しデー
タＤＯとして出力する。信号Ｓ０は、コントロール回路
５（図３）の出力信号であり、ライトイネーブルバー信
号−ＷＥとアウトプットイネーブル信号ＯＥの論理積で
表される。信号Ｓ３は、チップイネーブル信号ＣＥと同
じ信号である。

【００５６】バッファ２５は、信号Ｓ３が“Ｈ”のと
き、すなわちチップイネーブル信号ＣＥがイネーブル状
態（“Ｈ”）のとき、センスアンプ２３の出力信号をそ
のまま出力する。信号Ｓ３が“Ｌ”になると、すなわち
チップイネーブル信号ＣＥがディスエーブル状態
（“Ｌ”）になると、センスアンプ２３の出力信号をラ
ッチし、ラッチした信号を出力し続ける。

【００５７】ただし、バッファ２５は、信号Ｓ０が
“Ｈ”のときのみ、すなわちライトイネーブルバー信号
−ＷＥがディスエーブル状態（“Ｈ”）でありかつアウ
トイネーブルバー信号−ＯＥがイネーブル状態
（“Ｌ”）であるときのみ、上記の信号Ｓ３に応じた信
号をメモリセル２１の読み出しデータＤＯとして出力す
る。それ以外のときには、常に読み出しデータＤＯをハ
イインピーダンス状態として出力する。

【００５８】バッファ２６は、書き込みデータＤＩを受
け、信号Ｓ４に応じて、データＤＩ’と−ＤＩ’を出力
する。信号Ｓ４は、信号−ＷＥがイネーブル状態
（“Ｌ”）のとき“Ｈ”になり、信号−ＷＥがディスエ
ーブル状態（“Ｈ”）のとき“Ｌ”になる。

【００５９】信号Ｓ４が“Ｈ”のとき、すなわち信号−
ＷＥがイネーブル状態のとき、データＤＩ’は書き込み
データＤＩと同じになり、データ−ＤＩ’は書き込みデ
ータＤＩを論理反転したデータになる。データラインＤ
ＬにはデータＤＩ’が供給され、データライン−ＤＬに
はデータ−ＤＩ’が供給される。

【００６０】信号Ｓ４が“Ｌ”のとき、すなわち信号−
ＷＥがディスエーブル状態のとき、データＤＩ’と−Ｄ
Ｉ’はハイインピーダンス状態になり、データラインＤ
Ｌ，−ＤＬは変化しない。

【００６１】次に、ダミーメモリセルアレイ１１とバッ
ファ１２の構成を説明する。ダミーメモリセルアレイ１
１とバッファ１２は、それぞれメモリセルアレイ１０と
バッファ９に対応するものであり、対応する両者の動作
タイミングを合わせるため、両者の回路構成はなるべく
同等なものとして構成する。

【００６２】ダミーメモリセルアレイ１１は、メモリセ
ルアレイ１０と共通の複数のワードラインＷＬ０〜ＷＬ
ｎ、および１ビットのダミービットラインＤＢＬ，−Ｄ
ＢＬの各交差部に形成される複数のダミーメモリセル
（ＤＭＣ）２７を有する。

【００６３】１列のメモリセル２７は、全てがダミービ
ットラインＤＢＬと−ＤＢＬに接続され、それぞれがワ
ードラインＷＬ０〜ＷＬｎのうちの対応する１本のライ
ンに接続される。ダミーメモリセル２７は、メモリセル
２１と同等な構成である。詳細な回路構成は、後に図５
（Ａ），（Ｂ）を参照しながら説明する。

【００６４】入出力バッファ１２は、２つのスイッチン
グＭＯＳトランジスタ２８，２８を有する。各トランジ
スタ２８のゲートは、常にオンしている。トランジスタ
２８は、トランジスタ２４と同サイズである。

【００６５】一方のトランジスタ２８のソース／ドレイ
ンは、それぞれダミービットラインＤＢＬとダミーデー
タラインＤＤＬに接続される。トランジスタ２８は、常
に、ダミービットラインＤＢＬとダミーデータラインＤ
ＤＬを電気的に接続する。

【００６６】他方のトランジスタ２８のソース／ドレイ
ンは、それぞれダミービットライン−ＤＢＬとダミーデ
ータライン−ＤＤＬに接続される。トランジスタ２８
は、常に、ダミービットライン−ＤＢＬとダミーデータ
ライン−ＤＤＬを電気的に接続する。

【００６７】プリチャージ回路２２は、メモリセルアレ
イの場合と同様に、プリチャージ信号Ｓ２が“Ｈ”のと
き、ダミービットラインＤＢＬと−ＤＢＬをプリチャー
ジ状態に、ダミーデータラインＤＤＬと−ＤＤＬをプリ
チャージ状態に制御する。

【００６８】センスアンプ２３も、メモリセルアレイの
場合と同様に、センスイネーブル信号Ｓ１が“Ｈ”のと
き、ダミーデータラインＤＤＬと−ＤＤＬをセンスす
る。センスアンプ２３は、信号Ｓ１が“Ｌ”であるとき
には動作せず出力信号が“Ｈ”にプリチャージされ、低
消費電力状態になる。信号Ｓ１が“Ｈ”のときには、上
記表１の動作を行う。

【００６９】ただし、センスアンプ２３に入力されるダ
ミーデータラインＤＤＬと−ＤＤＬの状態は２種類しか
ない。すなわち、プリチャージ状態と非プリチャージ状
態である。プリチャージ状態であるとき、すなわちプリ
チャージ回路２２によりプリチャージされた後は、ダミ
ーデータラインＤＤＬと−ＤＤＬは共に“Ｈ”である。
非プリチャージ状態であるとき、すなわちワードライン
ＷＬ０〜ＷＬｎのうちのいずれかによりダミーメモリセ
ル２７が選択されたときには、常にダミーデータライン
ＤＤＬが“Ｌ”になり、ダミーデータライン−ＤＤＬが
“Ｈ”になる。ダミーメモリセル２７は、全て同じデー
タを固定記憶しているので、どのダミーメモリセル２７
が選択されても同じである。

【００７０】バッファ３０は、常に、センスアンプ２３
の出力信号を信号ＯＵＴＤとして出力する。信号ＯＵＴ
Ｄは、プリチャージ状態か否かにより、以下の状態にな
る。

【００７１】

【表２】

【００７２】図５（Ａ）は、メモリセル２１の回路図で
ある。メモリセル２１は、６個のＭＯＳトランジスタＴ
ｒ１〜Ｔｒ６により構成される。ｎチャネルＭＯＳトラ
ンジスタＴｒ１は、いわゆるトランスファゲートトラン
ジスタであり、ゲートがワードラインＷＬｉに接続さ
れ、ソースがビットラインＢＬｊに接続される。ｐチャ
ネルＭＯＳトランジスタＴｒ２は、いわゆる負荷トラン
ジスタであり、ゲートがトランジスタＴｒ１のドレイン
に接続され、ソースが電源端子に接続され、ドレインが
ｎチャネルＭＯＳトランジスタＴｒ３のドレインに接続
される。トランジスタＴｒ３は、いわゆるドライバトラ
ンジスタであり、ゲートがトランジスタＴｒ１のドレイ
ンに接続され、ソースがグランド端子に接続される。

【００７３】ｎチャネルＭＯＳトランジスタＴｒ６は、
他方のトランスファゲートトランジスタであり、ゲート
がワードラインＷＬｉに接続され、ソースがビットライ
ン−ＢＬｊに接続される。ｐチャネルＭＯＳトランジス
タＴｒ４は、他方の負荷トランジスタであり、ゲートが
トランジスタＴｒ６のドレインに接続され、ソースが電
源端子に接続され、ドレインがｎチャネルＭＯＳトラン
ジスタＴｒ５のドレインに接続される。トランジスタＴ
ｒ５は、他方のドライバトランジスタであり、ゲートが
トランジスタＴｒ６のドレインに接続され、ソースがグ
ランド端子に接続される。

【００７４】なお、トランジスタＴｒ１のドレインは、
トランジスタＴｒ４とＴｒ５の相互接続点に接続され、
トランジスタＴｒ６のドレインは、トランジスタＴｒ２
とＴｒ３の相互接続点に接続される。この構成により、
タスキ掛けフリップフロップ構造が形成される。

【００７５】ビットラインＢＬｊ，−ＢＬｊは、プリチ
ャージ状態のとき、すなわちワードラインＷＬｉが非セ
レクト状態のとき、両方とも“Ｈ”である。そして、非
プリチャージ状態のとき、すなわちワードラインＷＬｉ
が選択され、メモリアクセス状態のとき、一方が“Ｈ”
になり、他方が“Ｌ”になる。

【００７６】図５（Ｂ）は、ダミーメモリセル２７の回
路図である。ダミーメモリセル２７は、上記のメモリセ
ル２１の回路においてビットラインＢＬｊ，−ＢＬｊを
ダミービットラインＤＢＬ，−ＤＢＬに置き換えた回路
である。ただし、トランジスタＴｒ２のソースとドレイ
ンを短絡する点のみが異なる。

【００７７】トランジスタＴｒ２のソースとドレインを
短絡することにより、ワードラインがセレクト状態であ
るとき、常に、ダミービットラインＤＢＬは“Ｌ”にな
り、ダミービットライン−ＤＢＬは“Ｈ”になる。ワー
ドラインが非セレクト状態であるときは、プリチャージ
されているので、ダミービットラインＤＢＬと−ＤＢＬ
は両者とも“Ｈ”になる。

【００７８】メモリセル２１とダミーメモリセル２７と
は、お互いに対応する素子のサイズが同じであり、レイ
アウトも同一である。これにより、ビットラインＢＬ
ｊ，−ＢＬｊとダミービットラインＤＢＬ，−ＤＢＬの
負荷は同じになる。

【００７９】以上は、ＣＭＯＳを用いて、メモリセル２
１とダミーメモリセル２７を構成する場合について説明
したが、バイポーラトランジスタまたはＢｉ−ＣＭＯＳ
を用いて構成してもよい。

【００８０】図６は、本実施例によるＳＲＡＭの読み出
しタイミングを示すタイミングチャートである。ＳＲＡ
Ｍからデータを読み出すには、ライトイネーブルバー信
号−ＷＥをディスエーブル状態（“Ｈ”）、アウトプッ
トイネーブルバー信号−ＯＥをイネーブル状態
（“Ｌ”）にしておき、外部から供給するアドレス信号
Ａｉを変更する。アドレス信号Ａｉは、読み出したいア
ドレスに変更する。

【００８１】アドレス信号Ａｉを変更すると、コントロ
ール回路４（図２）内のアドレス変化検出器３２がアド
レス信号Ａｉの変化を検出し、フリップフロップ３１の
クロック端子Ｃにパルス信号を出力する。端子Ｄに入力
される信号ＯＵＴＤは“Ｈ”であるので、フリップフロ
ップ３１の端子Ｑから出力されるチップイネーブル信号
ＣＥは、“Ｌ”から“Ｈ”に変化する。

【００８２】チップイネーブル信号ＣＥがイネーブル状
態（“Ｈ”）になると、行デコーダ７および列デコーダ
８は、アドレス信号Ａｉに応じて、それぞれワードライ
ンＷＬおよびカラムスイッチラインＹＳを選択する。選
択されたラインは、“Ｈ”になる。

【００８３】メモリセルアレイ１０において、選択され
たワードラインＷＬに接続されたメモリセル２１に記憶
されているデータがビットラインＢＬｊ，−ＢＬｊに読
み出される。ビットラインＢＬｊと−ＢＬｊは、読み出
される前プリチャージ状態であるので、共に“Ｈ”であ
る。

【００８４】メモリセル２１からデータが読み出される
と、当該データに応じて、ビットラインＢＬｊと−ＢＬ
ｊはいずれかが“Ｌ”になる。例えば、ビットラインＢ
Ｌｊは“Ｌ”になり、ビットライン−ＢＬｊは図示しな
いが“Ｈ”になる。

【００８５】読み出されたビットラインＢＬｊ，−ＢＬ
ｊのうち、選択されたカラムスイッチラインＹＳが接続
されたトランジスタ２４に対応するものだけが、対応す
るデータラインＤＬ，−ＤＬに接続される。接続された
データラインＤＬは、ビットラインＢＬｊと同じく
“Ｌ”になり、データライン−ＤＬは、図示しないが、
ビットライン−ＢＬｊと同じく“Ｈ”になる。データラ
インＤＬ，−ＤＬは、接続される前にはプリチャージ状
態であるので、共に“Ｈ”である。

【００８６】一方、ダミーメモリセルアレイ１１中のダ
ミーメモリセル２７には、“Ｌ”のデータが固定記憶さ
れている。任意のワードラインＷＬが選択されると、必
ず“Ｌ”のデータがダミービットラインＤＢＬに読み出
される。ダミービットライン−ＤＢＬには、図示しない
が、“Ｈ”のデータが読み出される。ダミービットライ
ンＤＢＬと−ＤＢＬについても、読み出される前はプリ
チャージ状態であるので、共に“Ｈ”になっている。

【００８７】読み出されたダミービットラインＤＢＬと
−ＤＢＬの信号は、トランジスタ２８のゲートが常にオ
ン状態であるので、それぞれ直ちにダミーデータライン
ＤＤＬと−ＤＤＬに伝達される。つまり、ダミーデータ
ラインＤＤＬは、ダミービットラインＤＢＬと同じく
“Ｌ”になり、ダミーデータライン−ＤＬは、図示しな
いが、ダミービットライン−ＤＢＬと同じく“Ｈ”にな
る。ダミーデータラインＤＬと−ＤＬも、読み出し前に
はプリチャージ状態であるので、共に“Ｈ”である。

【００８８】読み出しデータＤＯは、データラインＤ
Ｌ，−ＤＬの信号に応じて変化する。ダミーデータライ
ンＤＬが“Ｌ”になると、信号ＯＵＴＤは“Ｌ”にな
る。ダミーデータラインＤＬが“Ｌ”になる前は、プリ
チャージ状態であるので、信号ＯＵＴＤは“Ｈ”であ
る。

【００８９】信号ＯＵＴＤが“Ｌ”になると、コントロ
ール回路４（図２）のフリップフロップ３１のデータ端
子Ｄに“Ｌ”が入力されるので、出力端子Ｑから出力さ
れるチップイネーブル信号ＣＥはディスエーブル状態
（“Ｌ”）になる。

【００９０】チップイネーブル信号ＣＥがディスエーブ
ル状態になると、行デコーダ７はワードラインＷＬを非
セレクト状態にし、列デコーダ８はカラムスイッチライ
ンＹＳを非セレクト状態にする。

【００９１】また、チップイネーブル信号ＣＥがディス
エーブル状態になると、信号Ｓ２が“Ｈ”になり、プリ
チャージ回路２２はプリチャージを行う。プリチャージ
が行われると、ビットラインＢＬｊ，−ＢＬｊ、データ
ラインＤＬ，−ＤＬ、ダミービットラインＤＢＬ，−Ｄ
ＢＬ、ダミーデータラインＤＤＬ，−ＤＤＬは全て
“Ｈ”になる。

【００９２】ただし、読み出しデータＤＯは、メモリセ
ル２１から読み出された後、ラッチ２５でラッチされて
いるので変化しない。ダミーデータラインＤＤＬと−Ｄ
ＤＬが共に“Ｈ”になると、信号ＯＵＴＤは“Ｈ”にな
る。

【００９３】その後、外部から供給するアウトプットイ
ネーブルバー信号−ＯＥをディスエーブル状態
（“Ｈ”）にすると、ラッチ２５の出力端子はハイイン
ピーダンス状態になり、読み出しデータＤＯはハイイン
ピーダンス状態に変化する。

【００９４】図７は、本実施例によるＳＲＡＭの書き込
みタイミングを示すタイミングチャートである。ＳＲＡ
Ｍにデータを書き込むには、アドレス信号Ａｉと書き込
みデータＤＩを所望の信号に変化させ、ライトイネーブ
ルバー信号−ＷＥをイネーブル状態（“Ｌ”）に変更す
る。

【００９５】ライトイネーブルバー信号−ＷＥがイネー
ブル状態になると、バッファ２６から出力されるデータ
ＤＩ’はハイインーダンス状態から、書き込みデータＤ
Ｉと同じデータに変化する。

【００９６】書き込みデータＤＩ’は、データラインＤ
Ｌに供給される。例えば、データラインＤＬは“Ｌ”に
なり、データライン−ＤＬは図示しないが“Ｈ”にな
る。データラインＤＬと−ＤＬは、書き込み前にはプリ
チャージ状態であるので、共に“Ｈ”である。

【００９７】また、ライトイネーブルバー信号−ＷＥが
イネーブル状態（“Ｌ”）になると、コントロール回路
４（図２）のフリップフロップ３１のセット端子Ｓには
“Ｈ”の信号が入力される。出力端子Ｑから出力される
チップイネーブル信号ＣＥはイネーブル状態（“Ｈ”）
に変化する。

【００９８】チップイネーブル信号ＣＥがイネーブル状
態（“Ｈ”）になると、行デコーダ７および列デコーダ
８は、アドレス信号に応じて、それぞれワードラインＷ
ＬおよびカラムスイッチラインＹＳを選択する。

【００９９】カラムスイッチラインＹＳが選択される
と、トランジスタ２４がオンし、データラインＤＬはビ
ットラインＢＬｊに接続され、データライン−ＤＬはビ
ットライン−ＢＬｊに接続される。ビットラインＢＬｊ
は、データラインＤＬと同じく“Ｌ”になり、ビットラ
イン−ＢＬｊは、図示しないが、データライン−ＤＬと
同じく“Ｈ”になる。ビットラインＢＬｊ，−ＢＬｊ
は、接続される前にはプリチャージ状態であるので、共
に“Ｈ”である。

【０１００】メモリセルアレイ１０において、選択され
たワードラインＷＬに接続されたメモリセル２１に、ビ
ットラインＢＬｊ，−ＢＬｊのデータが書き込まれる。
一方、ダミーメモリセルアレイ１２には、書き込みデー
タＤＩが供給されず、ワードラインＷＬが選択される
と、必ず“Ｌ”のデータがダミービットラインＤＢＬに
読み出され、“Ｈ”のデータがダミービットライン−Ｄ
ＢＬに読み出される。ダミービットラインＤＢＬと−Ｄ
ＢＬも、書き込み前はプリチャージ状態であるので、共
に“Ｈ”になっている。

【０１０１】読み出されたダミービットラインＤＢＬと
−ＤＢＬの信号は、トランジスタ２８のゲートが常にオ
ン状態であるので、それぞれ直ちにダミーデータライン
ＤＤＬと−ＤＤＬに伝達される。つまり、ダミーデータ
ラインＤＤＬは、ダミービットラインＤＢＬと同じく
“Ｌ”になり、ダミーデータライン−ＤＬは、図示しな
いが、ダミービットライン−ＤＢＬと同じく“Ｈ”にな
る。ダミーデータラインＤＬと−ＤＬも、読み出し前に
はプリチャージ状態であるので、共に“Ｈ”である。

【０１０２】ダミーデータラインＤＬが“Ｌ”になる
と、信号ＯＵＴＤは“Ｌ”になる。ダミーデータライン
ＤＬが“Ｌ”になる前は、プリチャージ状態であるの
で、信号ＯＵＴＤは“Ｈ”である。

【０１０３】なお、書き込み時、信号ＯＵＴＤは、ＳＲ
ＡＭの動作に影響を与えない。そこで、書き込み時に
は、信号ＯＵＴＤを生成するためのセンスアンプ２３の
動作を停止させ、信号ＯＵＴＤを常に“Ｈ”にするよう
にしてもよい。センスアンプ２３の動作を停止させるこ
とにより、消費電力を低減させることができる。

【０１０４】その後、書き込み動作を終了させるため
に、外部から供給するライトイネーブルバー信号−ＷＥ
をディスエーブル状態（“Ｈ”）にすると、コントロー
ル回路４（図２）は、チップイネーブル信号ＣＥを
“Ｌ”にする。すなわち、図２において、ＮＯＴ回路３
３には、“Ｈ”のライトイネーブルバー信号−ＷＥが入
力され、“Ｌ”のライトイネーブル信号ＷＥが出力され
る。ＯＲ回路には、“Ｌ”のライトイネーブル信号と、
“Ｌ”のＯＵＴＤ信号が入力される。フリップフロップ
３１のリセット端子Ｒには、“Ｈ”の信号が入力され、
フリップフロップ３１はリセットされる。出力端子Ｑか
ら出力されるチップイネーブル信号ＣＥは、“Ｌ”にな
る。

【０１０５】チップイネーブル信号ＣＥがディスエーブ
ル状態（“Ｌ”）になると、行デコーダ７はワードライ
ンＷＬを非セレクト状態にし、列デコーダ８はカラムス
イッチラインＹＳを非セレクト状態にする。

【０１０６】また、チップイネーブル信号ＣＥがディス
エーブル状態になると、信号Ｓ２が“Ｈ”になり、プリ
チャージ回路２２はプリチャージを行う。プリチャージ
が行われると、ビットラインＢＬｊ，−ＢＬｊ、データ
ラインＤＬ，−ＤＬ、ダミービットラインＤＢＬ，−Ｄ
ＢＬ、ダミーデータラインＤＤＬ，−ＤＤＬは全て
“Ｈ”になる。

【０１０７】ダミーデータラインＤＤＬと−ＤＤＬが共
に“Ｈ”になると、信号ＯＵＴＤは“Ｈ”になる。さら
に、チップイネーブル信号ＣＥがディスエーブル状態に
なると、バッファ２６により、書き込みデータＤＩ’，
−ＤＩ’はハイインピーダンス状態になる。

【０１０８】以上のように、ＳＲＡＭ内部でチップイネ
ーブル信号ＣＥを生成することにより、外部からチップ
イネーブル信号ＣＥを供給する手間を省くことができ
る。チップイネーブル信号ＣＥを供給する必要がない分
だけ、ＳＲＡＭを外部から制御するための制御回路を簡
単にすることができ、回路規模の小型化およびコストの
削減を図ることができる。

【０１０９】また、外部からチップイネーブル信号ＣＥ
を制御しなくても、ＳＲＡＭのアクティブモードとスタ
ンバイモードとを切り替えることができるので、ＳＲＡ
Ｍの低消費電力化を図ることができる。

【０１１０】スタンバイモード時には、ビットラインＢ
Ｌｊ，−ＢＬｊ、データラインＤＬ，−ＤＬ、ダミービ
ットラインＤＢＬ，−ＤＢＬ、ダミーデータラインＤＤ
Ｌ，−ＤＤＬをプリチャージするので、各ラインを
“Ｈ”に維持することができ、センスアンプ２３等にお
いて流れる電流を小さくすることができ、低消費電力化
を図ることができる。

【０１１１】さらに、メモリセルアレイ１０と同等のア
クセス速度を有するダミーメモリセル１１を設けること
により、タイミングの誤りなくチップイネーブル信号Ｃ
Ｅを生成することができ、効率的にスタンバイモードへ
の切り替えを行うことができ、低消費電力化を図ること
ができる。

【０１１２】メモリセルアレイ１０とダミーメモリセル
アレイ１１とは、お互いに同等な構成を有するので、プ
ロセスまたは温度等による性能のばらつきがなく、安定
したチップイネーブル信号を生成することができる。

【０１１３】図８は、本発明の第２の実施例によるＳＲ
ＡＭの構成を示すブロック図である。第１の実施例で
は、外部からのチップイネーブル信号ＣＥの供給を不要
する場合について示した。第２の実施例では、チップイ
ネーブル信号ＣＥと共に、アウトプットイネーブル信号
ＯＥの供給をも不要にする。つまり、ＳＲＡＭを制御す
るイネーブル信号は、ライトイネーブル信号ＷＥのみで
ある。

【０１１４】第２の実施例によるＳＲＡＭは、第１の実
施例（図１）におけるコントロール回路４，５に代え
て、コントロール回路４’を用いる。その他の構成は、
第１の実施例と同じである。

【０１１５】コントロール回路４’は、ライトイネーブ
ルバー信号−ＷＥ、アドレス信号Ａｉ、信号ＯＵＴＤを
受け、チップイネーブル信号ＣＥと信号Ｓ０を生成す
る。チップイネーブル信号ＣＥは、第１の実施例と同じ
く、行デコーダ７、列デコーダ８、入出力バッファ９、
バッファ１２に供給される。信号Ｓ０も、第１の実施例
と同様に、入出力バッファ９に供給される。

【０１１６】図９は、コントロール回路４’の回路図で
ある。フリップフロップ３１は、コントロール回路４
（図２）で用いたフリップフロップと同じ機能を有す
る。

【０１１７】バッファ３７は、ライトイネーブルバー信
号−ＷＥをそのまま信号Ｓ０として出力する。ＮＯＴ回
路３３は、ライトイネーブルバー信号−ＷＥを論理反転
し、ライトイネーブル信号ＷＥを生成する。フリップフ
ロップ３１のセット端子Ｓには、ライトイネーブル信号
ＷＥが供給される。データ端子Ｄには、信号ＯＵＴＤが
供給される。

【０１１８】アドレス変化検出器３２は、アドレス信号
Ａｉの変化を検出すると、フリップフロップ３１のクロ
ック端子Ｃにクロック信号を供給する。ＯＲ回路３４
は、ライトイネーブル信号ＷＥと信号ＯＵＴＤの論理和
を演算する。フリップフロップ３４のリセット端子Ｒに
は、ＯＲ回路３４の演算結果を論理反転した信号が供給
される。フリップフロップ３１の出力端子Ｑからは、チ
ップイネーブル信号ＣＥが出力される。

【０１１９】第２の実施例では、書き込み時にはライト
イネーブルバー信号−ＷＥをイネーブル状態（“Ｌ”）
にし、読み出し時にはライトイネーブルバー信号−ＷＥ
をディスエーブル状態（“Ｈ”）にする。

【０１２０】ただし、アウトプットイネーブルバー信号
−ＯＥがないので、読み出し時には図６のタイミングチ
ャートに示すように、読み出しデータＤＯをハイインピ
ーダンス状態にすることができない。

【０１２１】アウトプットイネーブルバー信号−ＯＥを
ディスエーブル状態（“Ｈ”）にし、読み出しデータＤ
Ｏをハイインピーダンス状態にすることは、使用環境に
応じ、必ずしも必要ではない。その必要がない場合に
は、第２の実施例を用いることの効果は大きい。

【０１２２】図１０は、本発明の第３の実施例によるＳ
ＲＡＭの構成を示すブロック図である。第３の実施例で
は、ＳＲＡＭを３分割して使用する場合について説明す
る。本実施例は、大容量のＳＲＡＭを構成する際に有効
である。大容量のＳＲＡＭを構成するには、単純に単体
で大容量のＳＲＡＭを構成する方法も考えられるが、ア
クセス速度が遅くなり、消費電力が大きくなるという欠
点がある。

【０１２３】つまり、行デコーダと列デコーダは、それ
ぞれ多数のワードラインＷＬおよびカラムスイッチライ
ンＹＳを制御しなければならないので、流れる電流が大
きくなり、速度も遅くなる。

【０１２４】第３の実施例では、ＳＲＡＭを３分割し、
３つのうちのいずか１つのみを動作させることにより、
アクセス速度の高速化および低消費電力化を図る。１組
の分割ＳＲＡＭは、先の実施例と同様に、メモリセルア
レイ１０、入出力バッファ９、ダミーメモリセルアレイ
１１、バッファ１２、行デコーダ７を有する。第３の実
施例は、以上の分割ＳＲＡＭを３組備える。

【０１２５】アドレス入力バッファ６は、外部からアド
レス信号を受け、アドレス信号Ａｉを列デコーダ８およ
びコントロール回路４’に出力する。また、アドレス信
号Ａｉは、３組の分割ＳＲＡＭの各行デコーダ７に供給
される。

【０１２６】列デコーダ８は、アドレス信号Ａｉとチッ
プイネーブル信号ＣＥを受け、カラムスイッチ信号を３
組の分割ＳＲＡＭの各入出力バッファ９に出力する。チ
ップイネーブル信号ＣＥは、コントロール回路４’によ
り生成される。

【０１２７】コントロール回路４’は、図９に示した回
路構成を有し、ライトイネーブルバー信号−ＷＥ、アド
レス信号Ａｉ、信号ＯＵＴＤを受け、チップイネーブル
信号ＣＥを信号Ｓ０を出力する。ライトイネーブルバー
信号−ＷＥは、外部から供給される信号である。信号Ｏ
ＵＴＤは、後に説明するがＡＮＤ回路６２の出力信号で
ある。

【０１２８】チップイネーブル信号ＣＥは、３組の分割
ＳＲＡＭの各行デコーダ７、各入出力バッファ９、各バ
ッファ１２に供給される。信号Ｓ０は、３組の分割ＳＲ
ＡＭの各入出力バッファ９に供給される。

【０１２９】入出力コントロール回路６１は、３組の分
割ＳＲＡＭの各入出力バッファ９に接続され、書き込み
データＤＩを外部から入力し、読み出しデータＤＯを外
部に出力する。

【０１３０】ＡＮＤ回路６２は、３組の分割ＳＲＡＭの
各バッファ１２から出力される信号の論理積を演算し、
信号ＯＵＴＤをコントロール回路４’に出力する。非ア
クセス時、すなわちプリチャージ状態のとき、３つのバ
ッファ１２の出力信号は全て“Ｈ”であるので、信号Ｏ
ＵＴＤは“Ｈ”である。アクセス時には、３つのバッフ
ァ１２の出力信号のうち１つが“Ｌ”であるので、信号
ＯＵＴＤは“Ｌ”になる。

【０１３１】以上のような構成をとることにより、ＳＲ
ＡＭを分割動作させることができる。ＳＲＡＭを分割動
作させれば、大記憶容量のＳＲＡＭを実現しつつも、ア
クセス速度の高速化および低消費電力化を図ることがで
きる。しかも、チップイネーブル信号ＣＥとアウトプッ
トイネーブル信号ＯＥを外部から供給する必要がないの
で、ＳＲＡＭを外部から制御するための制御回路を簡単
にすることができる。

【０１３２】なお、本発明の実施例では、半導体メモリ
の例としてＳＲＡＭについて説明したが、ＤＲＡＭやＥ
ＥＰＲＯＭ等、その他の半導体メモリに適用することも
できる。その場合も、ＳＲＡＭの場合と同様に、ダミー
メモリセルアレイとそれに対応するバッファを設けるこ
とにより、チップイネーブル信号ＣＥまたはアウトプッ
トイネーブル信号ＯＥの制御を省くことができる。

【０１３３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１３４】

【発明の効果】以上説明したように、本発明によれば、
チップイネーブル信号を半導体メモリの内部で生成する
ので、外部からチップイネーブル信号を制御する必要が
なくなり、半導体メモリの制御が簡単になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体メモリの構
成図である。

【図２】図１に示す半導体メモリのコントロール回路４
の構成図である。

【図３】図１に示す半導体メモリのコントロール回路５
の構成図である。

【図４】図１に示すメモリセルアレイ、入出力バッフ
ァ、ダミーメモリセルアレイおよびバッファの各内部構
成を示すブロック図である。

【図５】図５（Ａ）はメモリセルの回路図であり、図５
（Ｂ）はダミーメモリセルの回路図である。

【図６】第１の実施例による半導体メモリの読み出しタ
イミングを示すタイミングチャートである。

【図７】第１の実施例による半導体メモリの書き込みタ
イミングを示すタイミングチャートである。

【図８】本発明の第２の実施例による半導体メモリの構
成を示すブロック図である。

【図９】図８に示す半導体メモリのコントロール回路の
回路図である。

【図１０】本発明の第３の実施例による半導体メモリの
構成を示すブロック図である。

【図１１】従来技術による半導体メモリの構成図であ
る。

【符号の説明】

４ ，４’，５，８４ コントロール回路 ６，８６ アドレス入力バッファ ７，８７ 行デコーダ ８，８８ 列デコーダ ９，８９ 入出力バッファ １０，９０ メモリセルアレイ １１ ダミーメモリセルアレイ １２ バッファ ２１ メモリセル ２２ プリチャート回路 ２３ センスアンプ ２４，２８ トランジスタ ２５，２６，３０ バッファ ２７ ダミーメモリセル ３１ フリップフロップ ３２ アドレス変化検出器 ３３，３５，９３ ＮＯＴ回路 ３４ ＯＲ回路 ３６ ＡＮＤ回路 ３７ バッファ ６１ 入出力コントロール回路 ６２ ＡＮＤ回路 Ｔｒ トランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部から供給されるアドレス信号に応じ
   てワードラインの選択を行うアドレスデコーダと、 データの書き込みおよび読み出しを行うことができるメ
   モリセルを複数有し、該メモリセルを前記ワードライン
   により特定可能なメモリセルアレイと、 データの読み出しを行うことができるダミーメモリセル
   を複数有し、該ダミーメモリセルを前記ワードラインに
   より前記メモリセルに対応して特定可能なダミーメモリ
   セルアレイと、 前記ワードラインが選択されると対応する前記ダミーメ
   モリセルからデータを読み出し、該データおよび外部か
   ら供給されるライトイネーブル信号に応じてチップイネ
   ーブル信号を生成するチップイネーブル信号生成手段
   と、 前記チップイネーブル信号に応じて、外部から入力され
   る書き込みデータを前記メモリセルに書き込み、または
   前記メモリセルからデータを読み出す入出力手段とを有
   する半導体メモリ。
2. 【請求項２】 前記入出力手段は、さらに、外部から供
   給されるアウトプットイネーブル信号に応じて、前記メ
   モリセルから読み出したデータを外部に出力する手段を
   含む請求項１記載の半導体メモリ。
3. 【請求項３】 前記アドレスデコーダ、メモリセルアレ
   イ、ダミーメモリセルアレイおよび入出力手段が１組の
   分割セルを構成し、前記半導体メモリは分割セルを複数
   有し、 前記チップイネーブル信号生成手段は、前記複数の分割
   セル中の各ダミーメモリセルから読み出されるデータお
   よび外部から供給されるライトイネーブル信号に応じて
   チップイネーブル信号を生成する手段である請求項１ま
   たは２記載の半導体メモリ。
4. 【請求項４】 前記メモリセルと前記ダミーメモリセル
   は、共に６素子のＭＯＳトランジスタで構成される請求
   項１〜３のいずれかに記載の半導体メモリ。