JP2718577B2 - ダイナミックｒａｍ - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミックＲＡＭ
に関するもので、例えばハーフプリチャージ方式のダイ
ナミックＲＡＭに有効な技術に関するものである。
に関するもので、例えばハーフプリチャージ方式のダイ
ナミックＲＡＭに有効な技術に関するものである。
【０００２】
【従来の技術】従来の技術について、図１４ないし図１
７を用いて説明する。図１４は従来のダイナミックＲＡ
Ｍの回路図を示す。図１５は同じく従来のダイナミック
ＲＡＭのブロック図を示す。図１６は図１４の選択回路
ＳＷ１，ＳＷ２の要部の回路図を示し、図１６は図１４
のダイナミックＲＡＭの各部のタイムチャートを示す。
７を用いて説明する。図１４は従来のダイナミックＲＡ
Ｍの回路図を示す。図１５は同じく従来のダイナミック
ＲＡＭのブロック図を示す。図１６は図１４の選択回路
ＳＷ１，ＳＷ２の要部の回路図を示し、図１６は図１４
のダイナミックＲＡＭの各部のタイムチャートを示す。
【０００３】これらの図において、Ｃｓは情報記憶用キ
ャパシタ、Ｑｍはアドレス選択用ＭＯＳＦＥＴであり、
メモリセルＭＣを構成する。Ｍ−ＡＲＹ１〜Ｍ−ＡＲＹ
４はそれぞれアドレス選択用ＭＯＳトランジスタＱｍと
情報記憶用キャパシタＣｓとからなる複数のメモリセル
ＭＣがビット線Ｄ，／Ｄ（／は反転信号を意味する）と
ワード線Ｗとの交差点にマトリクス配置されて構成され
た複数のメモリアレイである。
ャパシタ、Ｑｍはアドレス選択用ＭＯＳＦＥＴであり、
メモリセルＭＣを構成する。Ｍ−ＡＲＹ１〜Ｍ−ＡＲＹ
４はそれぞれアドレス選択用ＭＯＳトランジスタＱｍと
情報記憶用キャパシタＣｓとからなる複数のメモリセル
ＭＣがビット線Ｄ，／Ｄ（／は反転信号を意味する）と
ワード線Ｗとの交差点にマトリクス配置されて構成され
た複数のメモリアレイである。
【０００４】ＹＤＣＲはコラムアドレスデコーダであ
り、ビット線選択信号線ＹＳ（ＹＳ１，ＹＳ２）を有す
る。ＸＤＣＲ１〜ＸＤＣＲ４はワード線Ｗ１，Ｗ２を選
択するワード線選択回路となるローアドレスデコーダで
ある。ＰＣ１〜ＰＣ４はビット線Ｄ，／Ｄのプリチャー
ジ回路であり、ＭＯＳトランジスタからなるスイッチＱ
２５〜Ｑ２７を一つのユニットＵＰＣとして構成され
る。ＳＡ１〜ＳＡ４はセンスアンプ回路であり、ＭＯＳ
トランジスタＱ３０〜Ｑ３３を一つのユニットＵＳＡと
して構成される。
り、ビット線選択信号線ＹＳ（ＹＳ１，ＹＳ２）を有す
る。ＸＤＣＲ１〜ＸＤＣＲ４はワード線Ｗ１，Ｗ２を選
択するワード線選択回路となるローアドレスデコーダで
ある。ＰＣ１〜ＰＣ４はビット線Ｄ，／Ｄのプリチャー
ジ回路であり、ＭＯＳトランジスタからなるスイッチＱ
２５〜Ｑ２７を一つのユニットＵＰＣとして構成され
る。ＳＡ１〜ＳＡ４はセンスアンプ回路であり、ＭＯＳ
トランジスタＱ３０〜Ｑ３３を一つのユニットＵＳＡと
して構成される。
【０００５】ＳＷ１〜ＳＷ４は選択回路であり、例えば
選択回路ＳＷ１は、ＭＯＳトランジスタからなるスイッ
チＱ１７〜Ｑ１９，ＮＡＮＤゲートＧ３，Ｇ５，インバ
ータＩＶ３，ＩＶ５，ＩＶ６を構成要素とし、選択回路
ＳＷ２は、ＭＯＳトランジスタからなるスイッチＱ２２
〜Ｑ２４，ＮＡＮＤゲートＧ４，Ｇ６，インバータＩＶ
４，ＩＶ７，ＩＶ８を構成要素とする。
選択回路ＳＷ１は、ＭＯＳトランジスタからなるスイッ
チＱ１７〜Ｑ１９，ＮＡＮＤゲートＧ３，Ｇ５，インバ
ータＩＶ３，ＩＶ５，ＩＶ６を構成要素とし、選択回路
ＳＷ２は、ＭＯＳトランジスタからなるスイッチＱ２２
〜Ｑ２４，ＮＡＮＤゲートＧ４，Ｇ６，インバータＩＶ
４，ＩＶ７，ＩＶ８を構成要素とする。
【０００６】ＬＯＤ１〜ＬＯＤ４は共通データ線ＣＤ
１，／ＣＤ１，ＣＤ２，／ＣＤ２，……のプリチャージ
回路であり、例えばプリチャージ回路ＰＣ１は、ＭＯＳ
トランジスタからなるスイッチＱ７〜Ｑ１０，ＮＡＮＤ
ゲートＧ１，インバータＩＶ１を構成要素とし、プリチ
ャージ回路ＰＣ２は、ＭＯＳトランジスタからなるスイ
ッチＱ１１〜Ｑ１４，ＮＡＮＤゲートＧ２，インバータ
ＩＶ２を構成要素とする。
１，／ＣＤ１，ＣＤ２，／ＣＤ２，……のプリチャージ
回路であり、例えばプリチャージ回路ＰＣ１は、ＭＯＳ
トランジスタからなるスイッチＱ７〜Ｑ１０，ＮＡＮＤ
ゲートＧ１，インバータＩＶ１を構成要素とし、プリチ
ャージ回路ＰＣ２は、ＭＯＳトランジスタからなるスイ
ッチＱ１１〜Ｑ１４，ＮＡＮＤゲートＧ２，インバータ
ＩＶ２を構成要素とする。
【０００７】Ｃ−ＳＷ１〜Ｃ−ＳＷ４はコラムスイッチ
回路であり、例えばコラムスイッチ回路Ｃ−ＳＷ１はＭ
ＯＳトランジスタのスイッチＱ２，Ｑ３からなり、コラ
ムスイッチ回路Ｃ−ＳＷ２はＭＯＳトランジスタのスイ
ッチＱ５，Ｑ６からなる。ＭＡ１はメインアンプ回路で
ある。Ｑ１５，Ｑ１６，Ｑ２２，Ｑ２３は共通ソース線
ＮＳ１，ＰＳ１，ＮＳ２，ＰＳ２の電位を選択回路ＳＷ
１，ＳＷ２の出力信号（活性化信号）φpa1 ，／
φpa1 ，φpa2 ，／φpa2 によって制御するＭＯＳトラ
ンジスタのスイッチである。
回路であり、例えばコラムスイッチ回路Ｃ−ＳＷ１はＭ
ＯＳトランジスタのスイッチＱ２，Ｑ３からなり、コラ
ムスイッチ回路Ｃ−ＳＷ２はＭＯＳトランジスタのスイ
ッチＱ５，Ｑ６からなる。ＭＡ１はメインアンプ回路で
ある。Ｑ１５，Ｑ１６，Ｑ２２，Ｑ２３は共通ソース線
ＮＳ１，ＰＳ１，ＮＳ２，ＰＳ２の電位を選択回路ＳＷ
１，ＳＷ２の出力信号（活性化信号）φpa1 ，／
φpa1 ，φpa2 ，／φpa2 によって制御するＭＯＳトラ
ンジスタのスイッチである。
【０００８】Ｃ１〜Ｃ４はメモリアレイ選択信号であ
る。Ｘ００，Ｘ０１，Ｘ１０，Ｘ１１はデコード線であ
る。ＲＡＳ１，ＲＡＳ２はローアドレスストローブ信号
である。ｒｗｃはタイミング信号である。ＴＣはタイミ
ングジェネレータである。Ｑ１〜Ｑ２５はＭＯＳトラン
ジスタである。ＮＳ１，ＮＳ２はＮチャネルＭＯＳトラ
ンジスタの共通ソース線である。ＰＳ１，ＰＳ２はＰチ
ャネルＭＯＳトランジスタの共通ソース線である。
る。Ｘ００，Ｘ０１，Ｘ１０，Ｘ１１はデコード線であ
る。ＲＡＳ１，ＲＡＳ２はローアドレスストローブ信号
である。ｒｗｃはタイミング信号である。ＴＣはタイミ
ングジェネレータである。Ｑ１〜Ｑ２５はＭＯＳトラン
ジスタである。ＮＳ１，ＮＳ２はＮチャネルＭＯＳトラ
ンジスタの共通ソース線である。ＰＳ１，ＰＳ２はＰチ
ャネルＭＯＳトランジスタの共通ソース線である。
【０００９】ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２は共
通データ線である。Ｖｃｃは電源線である。Ｖｓｓは接
地線である。ダイナミックＲＡＭにおける１ビットのメ
モリセルＭＣは、例えば情報記憶用キャパシタＣｓとア
ドレス選択用ＭＯＳトランジスタＱｍとからなり、論理
“１”，“０”の情報はその情報記憶用キャパシタＣｓ
に電荷が有るか否かの形で記憶される。情報の読み出し
は、アドレス選択用ＭＯＳトランジスタＱｍをオン状態
にさせることで、情報記憶用キャパシタＣｓをビット線
Ｄに結合させ、かかるビット線Ｄの電位が情報記憶用キ
ャパシタＣｓに蓄積された電荷量に応じてどのように変
化するかを、センスすることによって行われる。
通データ線である。Ｖｃｃは電源線である。Ｖｓｓは接
地線である。ダイナミックＲＡＭにおける１ビットのメ
モリセルＭＣは、例えば情報記憶用キャパシタＣｓとア
ドレス選択用ＭＯＳトランジスタＱｍとからなり、論理
“１”，“０”の情報はその情報記憶用キャパシタＣｓ
に電荷が有るか否かの形で記憶される。情報の読み出し
は、アドレス選択用ＭＯＳトランジスタＱｍをオン状態
にさせることで、情報記憶用キャパシタＣｓをビット線
Ｄに結合させ、かかるビット線Ｄの電位が情報記憶用キ
ャパシタＣｓに蓄積された電荷量に応じてどのように変
化するかを、センスすることによって行われる。
【００１０】近年のように高集積かつ大容量が必要とさ
れている、例えば１６Ｍビットの記憶容量をもつような
ＲＡＭにおいては、各メモリセルが小さいサイズにさ
れ、また各ビット線に非常に多くのメモリセルが結合さ
れるようになる。これに応じて情報記憶用キャパシタＣ
ｓとビット線の浮遊容量Ｃｂの比Ｃｓ／Ｃｂが非常に小
さくなるので、ビット線の電位変化は微小な値になって
しまう。
れている、例えば１６Ｍビットの記憶容量をもつような
ＲＡＭにおいては、各メモリセルが小さいサイズにさ
れ、また各ビット線に非常に多くのメモリセルが結合さ
れるようになる。これに応じて情報記憶用キャパシタＣ
ｓとビット線の浮遊容量Ｃｂの比Ｃｓ／Ｃｂが非常に小
さくなるので、ビット線の電位変化は微小な値になって
しまう。
【００１１】この問題を解決するために、図１４および
図１５に示すようにビット線を分割して、言い替えるな
らば、メモリアレイをビット線方向に多分割して（Ｍ−
ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ３，Ｍ−ＡＲＹ
４）、それぞれのメモリアレイＭ−ＡＲＹ１，Ｍ−ＡＲ
Ｙ２，Ｍ−ＡＲＹ３，Ｍ−ＡＲＹ４におけるビット線に
結合されるメモリセルの数の減らすことにより、Ｃｓ／
Ｃｂを所望の値に保持するようにしている。
図１５に示すようにビット線を分割して、言い替えるな
らば、メモリアレイをビット線方向に多分割して（Ｍ−
ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ３，Ｍ−ＡＲＹ
４）、それぞれのメモリアレイＭ−ＡＲＹ１，Ｍ−ＡＲ
Ｙ２，Ｍ−ＡＲＹ３，Ｍ−ＡＲＹ４におけるビット線に
結合されるメモリセルの数の減らすことにより、Ｃｓ／
Ｃｂを所望の値に保持するようにしている。
【００１２】またこのとき、多分割することでデコーダ
などの周辺回路が多くなりチップ面積の増加が生じない
ように、ビット線選択信号線（コラム選択信号線）ＹＳ
（ＹＳ１，ＹＳ２）の共通化、すなわち１つのコラムア
ドレスデコーダＹＤＣＲにより、分割されたそれぞれの
メモリアレイＭ−ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ
３，Ｍ−ＡＲＹ４におけるビット線選択信号線ＹＳ１，
ＹＳ２を共通に形成するものとした。
などの周辺回路が多くなりチップ面積の増加が生じない
ように、ビット線選択信号線（コラム選択信号線）ＹＳ
（ＹＳ１，ＹＳ２）の共通化、すなわち１つのコラムア
ドレスデコーダＹＤＣＲにより、分割されたそれぞれの
メモリアレイＭ−ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ
３，Ｍ−ＡＲＹ４におけるビット線選択信号線ＹＳ１，
ＹＳ２を共通に形成するものとした。
【００１３】さらに、低消費電力化のために、多分割し
たメモリアレイＭ−ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲ
Ｙ３，Ｍ−ＡＲＹ４のうち選択すべきメモリセルが存在
するメモリアレイに対応したセンスアンプ回路ＳＡｎ
（ｎは１〜４のいずれか）のみ、その増幅動作を行うよ
うに選択回路ＳＷ１，ＳＷ２（図１６に要部のみを図示
する）をセンスアンプ回路ＳＡ１，ＳＡ２に付加してい
る。
たメモリアレイＭ−ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲ
Ｙ３，Ｍ−ＡＲＹ４のうち選択すべきメモリセルが存在
するメモリアレイに対応したセンスアンプ回路ＳＡｎ
（ｎは１〜４のいずれか）のみ、その増幅動作を行うよ
うに選択回路ＳＷ１，ＳＷ２（図１６に要部のみを図示
する）をセンスアンプ回路ＳＡ１，ＳＡ２に付加してい
る。
【００１４】しかしながら、前記のように共通のコラム
アドレスデコーダＹＤＣＲにより複数のメモリアレイＭ
−ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ３，Ｍ−ＡＲＹ
４におけるデータ線Ｄ，／Ｄの選択信号（ビット線選択
信号線ＹＳ１，ＹＳ２上）を形成すると、非選択のメモ
リアレイ、例えばＭ−ＡＲＹ２においても、コラムスイ
ッチ回路Ｃ−ＳＷ２（スイッチＱ５，Ｑ６からなる）に
よりそれぞれのビット線Ｄ，／Ｄと共通データ線ＣＤ
２，／ＣＤ２とが結合されてしまう。この時、ビット線
Ｄ，／Ｄはハーフプリチャージレベルを保持しているの
に対して、共通データ線ＣＤ２，／ＣＤ２はそれと異な
る比較的高いかあるいは低い電位のプリチャージレベル
を保持している。そのため、容量の小さいビット線Ｄ，
／Ｄの電圧レベルが大きく変動することになる。
アドレスデコーダＹＤＣＲにより複数のメモリアレイＭ
−ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ３，Ｍ−ＡＲＹ
４におけるデータ線Ｄ，／Ｄの選択信号（ビット線選択
信号線ＹＳ１，ＹＳ２上）を形成すると、非選択のメモ
リアレイ、例えばＭ−ＡＲＹ２においても、コラムスイ
ッチ回路Ｃ−ＳＷ２（スイッチＱ５，Ｑ６からなる）に
よりそれぞれのビット線Ｄ，／Ｄと共通データ線ＣＤ
２，／ＣＤ２とが結合されてしまう。この時、ビット線
Ｄ，／Ｄはハーフプリチャージレベルを保持しているの
に対して、共通データ線ＣＤ２，／ＣＤ２はそれと異な
る比較的高いかあるいは低い電位のプリチャージレベル
を保持している。そのため、容量の小さいビット線Ｄ，
／Ｄの電圧レベルが大きく変動することになる。
【００１５】このことにより、ビット線Ｄ，／Ｄを再プ
リチャージしようとするスイッチＱ２６，Ｑ２７に対応
するメモリアレイＭ−ＡＲＹ２側のＭＯＳトランジスタ
（図１４参照）と共通データ線ＣＤ２，／ＣＤ２をビッ
ト線Ｄ，／Ｄとは異なった電位にプリチャージしようと
するスイッチＱ１１，Ｑ１２（図１４参照）を介して電
源ショートが起こり、消費電流の点で問題となる。
リチャージしようとするスイッチＱ２６，Ｑ２７に対応
するメモリアレイＭ−ＡＲＹ２側のＭＯＳトランジスタ
（図１４参照）と共通データ線ＣＤ２，／ＣＤ２をビッ
ト線Ｄ，／Ｄとは異なった電位にプリチャージしようと
するスイッチＱ１１，Ｑ１２（図１４参照）を介して電
源ショートが起こり、消費電流の点で問題となる。
【００１６】また、もしスイッチＱ２６，Ｑ２７に電源
が接続されていなくても、ビット線Ｄ，／Ｄの電位が大
きく変動して共通データ線ＣＤ２，／ＣＤ２と同電位に
なってしまい、ハーフプリチャージ用に設計されたセン
スアンプ回路の動作点が感度の悪い領域になってしま
う。以上述べてきた問題点を解決するために下記の手段
が従来提案されている（発明の名称：ダイナミック型Ｒ
ＡＭ、発明者：梶谷一彦他、特願昭６０−１３７７３３
号、出願：昭６０−６−２６）。この提案例は、図１４
ないし図１７に示す構成からなる。
が接続されていなくても、ビット線Ｄ，／Ｄの電位が大
きく変動して共通データ線ＣＤ２，／ＣＤ２と同電位に
なってしまい、ハーフプリチャージ用に設計されたセン
スアンプ回路の動作点が感度の悪い領域になってしま
う。以上述べてきた問題点を解決するために下記の手段
が従来提案されている（発明の名称：ダイナミック型Ｒ
ＡＭ、発明者：梶谷一彦他、特願昭６０−１３７７３３
号、出願：昭６０−６−２６）。この提案例は、図１４
ないし図１７に示す構成からなる。
【００１７】概要を簡単に説明すれば、下記の通りであ
る。すなわち、分割されたメモリアレイ（Ｍ−ＡＲＹ
１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ３，Ｍ−ＡＲＹ４）のう
ち、例えばＭ−ＡＲＹ１が選択メモリアレイとする。そ
してそれ以外のメモリアレイＭ−ＡＲＹ２，Ｍ−ＡＲＹ
３，Ｍ−ＡＲＹ４を、非選択メモリアレイとする。この
時、非選択とされたメモリアレイＭ−ＡＲＹ２，Ｍ−Ａ
ＲＹ３，Ｍ−ＡＲＹ４における共通データ線ＣＤ２，Ｃ
Ｄ３，ＣＤ４とそのセンスアンプ回路の増幅ＭＯＳトラ
ンジスタの共通ソース線とを結合する。例えばＭ−ＡＲ
Ｙ２の場合は、共通データＣＤ２，／ＣＤ２と共通ソー
ス線ＰＳ２をトランジスタＱ２３，Ｑ２４を介して結合
させて、共通データ線ＣＤ２，／ＣＤ２をビット線Ｄ，
／Ｄとほぼ同電位のハーフプリチャージレベルに維持さ
せている。
る。すなわち、分割されたメモリアレイ（Ｍ−ＡＲＹ
１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ３，Ｍ−ＡＲＹ４）のう
ち、例えばＭ−ＡＲＹ１が選択メモリアレイとする。そ
してそれ以外のメモリアレイＭ−ＡＲＹ２，Ｍ−ＡＲＹ
３，Ｍ−ＡＲＹ４を、非選択メモリアレイとする。この
時、非選択とされたメモリアレイＭ−ＡＲＹ２，Ｍ−Ａ
ＲＹ３，Ｍ−ＡＲＹ４における共通データ線ＣＤ２，Ｃ
Ｄ３，ＣＤ４とそのセンスアンプ回路の増幅ＭＯＳトラ
ンジスタの共通ソース線とを結合する。例えばＭ−ＡＲ
Ｙ２の場合は、共通データＣＤ２，／ＣＤ２と共通ソー
ス線ＰＳ２をトランジスタＱ２３，Ｑ２４を介して結合
させて、共通データ線ＣＤ２，／ＣＤ２をビット線Ｄ，
／Ｄとほぼ同電位のハーフプリチャージレベルに維持さ
せている。
【００１８】ここで、共通ソース線ＰＳ２の電位は、当
然イコライズトランジスタ、例えばＱ２２によりハーフ
プリチャージレベルに維持させている。以上のことから
前記問題点であった非選択メモリアレイにけるビット線
と共通データ線との間の電位差が無くなり、急激な電荷
の移動も起こらず、消費電流、メモリセルの読み出し電
圧の点で改善することができる。
然イコライズトランジスタ、例えばＱ２２によりハーフ
プリチャージレベルに維持させている。以上のことから
前記問題点であった非選択メモリアレイにけるビット線
と共通データ線との間の電位差が無くなり、急激な電荷
の移動も起こらず、消費電流、メモリセルの読み出し電
圧の点で改善することができる。
【００１９】説明が前後するが、再度、図１４ないし図
１７を用いて前記従来例の構成ならびに動作の説明を行
う。図１４において、ＹＤＣＲは共通のコラムアドレス
デコーダであり、発生されるビット線選択信号線ＹＳ
１，ＹＳ２上のビット線選択信号がそれぞれのメモリア
レイＭ−ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ３，Ｍ−
ＡＲＹ４のビット線Ｄと共通データ線ＣＤとを結合させ
る。ＸＤＣＲ１〜ＸＤＣＲ４はアドレス選択用ＭＯＳト
ランジスタＱｍをオンにするワード線Ｗを選択するワー
ド線選択回路としてのローアドレスデコーダである。
１７を用いて前記従来例の構成ならびに動作の説明を行
う。図１４において、ＹＤＣＲは共通のコラムアドレス
デコーダであり、発生されるビット線選択信号線ＹＳ
１，ＹＳ２上のビット線選択信号がそれぞれのメモリア
レイＭ−ＡＲＹ１，Ｍ−ＡＲＹ２，Ｍ−ＡＲＹ３，Ｍ−
ＡＲＹ４のビット線Ｄと共通データ線ＣＤとを結合させ
る。ＸＤＣＲ１〜ＸＤＣＲ４はアドレス選択用ＭＯＳト
ランジスタＱｍをオンにするワード線Ｗを選択するワー
ド線選択回路としてのローアドレスデコーダである。
【００２０】ＳＡ１〜ＳＡ４はビット線Ｄ，／Ｄの電位
差を増幅するセンスアンプ回路であり、ＣＭＯＳのフリ
ップフロップ回路で構成されている。ＰＣ１〜ＰＣ４は
ビット線Ｄ，／Ｄのイコライズおよびプリチャージを行
うプリチャージ回路であり、ハーフプリチャージを実現
している。ＳＷ１〜ＳＷ４はローアドレスによるデコー
ド線Ｘ００，Ｘ０１とローアドレスストローブ信号ＲＡ
Ｓの内部信号ＲＡＳ１とＮＡＮＤの関係で決定されるメ
モリアレイ選択信号Ｃ１，Ｃ２を生成する選択回路であ
る。
差を増幅するセンスアンプ回路であり、ＣＭＯＳのフリ
ップフロップ回路で構成されている。ＰＣ１〜ＰＣ４は
ビット線Ｄ，／Ｄのイコライズおよびプリチャージを行
うプリチャージ回路であり、ハーフプリチャージを実現
している。ＳＷ１〜ＳＷ４はローアドレスによるデコー
ド線Ｘ００，Ｘ０１とローアドレスストローブ信号ＲＡ
Ｓの内部信号ＲＡＳ１とＮＡＮＤの関係で決定されるメ
モリアレイ選択信号Ｃ１，Ｃ２を生成する選択回路であ
る。
【００２１】φpa1 ，／φpa1 ，φpa2 ，／φpa2 は、
センスアンプ回路ＳＡ１，ＳＡ２の活性化信号φpaと図
１６に示すように前記したメモリアレイ選択信号Ｃ１，
Ｃ２のＮＡＮＤの関係によって決定される選択的センス
アンプの活性化信号である。ｒｗｃはプリチャージ回路
（プルアップ回路）ＬＯＤ１，ＬＯＤ２を活性化するタ
イミングを決定する信号であり、ＤＲＡＭの動作におい
て読み出しサイクル時に共通データ線ＣＤ１，／ＣＤ
１，ＣＤ２，／ＣＤ２の信号を入力とするメインアンプ
回路ＭＡ１，…を活性化するタイミング信号でもある。
このタイミング信号は書き込みサイクル時には、活性化
されない。
センスアンプ回路ＳＡ１，ＳＡ２の活性化信号φpaと図
１６に示すように前記したメモリアレイ選択信号Ｃ１，
Ｃ２のＮＡＮＤの関係によって決定される選択的センス
アンプの活性化信号である。ｒｗｃはプリチャージ回路
（プルアップ回路）ＬＯＤ１，ＬＯＤ２を活性化するタ
イミングを決定する信号であり、ＤＲＡＭの動作におい
て読み出しサイクル時に共通データ線ＣＤ１，／ＣＤ
１，ＣＤ２，／ＣＤ２の信号を入力とするメインアンプ
回路ＭＡ１，…を活性化するタイミング信号でもある。
このタイミング信号は書き込みサイクル時には、活性化
されない。
【００２２】ＮＳ１，ＰＳ１，ＮＳ２，ＰＳ２はそれぞ
れＣＭＯＳセンスアンプ回路を構成するＮＭＯＳトラン
ジスタ，ＰＭＯＳトランジスタのそれぞれの共通ソース
線である。
れＣＭＯＳセンスアンプ回路を構成するＮＭＯＳトラン
ジスタ，ＰＭＯＳトランジスタのそれぞれの共通ソース
線である。
【００２３】
【発明が解決しようとする課題】しかしながら、前記提
案例では、非選択メモリアレイ例えばＭ−ＡＲＹ２の共
通データ線ＣＤ２，／ＣＤ２は、共通ソース線ＰＳ２と
をＭＯＳトランジスタのスイッチＱ２３，Ｑ２４を介し
て結合してハーフプリチャージレベルに安定にするが、
一方選択メモリアレイ例えばＭ−ＡＲＹ１に関しては、
共通データ線ＣＤ１，／ＣＤ１と共通ソース線ＰＳ１と
を結合させるＭＯＳトランジスタのスイッチＱ１８，Ｑ
１９をオフ状態にするために、そのままではハーフプリ
チャージレベルでフローティングになる。
案例では、非選択メモリアレイ例えばＭ−ＡＲＹ２の共
通データ線ＣＤ２，／ＣＤ２は、共通ソース線ＰＳ２と
をＭＯＳトランジスタのスイッチＱ２３，Ｑ２４を介し
て結合してハーフプリチャージレベルに安定にするが、
一方選択メモリアレイ例えばＭ−ＡＲＹ１に関しては、
共通データ線ＣＤ１，／ＣＤ１と共通ソース線ＰＳ１と
を結合させるＭＯＳトランジスタのスイッチＱ１８，Ｑ
１９をオフ状態にするために、そのままではハーフプリ
チャージレベルでフローティングになる。
【００２４】このため、共通のコラムアドレスデコーダ
ＹＤＣＲにより選択されたビット線選択信号線ＹＳ１の
ビット線選択信号により、ビット線Ｄ，／Ｄと共通デー
タ線ＣＤ１，／ＣＤ１とが結合した場合、ビット線Ｄ，
／Ｄの増幅された振幅は、ビット線Ｄ，／Ｄに比較して
かなり大きな浮遊容量をもち、かつビット線Ｄ，／Ｄの
ハイ側のレベルとロー側のレベルのその両者の間の電圧
レベルにある共通データ線ＣＤ１，／ＣＤ１の電圧レベ
ルに共に吸い寄せられてしまうことになり、その後の安
定な読み出し動作ができない可能性がある。
ＹＤＣＲにより選択されたビット線選択信号線ＹＳ１の
ビット線選択信号により、ビット線Ｄ，／Ｄと共通デー
タ線ＣＤ１，／ＣＤ１とが結合した場合、ビット線Ｄ，
／Ｄの増幅された振幅は、ビット線Ｄ，／Ｄに比較して
かなり大きな浮遊容量をもち、かつビット線Ｄ，／Ｄの
ハイ側のレベルとロー側のレベルのその両者の間の電圧
レベルにある共通データ線ＣＤ１，／ＣＤ１の電圧レベ
ルに共に吸い寄せられてしまうことになり、その後の安
定な読み出し動作ができない可能性がある。
【００２５】上記の問題点を解決するために、前記提案
例ではレイアウト面積の増大という犠牲を払って、新た
にメモリアレイの選択回路を含んだ図１４のプリチャー
ジ回路（プルアップ回路）ＬＯＤ１を共通データ線ＣＤ
１，／ＣＤ１に接続させた構成としている。しかしなが
ら、この構成によるハイプリチャージ方式では、共通デ
ータ線ＣＤ１，／ＣＤ１のプリチャージレベルは電源電
圧Ｖｃｃになるため、センスアンプ回路の増幅動作がま
だ完了していない状態で、共通のコラムアドレスデコー
ダＹＤＣＲにより選択されたビット線選択信号線ＹＳ１
のビット線選択信号によりビット線Ｄ，／Ｄと共通デー
タ線ＣＤ１，／ＣＤ１とが結合した場合、ビット線Ｄ，
／Ｄのハイ側の電位レベルはまだ、ほとんど増幅されて
いない。このような状態にあるビット線Ｄ，／Ｄを、急
にビット線Ｄ，／Ｄよりかなり高い電圧状態の共通デー
タ線ＣＤ１，／ＣＤ１に結合させれば、電位差の小さい
ビット線Ｄ，／Ｄの電位がビット線よりかなり高い状態
の共通データ線ＣＤ１，／ＣＤ１の電位に吸い寄せられ
るため、その後の増幅動作に悪影響を及ぼす可能性があ
る。
例ではレイアウト面積の増大という犠牲を払って、新た
にメモリアレイの選択回路を含んだ図１４のプリチャー
ジ回路（プルアップ回路）ＬＯＤ１を共通データ線ＣＤ
１，／ＣＤ１に接続させた構成としている。しかしなが
ら、この構成によるハイプリチャージ方式では、共通デ
ータ線ＣＤ１，／ＣＤ１のプリチャージレベルは電源電
圧Ｖｃｃになるため、センスアンプ回路の増幅動作がま
だ完了していない状態で、共通のコラムアドレスデコー
ダＹＤＣＲにより選択されたビット線選択信号線ＹＳ１
のビット線選択信号によりビット線Ｄ，／Ｄと共通デー
タ線ＣＤ１，／ＣＤ１とが結合した場合、ビット線Ｄ，
／Ｄのハイ側の電位レベルはまだ、ほとんど増幅されて
いない。このような状態にあるビット線Ｄ，／Ｄを、急
にビット線Ｄ，／Ｄよりかなり高い電圧状態の共通デー
タ線ＣＤ１，／ＣＤ１に結合させれば、電位差の小さい
ビット線Ｄ，／Ｄの電位がビット線よりかなり高い状態
の共通データ線ＣＤ１，／ＣＤ１の電位に吸い寄せられ
るため、その後の増幅動作に悪影響を及ぼす可能性があ
る。
【００２６】さらに、問題なのは、プリチャージ回路
（プルアップ回路）ＬＯＤ１を動作させるタイミングで
ある。アドレスにより選択されてからプリチャージ回路
（プルアップ回路）ＬＯＤ１を動作させるため、読み出
し動作のなかでも最もノイズの影響を受けやすいメモリ
セルの読み出し前後、すなわち、アドレス選択用ＭＯＳ
トランジスタＱｍがオン状態になった前後に、急激にビ
ット線Ｄ，／Ｄの近くに配置された共通データ線ＣＤ
１，／ＣＤ１がハーフプリチャージレベルからＶｃｃレ
ベルに変動させると、前記ノイズの原因となる可能性が
ある。
（プルアップ回路）ＬＯＤ１を動作させるタイミングで
ある。アドレスにより選択されてからプリチャージ回路
（プルアップ回路）ＬＯＤ１を動作させるため、読み出
し動作のなかでも最もノイズの影響を受けやすいメモリ
セルの読み出し前後、すなわち、アドレス選択用ＭＯＳ
トランジスタＱｍがオン状態になった前後に、急激にビ
ット線Ｄ，／Ｄの近くに配置された共通データ線ＣＤ
１，／ＣＤ１がハーフプリチャージレベルからＶｃｃレ
ベルに変動させると、前記ノイズの原因となる可能性が
ある。
【００２７】しかし、だからといって動作させるタイミ
ングを遅くすると、今度は共通データ線ＣＤ１，／ＣＤ
１がハーフプリチャージレベルからＶｃｃレベルに変動
する時間が足りなくなり、増幅されたビット線Ｄ，／Ｄ
のハイ側のレベルより低い状態で共通のコラムアドレス
デコーダＹＤＣＲにより選択されたビット線選択信号線
ＹＳ１のビット線選択信号により、ビット線Ｄ，／Ｄと
共通データ線ＣＤ１，／ＣＤ１とが結合する。このた
め、ビット線Ｄ，／Ｄのハイ側のレベルのビット線もロ
ー側のレベルのビット線もどちらも、その両者の間の電
圧レベルにある共通データ線ＣＤ１，／ＣＤ１の電圧レ
ベルに吸い寄せられてしまい、その後の増幅動作に悪影
響を及ぼす可能性がある。
ングを遅くすると、今度は共通データ線ＣＤ１，／ＣＤ
１がハーフプリチャージレベルからＶｃｃレベルに変動
する時間が足りなくなり、増幅されたビット線Ｄ，／Ｄ
のハイ側のレベルより低い状態で共通のコラムアドレス
デコーダＹＤＣＲにより選択されたビット線選択信号線
ＹＳ１のビット線選択信号により、ビット線Ｄ，／Ｄと
共通データ線ＣＤ１，／ＣＤ１とが結合する。このた
め、ビット線Ｄ，／Ｄのハイ側のレベルのビット線もロ
ー側のレベルのビット線もどちらも、その両者の間の電
圧レベルにある共通データ線ＣＤ１，／ＣＤ１の電圧レ
ベルに吸い寄せられてしまい、その後の増幅動作に悪影
響を及ぼす可能性がある。
【００２８】したがって、この発明の目的は、大規模容
量化と低消費電力化を図りつつ、その動作の安定化を図
ることができるダイナミックＲＡＭを提供することであ
る。
量化と低消費電力化を図りつつ、その動作の安定化を図
ることができるダイナミックＲＡＭを提供することであ
る。
【００２９】
【課題を解決するための手段】この発明のダイナミック
ＲＡＭは、アドレス選択用トランジスタと情報記憶用キ
ャパシタとからなる複数のメモリセルがビット線とワー
ド線の交差点にマトリクスに配置されて構成された複数
のメモリアレイと、前記ビット線を第１のプリチャージ
電位にプリチャージさせる第１のプリチャージ回路と、
共通データ線選択信号により前記複数のメモリアレイの
ビット線と共通データ線とを結合させるコラムアドレス
デコード回路と、前記複数のメモリアレイに対してのみ
そのワード線の選択動作を行うワード線選択回路と、こ
のワード線選択回路により選択されたワード線に接続さ
れたメモリセルから読み出したデータ信号の増幅動作を
行うセンスアンプ回路と、前記選択されたワード線に対
応してセンスアンプ回路を選択する選択回路と、前記セ
ンスアンプ回路の増幅動作に必要な動作電圧として電源
電圧および接地電圧をそれぞれ供給する共通ソース線と
前記アドレスに対応して実質的に選択するべきメモリセ
ルが存在するメモリアレイに対応した前記共通データ線
とを前記センスアンプ回路の非選択期間のみならず選択
期間にも結合させるスイッチと、前記センスアンプ回路
の非選択期間に前記共通ソース線を第２および第３のプ
リチャージ電位にそれぞれプリチャージさせる第２のプ
リチャージ回路とを備えている。
ＲＡＭは、アドレス選択用トランジスタと情報記憶用キ
ャパシタとからなる複数のメモリセルがビット線とワー
ド線の交差点にマトリクスに配置されて構成された複数
のメモリアレイと、前記ビット線を第１のプリチャージ
電位にプリチャージさせる第１のプリチャージ回路と、
共通データ線選択信号により前記複数のメモリアレイの
ビット線と共通データ線とを結合させるコラムアドレス
デコード回路と、前記複数のメモリアレイに対してのみ
そのワード線の選択動作を行うワード線選択回路と、こ
のワード線選択回路により選択されたワード線に接続さ
れたメモリセルから読み出したデータ信号の増幅動作を
行うセンスアンプ回路と、前記選択されたワード線に対
応してセンスアンプ回路を選択する選択回路と、前記セ
ンスアンプ回路の増幅動作に必要な動作電圧として電源
電圧および接地電圧をそれぞれ供給する共通ソース線と
前記アドレスに対応して実質的に選択するべきメモリセ
ルが存在するメモリアレイに対応した前記共通データ線
とを前記センスアンプ回路の非選択期間のみならず選択
期間にも結合させるスイッチと、前記センスアンプ回路
の非選択期間に前記共通ソース線を第２および第３のプ
リチャージ電位にそれぞれプリチャージさせる第２のプ
リチャージ回路とを備えている。
【００３０】
【作用】この発明は、上述の構成によって、メモリアレ
イに対応して設けられたセンスアンプ回路の共通ソース
線と共通データ線とを結合させるスイッチが、選択メモ
リアレイにおいてもオン状態になっており、センスアン
プ回路が活性化され、かつスイッチが接続されている共
通ソース線、例えばＰチャネルＭＯＳトランジスタの共
通ソース線（ＰＳ１）がハーフプリチャージレベルから
Ｖｃｃレベルに向かって電位が上昇すれば、共通データ
線（ＣＤ１，／ＣＤ１）の電位も一緒に上昇する。この
ため、共通データ線（ＣＤ１，／ＣＤ１）の電位をＶｃ
ｃレベルにプルアップするだけのために、レイアウト面
積を犠牲にして新たに選択回路を含んだプルアップ回路
を設けることを必要としない。
イに対応して設けられたセンスアンプ回路の共通ソース
線と共通データ線とを結合させるスイッチが、選択メモ
リアレイにおいてもオン状態になっており、センスアン
プ回路が活性化され、かつスイッチが接続されている共
通ソース線、例えばＰチャネルＭＯＳトランジスタの共
通ソース線（ＰＳ１）がハーフプリチャージレベルから
Ｖｃｃレベルに向かって電位が上昇すれば、共通データ
線（ＣＤ１，／ＣＤ１）の電位も一緒に上昇する。この
ため、共通データ線（ＣＤ１，／ＣＤ１）の電位をＶｃ
ｃレベルにプルアップするだけのために、レイアウト面
積を犠牲にして新たに選択回路を含んだプルアップ回路
を設けることを必要としない。
【００３１】一方、非選択メモリアレイにおいては、ス
イッチは、定常的にオン状態になり、非活性状態である
センスアンプ回路の共通ソース線は同じく非選択状態で
あるビット線のプリチャージレベルと同じ電位レベルで
変動もなく安定しているので、共通データ線の電位もビ
ット線プリチャージレベルで安定している。
イッチは、定常的にオン状態になり、非活性状態である
センスアンプ回路の共通ソース線は同じく非選択状態で
あるビット線のプリチャージレベルと同じ電位レベルで
変動もなく安定しているので、共通データ線の電位もビ
ット線プリチャージレベルで安定している。
【００３２】
【実施例】以下、図１ないし図１３を用いてこの発明の
実施例におけるダイナミックＲＡＭの読み出し回路およ
びその周辺部の回路構成および動作の説明を行う。な
お、この発明の実施例の回路は、基本的には図１４ない
し図１７に示した従来の回路と同じ構成であるので、同
一構成部分には同一番号を付して詳細な説明は省略す
る。
実施例におけるダイナミックＲＡＭの読み出し回路およ
びその周辺部の回路構成および動作の説明を行う。な
お、この発明の実施例の回路は、基本的には図１４ない
し図１７に示した従来の回路と同じ構成であるので、同
一構成部分には同一番号を付して詳細な説明は省略す
る。
【００３３】第１の実施例 図１にこの発明の第１の実施例のダイナミックＲＡＭの
読み出し回路およびその周辺部の回路図を示す。図２に
同じくダイナミックＲＡＭの読み出し回路およびその周
辺部のブロック図を示す。図３に図１のダイナミックＲ
ＡＭの要部の具体回路図およびそのタイムチャートを示
す。図４にセンスアンプ回路ＳＡｎの具体回路図を示
す。
読み出し回路およびその周辺部の回路図を示す。図２に
同じくダイナミックＲＡＭの読み出し回路およびその周
辺部のブロック図を示す。図３に図１のダイナミックＲ
ＡＭの要部の具体回路図およびそのタイムチャートを示
す。図４にセンスアンプ回路ＳＡｎの具体回路図を示
す。
【００３４】図５（ａ）に第１の実施例におけるプリチ
ャージ回路ＰＣＥＱ１，ＰＣＥＱ２の具体回路図を示
す。図６（ａ）に図５（ａ）におけるビット線Ｄ，／Ｄ
の電位と共通ソース線ＮＳ１，ＰＳ１のプリチャージ電
位の状態を示す。図７に第１の実施例のダイナミックＲ
ＡＭのタイムチャートを示す。第１の実施例において最
も特徴的なところは、共通データ線ＣＤ１，／ＣＤ１と
センスアンプ回路ＳＡ１の共通ソース線ＮＳ１，ＰＳ１
のうち、センスアンプ回路ＳＡ１の構成要素であるＰＭ
ＯＳトランジスタの共通ソース線ＰＳ１との結合スイッ
チであるＭＯＳトランジスタのスイッチＱ１８，Ｑ１９
が、メモリアレイＭ−ＡＲＹ１の選択回路ＳＷ１の出
力、すなわちメモリアレイＭ−ＡＲＹ１の選択信号Ｃ１
だけによって制御されるのではなく、共通データ線ＣＤ
１，／ＣＤ１のイコライズ信号ＦＦとのＮＡＮＤ関係に
よって決定される信号ＳＱ１，ＳＱ２によって制御され
ている点である。
ャージ回路ＰＣＥＱ１，ＰＣＥＱ２の具体回路図を示
す。図６（ａ）に図５（ａ）におけるビット線Ｄ，／Ｄ
の電位と共通ソース線ＮＳ１，ＰＳ１のプリチャージ電
位の状態を示す。図７に第１の実施例のダイナミックＲ
ＡＭのタイムチャートを示す。第１の実施例において最
も特徴的なところは、共通データ線ＣＤ１，／ＣＤ１と
センスアンプ回路ＳＡ１の共通ソース線ＮＳ１，ＰＳ１
のうち、センスアンプ回路ＳＡ１の構成要素であるＰＭ
ＯＳトランジスタの共通ソース線ＰＳ１との結合スイッ
チであるＭＯＳトランジスタのスイッチＱ１８，Ｑ１９
が、メモリアレイＭ−ＡＲＹ１の選択回路ＳＷ１の出
力、すなわちメモリアレイＭ−ＡＲＹ１の選択信号Ｃ１
だけによって制御されるのではなく、共通データ線ＣＤ
１，／ＣＤ１のイコライズ信号ＦＦとのＮＡＮＤ関係に
よって決定される信号ＳＱ１，ＳＱ２によって制御され
ている点である。
【００３５】このイコライズ信号ＦＦは、図２に示した
ＤＲＡＭチップ内部に設けられたタイミングジェネレー
タＴＣから発生されるもので、他の信号との関係は、図
７に示すように、通常サイクルの始まり、すなわちロー
アドレスストローブ信号／ＲＡＳと直接関係がなく、コ
ラムアドレスストローブ信号／ＣＡＳに制御されるもの
である。さらに、コラムアドレス信号が変化したことを
検出し、それに対応してもさらに前記制御を行ってい
る。この制御によって共通データ線ＣＤ１，／ＣＤ１
は、以下の条件の時にイコライズ状態になる。
ＤＲＡＭチップ内部に設けられたタイミングジェネレー
タＴＣから発生されるもので、他の信号との関係は、図
７に示すように、通常サイクルの始まり、すなわちロー
アドレスストローブ信号／ＲＡＳと直接関係がなく、コ
ラムアドレスストローブ信号／ＣＡＳに制御されるもの
である。さらに、コラムアドレス信号が変化したことを
検出し、それに対応してもさらに前記制御を行ってい
る。この制御によって共通データ線ＣＤ１，／ＣＤ１
は、以下の条件の時にイコライズ状態になる。
【００３６】１．／ＲＡＳ信号がハイ状態（ＲＡＳ１信
号がロー状態） ２．／ＲＡＳ信号がロー状態になってから、コラムアド
レスを取り込み、コラム系周辺回路が動作開始状態にな
るまで（通常モードでは／ＣＡＳ信号がローになるま
で、ただし、スタチックコラムモード機能を持つＤＲＡ
Ｍではコラムアドレスを取り込む信号を内部で発生し、
コラム系周辺回路が動作開始状態になるまで） ３．コラムアドレスが変化した時（スタチックコラムモ
ード機能を持つＤＲＡＭではコラムアドレスが変化した
ことを検出するとコラム系周辺回路が動作開始状態にな
る） 以上を従来例と比較すると、まず共通データ線ＣＤ１，
／ＣＤ１とセンスアンプ回路ＳＡ１の共通ソース線ＰＳ
１との結合スイッチＱ１８，Ｑ１９であるＭＯＳトラン
ジスタが、メモリアレイＭ−ＡＲＹ１の選択回路５の出
力、すなわちメモリアレイＭ−ＡＲＹ１の選択信号Ｃ１
だけによって制御されずに、共通データ線ＣＤ１，／Ｃ
Ｄ１のイコライズ信号ＦＦとのＮＡＮＤ関係によって決
定される信号ＳＱ１（メモリアレイＭ−ＡＲＹ２の場合
は信号ＳＱ２）によって制御されている。このため、提
案例では、選択されたメモリアレイＭ−ＡＲＹ１の共通
データ線ＣＤ１，／ＣＤ１とセンスアンプ回路ＳＡ１の
共通ソース線ＰＳ１との結合スイッチＱ１８，Ｑ１９で
あるＭＯＳトランジスタは、図１７に示したように、ロ
ーアドレスストローブ信号／ＲＡＳがローになれば、そ
の反転信号であるローアドレスストローブ信号ＲＡＳ１
がハイ状態になり、メモリアレイＭ−ＡＲＹ１の選択回
路ＳＷ１の出力、すなわちメモリアレイＭ−ＡＲＹ１の
選択信号Ｃ１は即座にハイ状態になり、共通データ線Ｃ
Ｄ１，／ＣＤ１とセンスアンプ回路ＳＡ１の共通ソース
線ＰＳ１との結合スイッチＱ１８，Ｑ１９であるＭＯＳ
トランジスタはオフ状態になっていた。
号がロー状態） ２．／ＲＡＳ信号がロー状態になってから、コラムアド
レスを取り込み、コラム系周辺回路が動作開始状態にな
るまで（通常モードでは／ＣＡＳ信号がローになるま
で、ただし、スタチックコラムモード機能を持つＤＲＡ
Ｍではコラムアドレスを取り込む信号を内部で発生し、
コラム系周辺回路が動作開始状態になるまで） ３．コラムアドレスが変化した時（スタチックコラムモ
ード機能を持つＤＲＡＭではコラムアドレスが変化した
ことを検出するとコラム系周辺回路が動作開始状態にな
る） 以上を従来例と比較すると、まず共通データ線ＣＤ１，
／ＣＤ１とセンスアンプ回路ＳＡ１の共通ソース線ＰＳ
１との結合スイッチＱ１８，Ｑ１９であるＭＯＳトラン
ジスタが、メモリアレイＭ−ＡＲＹ１の選択回路５の出
力、すなわちメモリアレイＭ−ＡＲＹ１の選択信号Ｃ１
だけによって制御されずに、共通データ線ＣＤ１，／Ｃ
Ｄ１のイコライズ信号ＦＦとのＮＡＮＤ関係によって決
定される信号ＳＱ１（メモリアレイＭ−ＡＲＹ２の場合
は信号ＳＱ２）によって制御されている。このため、提
案例では、選択されたメモリアレイＭ−ＡＲＹ１の共通
データ線ＣＤ１，／ＣＤ１とセンスアンプ回路ＳＡ１の
共通ソース線ＰＳ１との結合スイッチＱ１８，Ｑ１９で
あるＭＯＳトランジスタは、図１７に示したように、ロ
ーアドレスストローブ信号／ＲＡＳがローになれば、そ
の反転信号であるローアドレスストローブ信号ＲＡＳ１
がハイ状態になり、メモリアレイＭ−ＡＲＹ１の選択回
路ＳＷ１の出力、すなわちメモリアレイＭ−ＡＲＹ１の
選択信号Ｃ１は即座にハイ状態になり、共通データ線Ｃ
Ｄ１，／ＣＤ１とセンスアンプ回路ＳＡ１の共通ソース
線ＰＳ１との結合スイッチＱ１８，Ｑ１９であるＭＯＳ
トランジスタはオフ状態になっていた。
【００３７】一方、この発明の実施例の回路では、選択
されたメモリアレイＭ−ＡＲＹ１の共通データ線ＣＤ
１，／ＣＤ１とセンスアンプ回路ＳＡ１の共通ソース線
ＰＳ１との結合スイッチＱ１８，Ｑ１９であるＭＯＳト
ランジスタは、図１に示すように、ローアドレスストロ
ーブ信号／ＲＡＳがローになり、その反転信号であるロ
ーアドレスストローブ信号ＲＡＳ１がハイ状態になる。
したがって、メモリアレイＭ−ＡＲＹ１の選択回路ＳＷ
１の出力、すなわちメモリアレイＭ−ＡＲＹ１の選択信
号Ｃ１が即座にハイ状態になっても、共通データ線ＣＤ
１，／ＣＤ１とセンスアンプ回路ＳＡ１の共通ソース線
ＰＳ１との結合スイッチＱ１８，Ｑ１９であるＭＯＳト
ランジスタはオフ状態にならない。このことによって提
案例の課題が以下のようにして解決される。
されたメモリアレイＭ−ＡＲＹ１の共通データ線ＣＤ
１，／ＣＤ１とセンスアンプ回路ＳＡ１の共通ソース線
ＰＳ１との結合スイッチＱ１８，Ｑ１９であるＭＯＳト
ランジスタは、図１に示すように、ローアドレスストロ
ーブ信号／ＲＡＳがローになり、その反転信号であるロ
ーアドレスストローブ信号ＲＡＳ１がハイ状態になる。
したがって、メモリアレイＭ−ＡＲＹ１の選択回路ＳＷ
１の出力、すなわちメモリアレイＭ−ＡＲＹ１の選択信
号Ｃ１が即座にハイ状態になっても、共通データ線ＣＤ
１，／ＣＤ１とセンスアンプ回路ＳＡ１の共通ソース線
ＰＳ１との結合スイッチＱ１８，Ｑ１９であるＭＯＳト
ランジスタはオフ状態にならない。このことによって提
案例の課題が以下のようにして解決される。
【００３８】ローアドレスストローブ信号／ＲＡＳがロ
ー状態になれば、その後、図１６に示した例えばメモリ
アレイ選択信号φpa1 ，／φpa1 に対応したセンスアン
プ回路ＳＡ１が活性化され、共通ソース線ＰＳ１の電位
は、ハーフプリチャージレベルからＶｃｃレベルに向か
って上昇する。すると、自然に共通データ線ＣＤ１，／
ＣＤ１の電位は図７に示すようにハーフプリチャージレ
ベルからＶｃｃレベルに向かって上昇する。このため、
提案例のようにレイアウト面積を犠牲にして新たにプル
アップ回路を設ける必要がない。
ー状態になれば、その後、図１６に示した例えばメモリ
アレイ選択信号φpa1 ，／φpa1 に対応したセンスアン
プ回路ＳＡ１が活性化され、共通ソース線ＰＳ１の電位
は、ハーフプリチャージレベルからＶｃｃレベルに向か
って上昇する。すると、自然に共通データ線ＣＤ１，／
ＣＤ１の電位は図７に示すようにハーフプリチャージレ
ベルからＶｃｃレベルに向かって上昇する。このため、
提案例のようにレイアウト面積を犠牲にして新たにプル
アップ回路を設ける必要がない。
【００３９】また、共通データ線ＣＤ１，／ＣＤ１の電
位をハーフプリチャージレベルからＶｃｃレベルに向か
って上昇させるタイミングに関しても、センスアンプ回
路ＳＡ１の活性化のタイミングによって自然に決定され
る。したがって、前記した従来例の問題のように、セン
スアンプ回路ＳＡ１を活性化する直前すなわち、ビット
線Ｄ，／Ｄにメモリセルからの微小な読み出し電圧が伝
達されたかされないかの最もノイズに敏感なタイミング
で、共通データ線ＣＤ１，／ＣＤ１の電位をハーフプリ
チャージレベルからＶｃｃレベルに向かって上昇させた
り、逆にセンスアンプ回路ＳＡ１を活性化してかなりの
時間経過してから共通データ線ＣＤ１，／ＣＤ１の電位
をハーフプリチャージレベルからＶｃｃレベルに向かっ
て上昇させようとして、十分上昇しないうち（ビット線
Ｄ，／Ｄのハイ側の電位レベルに達しないうち）に、共
通のコラムアドレスデコーダＹＤＣＲより選択されたビ
ット線選択信号線ＹＳ１のビット線選択信号によりビッ
ト線Ｄ，／Ｄと共通データ線ＣＤ１，／ＣＤ１とが結合
するため、ビット線Ｄ，／Ｄのうちのハイ側のレベルの
ビット線もロー側のレベルのビット線もどちらも、その
両者の間の電圧レベルにある共通データ線ＣＤ１，／Ｃ
Ｄ１の電圧レベルに吸い寄せられてしまい、その後の増
幅動作に悪影響を及ぼすというような問題点は生じな
い。
位をハーフプリチャージレベルからＶｃｃレベルに向か
って上昇させるタイミングに関しても、センスアンプ回
路ＳＡ１の活性化のタイミングによって自然に決定され
る。したがって、前記した従来例の問題のように、セン
スアンプ回路ＳＡ１を活性化する直前すなわち、ビット
線Ｄ，／Ｄにメモリセルからの微小な読み出し電圧が伝
達されたかされないかの最もノイズに敏感なタイミング
で、共通データ線ＣＤ１，／ＣＤ１の電位をハーフプリ
チャージレベルからＶｃｃレベルに向かって上昇させた
り、逆にセンスアンプ回路ＳＡ１を活性化してかなりの
時間経過してから共通データ線ＣＤ１，／ＣＤ１の電位
をハーフプリチャージレベルからＶｃｃレベルに向かっ
て上昇させようとして、十分上昇しないうち（ビット線
Ｄ，／Ｄのハイ側の電位レベルに達しないうち）に、共
通のコラムアドレスデコーダＹＤＣＲより選択されたビ
ット線選択信号線ＹＳ１のビット線選択信号によりビッ
ト線Ｄ，／Ｄと共通データ線ＣＤ１，／ＣＤ１とが結合
するため、ビット線Ｄ，／Ｄのうちのハイ側のレベルの
ビット線もロー側のレベルのビット線もどちらも、その
両者の間の電圧レベルにある共通データ線ＣＤ１，／Ｃ
Ｄ１の電圧レベルに吸い寄せられてしまい、その後の増
幅動作に悪影響を及ぼすというような問題点は生じな
い。
【００４０】この発明の実施例の回路では、センスアン
プ回路ＳＡ１を構成するＰＭＯＳトランジスタの共通ソ
ース線ＰＳ１の電位を用いて共通データ線ＣＤ１，／Ｃ
Ｄ１をプルアップするので、ビット線Ｄ，／Ｄのハイ側
の電位レベルより必ず幾分高いか等しいかの電位をもつ
共通データ線ＣＤ１，／ＣＤ１とビット線Ｄ，／Ｄとが
結合し、提案例のように、電源電圧Ｖｃｃにハイプリチ
ャージされた場合と比較して、センスアンプ回路ＳＡ１
の増幅動作がまだ完了していない状態（ビット線Ｄ，／
Ｄのハイ側の電位レベルはまだ、ほとんど増幅されてお
らず、このような状態にあるビット線Ｄ，／Ｄを急にビ
ット線よりかなり高い電圧状態の共通データ線ＣＤ１，
／ＣＤ１に結合させれば、電位差の小さいビット線Ｄ，
／Ｄの電位がビット線Ｄ，／Ｄよりかなり高い状態の共
通データ線ＣＤ１，／ＣＤ１の電位に吸い寄せられる）
で共通のコラムアドレスデコーダＹＤＣＲにより選択さ
れたビット線選択信号線ＹＳ１のビット線選択信号によ
りビット線Ｄ，／Ｄと共通データ線ＣＤ１，／ＣＤ１と
が結合した場合でも、ビット線Ｄ，／Ｄの電位変動に与
える影響は小さくてすみ、その後のセンスアンプ回路Ｓ
Ａ１の増幅動作に与える影響は小さい。
プ回路ＳＡ１を構成するＰＭＯＳトランジスタの共通ソ
ース線ＰＳ１の電位を用いて共通データ線ＣＤ１，／Ｃ
Ｄ１をプルアップするので、ビット線Ｄ，／Ｄのハイ側
の電位レベルより必ず幾分高いか等しいかの電位をもつ
共通データ線ＣＤ１，／ＣＤ１とビット線Ｄ，／Ｄとが
結合し、提案例のように、電源電圧Ｖｃｃにハイプリチ
ャージされた場合と比較して、センスアンプ回路ＳＡ１
の増幅動作がまだ完了していない状態（ビット線Ｄ，／
Ｄのハイ側の電位レベルはまだ、ほとんど増幅されてお
らず、このような状態にあるビット線Ｄ，／Ｄを急にビ
ット線よりかなり高い電圧状態の共通データ線ＣＤ１，
／ＣＤ１に結合させれば、電位差の小さいビット線Ｄ，
／Ｄの電位がビット線Ｄ，／Ｄよりかなり高い状態の共
通データ線ＣＤ１，／ＣＤ１の電位に吸い寄せられる）
で共通のコラムアドレスデコーダＹＤＣＲにより選択さ
れたビット線選択信号線ＹＳ１のビット線選択信号によ
りビット線Ｄ，／Ｄと共通データ線ＣＤ１，／ＣＤ１と
が結合した場合でも、ビット線Ｄ，／Ｄの電位変動に与
える影響は小さくてすみ、その後のセンスアンプ回路Ｓ
Ａ１の増幅動作に与える影響は小さい。
【００４１】なお、図４はセンスアンプ回路の構成を示
しており、Ｑp1，Ｑp2はＰチャネルのＭＯＳトランジス
タで、しきい値電圧はＶtsp である。Ｑn1，Ｑn2はＮチ
ャネルのＭＯＳトランジスタで、しきい値電圧はＶtsn
である。説明の順序が前後するけれども、図１ないし図
３および図７を用いてこの発明の第１の実施例の回路構
成で、未説明のものについて、以下説明する。
しており、Ｑp1，Ｑp2はＰチャネルのＭＯＳトランジス
タで、しきい値電圧はＶtsp である。Ｑn1，Ｑn2はＮチ
ャネルのＭＯＳトランジスタで、しきい値電圧はＶtsn
である。説明の順序が前後するけれども、図１ないし図
３および図７を用いてこの発明の第１の実施例の回路構
成で、未説明のものについて、以下説明する。
【００４２】ＲＷは、共通データ線ＣＤｎ，／ＣＤｎ
（ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２）に接続される
回路で、メインアンプ回路ＭＡｎと、入力書込み回路Ｗ
Ｄｎとからなる。メインアンプ回路ＭＡｎは、図３
（ａ）に示すようにタイミング信号ｒｗｃｎ（ｒｗｃ
１，ｒｗｃ２）によって制御され、共通データ線ＣＤ
ｎ，／ＣＤｎの信号を入力とし、データ線ＤＢｎ，／Ｄ
Ｂｎ（ｎは１，２）からデータを出力する。入力書込み
回路ＷＤｎは、タイミング信号ｗｒｃｎによって制御さ
れ、データ線ＷＤＢｎの信号を入力とし、共通データ線
ＣＤｎ，／ＣＤｎの信号を出力とする。図３（ｂ）にタ
イミング信号ｒｗｃｎ，ｗｒｃｎと外部信号／ＲＡＳ，
／ＣＡＳ，／ＷＥとの関係を示す。ダイナミックＲＡＭ
は、読み出しサイクルと書き込みサイクルによってそれ
ぞれ図３（ｂ）のように制御される。
（ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２）に接続される
回路で、メインアンプ回路ＭＡｎと、入力書込み回路Ｗ
Ｄｎとからなる。メインアンプ回路ＭＡｎは、図３
（ａ）に示すようにタイミング信号ｒｗｃｎ（ｒｗｃ
１，ｒｗｃ２）によって制御され、共通データ線ＣＤ
ｎ，／ＣＤｎの信号を入力とし、データ線ＤＢｎ，／Ｄ
Ｂｎ（ｎは１，２）からデータを出力する。入力書込み
回路ＷＤｎは、タイミング信号ｗｒｃｎによって制御さ
れ、データ線ＷＤＢｎの信号を入力とし、共通データ線
ＣＤｎ，／ＣＤｎの信号を出力とする。図３（ｂ）にタ
イミング信号ｒｗｃｎ，ｗｒｃｎと外部信号／ＲＡＳ，
／ＣＡＳ，／ＷＥとの関係を示す。ダイナミックＲＡＭ
は、読み出しサイクルと書き込みサイクルによってそれ
ぞれ図３（ｂ）のように制御される。
【００４３】ＰＣＥＱ１，ＰＣＥＱ２は、ビット線Ｄ，
／Ｄと共通ソース線ＮＳ１，ＰＳ１，ＮＳ２，ＰＳ２の
プリチャージを行うプリチャージ回路であり、図５
（ａ）に具体構成を示す。図５（ａ）は、チップ内部で
外部電源電圧Ｖｃｃを分圧するための回路で、この実施
例では抵抗分圧（抵抗Ｒ１，Ｒ１）しているが、トラン
ジスタを用いて分圧し、ハーフプリチャージレベル、す
なわち１／２Ｖｃｃ電圧を発生しても構わない。また、
プリチャージレベルに関しては、この実施例では、１／
２Ｖｃｃ電圧で説明しているが、特に制限されるもので
はない。図５（ｂ），（ｃ）については、それぞれ以下
の実施例で説明する。
／Ｄと共通ソース線ＮＳ１，ＰＳ１，ＮＳ２，ＰＳ２の
プリチャージを行うプリチャージ回路であり、図５
（ａ）に具体構成を示す。図５（ａ）は、チップ内部で
外部電源電圧Ｖｃｃを分圧するための回路で、この実施
例では抵抗分圧（抵抗Ｒ１，Ｒ１）しているが、トラン
ジスタを用いて分圧し、ハーフプリチャージレベル、す
なわち１／２Ｖｃｃ電圧を発生しても構わない。また、
プリチャージレベルに関しては、この実施例では、１／
２Ｖｃｃ電圧で説明しているが、特に制限されるもので
はない。図５（ｂ），（ｃ）については、それぞれ以下
の実施例で説明する。
【００４４】第２の実施例 図５（ｂ）のこの発明の第２の実施例のダイナミックＲ
ＡＭにおけるプリチャージ回路ＰＣＥＱ１，ＰＣＥＱ２
の具体回路図を示す。図６（ｂ）に図５（ｂ）における
ビット線Ｄ，／Ｄの電位と共通ソース線ＮＳ１，ＰＳ１
のプリチャージ電位の状態を示す。第２の実施例に関し
ては、第１の実施例と基本的には同じであるので、異な
る回路構成の部分のみ説明する。
ＡＭにおけるプリチャージ回路ＰＣＥＱ１，ＰＣＥＱ２
の具体回路図を示す。図６（ｂ）に図５（ｂ）における
ビット線Ｄ，／Ｄの電位と共通ソース線ＮＳ１，ＰＳ１
のプリチャージ電位の状態を示す。第２の実施例に関し
ては、第１の実施例と基本的には同じであるので、異な
る回路構成の部分のみ説明する。
【００４５】異なる部分は、ビット線Ｄ，／Ｄと共通ソ
ース線ＮＳ１，ＰＳ１のプリチャージ回路ＰＣＥＱ１，
ＰＣＥＱ２である。第１の実施例のＰＣＥＱ１，ＰＣＥ
Ｑ２である図５（ａ）と第２の実施例のＰＣＥＱ１，Ｐ
ＣＥＱ２である図５（ｂ）を比較するとわかるように、
図５（ａ）に示す回路では、センスアンプ回路ＳＡ１を
構成するＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ
のそれぞれの共通ソース線ＮＳ１，ＰＳ１をどらも図６
（ａ）に示すようにビット線Ｄ，／Ｄと同電位にプリチ
ャージする。一方、図５（ｂ）に示す回路では、図６
（ｂ）に示すようにＰＭＯＳＦＥＴの共通ソース線ＰＳ
１は、ビット線Ｄ，／Ｄと同電位にプリチャージし、Ｎ
ＭＯＳトランジスタの共通ソース線ＮＳ１はビット線
Ｄ，／Ｄと異なる電位にプリチャージするようにしてい
る。
ース線ＮＳ１，ＰＳ１のプリチャージ回路ＰＣＥＱ１，
ＰＣＥＱ２である。第１の実施例のＰＣＥＱ１，ＰＣＥ
Ｑ２である図５（ａ）と第２の実施例のＰＣＥＱ１，Ｐ
ＣＥＱ２である図５（ｂ）を比較するとわかるように、
図５（ａ）に示す回路では、センスアンプ回路ＳＡ１を
構成するＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ
のそれぞれの共通ソース線ＮＳ１，ＰＳ１をどらも図６
（ａ）に示すようにビット線Ｄ，／Ｄと同電位にプリチ
ャージする。一方、図５（ｂ）に示す回路では、図６
（ｂ）に示すようにＰＭＯＳＦＥＴの共通ソース線ＰＳ
１は、ビット線Ｄ，／Ｄと同電位にプリチャージし、Ｎ
ＭＯＳトランジスタの共通ソース線ＮＳ１はビット線
Ｄ，／Ｄと異なる電位にプリチャージするようにしてい
る。
【００４６】異なる電位とは、例えば、ビット線Ｄ，／
Ｄのプリチャージレベル（１／２Ｖｃｃ）より高いレベ
ルである。図５（ｂ）に示す回路では、Ｖｃｃ−Ｖｔｎ
の電位レベルとなる。ただし、１／２Ｖｃｃ＞Ｖｔｎで
ある。ここで、Ｖｔｎとは、ＮＭＯＳトランジスタのし
きい値電圧である。前記共通ソース線ＮＳ１のプリチャ
ージレベルを、上記のようにビット線Ｄ，／Ｄの電位よ
り高く設定できれば、以下に説明するような効果があ
る。
Ｄのプリチャージレベル（１／２Ｖｃｃ）より高いレベ
ルである。図５（ｂ）に示す回路では、Ｖｃｃ−Ｖｔｎ
の電位レベルとなる。ただし、１／２Ｖｃｃ＞Ｖｔｎで
ある。ここで、Ｖｔｎとは、ＮＭＯＳトランジスタのし
きい値電圧である。前記共通ソース線ＮＳ１のプリチャ
ージレベルを、上記のようにビット線Ｄ，／Ｄの電位よ
り高く設定できれば、以下に説明するような効果があ
る。
【００４７】今後ＤＲＡＭの動作電圧が、デバイスの信
頼性や消費電力やシステムの要求から低電圧化された場
合、センスアンプ回路の増幅速度を保証するために、図
４に示すセンスアンプ回路の構成要素であるＮＭＯＳト
ランジスタＱn1，Ｑn2のしきい値電圧Ｖｔｓｎを非常に
小さくする必要（Ｖｔｓｎ＜−０．１Ｖ）がある。この
ときに、従来のように共通ソース線ＮＳ１をビット線
Ｄ，／Ｄと同電位にプリチャージしておくと、ＮＭＯＳ
トランジスタＱn1，Ｑn2が、しきい値電圧Ｖｔｓｎが低
いためにオン状態になってしまう。すると、メモリセル
からの情報をビット線に読み出す前にセンスアンプ回路
が増幅動作を開始してしまい、正常な読み出し動作がで
きないという問題点がある。
頼性や消費電力やシステムの要求から低電圧化された場
合、センスアンプ回路の増幅速度を保証するために、図
４に示すセンスアンプ回路の構成要素であるＮＭＯＳト
ランジスタＱn1，Ｑn2のしきい値電圧Ｖｔｓｎを非常に
小さくする必要（Ｖｔｓｎ＜−０．１Ｖ）がある。この
ときに、従来のように共通ソース線ＮＳ１をビット線
Ｄ，／Ｄと同電位にプリチャージしておくと、ＮＭＯＳ
トランジスタＱn1，Ｑn2が、しきい値電圧Ｖｔｓｎが低
いためにオン状態になってしまう。すると、メモリセル
からの情報をビット線に読み出す前にセンスアンプ回路
が増幅動作を開始してしまい、正常な読み出し動作がで
きないという問題点がある。
【００４８】この問題は、ビット線Ｄ，／Ｄのプリチャ
ージレベル（１／２Ｖｃｃ）より高いレベルに共通ソー
ス線ＮＳ１をプリチャージしておけば、ＮＭＯＳトラン
ジスタＱn1，Ｑn2が、しきい値電圧Ｖｔｓｎが低くても
オン状態にならないので、図５（ｂ）に示すこの実施例
の回路で解決できることは明らかである。第３の実施例 図８にこの発明の第３の実施例のダイナミックＲＡＭの
読み出し回路およびその周辺部の回路図を示す。図９に
図８のダイナミックＲＡＭの各部のタイムチャートを示
す。この第３の実施例は、基本的には図１に示した第１
の実施例の回路と同じであるので、異なる回路構成部分
のみ説明する。
ージレベル（１／２Ｖｃｃ）より高いレベルに共通ソー
ス線ＮＳ１をプリチャージしておけば、ＮＭＯＳトラン
ジスタＱn1，Ｑn2が、しきい値電圧Ｖｔｓｎが低くても
オン状態にならないので、図５（ｂ）に示すこの実施例
の回路で解決できることは明らかである。第３の実施例 図８にこの発明の第３の実施例のダイナミックＲＡＭの
読み出し回路およびその周辺部の回路図を示す。図９に
図８のダイナミックＲＡＭの各部のタイムチャートを示
す。この第３の実施例は、基本的には図１に示した第１
の実施例の回路と同じであるので、異なる回路構成部分
のみ説明する。
【００４９】異なる部分は、センスアンプ回路ＳＡ１の
構成トランジスタであるＮＭＯＳトランジスタ，ＰＭＯ
Ｓトランジスタのソースの共通ソース線ＮＳ１，ＰＳ１
のうち、第１の実施例では、共通ソース線ＰＳ１と共通
データ線ＣＤｎ，／ＣＤｎとを、ＰＭＯＳトランジスタ
からなるスイッチＱ１８，Ｑ１９，Ｑ２３，Ｑ２４によ
って結合していたが、この第３の実施例では、前記ＮＭ
ＯＳトランジスタの共通ソース線ＮＳ１と共通データ線
ＣＤｎ，／ＣＤｎとを、ＮＭＯＳトランジスタからなる
スイッチＱ１８，Ｑ１９，Ｑ２３，Ｑ２４によって結合
させる構成になっている。
構成トランジスタであるＮＭＯＳトランジスタ，ＰＭＯ
Ｓトランジスタのソースの共通ソース線ＮＳ１，ＰＳ１
のうち、第１の実施例では、共通ソース線ＰＳ１と共通
データ線ＣＤｎ，／ＣＤｎとを、ＰＭＯＳトランジスタ
からなるスイッチＱ１８，Ｑ１９，Ｑ２３，Ｑ２４によ
って結合していたが、この第３の実施例では、前記ＮＭ
ＯＳトランジスタの共通ソース線ＮＳ１と共通データ線
ＣＤｎ，／ＣＤｎとを、ＮＭＯＳトランジスタからなる
スイッチＱ１８，Ｑ１９，Ｑ２３，Ｑ２４によって結合
させる構成になっている。
【００５０】動作に関しては、図９に示すように、基本
的には図７と同じであるので、同一部分は省略するが、
異なる部分のみ説明すると、図９の共通データ線ＣＤ
１，／ＣＤ１，ＣＤ２，／ＣＤ２の波形を見るとわかる
ように、ロープリチャージレベルの共通データ線ＣＤ
１，／ＣＤ１，ＣＤ２，／ＣＤ２からビット線Ｄ，／Ｄ
のデータを受けて電位が変動しているのがわかる。
的には図７と同じであるので、同一部分は省略するが、
異なる部分のみ説明すると、図９の共通データ線ＣＤ
１，／ＣＤ１，ＣＤ２，／ＣＤ２の波形を見るとわかる
ように、ロープリチャージレベルの共通データ線ＣＤ
１，／ＣＤ１，ＣＤ２，／ＣＤ２からビット線Ｄ，／Ｄ
のデータを受けて電位が変動しているのがわかる。
【００５１】第３の実施例の効果としては、第１の実施
例の効果の点で述べた、例えばレイアウト面積を犠牲に
して、メモリセルの選択回路を含んだプルダウン回路を
設ける必要が無い。また、共通データ線ＣＤ１，／ＣＤ
１，ＣＤ２，／ＣＤ２の電位をビット線Ｄ，／Ｄのプリ
チャージレベルからローレベルまでプルダウンするタイ
ミング回路が新たに必要で無いというような効果は、も
ちろんあるが、この第３の実施例では、さらに以下の効
果が期待できる。
例の効果の点で述べた、例えばレイアウト面積を犠牲に
して、メモリセルの選択回路を含んだプルダウン回路を
設ける必要が無い。また、共通データ線ＣＤ１，／ＣＤ
１，ＣＤ２，／ＣＤ２の電位をビット線Ｄ，／Ｄのプリ
チャージレベルからローレベルまでプルダウンするタイ
ミング回路が新たに必要で無いというような効果は、も
ちろんあるが、この第３の実施例では、さらに以下の効
果が期待できる。
【００５２】ワード線Ｗの立ち上がりに対するアドレス
選択用ＭＯＳトランジスタＱｍのオンになるタイミング
を早くするために、ビット線Ｄ，／Ｄのプリチャージレ
ベルを通常の１／２Ｖｃｃから低くする。例えば、１／
３Ｖｃｃ，１／４Ｖｃｃレベルに設定した場合、ＣＭＯ
Ｓのセンスアンプ回路はＮＭＯＳトランジスタのラッチ
回路の動作電圧が極めて低くなり正常動作が不可能にな
るので、ＰＭＯＳトランジスタのラッチ回路の働きが主
になる。
選択用ＭＯＳトランジスタＱｍのオンになるタイミング
を早くするために、ビット線Ｄ，／Ｄのプリチャージレ
ベルを通常の１／２Ｖｃｃから低くする。例えば、１／
３Ｖｃｃ，１／４Ｖｃｃレベルに設定した場合、ＣＭＯ
Ｓのセンスアンプ回路はＮＭＯＳトランジスタのラッチ
回路の動作電圧が極めて低くなり正常動作が不可能にな
るので、ＰＭＯＳトランジスタのラッチ回路の働きが主
になる。
【００５３】このようなＰＭＯＳトランジスタ優先のラ
ッチ回路によって、ＰＭＯＳトランジスタのスイッチＱ
２，Ｑ３，Ｑ５，Ｑ６を介して共通データ線ＣＤ１，／
ＣＤ１にデータを伝達する場合、共通データ線ＣＤ１，
／ＣＤ１のプリチャージ電位は、ハイプリチャージでは
なくロープリチャージである方が共通データ線ＣＤ１，
／ＣＤ１の電位変化は大きい。
ッチ回路によって、ＰＭＯＳトランジスタのスイッチＱ
２，Ｑ３，Ｑ５，Ｑ６を介して共通データ線ＣＤ１，／
ＣＤ１にデータを伝達する場合、共通データ線ＣＤ１，
／ＣＤ１のプリチャージ電位は、ハイプリチャージでは
なくロープリチャージである方が共通データ線ＣＤ１，
／ＣＤ１の電位変化は大きい。
【００５４】今後、ＤＲＡＭの高集積化，高密度化が進
み、デバイスの信頼性や消費電力を保証しながらＤＲＡ
Ｍのアクセスを高速化していくには、前記したロープリ
チャージによる読み出し回路が重要になると考えられ
る。その点でこの第３の実施例の回路は、前記した効果
が期待でき、有効である。第４の実施例 図５（ｃ）にこの発明の第４の実施例のダイナミックＲ
ＡＭにおけるプリチャージ回路ＰＣＥＱ１，ＰＣＥＱ２
の回路図を示す。図６（ｃ）に図５（ｃ）におけるビッ
ト線Ｄ，／Ｄの電位と共通ソース線ＮＳ１，ＰＳ１のプ
リチャージ電位の状態を示す。第４の実施例に関して
は、第３の実施例と基本的には同じであるので、異なる
回路構成の部分のみ説明する。異なる部分は、ビット線
Ｄ，／Ｄと共通ソース線ＮＳ１，ＰＳ１，ＮＳ２，ＰＳ
２のプリチャージ回路ＰＣＥＱ１，ＰＣＥＱ２である。
第３の実施例のＰＣＥＱ１，ＰＣＥＱ２である図５
（ａ）と第４の実施例のＰＣＥＱ１，ＰＣＥＱ２である
図５（ｃ）とを比較するとわかるように、図５（ａ）に
示す回路では、センスアンプ回路ＳＡ１を構成するＮＭ
ＯＳトランジスタ，ＰＭＯＳトランジスタの共通ソース
線ＮＳ１，ＰＳ１をどちらも図６（ａ）に示すようにビ
ット線Ｄ，／Ｄと同電位にプリチャージする。一方、図
５（ｃ）に示す回路では、図６（ｃ）に示すようにＮＭ
ＯＳトランジスタの共通ソース線ＮＳ１は、ビット線
Ｄ，／Ｄと同電位にプリチャージし、ＰＭＯＳトランジ
スタの共通ソース線ＰＳ１はビット線Ｄ，／Ｄと異なる
電位にプリチャージするようにしている。
み、デバイスの信頼性や消費電力を保証しながらＤＲＡ
Ｍのアクセスを高速化していくには、前記したロープリ
チャージによる読み出し回路が重要になると考えられ
る。その点でこの第３の実施例の回路は、前記した効果
が期待でき、有効である。第４の実施例 図５（ｃ）にこの発明の第４の実施例のダイナミックＲ
ＡＭにおけるプリチャージ回路ＰＣＥＱ１，ＰＣＥＱ２
の回路図を示す。図６（ｃ）に図５（ｃ）におけるビッ
ト線Ｄ，／Ｄの電位と共通ソース線ＮＳ１，ＰＳ１のプ
リチャージ電位の状態を示す。第４の実施例に関して
は、第３の実施例と基本的には同じであるので、異なる
回路構成の部分のみ説明する。異なる部分は、ビット線
Ｄ，／Ｄと共通ソース線ＮＳ１，ＰＳ１，ＮＳ２，ＰＳ
２のプリチャージ回路ＰＣＥＱ１，ＰＣＥＱ２である。
第３の実施例のＰＣＥＱ１，ＰＣＥＱ２である図５
（ａ）と第４の実施例のＰＣＥＱ１，ＰＣＥＱ２である
図５（ｃ）とを比較するとわかるように、図５（ａ）に
示す回路では、センスアンプ回路ＳＡ１を構成するＮＭ
ＯＳトランジスタ，ＰＭＯＳトランジスタの共通ソース
線ＮＳ１，ＰＳ１をどちらも図６（ａ）に示すようにビ
ット線Ｄ，／Ｄと同電位にプリチャージする。一方、図
５（ｃ）に示す回路では、図６（ｃ）に示すようにＮＭ
ＯＳトランジスタの共通ソース線ＮＳ１は、ビット線
Ｄ，／Ｄと同電位にプリチャージし、ＰＭＯＳトランジ
スタの共通ソース線ＰＳ１はビット線Ｄ，／Ｄと異なる
電位にプリチャージするようにしている。
【００５５】異なる電位とは、例えばビット線Ｄ，／Ｄ
のプリチャージレベル（１／２Ｖｃｃ）より低いレベル
であり、図５（ｃ）に示す回路では、Ｖｓｓ＋｜Ｖｔｐ
｜の電位レベルとなる。ただし、１／２Ｖｃｃ＞｜Ｖｔ
ｐ｜である。ここで、Ｖｔｐとは、ＰＭＯＳトランジス
タのしきい値電圧である。共通ソース線ＰＳ１のプリチ
ャージレベルを、上記のようにビット線Ｄ，／Ｄの電位
より低く設定できれば、以下に説明するような効果があ
る。
のプリチャージレベル（１／２Ｖｃｃ）より低いレベル
であり、図５（ｃ）に示す回路では、Ｖｓｓ＋｜Ｖｔｐ
｜の電位レベルとなる。ただし、１／２Ｖｃｃ＞｜Ｖｔ
ｐ｜である。ここで、Ｖｔｐとは、ＰＭＯＳトランジス
タのしきい値電圧である。共通ソース線ＰＳ１のプリチ
ャージレベルを、上記のようにビット線Ｄ，／Ｄの電位
より低く設定できれば、以下に説明するような効果があ
る。
【００５６】今後ＤＲＡＭの動作電圧が、デバイスの信
頼性や消費電力やシステムの要求から低電圧化された場
合、センスアンプ回路の増幅速度を保証するために、図
４に示すセンスアンプ回路の構成要素であるＰＭＯＳト
ランジスタのＱp1，Ｑp2のしきい値電圧｜Ｖｔｓｐ｜を
非常に小さくする必要（｜Ｖｔｓｐ｜＜−０．１Ｖ）が
ある。この時に、従来のように共通ソース線ＰＳ１をビ
ット線Ｄ，／Ｄと同電位にプリチャージしておくと、Ｍ
ＯＳトランジスタＱp1，Ｑp2が、電圧｜Ｖｔｓｐ｜が低
いためにオン状態になってしまう。すると、メモリセル
からの情報をビット線に読み出す前にセンスアンプ回路
が増幅動作を開始してしまい、正常な読み出し動作がで
きないという問題点がある。
頼性や消費電力やシステムの要求から低電圧化された場
合、センスアンプ回路の増幅速度を保証するために、図
４に示すセンスアンプ回路の構成要素であるＰＭＯＳト
ランジスタのＱp1，Ｑp2のしきい値電圧｜Ｖｔｓｐ｜を
非常に小さくする必要（｜Ｖｔｓｐ｜＜−０．１Ｖ）が
ある。この時に、従来のように共通ソース線ＰＳ１をビ
ット線Ｄ，／Ｄと同電位にプリチャージしておくと、Ｍ
ＯＳトランジスタＱp1，Ｑp2が、電圧｜Ｖｔｓｐ｜が低
いためにオン状態になってしまう。すると、メモリセル
からの情報をビット線に読み出す前にセンスアンプ回路
が増幅動作を開始してしまい、正常な読み出し動作がで
きないという問題点がある。
【００５７】この問題は、ビット線Ｄ，／Ｄのプリチャ
ージレベル（１／２Ｖｃｃ）より低いレベルに共通ソー
ス線ＰＳ１をプリチャージしておけば、ＰＭＯＳトラン
ジスタＱp1，Ｑp2が、しきい値電圧Ｖｔｓｐが低くても
オン状態にならないので、図５（ｃ）に示すこの実施例
の回路で解決できることは明らかである。第５の実施例 図１０にこの発明の第５の実施例のダイナミックＲＡＭ
の読み出し回路およびその周辺部の回路図を示す。図１
１に図１０のダイナミックＲＡＭの各部のタイムチャー
トを示す。この第３の実施例は、基本的には図１に示し
た第１の実施例の回路と同じであるので、異なる回路構
成部分のみ説明する。
ージレベル（１／２Ｖｃｃ）より低いレベルに共通ソー
ス線ＰＳ１をプリチャージしておけば、ＰＭＯＳトラン
ジスタＱp1，Ｑp2が、しきい値電圧Ｖｔｓｐが低くても
オン状態にならないので、図５（ｃ）に示すこの実施例
の回路で解決できることは明らかである。第５の実施例 図１０にこの発明の第５の実施例のダイナミックＲＡＭ
の読み出し回路およびその周辺部の回路図を示す。図１
１に図１０のダイナミックＲＡＭの各部のタイムチャー
トを示す。この第３の実施例は、基本的には図１に示し
た第１の実施例の回路と同じであるので、異なる回路構
成部分のみ説明する。
【００５８】図１０に示す第５の実施例においても最も
特徴的なところは、ＰＭＯＳトランジスタからなるスイ
ッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３を図３（ａ）の回
路ＲＷに前記したようにメインアンプ回路ＭＡｎの制御
信号ｒｗｃによって制御して、センスアンプ回路ＳＡｎ
を構成するＰＭＯＳトランジスタの共通ソース線ＰＳｎ
と共通データ線ＣＤｎ，／ＣＤｎとを結合して、共通デ
ータ線ＣＤｎ，／ＣＤｎの負荷回路として機能させたと
ころである。
特徴的なところは、ＰＭＯＳトランジスタからなるスイ
ッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３を図３（ａ）の回
路ＲＷに前記したようにメインアンプ回路ＭＡｎの制御
信号ｒｗｃによって制御して、センスアンプ回路ＳＡｎ
を構成するＰＭＯＳトランジスタの共通ソース線ＰＳｎ
と共通データ線ＣＤｎ，／ＣＤｎとを結合して、共通デ
ータ線ＣＤｎ，／ＣＤｎの負荷回路として機能させたと
ころである。
【００５９】前記した負荷回路と図１に示した第１の実
施例を組み合わせたのが図１０に示すこの発明の第５の
実施例であるが、動作については図１１に示す。容易に
わかるように、選択されたメモリセルアレイＭ−ＡＲＹ
１に対応した共通データ線ＣＤ１，／ＣＤ１は、ローア
ドレスストローブ信号／ＲＡＳがローになってからセン
スアンプ回路ＳＡ１の共通ソース線ＰＳ１に結合し、セ
ンスアンプ回路ＳＡ１が活性化されるまでビット線プリ
チャージレベルを保持し、その後活性化されてからは、
センスアンプ回路ＳＡ１の共通ソース線ＰＳ１は、図１
１に示すように、Ｖｃｃに向かって上昇する。このた
め、共通データ線ＣＤ１，／ＣＤ１もそれによって上昇
する。
施例を組み合わせたのが図１０に示すこの発明の第５の
実施例であるが、動作については図１１に示す。容易に
わかるように、選択されたメモリセルアレイＭ−ＡＲＹ
１に対応した共通データ線ＣＤ１，／ＣＤ１は、ローア
ドレスストローブ信号／ＲＡＳがローになってからセン
スアンプ回路ＳＡ１の共通ソース線ＰＳ１に結合し、セ
ンスアンプ回路ＳＡ１が活性化されるまでビット線プリ
チャージレベルを保持し、その後活性化されてからは、
センスアンプ回路ＳＡ１の共通ソース線ＰＳ１は、図１
１に示すように、Ｖｃｃに向かって上昇する。このた
め、共通データ線ＣＤ１，／ＣＤ１もそれによって上昇
する。
【００６０】その後、前記したコラム系の制御信号ＦＦ
によって、共通データ線ＣＤ１，／ＣＤ１は、共通ソー
ス線ＰＳ１と切り離され、共通データ線ＣＤ１，／ＣＤ
１はその電位を保持している。ここまでは、第１の実施
例と同じである。その後メインアンプ回路ＭＡ１が制御
信号ｒｗｃによってオンになると、今度は、ＰＭＯＳト
ランジスタからなるスイッチＱ１８，Ｑ１９，Ｑ２３，
Ｑ２４より高抵抗であるＰＭＯＳトランジスタからなる
スイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３によって再
び、共通データ線ＣＤ１，／ＣＤ１は、共通ソース線Ｐ
Ｓ１と結合する。
によって、共通データ線ＣＤ１，／ＣＤ１は、共通ソー
ス線ＰＳ１と切り離され、共通データ線ＣＤ１，／ＣＤ
１はその電位を保持している。ここまでは、第１の実施
例と同じである。その後メインアンプ回路ＭＡ１が制御
信号ｒｗｃによってオンになると、今度は、ＰＭＯＳト
ランジスタからなるスイッチＱ１８，Ｑ１９，Ｑ２３，
Ｑ２４より高抵抗であるＰＭＯＳトランジスタからなる
スイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３によって再
び、共通データ線ＣＤ１，／ＣＤ１は、共通ソース線Ｐ
Ｓ１と結合する。
【００６１】このことによって、メインアンプ回路ＭＡ
１の負荷回路となる。負荷の大きさを決定するのは、Ｐ
ＭＯＳトランジスタからなるスイッチＱ４０，Ｑ４１，
Ｑ４２，Ｑ４３の電流駆動能力である。その駆動能力の
設計は、共通データ線ＣＤ１，／ＣＤ１が、共通のビッ
ト線選択信号線ＹＳ１によって制御されるＮＭＯＳトラ
ンジスタからなるスイッチＱ２，Ｑ３，Ｑ４，Ｑ５を介
してビット線Ｄ，／Ｄに結合した時に、図１１に示すよ
うに、接地レベルＶｓｓまで増幅されずに、その途中の
レベルでリミットされるように行っている。
１の負荷回路となる。負荷の大きさを決定するのは、Ｐ
ＭＯＳトランジスタからなるスイッチＱ４０，Ｑ４１，
Ｑ４２，Ｑ４３の電流駆動能力である。その駆動能力の
設計は、共通データ線ＣＤ１，／ＣＤ１が、共通のビッ
ト線選択信号線ＹＳ１によって制御されるＮＭＯＳトラ
ンジスタからなるスイッチＱ２，Ｑ３，Ｑ４，Ｑ５を介
してビット線Ｄ，／Ｄに結合した時に、図１１に示すよ
うに、接地レベルＶｓｓまで増幅されずに、その途中の
レベルでリミットされるように行っている。
【００６２】通常この負荷の能力は、ＰＭＯＳトランジ
スタのスイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３のゲー
トとソース間の電圧によって決定されるので、ソースに
相当する線に従来のように電源電圧Ｖｃｃが接続されて
いると、負荷の能力は、電源電圧Ｖｃｃが大きく変動し
ない限り一定である。この場合、以下の問題点が考えら
れる。
スタのスイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３のゲー
トとソース間の電圧によって決定されるので、ソースに
相当する線に従来のように電源電圧Ｖｃｃが接続されて
いると、負荷の能力は、電源電圧Ｖｃｃが大きく変動し
ない限り一定である。この場合、以下の問題点が考えら
れる。
【００６３】例えば、もし、センスアンプ回路ＳＡ１の
増幅動作が、共通ソース線ＰＳ１，ＮＳ１の電位がそれ
ぞれＶｃｃレベル、Ｖｓｓレベルに到達していないため
に、不十分な場合、センスアンプ回路ＳＡ１の電流駆動
能力は小さくなっている。しかしながら、ＰＭＯＳトラ
ンジスタのスイッチＱ４０，Ｑ４１による負荷回路の能
力は、前記したように変わらないので、もし、この状態
で共通ソース線ＣＤ１，／ＣＤ１が、共通のビット線選
択信号線ＹＳ１によって制御されるＮＭＯＳトランジス
タからなるスイッチＱ２，Ｑ３を介してビット線Ｄ，／
Ｄに結合した場合、前記負荷回路の能力の方がセンスア
ンプ回路ＳＡ１の電流駆動能力に比較して大きすぎて、
共通データ線ＣＤ１，／ＣＤ１に得られる電位差が不十
分になる可能性がある。
増幅動作が、共通ソース線ＰＳ１，ＮＳ１の電位がそれ
ぞれＶｃｃレベル、Ｖｓｓレベルに到達していないため
に、不十分な場合、センスアンプ回路ＳＡ１の電流駆動
能力は小さくなっている。しかしながら、ＰＭＯＳトラ
ンジスタのスイッチＱ４０，Ｑ４１による負荷回路の能
力は、前記したように変わらないので、もし、この状態
で共通ソース線ＣＤ１，／ＣＤ１が、共通のビット線選
択信号線ＹＳ１によって制御されるＮＭＯＳトランジス
タからなるスイッチＱ２，Ｑ３を介してビット線Ｄ，／
Ｄに結合した場合、前記負荷回路の能力の方がセンスア
ンプ回路ＳＡ１の電流駆動能力に比較して大きすぎて、
共通データ線ＣＤ１，／ＣＤ１に得られる電位差が不十
分になる可能性がある。
【００６４】一方、この発明の第５の実施例の回路で
は、前記負荷回路の能力は、ＰＭＯＳトランジスタのス
イッチＱ４０，Ｑ４１のソース線に共通ソース線ＰＳ１
が接続されているので、従来の負荷回路とは異なり、共
通ソース線ＰＳ１が、十分Ｖｃｃレベルに到達していな
い場合は、前記負荷回路の能力は自動的に小さくなり、
もし、センスアンプ回路ＳＡ１の電流駆動能力が小さく
なっている場合でも、前記した従来の負荷回路のような
問題点は解決できる効果を有する。
は、前記負荷回路の能力は、ＰＭＯＳトランジスタのス
イッチＱ４０，Ｑ４１のソース線に共通ソース線ＰＳ１
が接続されているので、従来の負荷回路とは異なり、共
通ソース線ＰＳ１が、十分Ｖｃｃレベルに到達していな
い場合は、前記負荷回路の能力は自動的に小さくなり、
もし、センスアンプ回路ＳＡ１の電流駆動能力が小さく
なっている場合でも、前記した従来の負荷回路のような
問題点は解決できる効果を有する。
【００６５】また、この負荷回路には、従来のようにメ
モリセルアレイの選択に対応した選択回路を、新たに設
けなくても、共通ソース線ＰＳｎは、非選択メモリセル
アレイに対応するものは、もともと、ＰＭＯＳトランジ
スタからなるスイッチＱ２３，Ｑ２４によって共通デー
タ線ＣＤ１，／ＣＤ１と接続されているので、さらにＰ
ＭＯＳトランジスタのスイッチＱ４２，Ｑ４３によって
接続したとしても、なんら電位変動も貫通電流も流れず
問題ではない。
モリセルアレイの選択に対応した選択回路を、新たに設
けなくても、共通ソース線ＰＳｎは、非選択メモリセル
アレイに対応するものは、もともと、ＰＭＯＳトランジ
スタからなるスイッチＱ２３，Ｑ２４によって共通デー
タ線ＣＤ１，／ＣＤ１と接続されているので、さらにＰ
ＭＯＳトランジスタのスイッチＱ４２，Ｑ４３によって
接続したとしても、なんら電位変動も貫通電流も流れず
問題ではない。
【００６６】そのため、従来のようにレイアウト面積の
点で犠牲を払ってメモリセルアレイの選択に対応した選
択回路を、新たに設ける必要もなく、レイアウト面積の
点でも効果がある。第６の実施例 図１２にこの発明の第６の実施例のダイナミックＲＡＭ
の読み出し回路およびその周辺部の回路図を示す。図１
３に図１２のダイナミックＲＡＭの各部のタイムチャー
トを示す。図１２に示すこの発明の第６の実施例におい
て最も特徴的なところは、ＮＭＯＳトランジスタからな
るスイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３を、図３
（ａ）の回路ＲＷに記載したメインアンプ回路ＭＡｎの
制御信号ｒｗｃによって制御して、センスアンプ回路Ｓ
Ａｎを構成するＮＭＯＳトランジスタの共通ソース線Ｎ
Ｓｎと共通データ線ＣＤｎ，／ＣＤｎとを結合して、共
通データ線ＣＤｎ，／ＣＤｎの負荷回路として機能させ
たところである。
点で犠牲を払ってメモリセルアレイの選択に対応した選
択回路を、新たに設ける必要もなく、レイアウト面積の
点でも効果がある。第６の実施例 図１２にこの発明の第６の実施例のダイナミックＲＡＭ
の読み出し回路およびその周辺部の回路図を示す。図１
３に図１２のダイナミックＲＡＭの各部のタイムチャー
トを示す。図１２に示すこの発明の第６の実施例におい
て最も特徴的なところは、ＮＭＯＳトランジスタからな
るスイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３を、図３
（ａ）の回路ＲＷに記載したメインアンプ回路ＭＡｎの
制御信号ｒｗｃによって制御して、センスアンプ回路Ｓ
Ａｎを構成するＮＭＯＳトランジスタの共通ソース線Ｎ
Ｓｎと共通データ線ＣＤｎ，／ＣＤｎとを結合して、共
通データ線ＣＤｎ，／ＣＤｎの負荷回路として機能させ
たところである。
【００６７】前記した負荷回路と図８に示した第３の実
施例を組み合わせたのが図１２に示すこの発明の第６の
実施例であるが、動作については図１３に示す。容易に
わかるように、選択されたメモリセルアレイＭ−ＡＲＹ
１に対応した共通データ線ＣＤ１，／ＣＤ１は、ローア
ドレスストローブ信号／ＲＡＳがローになってからセン
スアンプ回路ＳＡ１の共通線ＮＳ１に結合し、センスア
ンプ回路ＳＡ１が活性化されるまでビット線プリチャー
ジレベルを保持し、その後、活性化されてからは、共通
ソース線ＮＳ１は、図１３に示すように、Ｖｓｓに向か
って下降するので、共通データ線ＣＤ１，／ＣＤ１もそ
れによって下降する。
施例を組み合わせたのが図１２に示すこの発明の第６の
実施例であるが、動作については図１３に示す。容易に
わかるように、選択されたメモリセルアレイＭ−ＡＲＹ
１に対応した共通データ線ＣＤ１，／ＣＤ１は、ローア
ドレスストローブ信号／ＲＡＳがローになってからセン
スアンプ回路ＳＡ１の共通線ＮＳ１に結合し、センスア
ンプ回路ＳＡ１が活性化されるまでビット線プリチャー
ジレベルを保持し、その後、活性化されてからは、共通
ソース線ＮＳ１は、図１３に示すように、Ｖｓｓに向か
って下降するので、共通データ線ＣＤ１，／ＣＤ１もそ
れによって下降する。
【００６８】その後、前記したコラム系の制御信号ＦＦ
によって、共通データ線ＣＤ１，／ＣＤ１は、共通ソー
ス線ＮＳ１と切り離され、共通データ線ＣＤ１，／ＣＤ
１はその電位を保持している。ここまでは、第３の発明
の実施例と同じである。その後、メインアンプ回路ＭＡ
１が制御信号ｒｗｃによってオンになると、今度は、Ｎ
ＭＯＳトランジスタからなるスイッチＱ１８，Ｑ１９，
Ｑ２３，Ｑ２４より高抵抗であるＮＭＯＳトランジスタ
からなるスイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３によ
って再び、共通データ線ＣＤ１，／ＣＤ１は、共通ソー
ス線ＮＳ１と結合する。このことによって、メインアン
プ回路ＭＡ１の負荷回路となる。
によって、共通データ線ＣＤ１，／ＣＤ１は、共通ソー
ス線ＮＳ１と切り離され、共通データ線ＣＤ１，／ＣＤ
１はその電位を保持している。ここまでは、第３の発明
の実施例と同じである。その後、メインアンプ回路ＭＡ
１が制御信号ｒｗｃによってオンになると、今度は、Ｎ
ＭＯＳトランジスタからなるスイッチＱ１８，Ｑ１９，
Ｑ２３，Ｑ２４より高抵抗であるＮＭＯＳトランジスタ
からなるスイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３によ
って再び、共通データ線ＣＤ１，／ＣＤ１は、共通ソー
ス線ＮＳ１と結合する。このことによって、メインアン
プ回路ＭＡ１の負荷回路となる。
【００６９】負荷の大きさを決定するのは、ＮＭＯＳト
ランジスタからなるスイッチＱ４０，Ｑ４１，Ｑ４２，
Ｑ４３の電流駆動能力である。その駆動能力の設計は、
共通データ線ＣＤ１，／ＣＤ１が、共通のビット線選択
信号線ＹＳ１によって制御されるＰＭＯＳトランジスタ
からなるスイッチＱ２，Ｑ３，Ｑ４，Ｑ５を介してビッ
ト線Ｄ，／Ｄに結合した時に、図１３に示すように、Ｖ
ｃｃレベルまで増幅されずに、その途中のレベルでリミ
ットされるように行っている。
ランジスタからなるスイッチＱ４０，Ｑ４１，Ｑ４２，
Ｑ４３の電流駆動能力である。その駆動能力の設計は、
共通データ線ＣＤ１，／ＣＤ１が、共通のビット線選択
信号線ＹＳ１によって制御されるＰＭＯＳトランジスタ
からなるスイッチＱ２，Ｑ３，Ｑ４，Ｑ５を介してビッ
ト線Ｄ，／Ｄに結合した時に、図１３に示すように、Ｖ
ｃｃレベルまで増幅されずに、その途中のレベルでリミ
ットされるように行っている。
【００７０】通常この負荷の能力は、ＮＭＯＳＦＥＴの
スイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３のゲートとソ
ース間の電圧によって決定されるので、ソースに相当す
る線に従来のように接地電圧Ｖｓｓが接続されている
と、負荷の能力は、接地電圧Ｖｓｓが大きく変動しない
限り一定である。この場合以下の問題点が考えられる。
例えば、もしセンスアンプ回路ＳＡ１の増幅動作が、共
通ソース線ＰＳ１，ＮＳ１の電位がそれぞれＶｃｃレベ
ル，Ｖｓｓレベルに到達していないために、不十分な場
合、センスアンプ回路ＳＡ１の電流駆動能力は小さくな
っている。しかしながら、ＮＭＯＳトランジスタのスイ
ッチＱ４０，Ｑ４１による負荷回路の能力は、前記した
ように変わらないので、もし、この状態で共通データ線
ＣＤ１，／ＣＤ１が、共通のビット線選択信号線ＹＳ１
によって制御されるＰＭＯＳトランジスタからなるスイ
ッチＱ２，Ｑ３を介してビット線Ｄ，／Ｄに結合した場
合、前記負荷回路の能力の方がセンスアンプ回路ＳＡ１
の電流駆動能力に比較して大きすぎて、共通データ線Ｃ
Ｄ１，／ＣＤ１に得られる電位差が不十分になる可能性
がある。
スイッチＱ４０，Ｑ４１，Ｑ４２，Ｑ４３のゲートとソ
ース間の電圧によって決定されるので、ソースに相当す
る線に従来のように接地電圧Ｖｓｓが接続されている
と、負荷の能力は、接地電圧Ｖｓｓが大きく変動しない
限り一定である。この場合以下の問題点が考えられる。
例えば、もしセンスアンプ回路ＳＡ１の増幅動作が、共
通ソース線ＰＳ１，ＮＳ１の電位がそれぞれＶｃｃレベ
ル，Ｖｓｓレベルに到達していないために、不十分な場
合、センスアンプ回路ＳＡ１の電流駆動能力は小さくな
っている。しかしながら、ＮＭＯＳトランジスタのスイ
ッチＱ４０，Ｑ４１による負荷回路の能力は、前記した
ように変わらないので、もし、この状態で共通データ線
ＣＤ１，／ＣＤ１が、共通のビット線選択信号線ＹＳ１
によって制御されるＰＭＯＳトランジスタからなるスイ
ッチＱ２，Ｑ３を介してビット線Ｄ，／Ｄに結合した場
合、前記負荷回路の能力の方がセンスアンプ回路ＳＡ１
の電流駆動能力に比較して大きすぎて、共通データ線Ｃ
Ｄ１，／ＣＤ１に得られる電位差が不十分になる可能性
がある。
【００７１】一方、この発明の第６の実施例の回路で
は、前記負荷回路の能力は、ＮＭＯＳトランジスタのス
イッチＱ４０，Ｑ４１のソース線に共通ソース線ＮＳ１
が接続されているので、従来の負荷回路とは異なり、共
通ソース線ＮＳ１が十分Ｖｓｓレベルに到達していない
場合は、前記負荷回路の能力は自動的に小さくなり、も
し、センスアンプ回路ＳＡ１の電流駆動能力が小さくな
っている場合でも、前記した従来の負荷回路のような問
題点は解決できる効果を有する。
は、前記負荷回路の能力は、ＮＭＯＳトランジスタのス
イッチＱ４０，Ｑ４１のソース線に共通ソース線ＮＳ１
が接続されているので、従来の負荷回路とは異なり、共
通ソース線ＮＳ１が十分Ｖｓｓレベルに到達していない
場合は、前記負荷回路の能力は自動的に小さくなり、も
し、センスアンプ回路ＳＡ１の電流駆動能力が小さくな
っている場合でも、前記した従来の負荷回路のような問
題点は解決できる効果を有する。
【００７２】また、この負荷回路には、従来のようにメ
モリセルアレイの選択に対応した選択回路を、新たに設
けなくても、共通ソース線ＮＳｎは、非選択メモリセル
アレイに対応するものは、もともと、ＮＭＯＳトランジ
スタからなるスイッチＱ２３，Ｑ２４によって共通デー
タ線ＣＤ１，／ＣＤ１と接続されている。したがって、
さらにＮＭＯＳトランジスタのスイッチＱ４２，Ｑ４３
によって接続したとしても、なんら電位変動も貫通電流
も流れず問題ではない。
モリセルアレイの選択に対応した選択回路を、新たに設
けなくても、共通ソース線ＮＳｎは、非選択メモリセル
アレイに対応するものは、もともと、ＮＭＯＳトランジ
スタからなるスイッチＱ２３，Ｑ２４によって共通デー
タ線ＣＤ１，／ＣＤ１と接続されている。したがって、
さらにＮＭＯＳトランジスタのスイッチＱ４２，Ｑ４３
によって接続したとしても、なんら電位変動も貫通電流
も流れず問題ではない。
【００７３】そのため、従来のようにレイアウト面積の
点で犠牲を払って、メモリセルアレイの選択に対応した
選択回路を新たに設ける必要もなく、レイアウト面積の
点でも効果がある。
点で犠牲を払って、メモリセルアレイの選択に対応した
選択回路を新たに設ける必要もなく、レイアウト面積の
点でも効果がある。
【００７４】
【発明の効果】この発明のダイナミックＲＡＭによれ
ば、共通データ線のプルアップ回路、およびプルダウン
回路が必要なく、その選択回路も必要が無いので、メイ
ンアンプ回路周辺のレイアウト面積を削減できる。また
プルアップ回路およびプルダウン回路をオンにするタイ
ミングも、センスアンプ回路の活性化のタイミングで自
動的に決定され、そのためのタイミング回路および、制
御線も必要が無い。以上のような点で、高集積，高密
度，高速ＤＲＡＭの読み出し回路において、その実用的
効果は大きい。
ば、共通データ線のプルアップ回路、およびプルダウン
回路が必要なく、その選択回路も必要が無いので、メイ
ンアンプ回路周辺のレイアウト面積を削減できる。また
プルアップ回路およびプルダウン回路をオンにするタイ
ミングも、センスアンプ回路の活性化のタイミングで自
動的に決定され、そのためのタイミング回路および、制
御線も必要が無い。以上のような点で、高集積，高密
度，高速ＤＲＡＭの読み出し回路において、その実用的
効果は大きい。
【図１】この発明の第１の実施例のダイナミックＲＡＭ
の読み出し回路およびその周辺部の回路図である。
の読み出し回路およびその周辺部の回路図である。
【図２】同じくダイナミックＲＡＭの読み出し回路およ
びその周辺部のブロック図である。
びその周辺部のブロック図である。
【図３】（ａ）は図１のダイナミックＲＡＭの要部の具
体回路図、（ｂ）は同図（ａ）の各部のタイムチャート
である。
体回路図、（ｂ）は同図（ａ）の各部のタイムチャート
である。
【図４】センスアンプ回路ＳＡｎの具体回路図である。
【図５】（ａ）はこの発明の第１の実施例におけるプリ
チャージ回路ＰＣＥＱ１，ＰＣＥＱ２の具体回路図であ
り、（ｂ）はこの発明の第２の実施例のダイナミックＲ
ＡＭにおけるプリチャージ回路ＰＣＥＱ１，ＰＣＥＱ２
の具体回路図であり、（ｃ）はこの発明の第４の実施例
のダイナミックＲＡＭにおけるプリチャージ回路ＰＣＥ
Ｑ１，ＰＣＥＱ２の回路図である。
チャージ回路ＰＣＥＱ１，ＰＣＥＱ２の具体回路図であ
り、（ｂ）はこの発明の第２の実施例のダイナミックＲ
ＡＭにおけるプリチャージ回路ＰＣＥＱ１，ＰＣＥＱ２
の具体回路図であり、（ｃ）はこの発明の第４の実施例
のダイナミックＲＡＭにおけるプリチャージ回路ＰＣＥ
Ｑ１，ＰＣＥＱ２の回路図である。
【図６】（ａ）は図５（ａ）におけるビット線Ｄ，／Ｄ
の電位と共通ソース線ＮＳ１，ＰＳ１のプリチャージ電
位の状態を示す説明図であり、（ｂ）は図５（ｂ）にお
けるビット線Ｄ，／Ｄの電位と共通ソース線ＮＳ１，Ｐ
Ｓ１のプリチャージ電位の状態を示す説明図であり、
（ｃ）は図５（ｃ）におけるビット線Ｄ，／Ｄの電位と
共通ソース線ＮＳ１，ＰＳ１のプリチャージ電位の状態
を示す説明図である。
の電位と共通ソース線ＮＳ１，ＰＳ１のプリチャージ電
位の状態を示す説明図であり、（ｂ）は図５（ｂ）にお
けるビット線Ｄ，／Ｄの電位と共通ソース線ＮＳ１，Ｐ
Ｓ１のプリチャージ電位の状態を示す説明図であり、
（ｃ）は図５（ｃ）におけるビット線Ｄ，／Ｄの電位と
共通ソース線ＮＳ１，ＰＳ１のプリチャージ電位の状態
を示す説明図である。
【図７】第１の実施例のダイナミックＲＡＭのタイムチ
ャートである。
ャートである。
【図８】この発明の第３の実施例のダイナミックＲＡＭ
の読み出し回路およびその周辺部の回路図である。
の読み出し回路およびその周辺部の回路図である。
【図９】図９に図８のダイナミックＲＡＭの各部のタイ
ムチャートである。
ムチャートである。
【図１０】この発明の第５の実施例のダイナミックＲＡ
Ｍの読み出し回路およびその周辺部の回路図である。
Ｍの読み出し回路およびその周辺部の回路図である。
【図１１】図１０のダイナミックＲＡＭの各部のタイム
チャートである。
チャートである。
【図１２】この発明の第６の実施例のダイナミックＲＡ
Ｍの読み出し回路およびその周辺部の回路図である。
Ｍの読み出し回路およびその周辺部の回路図である。
【図１３】図１２のダイナミックＲＡＭの各部のタイム
チャートである。
チャートである。
【図１４】従来のダイナミックＲＡＭの回路図である。
【図１５】同じく従来のダイナミックＲＡＭのブロック
図である
図である
【図１６】図１４の選択回路ＳＷ１，ＳＷ２の要部の回
路図である。
路図である。
【図１７】図１４のダイナミックＲＡＭの各部のタイム
チャートである。
チャートである。
Ｑ１８，Ｑ１９，Ｑ２３，Ｑ２４ スイッチ Ｍ−ＡＲＹ１〜Ｍ−ＡＲＹ４ メモリアレイ ＹＤＣＲ コラムアドレスデコーダ ＳＷ１〜ＳＷ４ 選択回路 ＸＤＣＲ１〜ＸＤＣＲ４ ローアドレスデコーダ（ワ
ード線選択回路） ＳＡ１〜ＳＡ４ センスアンプ回路 ＭＡ１ メインアンプ回路 ＰＣ１〜ＰＣ４ プリチャージ回路 Ｑｍ アドレス選択用トランジスタ Ｃｍ 情報記憶用キャパシタ Ｄ，／Ｄ ビット線 Ｗ ワード線 ＮＳ１，ＰＳ１，ＮＳ２，ＰＳ２ 共通ソース線 ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２ 共通データ線 ＰＣＥＱ１，ＰＣＥＱ２ プリチャージ回路
ード線選択回路） ＳＡ１〜ＳＡ４ センスアンプ回路 ＭＡ１ メインアンプ回路 ＰＣ１〜ＰＣ４ プリチャージ回路 Ｑｍ アドレス選択用トランジスタ Ｃｍ 情報記憶用キャパシタ Ｄ，／Ｄ ビット線 Ｗ ワード線 ＮＳ１，ＰＳ１，ＮＳ２，ＰＳ２ 共通ソース線 ＣＤ１，／ＣＤ１，ＣＤ２，／ＣＤ２ 共通データ線 ＰＣＥＱ１，ＰＣＥＱ２ プリチャージ回路
Claims (10)
- 【請求項１】 アドレス選択用トランジスタと情報記憶
用キャパシタとからなる複数のメモリセルがビット線と
ワード線の交差点にマトリクスに配置されて構成された
複数のメモリアレイと、前記ビット線を第１のプリチャ
ージ電位にプリチャージさせる第１のプリチャージ回路
と、共通データ線選択信号により前記複数のメモリアレ
イのビット線と共通データ線とを結合させるコラムアド
レスデコード回路と、前記複数のメモリアレイに対して
のみそのワード線の選択動作を行うワード線選択回路
と、このワード線選択回路により選択されたワード線に
接続されたメモリセルから読み出したデータ信号の増幅
動作を行うセンスアンプ回路と、前記選択されたワード
線に対応してセンスアンプ回路を選択する選択回路と、
前記センスアンプ回路の増幅動作に必要な動作電圧とし
て電源電圧および接地電圧をそれぞれ供給する共通ソー
ス線と前記アドレスに対応して実質的に選択するべきメ
モリセルが存在するメモリアレイに対応した前記共通デ
ータ線とを前記センスアンプ回路の非選択期間のみなら
ず選択期間にも結合させるスイッチと、前記センスアン
プ回路の非選択期間に前記共通ソース線を第２および第
３のプリチャージ電位にそれぞれプリチャージさせる第
２のプリチャージ回路とを備えたダイナミックＲＡＭ。 - 【請求項２】 センスアンプ回路は、ラッチ形態にされ
たＣＭＯＳインバータ回路を含み、前記ＣＭＯＳインバ
ータ回路を構成するＮチャネルＭＯＳＦＥＴとＰチャネ
ルＭＯＳＦＥＴのソースがそれぞれ共通化され、その増
幅動作期間には前記ＮチャネルＭＯＳＦＥＴの共通ソー
ス線には接地電圧が供給され、前記ＰチャネルＭＯＳＦ
ＥＴの共通ソース線には電源電圧が供給され、その非選
択期間には前記共通ソース線はそれぞれ第２および第３
のプリチャージ電位にプリチャージされることを特徴と
する請求項１記載のダイナミックＲＡＭ。 - 【請求項３】 第２および第３のプリチャージ電位は同
電位であり、かつその電位はビット線のプリチャージ電
位である第１のプリチャージ電位とほぼ同電位であるこ
とを特徴とする請求項１記載のダイナミックＲＡＭ。 - 【請求項４】 第２あるいは第３のプリチャージ電位は
異電位であり、その電位の一方はビット線のプリチャー
ジ電位である第１のプリチャージ電位とほぼ同電位であ
り、かつその電位にプリチャージされる側の共通ソース
線を非選択期間のみならず選択期間にもスイッチを介し
て共通データ線と結合させることを特徴とする請求項１
記載のダイナミックＲＡＭ。 - 【請求項５】 センスアンプ回路を構成するＮチャネル
ＭＯＳＦＥＴの共通ソース線と共通データ線とを、その
非選択期間のみならず選択期間にもスイッチを介して結
合させることを特徴とする請求項２記載のダイナミック
ＲＡＭ。 - 【請求項６】 センスアンプ回路を構成するＰチャネル
ＭＯＳＦＥＴの共通ソース線と共通データ線とを、その
非選択期間のみならず選択期間にもスイッチを介して結
合させることを特徴とする請求項２記載のダイナミック
ＲＡＭ。 - 【請求項７】 共通データ線は、それが選択状態にされ
その共通データ線にビット線からの情報が伝達された後
に、オン状態にされるメインアンプ回路の入力端子およ
び書き込み回路の出力端子が結合されるものであること
を特徴とする請求項１記載のダイナミックＲＡＭ。 - 【請求項８】 メモリアレイの選択期間のうち、メイン
アンプ回路の活性化期間のみ、前記選択メモリアレイに
対応するセンスアンプ回路の共通ソース線と共通データ
線とを結合させているスイッチをオフ状態にさせること
を特徴とする請求項７記載のダイナミックＲＡＭ。 - 【請求項９】 メモリアレイに対応するように設けられ
た共通データ線負荷回路は、共通データ線をプルアップ
する回路を含み、前記プルアップ回路に接続されている
電源は、それぞれメモリアレイに対応して設けられたセ
ンスアンプ回路の電源電圧が供給される共通ソース線か
ら供給されることを特徴とする請求項７記載のダイナミ
ックＲＡＭ。 - 【請求項１０】 メモリアレイに対応するように設けら
れた共通データ線負荷回路は、共通データ線をプルダウ
ンする回路を含み、前記プルダウン回路に接続されてい
る電源は、それぞれメモリアレイに対応して設けられた
センスアンプ回路の接地電圧が供給される共通ソース線
から供給されることを特徴とする請求項７記載のダイナ
ミックＲＡＭ。
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|---|---|---|---|
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| JP3051582A JP2718577B2 (ja) | 1991-03-15 | 1991-03-15 | ダイナミックｒａｍ |
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