DE102004010191B4

DE102004010191B4 - Integrierter Halbleiterspeicher mit Leseverstärker

Info

Publication number: DE102004010191B4
Application number: DE102004010191A
Authority: DE
Inventors: Michael Bernhard Sommer; Helmut Schneider
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-03-02
Filing date: 2004-03-02
Publication date: 2010-09-23
Anticipated expiration: 2024-03-03
Also published as: US20050207251A1; US7126870B2; DE102004010191A1

Abstract

Integrierter Halbleiterspeicher mit Leseverstärker
– mit einem Speicherzellenfeld mit einer ersten Bitleitung (BLl') und einer zweiten Bitleitung (/BLl'),
– bei dem der Leseverstärker eine erste Signalleitung (BSAl), eine zweite Signalleitung (/BSAl) und einen ersten Steueranschluss (MINl) zum Anlegen eines ersten Steuersignals (MUXl) umfasst,
– bei dem die erste und zweite Bitleitung (BLl', /BLl') des Speicherzellenfeldes und die erste und zweite Signalleitung (BSAl, /BSAl) des Leseverstärkers jeweils als durchgehende Leiterbahnen (BLl', /BLl', BSAl) ausgebildet sind,
– bei dem die erste Bitleitung (BLl') des Speicherzellenfeldes mit der ersten Signalleitung (BSAl) des Leseverstärkers über eine durchgehende Leiterbahn (BLl', BSAl) und die zweite Bitleitung (/BLl') des Speicherzellenfeldes mit der zweiten Signalleitung (/BSAl) des Leseverstärkers über eine weitere durchgehende Leiterbahn (/BLl', /BSAl) verbunden ist,
– bei dem der Leseverstärker eine erste Schaltungseinheit (10a) mit einem ersten Schalttransistor (11a) mit einem Steueranschluss (S11a), mit einem zweiten Schalttransistor (12a) mit einem Steueranschluss...

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einem Leseverstärker.
Bei einem integrierten Halbleiterspeicher, beispielsweise einem DRAN(= Dynamic Random Access Memory)-Halbleiterspeicher sind die Speicherzellen in einem oder mehreren Speicherzellenfeldern angeordnet. Eine einzelne DRAM-Speicherzelle, die einen Auswahltransistor und einen Speicherkondensator umfasst, ist zum Ein- und Auslesen von Informationen mit einer Bitleitung verbunden. Beim Aktivieren der DRAM-Speicherzelle für einen Lese- bzw. Schreibzugriff wird der Auswahltransistor der Speicherzelle durch ein entsprechendes Steuersignal auf einer Wortleitung leitend gesteuert. Der Speicherkondensator der DRAM-Speicherzelle ist über die leitend gesteuerte Strecke des Auswahltransistors mit der Bitleitung verbunden. Bei einem Auslesevorgang verändert die auf dem Speicherkondensator gespeicherte Ladung das Spannungspotential der Bitleitung. Wenn der Speicherkondensator auf ein hohes Spannungspotential aufgeladen ist, das beispielsweise einem logischen 1-Zustand entspricht, so kommt es beim Auslesen der Speicherzelle auf der Bitleitung zu einer Potentialanhebung. Wenn die Elektroden des Speicherkondensators auf ein niedriges Spannungspotential aufgeladen sind, das beispielsweise dem logischen 0-Zustand entspricht, so kommt es bei einem Auslesevorgang auf der Bitleitung zu einer Potentialabsenkung. Die auf den Elektroden des Speicherkondensators vorhandene Ladungsmenge bewirkt jedoch im Allgemeinen nur eine geringe Potentialschwankung auf der Bitleitung. Die Bitleitung wird deshalb beim Ein- bzw. Auslesen einer Information in die Speicherzel le bzw. aus der Speicherzelle über einen steuerbaren Schalter mit einem Leseverstärker verbunden. Beim Auslesen einer Information verstärkt der Leseverstärker eine Potentialanhebung auf der Bitleitung ausgangsseitig zu einem hohen Spannungspotential, wohingegen er eine Potentialabsenkung ausgangsseitig in ein niedriges Spannungspotential umwandelt.
Beim Einschreiben einer Information in die Speicherzelle lädt der Leseverstärker den Speicherkondensator der betreffenden Speicherzelle auf das hohe Spannungspotential auf, wenn eine logische 1-Information abgespeichert werden soll, und auf das niedrige Spannungspotential auf, wenn eine logische 0-Information abgespeichert werden soll.
Da der Speicherkondensator die auf seinen Elektroden gespeicherte Ladung nur über eine sehr begrenzte Zeit speichern kann, muss die Ladung in einem sogenannten Refresh-Vorgang aufgefrischt werden. Dazu wird die Speicherzelle von Zeit zu Zeit intern ausgelesen. Wenn der Leseverstärker auf der Bitleitung bei diesem internen Auslesevorgang eine Potentialanhebung detektiert, so steuert er die an die Speicherzelle angeschlossene Bitleitung mit dem hohen Spannungspegel an. Wenn der Leseverstärker eine Potentialabsenkung auf der Bitleitung detektiert, so steuert er die mit der Speicherzelle verbundene Bitleitung mit dem niedrigen Spannungspegel an. Dadurch kann gewährleistet werden, dass auf den Elektroden des Speicherkondensators immer ein hoher bzw. niedriger Ladungspegel vorhanden ist.
Zur Verdeutlichung eines derart aufgebauten integrierten Halbleiterspeichers ist in 6 ein Leseverstärker 100 dargestellt, der über eine Bitleitungen BLl und eine dazu komplementäre Bitleitung /BLl ein erstes Speicherzellenfeld zu seiner linken Seite und über eine Bitleitung BLr und eine dazu komplementäre Bitleitung /BLr ein zweites Speicherzellenfeld zu seiner rechten Seite ansteuern kann. Zu seiner linken Seite wird zu diesem Zweck eine interne Signalleitung BSA bzw. eine dazu komplementäre Signalleitung /BSA des Leseverstärkers 100 über eine Schalteinheit 50l mit der Bitleitung BLl bzw. der dazu komplementären Bitleitung /BLl des ersten Speicherzellenfeldes verbunden. Bei einem Zugriff auf das zweite Speicherzellenfeld zu seiner rechten Seite kann die interne Signalleitung BSA bzw. die dazu komplementäre Signalleitung /BSA des Leseverstärkers 100 über eine Schalteinheit 50r mit einer Bitleitung BLr bzw. einer dazu komplementären Bitleitung /BLr verbunden werden.
Der Leseverstärker 100 umfasst weiter eine Schaltungseinheit 20 zur Verstärkung einer logischen 1-Information, eine Schaltungseinheit 30 zur Verstärkung einer logischen 0-Information, und eine Schaltungseinheit 40, mit der die Bitleitungen BLl und BLr bzw. die komplementären Bitleitungen /BLl und /BLr mit einer lokalen Datenleitung LDQ bzw. einer dazu komplementären lokalen Datenleitung /LDQ verbindbar sind. Die lokalen Datenleitungen LDQ und /LDQ sind im Allgemeinen mit einem hier nicht dargestellten sekundären Leseverstärker verbunden.
Die Schaltungseinheit 20 umfasst die beiden Schalttransistoren 21 und 22, die beispielsweise als p-Kanal-Transistoren ausgebildet sind. Der Steueranschluss des Schalttransistors 21 ist mit der komplementären Signalleitung /BSA des Leseverstärkers und der Steueranschluss des Schalttransistors 22 ist mit der Signalleitung BSA des Leseverstärkers verbunden. Die beiden Schalttransistoren sind über ihren gemeinsamen Anschluss A20 untereinander verbunden. Der gemeinsame Anschluss A20 ist über einen Schalttransistor TH, der über ein Steuersignal PSET steuerbar ist, mit dem Anschluss zum Anlegen eines hohen Spannungspotentials VBLH, das der logischen 1-Information entspricht, verbunden. Weiterhin ist der Anschluss A20 über die steuerbare Strecke des Schalttransistors 21 mit der Signalleitung BSA und über die steuerbare Strecke des Schalttransistors 22 mit der komplementären Signalleitung /BSA des Leseverstärkers verbunden.
Die Schaltungseinheit 30 umfasst zwei als n-Kanal-Transistoren ausgebildete Schalttransistoren 31 und 32. Ein Steueranschluss des Schalttransistors 31 ist mit der komplementären Signalleitung /BSA des Leseverstärkers verbunden. Ein Steueranschluss des Schalttransistors 32 ist mit der Signalleitung BSA des Leseverstärkers verbunden. Die beiden Schalttransistoren 31 und 32 sind über einen gemeinsamen Anschluss A30 untereinander verbunden. Der Anschluss A30 ist über einen Schalttransistor TL, der über ein Steuersignal NSET steuerbar ist, mit einem Anschluss zum Anlegen eines niedrigen Spannungspotentials VBLL, das der logischen 0-Information entspricht, verbunden. Über die steuerbare Strecke des Schalttransistors 31 ist der Anschluss A30 mit der Signalleitung BSA und über die steuerbare Strecke des Schalttransistors 32 mit der Signalleitung /BSA verbunden.
Die Schaltungseinheit 40 umfasst die beiden Schalttransistoren 41 und 42, die beispielsweise als n-Kanal-Transistoren ausgebildet sind. Die beiden Schalttransistoren sind über ein Steuersignal CSL, das an einem gemeinsamen Steueranschluss CIN angelegt wird, steuerbar. Die Signalleitung BSA des Leseverstärkers 100 ist über die steuerbare Strecke des Schalttransistors 41 mit der lokalen Datenleitung LDQ verbunden. Die komplementäre Signalleitung /BSA des Leseverstärkers 100 ist über die steuerbare Strecke des Schalttransistors 42 mit der komplementären lokalen Datenleitung /LDQ verbunden.
Die Signalleitung BSA und die komplementäre Signalleitung /BSA des Leseverstärkers sind über die Schalteinheit 50l mit der Bitleitung BLl bzw. der dazu komplementären Bitleitung /BLl zur Ansteuerung einer Speicherzelle SZ im ersten Speicherzellenfeld verbunden. Die Schalteinheit 50l umfasst dazu einen Schalttransistor 51l und einen Schalttransistor 52l, welche beispielsweise als n-Kanal-Transistoren ausgebildet sind. Die beiden Schalttransistoren sind über einen gemeinsamen Steueranschluss MINl zum Anlegen eines Steuersignals MUXl steuerbar. Über die Schalteinheit 50r ist die Signalleitung BSA bzw. die dazu komplementäre Signalleitung /BSA des Leseverstärkers 100 mit der Bitleitung BLr bzw. der dazu komplementären Bitleitung /BLr zur Ansteuerung einer Speicherzelle im rechten Speicherzellenfeld verbunden. Die Schalteinheit 50r umfasst den Schalttransistor 51r, über dessen steuerbare Strecke die Signalleitung BSA des Leseverstärkers mit der Bitleitung BLr verbindbar ist und einen Schalttransistor 52r, über dessen steuerbare Strecke die komplementäre Signalleitung /BSA mit der komplementären Bitleitung /BLr verbindbar ist. Die beiden Schalttransistoren sind über einen gemeinsamen Steueranschluss MINr zum Anlegen eines Steuersignals MUXr steuerbar.
Zwischen die Bitleitung BLl und die komplementäre Bitleitung /BLl des ersten Speicherzellenfeldes und die Bitleitung BLr und die komplementäre Bitleitung /BLr des zweiten Speicherzellenfeldes ist jeweils eine Schaltungseinheit 10 zum Vorladen der Bitleitungen auf ein gemeinsames Vorladepotential geschaltet. Die Schaltungseinheiten 10 im ersten und zweiten Speicherzellenfeld umfassen dazu jeweils einen Schalttransis tor 11, über den die Bitleitungen BLl und BLr mit ihren komplementären Bitleitungen /BLl und /BLr verbindbar sind. Die Bitleitungen BLl bzw. BLr sind des weiteren über einen Schalttransistor 12 und einen Strombegrenzer-Transistor TB, der von einem Steuersignal VINT angesteuert wird, mit einem Anschluss VEINl bzw. einem Anschluss VEINr zum Anlegen einer Vorladespannung VBLEQ verbunden. Die komplementären Bitleitungen /BLl und /BLr sind über einen Schalttransistor 13 und den Strombegrenzer-Transistor TB mit dem Anschluss VEINl bzw. VEINr zum Anlegen des Vorladepotentials VBLEQ verbunden.
Aus Gründen der besseren Übersichtlichkeit ist nur an die Bitleitung BLl des ersten Speicherzellenfeldes eine Speicherzelle SZ und an die dazu komplementäre Bitleitung /BLl des ersten Speicherzellenfeldes ein Speicherkondensator SC' angeschlossen. Die Speicherzelle SZ ist als DRAM-Speicherzelle ausgebildet und umfasst einen Auswahltransistor AT, über dessen steuerbare Strecke ein Speicherkondensator SC mit der Bitleitung BLl verbunden ist. Der Auswahltransistor AT ist durch das Anlegen eines Steuersignals WL an seinen Steueranschluss WIN steuerbar.
Im folgenden wird die Funktionsweise des Leseverstärkers 100 und der mit ihm verbundenen Schaltungskomponenten beschrieben. Zum Ein- bzw. Auslesen einer Information in die Speicherzelle bzw. aus der Speicherzelle wird der Leseverstärker 100 in einen ersten Betriebszustand geschaltet. Durch Ansteuerung der Speicherzelle SZ mit dem Steuersignal WL wird der Auswahltransistor AT leitend gesteuert, so dass der Speicherkondensator SC über die steuerbare Strecke des Auswahltransistors mit der Bitleitung BLl verbunden ist. Im ersten Betriebszustand des Leseverstärkers 100 werden die Schalttransistoren 11, 12 und 13 der Schaltungseinheit 10 des ersten Speicherzellenfeldes durch das Anlegen eines Steuersignals EQL an ihren gemeinsamen Steueranschluss EINT gesperrt betrieben. Die beiden Schalttransistoren 51l und 52l werden durch das Anlegen eines entsprechenden Zustandes des Steuersignals MUXl leitend gesteuert. Die Bitleitungen BLl bzw. die komplementäre Bitleitung /BLl sind über die leitend gesteuerten Strecken der Schalttransistoren 51l und 52l mit der Signalleitung BSA bzw. der komplementären Signalleitung /BSA des Leseverstärkers 100 verbunden. Gleichzeitig werden die beiden Schalttransistoren 51r und 52r durch das Anlegen eines entsprechenden Zustands des Steuersignals MUXr an den Steueranschluss MINr gesperrt betrieben, so dass die Signalleitung BSA und die komplementäre Signalleitung /BSA des Leseverstärkers 100 von den Bitleitungen BLr und der komplementären Bitleitung /BLr des zweiten Speicherzellenfeldes getrennt sind. Über das Steuersignal NSET bzw. PSET werden die beiden Schalttransistoren TL und TH leitend gesteuert, so dass das hohe Spannungsspotential VBLH am gemeinsamen Anschluss A20 der beiden p-Kanal-Schalttransistoren 21 und 22 anliegt und das niedrige Spannungspotential VBLL am gemeinsamen Anschluss A30 der beiden Schalttransistoren 31 und 32 anliegt.
Wird vorausgesetzt, dass die Bitleitungen und komplementären Bitleitungen vor einem Lesezugriff auf das Vorladepotential VBLEQ aufgeladen sind, so kommt es beim Auslesen einer in der Speicherzelle SZ gespeicherten 1-Information auf der Bitleitung BLl zu der eingangs beschriebenen Potentialanhebung gegenüber dem Vorladepotential VBLEQ. Die Potentialanhebung wird über den Schalttransistor 51l auf die Signalleitung BSA des Leseverstärkers übertragen. Die Potentialanhebung auf der Signalleitung BSA bewirkt, dass der Schalttransistor 32 leitend gesteuert wird. Auf der komplementären Signalleitung /BSA liegt in diesem Fall das niedrige Spannungspotential VBLL an, das über den leitend gesteuerten Schalttransistor 52l auf die komplementäre Bitleitung /BLl übertragen wird. Der Speicherkondensator SC' lädt sich dadurch auf das niedrige Spannungspotential VBLL auf. Durch den niedrigen Spannungspegel VBLL auf der komplementären Signalleitung /BSA des Leseverstärkers 100 ist der Schalttransistor 31 gesperrt, wohingegen der Schalttransistor 21 leitend gesteuert wird. Über den leitend gesteuerten p-Kanal-Transistor 21 entsteht auf der Signalleitung BSA der hohe Spannungspegel VBLH, der wiederum den Schalttransistor 22 sicher sperrt. In dieser Schaltkonfiguration wird ein der logischen 1-Information entsprechendes hohes Spannungspotential VBLH in die Speicherzelle SZ zurückgeschrieben (Refresh-Vorgang). Zum Auslesen der in der Speicherzelle SZ gespeicherten Information werden zusätzlich die Schalttransistoren 41 und 42 durch das Ansteuern mit einem entsprechenden Zustand des Steuersignals CSL leitend gesteuert, so dass die Signalleitung BSA mit der lokalen Datenleitung LDQ und die komplementäre Signalleitung /BSA mit der komplementären Datenleitung /LDQ verbunden ist.
Wenn in der Speicherzelle SZ eine logische 0-Information abgespeichert worden ist, so kommt es auf der Bitleitung BLl bei Aktivierung des Auswahltransistors AT zu einer Potentialabsenkung gegenüber dem Vorladepotential VBLEQ. Über den leitend gesteuerten Schalttransistor 51l wird die Potentialabsenkung der Bitleitung BLl auf die Signalleitung BSA des Leseverstärkers 100 übertragen. Die Potentialabsenkung auf der Signalleitung BSA bewirkt, dass der p-Kanal-Schalttransistor 22 leitend gesteuert wird. Dadurch entsteht auf der komplementären Signalleitung /BSA der hohe Spannungspegel VBLH, wodurch der Schalttransistor 21 sicher gesperrt wird und der Schalttransistor 31 leitend gesteuert wird. Über den leitend gesteuerten Schalttransistor 31 entsteht auf der Signallei tung BSA der niedrige Spannungspegel VBLL, der wiederum den Schalttransistor 32 sicher sperrt. In dieser Schaltkonfiguration des Leseverstärkers 100 wird der der logischen 0-Information entsprechende niedrige Spannungspegel VBLL in die Speicherzelle SZ zurückgeschrieben (Refresh-Vorgang). Der mit der komplementären Bitleitung /BLl verbundene Speicherkondensator SC' lädt sich hingegen auf den hohen Spannungspegel VBLH auf. Wenn die logische 0-Information aus der Speicherzelle SZ ausgelesen werden soll, so werden die beiden Schalttransistoren 41 und 42 durch das Ansteuern mit einem entsprechenden Zustand des Signals CSL leitend gesteuert, so dass die Signalleitung BSA mit der lokalen Datenleitung LDQ und die komplementäre Signalleitung /BSA mit der komplementären Datenleitung /LDQ verbunden ist.
Wenn eine Information in eine Speicherzelle des zweiten Speicherzellenfeldes auf der rechten Seite des Leseverstärkers 100 eingelesen bzw. aus ihr ausgelesen werden soll, so werden die Schalttransistoren 51l und 52l gesperrt betrieben. Die Schalttransistoren 51r und 52r werden durch das Ansteuern mit einem entsprechenden Zustand des Steuersignals MUXr leitend gesteuert, so dass in diesem Fall die Bitleitungen BLr und /BLr mit den Signalleitungen BSA und /BSA des Leseverstärkers 100 verbunden sind. Die Schalttransistoren 11, 12 und 13 der Schaltungseinheit 10 des zweiten Speicherzellenfeldes werden gesperrt betrieben. Die Funktionsweise des Leseverstärkers 100 und seiner Schaltungskomponenten 20, 30 und 40 entspricht ansonsten der bei einem Zugriff auf das erste Speicherzellenfeld beschriebenen Funktion.
Zwischen einem Lese- und Schreibzugriff auf eine Speicherzelle wird der Leseverstärker in einem zweiten Betriebszustand betrieben. Im zweiten Betriebszustand des Leseverstärkers werden die Bitleitungen auf das gemeinsame Vorladepotential VBLEQ aufgeladen. Dazu werden die jeweiligen Schalttransistoren 11, 12 und 13 der Schaltungseinheiten 10 des ersten und zweiten Speicherzellenfeldes durch das Ansteuern mit einem entsprechenden Zustand des Steuersignals EQLl bzw. EQLr leitend gesteuert. Über die jeweiligen Strombegrenzer-Transistoren TB und die jeweilig leitend gesteuerten Schalttransistoren 12 sind die Bitleitungen BLl bzw. BLr mit dem Vorladepotential VBLEQ verbunden. Ferner sind die komplementären Bitleitungen /BLl und /BLr über die jeweilig leitend gesteuerten Schalttransistoren 13 und die jeweiligen Strombegrenzer-Transistoren TB ebenfalls mit dem Vorladepotential VBLEQ verbunden. Untereinander sind die Bitleitungen und ihre komplementäre Bitleitungen jeweils über die leitend gesteuerten Schalttransistoren 11 verbunden.
In der Patentschrift DE 101 07 314 ist ein derart aufgebauter Leseverstärker beschrieben, der über Schalttransistoren mit einem Bitleitungspaar eines linken bzw. rechten Speicherzellenfeldes verbunden wird. Die Schaltertransistoren werden dazu benutzt, bei einem Lesevorgang die Gesamtkapazität einer komplementären Bitleitung eines Bitleitungspaares zu vergrößern. Dadurch kann die parasitäre kapazitive Kopplung zwischen Bitleitungen eines Bitleitungspaares während des Lesevorgangs reduziert werden.
Ein Leseverstärker der oben beschriebenen Art weist zahlreiche Nachteile auf. Die im Allgemeinen als n-Kanal-Transistoren ausgebildeten Schalttransistoren 51 und 52, die die Signalleitung BSA bzw. die komplementäre Signalleitung /BSA des Leseverstärkers 100 mit den Bitleitungen BL bzw. den komplementären Bitleitungen /BL verbinden, sind im ersten Betriebszustand des Leseverstärkers zwar leitend gesteuert, stellen jedoch immer noch einen gewissen Widerstand dar. Eine Erhöhung des Kanalwiderstandes der Schalttransistoren tritt insbesondere beim Betreiben des integrierten Halbleiterspeichers in einem niedrigen Temperaturbereich auf, da sich bei niedrigen Temperaturen die Einsatzspannung der Schalttransistoren erhöht. Ein Signal, beispielsweise das der logischen 1-Information entsprechende Spannungssignal VBLH, das über einen dieser Transistoren laufen muss, wird somit geschwächt. Bei der Verwendung von n-Kanal-Transistoren treten dabei insbesondere bei der Übertragung von hohen Spannungspegeln von der Bitleitung BL auf die Signalleitung vermehrt Probleme auf.
Zur Verbesserung der Stromergiebigkeit werden die Schalttransistoren deshalb zum leitend Steuern mit hohen Steuerspannungen angesteuert. Solche Steuerspannungen liegen beispielsweise im Bereich von 2,9 V. Um eine Zerstörung des Gate-Kontaktes durch diese hohen Steuerspannungen zu vermeiden, ist die Oxidschicht unterhalb des Gate-Kontaktes sehr dick ausgebildet. Bei den verwendeten Transistoren handelt es sich daher im Allgemeinen um sogenannte Dick-Oxid-Transistoren.
Um die Stromergiebigkeit der zwischen die Bitleitungen der Speicherzellenfelder und die Signalleitungen der Leseverstärker geschalteten Schalttransistoren weiter zu erhöhen, werden außerdem Transistoren mit großen Weiten-/ und Längen-Verhältnissen verwendet. Zur Herstellung von Schalttransistoren mit dicken Oxidschichten und großen Kanalweiten wird im Schaltungslayout jedoch viel Platz benötigt.
Neben der Vergrößerung der Kanalweiten ist man bestrebt, durch eine Reduzierung der Kanallängen der Schalttransistoren das Weiten-/ und Längen-Verhältnis zu erhöhen. Transistoren mit kurzen Kanallängen weisen jedoch starke Schwankungen der Einsatzspannung auf. Prozessschwankungen bei der Dimensionierung der Kanallänge gehen daher mit starken Schwankungen der Einsatzspannung einher.
Aus der US-A-5,265,058 ist ein integrierter Halbleiterspeicher bekannt, bei dem lokale Datenleitungen auf ein Potential gezogen werden, das im Wesentlichen dem Potential von angeschlossenen Bitleitungen entspricht oder geringfügig höher ist als dieses. Der integrierte Halbleiterspeicher umfasst eine Vorladeschaltung und eine Verstärkerschaltung. Die Vorladeschaltung dient zum Vorladen der Bitleitungen auf ein gemeinsames Vorladepotential. Steueranschlüsse von Schalttransistoren der Vorladeschaltung werden von einem Steuersignal angesteuert. Die Verstärkerschaltung umfasst n-Kanal-Transistoren und p-Kanal-Transistoren, deren Steueranschlüsse mit den jeweiligen Bitleitungen verbunden sind. Zur Einspeisung eines hohen bzw. niedrigen Spannungspotentials sind die steuerbaren Strecken der Transistoren über einen p-Kanal-Schalttransistor mit einem Potentialanschluss oder über einen n-Kanal-Schalttransistor mit einem Bezugsspannungspotential verbunden. Die Schalttransistoren der Vorladeschaltung sind als n-Kanal-Transistoren ausgebildet, die von einem ersten Steuersignal angesteuert werden, wobei ein Schalttransistor als p-Kanal-Transistor und ein Schalttransistor als n-Kanal-Transistor ausgeführt sind.
Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Halbleiterspeicher mit einem Leseverstärker anzugeben, zu dessen Steuerung eine möglichst geringe Anzahl von Steuersignalen erforderlich ist und bei dem eine Signalabschwächung bei Zuführung eines Signals von einer Bitleitung zu dem Leseverstärker oder von dem Leseverstärker zu der Bitleitung weitgehendst vermieden wird.
Der Erfindung liegt ferner die Aufgabe zugrunde, ein Verfahren zum Betreiben eines derart ausgebildeten integrierten Halbleiterspeichers anzugeben.
Diese Aufgabe wird durch einen integrierten Halbleiterspeicher gemäß Anspruch 1 und durch ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers gemäß Anspruch 13 gelöst.
Der integrierte Halbleiterspeicher umfasst ein erstes Speicherzellenfeld mit einer ersten Bitleitung und einer zweiten Bitleitung. Der Leseverstärker umfasst einen ersten Teilverstärker mit einer ersten Signalleitung, einer zweiten Signalleitung und einem Steueranschluss zum Anlegen eines ersten Steuersignals. Die erste und zweite Bitleitung des ersten Speicherzellenfeldes und die erste und zweite Signalleitung des ersten Teilverstärkers sind jeweils als durchgehende Leiterbahnen ausgebildet. Der erste Teilverstärker ist in einem ersten Betriebszustand und einem zweiten Betriebszustand betreibbar. Im ersten Betriebszustand des ersten Teilverstärkers mit der zweiten Signalleitung des ersten Teilverstärkers mit der zweiten Signalleitung des ersten Teilverstärkers hochohmig verbunden. Im zweiten Betriebszustand des ersten Teilverstärkers ist die erste Signalleitung des ersten Teilverstärkers mit der zweiten Signal leitung des ersten Teilverstärkers niederohmig verbunden. Im ersten und zweiten Betriebszustand des ersten Teilverstärkers ist die erste Bitleitung des ersten Speicherzellenfeldes mit der ersten Signalleitung des ersten Teilverstärkers über eine durchgehende Leiterbahn und die zweite Bitleitung des ersten Speicherzellenfeldes mit der zweiten Signalleitung des ersten Teilverstärkers über eine durchgehende Leiterbahn verbunden. Der erste Teilverstärker ist derart ausgebildet, dass er durch das Anlegen eines ersten Zustands des ersten Steuersignals im ersten Betriebszustand betrieben wird und durch das Anlegen eines zweiten Zustands des ersten Steuersignals im zweiten Betriebszustand betrieben wird.
Der integrierte Halbleiterspeicher kann darüber hinaus ein zweites Speicherzellenfeld mit einer ersten Bitleitung und einer zweiten Bitleitung umfassen. Der Leseverstärker umfasst in dieser Ausgestaltungsform einen zweiten Teilverstärker mit einer ersten Signalleitung, einer zweiten Signalleitung und einem Steueranschluss zum Anlegen eines zweiten Steuersignals. Die erste und zweite Bitleitung des zweiten Speicherzellenfeldes und die erste und zweite Signalleitung des zweiten Teilverstärkers sind jeweils als durchgehende Leiterbahnen ausgebildet. Der zweite Teilverstärker ist in einem ersten Betriebszustand und einem zweiten Betriebszustand betreibbar. Im ersten Betriebszustand des zweiten Teilverstärkers ist die erste Signalleitung des zweiten Teilverstärkers mit der zweiten Signalleitung hochohmig verbunden. Im zweiten Betriebszustand des zweiten Teilverstärkers ist die erste Signalleitung des zweiten Teilverstärkers mit der zweiten Signalleitung niederohmig verbunden. Im ersten und zweiten Betriebszustand des zweiten Teilverstärkers ist die erste Bitleitung des zweiten Speicherzellenfeldes mit der ersten Signalleitung des zweiten Teilverstärkers über eine durchge hende Leiterbahn verbunden und die zweite Bitleitung des zweiten Speicherzellenfeldes mit der zweiten Signalleitung des zweiten Teilverstärkers über eine weitere durchgehende Leiterbahn verbunden. Der zweite Teilverstärker ist derart ausgebildet, dass er durch das Anlegen eines ersten Zustands des zweiten Steuersignals im ersten Betriebszustand betrieben wird und durch das Anlegen eines zweiten Zustands des zweiten Steuersignals im zweiten Betriebszustand betrieben wird.
In einer Weiterbildung des integrierten Halbleiterspeichers umfasst der erste und zweite Teilverstärker jeweils eine erste Schaltungseinheit, wobei die erste Schaltungseinheit derart ausgebildet ist, dass sie den ersten Teilverstärker beim Anlegen des ersten Zustands des ersten Steuersignals in den ersten Betriebszustand schaltet und beim Anlegen des zweiten Zustands des ersten Steuersignals in den zweiten Betriebszustand schaltet. Ebenso ist die erste Schaltungseinheit des zweiten Teilverstärkers derart ausgebildet, dass sie den zweiten Teilverstärker beim Anlegen des ersten Zustands des zweiten Steuersignals in den ersten Betriebszustand schaltet und beim Anlegen des zweiten Zustands des zweiten Steuersignals in den zweiten Betriebszustand schaltet.
In einer Ausgestaltungsform der Erfindung umfassen die ersten Schaltungseinheiten jeweils einen ersten Schalttransistor mit einem Steueranschluss, einen zweiten Schalttransistor mit einem Steueranschluss und einen dritten Schalttransistor mit einem Steueranschluss. Der Leseverstärker weist einen ersten Eingangsanschluss zum Anlegen einer Vorladespannung auf. Ferner sind die jeweiligen Steueranschlüsse der Schaltransistoren der ersten Schaltungseinheit des ersten Teilverstärkers mit dem Steueranschluss zum Anlegen des ersten Steuersignals verbunden. Darüber hinaus sind die jeweiligen Steueranschlüs se der Schaltransistoren der ersten Schaltungseinheit des zweiten Teilverstärkers mit dem Steueranschluss zum Anlegen des zweiten Steuersignals verbunden.
Schließlich können die jeweiligen Schalttransistoren der ersten Schaltungseinheiten als Dickoxid-Transistoren ausgebildet sein
In einer anderen Ausführungsvariante sind die jeweiligen Schaltransistoren der ersten Schaltungseinheiten als p-Kanal-Feldeffekttransistoren ausgebildet.
In weiteren Ausgestaltungsform umfasst der integrierte Halbleiterspeicher einen Anschluss zum Anlegen eines ersten Spannungspotentials. Die Teilverstärker weisen jeweils eine zweite Schaltungseinheit mit jeweils einem Eingangsanschluss auf. Des weiteren umfassen die Teilverstärker jeweils einen ersten steuerbaren Schalter mit einem Steueranschluss. Die jeweiligen ersten steuerbaren Schalter sind zwischen den Anschluss zum Anlegen des ersten Spannungspotentials und die jeweiligen Eingangsanschlüsse der ersten Schaltungseinheiten geschaltet. Der Steueranschluss des ersten steuerbaren Schalters des ersten Teilverstärkers ist mit dem Steueranschluss zum Anlegen des ersten Steuersignals verbunden. Weiter ist der Steueranschluss des ersten steuerbaren Schalters des zweiten Teilverstärkers mit dem Steueranschluss zum Anlegen des zweiten Steuersignals verbunden. Der erste steuerbare Schalter des ersten Teilverstärkers ist derart ausgebildet, dass beim Anlegen des ersten Zustands des ersten Steuersignals der Anschluss zum Anlegen des ersten Spannungspotentials mit dem Eingangsanschluss der zweiten Schaltungseinheit des ersten Teilverstärkers niederohmig verbunden ist und beim Anlegen des zweiten Zustands des ersten Steuersignals der Anschluss zum Anlegen des ersten Spannungspotentials mit dem Eingangsanschluss der zweiten Schaltungseinheit des ersten Teilverstärkers hochohmig verbunden ist. Darüber hinaus ist der erste steuerbare Schalter des zweiten Teilverstärkers derart ausgebildet, dass beim Anlegen des ersten Zustands des zweiten Steuersignals der Anschluss zum Anlegen des ersten Spannungspotentials mit dem Eingangsanschluss der zweiten Schaltungseinheit des zweiten Teilverstärkers niederohmig verbunden ist und beim Anlegen des zweiten Zustands des zweiten Steuersignals der Anschluss zum Anlegen des ersten Spannungspotentials mit dem Eingangsanschluss der zweiten Schaltungseinheit des zweiten Teilverstärkers hochohmig verbunden ist.
Die jeweiligen ersten Schalter der Teilverstärker können als n-Kanal-Feldeffekttransistoren ausgebildet sein.
In einer weiteren Implementierung des erfindungsgemäßen integrierten Halbleiterspeichers umfassen die zweiten Schaltungseinheiten jeweils einen ersten Schalttransistor mit einem Steueranschluss und jeweils einen zweiten Schalttransistor mit einem Steueranschluss. Die jeweiligen Steueranschlüsse der ersten Schalttransistoren der zweiten Schaltungseinheiten sind mit den jeweiligen zweiten Signalleitungen der Teilverstärker verbunden. Weiterhin sind die jeweiligen Steueranschlüsse der zweiten Schalttransistoren der zweiten Schaltungseinheiten mit den jeweiligen ersten Signalleitungen der Teilverstärker verbunden. Darüber hinaus sind die jeweiligen ersten Schalttransistoren der zweiten Schaltungseinheiten zwischen die jeweiligen Eingangsanschlüsse der zweiten Schaltungseinheiten und die jeweiligen ersten Signalleitungen der jeweiligen Teilverstärker geschaltet. Die jeweiligen zweiten Schalttransistoren der zweiten Schaltungseinheiten sind zwischen die jeweiligen Eingangsanschlüsse der zweiten Schaltungseinheiten und die jeweiligen zweiten Signalleitungen der Teilverstärker geschaltet.
Die jeweiligen ersten und zweiten Schalttransistoren der zweiten Schaltungseinheiten können als p-Kanal-Feldeffekttransistoren ausgebildet sein.
Nach einem weiteren Merkmal der Erfindung weist der erfindungsgemäße integrierte Halbleiterspeicher einen Anschluss zum Anlegen eines zweiten Spannungspotentials auf. Die Teilverstärker umfassen zusätzlich jeweils eine dritte Schaltungseinheit mit jeweils einem Eingangsanschluss. Darüber hinaus umfassen die Teilverstärker jeweils einen zweiten steuerbaren Schalter mit einem Steueranschluss. Die jeweiligen zweiten steuerbaren Schalter der Teilverstärker sind zwischen den Anschluss zum Anlegen des zweiten Spannungspotentials und die jeweiligen Eingangsanschlüsse der dritten Schaltungseinheiten geschaltet. Des weiteren ist der Steueranschluss des zweiten steuerbaren Schalters des ersten Teilverstärkers mit dem Steueranschluss zum Anlegen des ersten Steuersignals verbunden. Der Steueranschluss des zweiten steuerbaren Schalters des zweiten Teilverstärkers ist mit dem Steueranschluss zum Anlegen des zweiten Steuersignals verbunden. In dieser Ausgestaltungsform ist der zweite steuerbare Schalter des ersten Teilverstärkers derart ausgebildet, dass beim Anlegen des ersten Zustands des ersten Steuersignals der Anschluss zum Anlegen des zweiten Spannungspotentials mit dem Eingangsanschluss der dritten Schaltungseinheit des ersten Teilverstärkers niederohmig verbunden ist und beim Anlegen des zweiten Zustands des ersten Steuersignals der Anschluss zum Anlegen des zweiten Spannungspotentials mit dem Eingangsanschluss der dritten Schaltungseinheit des ersten Teilverstärkers hochohmig verbunden ist. Der zweite steuerbare Schalter des zweiten Teilverstärkers ist derart ausgebildet, dass beim Anlegen des ersten Zustands des zweiten Steuersignals der Anschluss zum Anlegen des zweiten Spannungspotentials mit dem Eingangsanschluss der dritten Schaltungseinheit des zweiten Teilverstärkers niederohmig verbunden ist und beim Anlegen des zweiten Zustands des zweiten Steuersignals der Anschluss zum Anlegen des zweiten Spannungspotentials mit dem Eingangsanschluss der dritten Schaltungseinheit des zweiten Teilverstärkers hochohmig verbunden ist.
Die jeweiligen zweiten Schalter der Teilverstärker können als n-Kanal-Feldeffekttransistoren ausgebildet sein.
In einer anderen Ausführungsform umfassen die dritten Schaltungseinheiten jeweils einen ersten Schalttransistor mit einem Steueranschluss und jeweils einen zweiten Schalttransistor mit einem Steueranschluss. Die jeweiligen Steueranschlüsse der ersten Schalttransistoren der dritten Schaltungseinheiten sind mit den jeweiligen zweiten Signalleitungen der Teilverstärker verbunden. Des weiteren sind die jeweiligen Steueranschlüsse der zweiten Schalttransistoren der dritten Schaltungseinheiten mit den jeweiligen ersten Signalleitungen der Teilverstärker verbunden. Die jeweiligen ersten Schalttransistoren der dritten Schaltungseinheiten sind zwischen die jeweiligen Eingangsanschlüsse der dritten Schaltungseinheiten und die jeweiligen erste Signalleitungen der Teilverstärker geschaltet. Die jeweiligen zweiten Schalttransistoren der dritten Schaltungseinheiten sind zwischen die jeweiligen Eingangsanschlüsse der dritten Schaltungseinheiten und die jeweiligen zweiten Signalleitungen der Teilverstärker geschaltet.
Die jeweiligen ersten und zweiten Schalttransistoren der dritten Schaltungseinheiten können als n-Kanal-Feldeffekttransistoren ausgebildet sein.
In einer weiteren Ausführungsvariante weist der integrierte Halbleiterspeicher einem gemeinsamen Steueranschluss des ersten und zweiten Teilverstärkers zum Anlegen eines dritten Steuersignals auf. Die Teilverstärker umfassen jeweils eine vierte Schaltungseinheit mit jeweils einem Steueranschluss. Des weiteren weisen die Teilverstärker jeweils einen dritten steuerbaren Schalter mit einem Steueranschluss auf. Die jeweiligen dritten steuerbaren Schalter der Teilverstärker sind zwischen den gemeinsamen Steueranschluss des ersten und zweiten Teilverstärkers und die jeweiligen Steueranschlüsse der vierten Schaltungseinheiten geschaltet. Der Steueranschluss des dritten steuerbaren Schalters des ersten Teilverstärkers ist mit dem Steueranschluss zum Anlegen des ersten Steuersignals verbunden. Der Steueranschluss des zweiten steuerbaren Schalters des zweiten Teilverstärkers ist mit dem Steueranschluss zum Anlegen des zweiten Steuersignals verbunden. Der dritte steuerbare Schalter des ersten Teilverstärkers ist derart ausgebildet, dass beim Anlegen des ersten Zustands des ersten Steuersignals der gemeinsame Steueranschluss des ersten und zweiten Teilverstärkers mit dem Steueranschluss der vierten Schaltungseinheit des ersten Teilverstärkers niederohmig verbunden ist und beim Anlegen des zweiten Zustands des ersten Steuersignals der gemeinsame Steueranschluss des ersten und zweiten Teilverstärkers mit dem Steueranschluss der vierten Schaltungseinheit des ersten Teilverstärkers hochohmig verbunden ist. Ferner ist der dritte steuerbare Schalter des zweiten Teilverstärkers derart ausgebildet, dass beim Anlegen des ersten Zustands des zweiten Steuersignals der gemeinsame Steueranschluss des ersten und zweiten Teilverstär kers mit dem Steueranschluss der vierten Schaltungseinheit des zweiten Teilverstärkers niederohmig verbunden ist und beim Anlegen des zweiten Zustands des zweiten Steuersignals der gemeinsame Steueranschluss des ersten und zweiten Teilverstärkers mit dem Steueranschluss der vierten Schaltungseinheit des zweiten Teilverstärkers hochohmig verbunden ist.
Die jeweiligen dritten Schalter der Teilverstärker können als n-Kanal-Feldeffekttransistoren ausgebildet sein.
Nach einem weiteren Merkmal der Erfindung umfasst der integrierte Halbleiterspeicher eine erste Datenleitung und eine zweite Datenleitung. Die jeweiligen vierten Schaltungseinheiten der Teilverstärker sind derart ausgebildet, dass beim Anlegen eines ersten Zustands des dritten Steuersignals die jeweiligen ersten Signalleitungen der Teilverstärker mit der ersten Datenleitung niederohmig verbunden sind und die jeweiligen zweiten Signalleitungen der Teilverstärker mit der zweiten Datenleitung niederohmig verbunden sind. Die jeweiligen vierten Schaltungseinheiten der Teilverstärker sind derart ausgebildet, dass beim Anlegen eines zweiten Zustands des dritten Steuersignals die jeweiligen ersten Signalleitungen und die jeweiligen zweiten Signalleitungen der jeweiligen Teilverstärker mit der ersten und zweiten Datenleitung hochohmig verbunden sind.
In anderen Ausführungsform umfassen die vierten Schaltungseinheiten jeweils einen ersten Schalttransistor mit jeweils einem Steueranschluss und jeweils einen zweiten Schalttransistor mit jeweils einem Steueranschluss. Die jeweiligen Steueranschlüsse der ersten Schalttransistoren der vierten Schaltungseinheiten sind mit den jeweiligen Steueranschlüssen der vierten Schaltungseinheiten der Teilverstärker verbunden.
Die jeweiligen Steueranschlüsse der zweiten Schalttransistoren der vierten Schaltungseinheiten sind dabei mit den jeweiligen Steueranschlüssen der vierten Schaltungseinheiten der Teilverstärker verbunden. Die jeweiligen erste Schalttransistoren der vierten Schaltungseinheiten sind zwischen die jeweiligen ersten Signalleitungen der Teilverstärker und die erste Datenleitung geschaltet. Die jeweiligen zweiten Schalttransistoren der vierten Schaltungseinheiten sind zwischen die jeweiligen zweiten Signalleitungen der Teilverstärker und die zweite Datenleitung geschaltet.
Des weiteren können die jeweiligen ersten und zweiten Schalttransistoren der vierten Schaltungseinheiten als n-Kanal-Feldeffekttransistoren ausgebildet sein Weiter ist es denkbar, dass die Schalttransistoren der ersten und zweiten Schaltungseinheiten der Teilverstärker in einer gemeinsamen Wanne eingebracht sind.
In einer anderen Ausgestaltungsform ist das erste Steuersignal den Schalttransistoren der ersten Schaltungseinheit, dem Steueranschluss des ersten steuerbaren Schalters, dem Steueranschluss des zweiten steuerbaren Schalters und dem Steueranschluss des dritten steuerbaren Schalters des ersten Teilverstärkers über eine durchgehende Leiterbahn zuführbar. Ebenso kann das zweite Steuersignal den Schalttransistoren der ersten Schaltungseinheit, dem Steueranschluss des ersten steuerbaren Schalters, dem Steueranschluss des zweiten steuerbaren Schalters und dem Steueranschluss des dritten steuerbaren Schalters des zweiten Teilverstärkers über eine durchgehende Leiterbahn zugeführt werden.
Nach einem weiteren Merkmal des erfindungsgemäßen integrierten Halbleiterspeichers ist die erste Bitleitung des ersten Speicherzellenfeldes mit einer Speicherzelle verbunden. Die erste Bitleitung des zweiten Speicherzellenfeldes ist mit einer weiteren Speicherzelle verbunden. Die Speicherzellen umfassen jeweils einen Auswahltransistor und jeweils einen Speicherkondensator. Die zweite Bitleitung des ersten Speicherzellenfeldes ist mit einem weiteren Speicherkondensator verbunden. Die zweite Bitleitung des zweiten Speicherzellenfeldes ist mit einem weiteren Speicherkondensator verbunden. Die Speicherkondensatoren der Speicherzellen sind jeweils auf das erste Spannungspotential und die weiteren Speicherkondensatoren sind jeweils auf das zweite Spannungspotential aufgeladen.
Im folgenden wird ein Verfahren zum Betreiben eines solchen integrierten Halbleiterspeichers angegeben, das ebenfalls das Problem löst:
Die Verfahrensschritte sehen die Verwendung eines integrierten Halbleiterspeichers nach einem der oben beschriebenen Ausführungsformen vor. An den Steueranschluss des ersten Teilverstärkers wird der erste Zustand des ersten Steuersignals angelegt. An den Steueranschluss des zweiten Teilverstärkers wird der zweite Zustand des zweiten Steuersignals angelegt. Anschließend wird der erste, zweite und dritte Schalttransistor der ersten Schaltungseinheit des ersten Teilverstärkers in den sperrenden Zustand gesteuert und der erste, zweite und dritte Schalttransistor der ersten Schaltungseinheit des zweiten Teilverstärkers in den leitenden Zustand gesteuert. Daraufhin wird der erste Schalter des ersten Teilverstärkers in den leitenden Zustand und der erste Schalter des zweiten Teilverstärkers in den sperrenden Zu stand geschaltet. Der zweite Schalter des ersten Teilverstärkers wird in den leitenden Zustand und der zweite Schalter des zweiten Teilverstärkers in den sperrenden Zustand geschaltet. Nachfolgend wird der dritte Schalter des ersten Teilverstärkers in den leitenden Zustand und der dritte Schalter des zweiten Teilverstärkers in den sperrenden Zustand geschaltet.
Wenn der erste Zustand des dritten Steuersignals an den gemeinsamen Steueranschluss des ersten und zweiten Teilverstärkers angelegt wird kann ein logischer Zustand in eine Speicherzelle des ersten Speicherzellenfeldes eingeschrieben oder aus ihr ausgelesen werden. Des weiteren können die erste und zweite Bitleitung des zweiten Speicherzellenfeldes auf ein mittleres Spannungspotential zwischen dem ersten Spannungspotential und dem zweiten Spannungspotential vorgeladen werden.
Wenn der zweite Zustand des dritten Steuersignals an den gemeinsamen Steueranschluss des ersten und zweiten Teilverstärkers angelegt wird, kann ein logischer Zustand einer Speicherzelle des ersten Speicherzellenfeldes aufgefrischt werden. Die erste und zweite Bitleitung des zweiten Speicherzellenfeldes werden auf ein mittleres Spannungspotential zwischen dem ersten Spannungspotential und dem zweiten Spannungspotential vorgeladen.
Nach einer anderen Ausführungsform des erfindungsgemäßen Verfahrens wird der zweite Zustand des ersten Steuersignals an den Steueranschluss des ersten Teilverstärkers angelegt. Der erste Zustand des zweiten Steuersignals wird an den Steueranschluss des zweiten Teilverstärkers angelegt. Dadurch kann der erste, zweite und dritte Schalttransistor der ersten Schaltungseinheit des ersten Teilverstärkers in den leitenden Zustand gesteuert werden und der erste, zweite und dritte Schalttransistor der ersten Schaltungseinheit des zweiten Teilverstärkers in den sperrenden Zustand gesteuert werden. Der erste Schalter des ersten Teilverstärkers wird in den sperrenden Zustand gesteuert und der erste Schalter des zweiten Teilverstärkers wird in den leitenden Zustand gesteuert. Der zweite Schalter des ersten Teilverstärkers wird in den sperrenden Zustand gesteuert, wohingegen der zweite Schalter des zweiten Teilverstärkers in den leitenden Zustand gesteuert wird. Der dritte Schalter des ersten Teilverstärkers wird in den sperrenden Zustand gesteuert und der dritten Schalter des zweiten Teilverstärkers wird in den leitenden Zustand gesteuert.
Wenn der erste Zustand des dritten Steuersignals an den gemeinsamen Steueranschluss des ersten und zweiten Teilverstärkers angelegt wird, so wird in einer weiteren Ausgestaltungsform des Verfahrens die erste und zweite Bitleitung des ersten Speicherzellenfeldes auf ein mittleres Spannungspotential zwischen dem ersten Spannungspotential und dem zweiten Spannungspotential vorgeladen. In eine Speicherzelle des zweiten Speicherzellenfeldes kann dann ein logischer Zustand eingeschrieben oder aus ihr ausgelesen werden.
In einer weiteren Ausführungsform des Verfahrens zum Betreiben des erfindungsgemäßen integrierten Halbleiterspeichers wird der zweite Zustand des dritten Steuersignals an den gemeinsamen Steueranschluss des ersten und zweiten Teilverstärkers angelegt. Daraufhin werden die erste und zweite Bitleitung des ersten Speicherzellenfeldes auf ein mittleres Spannungspotential zwischen dem ersten Spannungspotential und dem zweiten Spannungspotential vorgeladen. Ferner kann ein logi scher Zustand einer Speicherzelle des zweiten Speicherzellenfeldes aufgefrischt werden.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen näher erläutert. Es zeigen:
1 eine Ausführungsform eines Leseverstärkers gemäß der Erfindung,
2 ein Spannungs-/Zeit-Diagramm eines ersten Lesezugriffs gemäß der Erfindung,
3 ein Spannungs-/Zeit-Diagramm eines zweiten Lesezugriffs gemäß der Erfindung,
4A ein Spannungs-/Zeit-Diagramm eines ersten Lese- und Schreibzugriffs gemäß der Erfindung,
4B ein Spannungs-/Zeit-Diagramm eines zweiten Lese- und Schreibzugriffs gemäß der Erfindung,
5A ein Spannungs-/Zeit-Diagramm eines dritten Lese- und Schreibzugriffs gemäß der Erfindung,
5B ein Spannungs-/Zeit-Diagramm eines vierten Lese- und Schreibzugriffs gemäß der Erfindung,
6 einen Ausschnitt aus einem Speicherzellenfeld mit einem Leseverstärker gemäß dem Stand der Technik.
1 zeigt einen Leseverstärker eines integrierten Halbleiterspeichers gemäß der Erfindung, der einen direkten Zugriff auf die Bitleitung BLl' und die dazu komplementäre Bitleitung /BLl' eines ersten Speicherzellenfeldes bzw. auf die Bitleitung BLr' und die dazu komplementäre Bitleitung /BLr' eines zweiten Speicherzellenfeldes ermöglicht. Auf Schaltungskomponenten in 1, die in ihrem Aufbau und ihrer Funktionsweise zu Schaltungskomponenten der 6 identisch sind, wird hier nicht näher eingegangen. Zu ihrer Beschreibung wird auf 6 verwiesen. Der Einfachheit halber ist an die in das erste Speicherzellenfeld führende Bitleitung BLl' exemplarisch eine Speicherzelle SZl angeschlossen, die als eine DRAM-Speicherzelle ausgebildet ist. An die komplementäre Bitleitung /BLl' des linken Speicherzellenfeldes ist ein Speicherkondensator SCl' angeschlossen.
Der erfindungsgemäße Leseverstärker umfasst zwei identisch aufgebaute Teilverstärker 100a und 100b, bei denen jeweils eine interne Signalleitung BSAl und BSAr bzw. eine dazu komplemtäre Signalleitung /BSAl und /BSAr mit den Bitleitungen BLl' und BLr' bzw. den dazu komplementären Bitleitungen /BLl' und /BLr' des ersten und zweiten Speicherzellenfeldes verbunden sind. Im Gegensatz zu der in 6 dargestellten bisherigen Ausführungsform eines Leseverstärkers sind die Signalleitungen des Leseverstärkers direkt über durchgehende Leitungen mit den Bitleitungen der angeschlossenen Speicherzellenfelder verbunden. Es sind also keine Schalter, wie beispielsweise die Schalttransistoren 50 aus 6, zwischen die Signalleitungen und die Bitleitungen geschaltet. Die Teilverstärker 100a und 100b umfassen die Schaltungseinheiten 10a, 20a, 30a und 40a bzw. 10b, 20b, 30b und 40b. Die Schaltungskomponenten a werden zum Betreiben des ersten Speicherzellenfeldes verwendet, wohingegen die Schaltungskomponenten b zum Betreiben des zweiten Speicherzellenfeldes verwendet werden. Die Schaltungseinheiten 10a, 20a, 30a und 40a werden durch das Anlegen eines ersten Steuersignals MUXl an den Steueranschluss MINl zum Aktivieren des ersten Teilverstärkers 100a gesteuert. Die Schaltungseinheiten 10b, 20b, 30b und 40b werden durch das Anlegen eines zweiten Steuersignals MUXr an den Steueranschluss MINr zum Aktivieren des zweiten Teilverstärkers 100b gesteuert. Da die Schaltungseinheiten zum Betreiben des ersten bzw. zweiten Speicherzellenfeldes identisch aufgebaut sind, wird im folgenden detailliert nur auf die Schaltungseinheiten a eingegangen. Die Funktionsweise der Schaltungseinheiten b wird nur kurz umrissen. Es sei darauf hingewiesen, dass alle im Zusammenhang mit dem ersten Teilverstärker 100a im folgenden gemachten Aussagen auch für den zweiten Teilverstärker 100b gelten.
Die Schaltungseinheit 10a des ersten Teilverstärkers 100a wird zum Vorladen der Bitleitung BLl' sowie der komplementären Bitleitung /BLl' auf das Vorladepotential VBLEQ verwendet. Die Schaltungseinheit 10a umfasst dazu drei Schalttransistoren 11a, 12a und 13a, die jeweils als p-Kanal-Transistoren ausgebildet sind. Die steuerbaren Strecken der drei Schalttransistoren sind über einen gemeinsamen Anschluss A10a zusammengeschaltet. Über die steuerbare Strecke des Schalttransistors 11a ist der Anschluss VEIN zum Anlegen der Vorladespannung VBLEQ mit dem gemeinsamen Anschluss A10a verbunden. Die Signalleitung BSAl des ersten Teilverstärkers 100a ist über die steuerbare Strecke des Schalttransistors 12a mit dem gemeinsamen Anschluss A10a verbunden. Die komplementäre Signalleitung /BSAL des ersten Teilverstärkers 100a ist über die steuerbare Strecke des Schalttransistors 13a ebenfalls mit dem gemeinsamen Anschluss A10a des ersten Teilverstärkers 100a verbunden. Die Steueranschlüsse S11a, S12a und S13a der Schalttransistoren 11a, 12a und 13a sind mit dem Steueranschluss MINl zum Anlegen des ersten Steuersignals MUXl verbuden.
Die Schaltungseinheit 20a entspricht der in 6 dargestellten Schaltungskomponente 20. Sie dient zur Verstärkung eines Spannungspegels auf der Bitleitung BLl' bzw. der dazu komplementären Bitleitung /BLl' des ersten Speicherzellenfeldes auf das hohe Spannungspotential VBLH, das der logischen 1-Information entspricht. Sie umfasst die beiden Schalttransistoren 21a und 22a, die beispielsweise als p-Kanal-Transistoren ausgebildet sind. Die steuerbaren Strecken der beiden Schalttransistoren 21a und 22a sind an einem gemeinsamen Anschluss A20a zusammengeschlossen. Der Anschluss A20a ist über einen ersten steuerbaren Schalter THa, der über einen Steueranschluss S1a steuerbar ist, mit einem Anschluss VHIN zum Anlegen des hohen Spannungspotentials VBLH verbunden.
Die Schaltungskomponente 30a entspricht der Schaltungskomponente 30 der 6. Sie dient zur Verstärkung eines Spannungspegels der Bitleitung BLl' bzw. der dazu komplementären Bitleitung /BLl' auf das niedrige Spannungspotential VBLL, das der logischen 0-Information entspricht. Sie umfasst die beiden Schalttransistoren 31a und 32a, die beispielsweise als n-Kanal-Transistoren ausgebildet sind. Die steuerbaren Strecken der beiden Schalttransistoren 31a und 32a sind über einen gemeinsamen Anschluss A30a miteinander verbunden. Der gemeinsame Anschluss A30a der beiden Schalttransistoren ist über einen zweiten steuerbaren Schalter TLa, der über einen Steueranschluss S2a steuerbar ist, mit einem Anschluss VLIN zum Anlegen des niedrigen Spannungspotentials VBLL verbunden.
Die Schaltungseinheit 40a entspricht der Schaltungseinheit 40 der 6. Sie umfasst die beiden, beispielsweise als n-Kanal-Transistoren ausgebildeten, Schalttransistoren 41a und 42a, über die die Signalleitung BSAl und die dazu komplemen täre Signalleitung /BSAl des ersten Teilverstärkers 100a mit einer lokalen Datenleitung LDQ und einer dazu komplementären lokalen Datenleitung /LDQ verbindbar sind. Die Steueranschlüsse S41a und S42a der beiden Schalttransistoren 41a und 42a sind mit einem Steueranschluss S40a der Schaltungseinheit 40a verbunden. Der Steueranschluss S40a der Schaltungseinheit 40 ist über einen dritten steuerbaren Schalter TSa, der über einen Steueranschluss S3a steuerbar ist, mit einem Steueranschluss CIN zum Anlegen eines dritten Steuersignals CSL verbunden.
Die steuerbaren Schalter THa, TSa und TLa sind im vorliegenden Ausführungsbeispiel des erfindungsgemäßen Leseverstärkers als n-Kanal-Schalttransistoren ausgebildet.
Im folgenden wird ein Schreib- und Lesezugriff auf eine Speicherzelle im ersten Speicherzellenfeld beschrieben. Dazu wird der mit dem ersten Speicherzellenfeld verbundene erste Teilverstärker 100a aktiviert. An den Steueranschluss MINl wird dazu das erste Steuersignal MUXl mit einem hohen Signalpegel angelegt.
Für einen Schreib-, Lese- oder Refresh-Vorgang wird der erste Teilverstärker 100a des Leseverstärkers in einem ersten Betriebszustand betrieben. Die Bitleitung BLl' ist in diesem ersten Betriebszustand von der komplementären Bitleitung /BLl' elektrisch isoliert. Durch den hohen Signalpegel des ersten Steuersignals MUXl werden die Schalttransistoren 11a, 12a und 13a, die als p-Kanal-Transistoren ausgebildet sind, gesperrt. Gleichzeitig werden die als n-Kanal-Schalttransistoren ausgebildeten steuerbaren Schalter THa, TSa und TLa leitend gesteuert. Am Anschlusspunkt A20a der Schaltungseinheiten 20a liegt somit das hohe Spannungspotential VBLH an.
Am Anschlusspunkt A30a liegt das niedrige Spannungspotential VBLL an. Am Steueranschluss S40a liegt das dritte Steuersignal CSL an.
Für einen Lesezugriff wird der Speicherkondensator SCl der Speicherzelle SZl durch Ansteuerung mit dem Steuersignal WL auf der Wortleitung leitend mit der Bitleitung BLl' verbunden. Die Bitleitung BLl' bzw. die Signalleitung BSAl des ersten Teilverstärkers sind zu diesem Zeitpunkt noch auf das Vorladepotential VBLEQ aufgeladen.
Wenn in der Speicherzelle SZl eine logische 1-Information abgespeichert war, so kommt es auf der Bitleitung BLl' des ersten Speicherzellenfeldes bzw. auf der Signalleitung BSAl des ersten Teilverstärkers 100a zu einer Potentialanhebung gegenüber dem Vorladepotential VBLEQ. Dadurch wird der Schalttransistor 32a leitend gesteuert, so dass der Speicherkondensator SCl' der komplementären Bitleitung /BLl' auf das niedrige Spannungspotential VBLL aufgeladen wird. Durch den niedrigen Spannungspegel auf der Signalleitung /BSAl des ersten Teilverstärkers wird der Schalttransistor 31a sicher gesperrt, wohingegen der Schalttransistor 21a leitend gesteuert. Der Speicherkondensator SCl der Speicherzelle SZl lädt sich somit auf das hohe Spannungspotential VBLH auf. Durch das hohe Spannungspotential auf der Signalleitung BSAl wird der Schalttransistor 22a sicher gesperrt. Die auf den Speicherkondensatoren SCl bzw. SCl' vorhandene Ladung wird durch diese Schaltvorgänge auf einen vollen hohen bzw niedrigen Ladungspegel aufgefrischt (Refresh-Vorgang).
Wenn in der Speicherzelle SZl eine logische 0-Information abgespeichert war, so wird der Speicherkondensator SCl' durch den leitend gesteuerten Schalttransistor 22a auf das hohe Spannungspotential VBLH aufgeladen. Der hohe Spannungspegel VBLH steuert den Schalttransistor 31a leitend, wodurch der Speicherkondensator SCl der Speicherzelle SZl auf das niedrige Spannungspotential VBLL aufgeladen wird. Die Schalttransistoren 21a und 32a werden in diesem Falle sicher gesperrt. Durch die Verbindung des Speicherkondensators SCl mit dem Anschluss VLIN wird der Speicherkondensator SCl auf das niedrige Spannungspotential VBLL aufgeladen, wohingegen der Speicherkondensator SCl' auf das hohe Spannungspotential VBLH aufgeladen wird. Dieser Zustand entspricht dem Auffrischen der logischen 0-Information in die Speicherzelle SZl (Refresh-Vorgang).
Wenn eine Information aus der Speicherzelle SZ ausgelesen werden soll oder in die Speicherzelle SZ eingeschrieben werden soll, so muss die Bitleitung BLl' bzw. die Signalleitung BSAl mit der lokalen Datenleitung LDQ und die komplementäre Bitleitung /BLl' bzw. die komplementäre Signalleitung /BSAl mit der komplementären lokalen Datenleitung /LDQ verbunden werden. Dazu wird im ersten Betriebszustand des Teilverstärkers 100a an den Steueranschluss CIN das dritte Steuersignal CSL mit einem hohen Signalpegel angelegt, wodurch die Schalttransistoren 41a und 42a leitend gesteuert werden. Die Funktionsweise der Schaltungseinheiten 30a und 50a entspricht der beim Refresh-Vorgang beschriebenen Funktionsweise.
Nach einem Lese- oder Schreibzugriff wird der Leseverstärker im Allgemeinen in einem zweiten Betriebszustand betrieben. Die Bitleitung BLl' und die komplementäre Bitleitung /BLl' werden im zweiten Betriebszustand des Speicherzellenfeldes auf das gemeinsame Vorladepotential VBLEQ aufgeladen. Dazu wird an den Steueranschluss MINl des ersten Teilverstärkers 100a das Steuersignal MUXl mit einem niedrigen Signalpegel angelegt. Die steuerbaren Schalter THa, TSa und TLa werden dadurch gesperrt. Durch den niedrigen Signalpegel des Steuersignals MUXl werden die Schalttransistoren 11a, 12a und 13a, die als p-Kanal-Transistoren ausgebildet sind, leitend gesteuert. Die Signalleitung BSAl bzw. die Bitleitung BLl' sind dadurch mit der komplementären Signalleitung /BSAl bzw. der komplementären Bitleitung /BLl' niederohmig verbunden. Über die leitend gesteuerten Schalttransistoren 11a und 12a ist die Signalleitung BSAl bzw. somit auch die Bitleitung BLl' mit dem Anschluss VEIN zum Anlegen des Vorladepotentials VBLEQ niederohmig verbunden. Die komplementäre Signalleitung /BSAl bzw. somit auch die komplementäre Bitleitung /BLl' sind über die leitend gesteuerten Schalttransistoren 13a und 11a ebenfalls mit dem Anschluss VEIN zum Anlegen des Vorladepotentials VBLEQ niederohmig verbunden. Die Bitleitung BLl' und die dazu komplementäre Bitleitung /BLl' laden sich im zweiten Betriebszustand des Speicherzellenfeldes dadurch auf das Vorladepotential VBLEQ auf.
Da die Schalttransistoren 11a, 12a und 13a mit dem ersten Steuersignal MUXl angesteuert werden und der Signalpegel dieses Steuersignals zum Schalten des Teilverstärkers in den ersten Betriebszustand einen Spannungspegel von beispielsweise 2,9 V annehmen kann, sind die Schalttransistoren der Schaltungskomponente 10a als Dick-Oxid-Transistoren ausgebildet. Um die damit einhergehenden vergrößerten Leckströme zu kompensieren, wurde statt der Dreieckschaltung der Schalttransistoren 11, 12 und 13 gemäß 6 bei der erfindungsgemäßen Anordnung der Schalttransistoren 11a, 12a und 13a der Schaltungseinheit 10a gemäß 1 eine Sternschaltung verwendet.
Wenn auf eine Speicherzelle des zweiten Speicherzellenfeldes im Rahmen eines Lese-, Schreib- oder Refresh-Vorgangs zugegriffen werden soll, so wird der zweite Teilverstärker in einem ersten Betriebszustand betrieben und dazu mit einem hohen Signalpegel des zweiten Steuersignals MUXr angesteuert. Zum Vorladen der Bitleitungen BLr' und der komplementären Bitleitung /BLr' wird der zweite Teilverstärker in einem zweiten Betriebszustand betrieben, indem an den Steueranschluss MINr das zweite Steuersignal MUXr mit einem niedrigen Signalpegel angelegt wird. Die Funktionsweise der Schaltungseinheiten 10b, 20b, 30b und 40b entspricht im ersten und zweiten Betriebszustand des zweiten Teilverstärkers der Funktionsweise der Schaltungskomponenten 10a, 20a, 30a und 40a des ersten Teilverstärkers.
2 zeigt das Spannungs-/Zeit-Diagramm eines ersten Lesezugriffs auf die Speicherzelle SZl des ersten Speicherzellenfeldes. Die Kurven BSA und /BSA zeigen den Verlauf des Spannungspegels auf der Signalleitung und der komplementären Signalleitung des Leseverstärkers aus 6. Die Kurven BLl' und /BLl' zeigen den Verlauf des Signalpegels auf der Bitleitung und der komplementären Bitleitung des ersten Teilverstärker 100a der 1. Dargestellt ist das Auslesen einer 0-Information aus der Speicherzelle SZl. Die komplementäre Signalleitung /BSA des Leseverstärkers der 6 bleibt bis zum Zeitpunkt von ca. 15 ns auf einem Vorladepotential von 0,75 V aufgeladen. Auf der Signalleitung BSA kommt es beim Auslesen der Speicherzelle ab einem Zeitpunkt von ca. 5 ns zu einer Potentialabsenkung. Nach Aktivierung der Schaltungseinheiten 20 und 30 ab einem Zeitpunkt von ca. 15 ns laden sich die Signalleitung BSA auf einen Spannungspegel von 0 V, der beispielsweise dem niedrigen Spannungspotential VBLL entspricht, und die komplementäre Signalleitung /BSA auf einen Spannungspegel von 1,5 V, der beispielsweise dem hohen Spannungspotential VBLH entspricht, auf. Zum Zeitpunkt von ca. 30 ns wird die Schaltungskomponente 40 aktiviert. Auf der Signalleitung BSA kommt es zu diesem Zeitpunkt zu einer kurzzeitigen Potentialanhebung, da die lokalen Datenleitungen auf einem Spannungspegel von 1,5 V vorgeladen waren. Die kurzfristige Potentialanhebung ist zum Zeitpunkt von ca. 40 ns wieder abgeklungen. Im Unterschied dazu ist an den Potentialverläufen auf der Bitleitung BLl' bzw. /BLl' zu erkennen, dass der Auslesevorgang bereits ab einem Zeitpunkt von ca. 5 ns einsetzt. Somit nehmen die Bitleitung BLl' und die dazu komplementäre Bitleitung /BLl' wesentlich schneller den vollen hohen bzw. niederigen Spannungspegel VBLH bzw. VBLL an.
Die 3, 4A, 4B, 5A und 5B zeigen jeweils den Spannungspegel auf der Bitleitung BLl und der dazu komplementären Bitleitung /BLl des Leseverstärkers der 6 im Vergleich zu dem Spannungspegel der Bitleitung BLl' und der dazu komplementären Bitleitung /BLl' des Teilverstärkers 100a des Leseverstärkers der 1.
3 zeigt das Spannungs-/Zeit-Diagramm eines zweiten Lesezugriffs auf die Speicherzelle SZl des ersten Speicherzellenfeldes, in der eine logische 1-Information abgespeichert worden ist. Bei Aktivierung des Auswahltransistors der Speicherzelle stellt sich auf der Bitleitung BLl ab einem Zeitpunkt von ca. 5 ns eine geringe Potentialanhebung ein. Die komplementäre Bitleitung /BLl bleibt auf einem Vorladepotential von ca. 0,75 V aufgeladen. Ab einem Zeitpunkt von ca. 17 ns verstärken die Schaltungseinheiten 20 und 30 den Spannungspegel auf den beiden Bitleitungen zu einem hohen Spannungspegel VBLH von 1,5 V bzw. zu einem niedrigen Spannungs pegel VBLL von 0 V. Ab einem Zeitpunkt von ca. 32 ns werden die Bitleitungen des Speicherzellenfeldes, wie in 2 beschrieben, wieder mit den lokalen Datenleitungen verbunden. Beim Vergleich mit dem Potentialzuständen auf den Bitleitungen BLl' und /BLl' des ersten Teilverstärkers der 6, fällt auch hier auf, dass die vollen hohen und niedrigen Spannungspotentiale beim Auslesen der Speicherzelle mit deutlich geringerer Verzögerung angenommen werden.
Die 4A und 4B zeigen das Auslesen einer Speicherzelle, in die eine 0-Information abgespeichert worden ist. Die 4A zeigt ab einem Zeitpunkt von 30 ns den Verlauf des Spannungspegels auf den Bitleitungen und den komplementären Bitleitungen beim Rückschreiben einer 0-Information in die Speicherzelle. 4B zeigt ab einem Zeitpunkt von ca. 30 ns den Verlauf des Spannungspegels auf den Bitleitungen BLl und BLl' bzw. auf den komplementären Bitleitungen /BLl bzw. /BLl' beim Rückschreiben einer 1-Information in die Speicherzelle.
Die 5A und 5B zeigen den Signalpegel auf den Bitleitungen BLl und BLl' bzw. den Signalpegel auf den komplementären Bitleitungen /BLl und /BLl beim Auslesen einer Speicherzelle, in die eine 1-Information abgespeichert worden ist. 5A zeigt ab einem Zeitpunkt von ca. 30 ns den Verlauf des Spannungspegels beim Rückschreiben einer 0-Information in die Speicherzelle. 5B zeigt ab einem Zeitpunkt von ca. 30 ns den Verlauf des Spannungspegels beim Rückschreiben einer 1-Information in die Speicherzelle.
Bei einem Vergleich des Verlaufs des Spannungspegels auf den Bitleitungen und den komplementären Bitleitungen eines Leseverstärkers gemäß der 6 und dem Leseverstärker gemäß der 1 wird deutlich, dass sich die Bitleitung BLl' und die komplementäre Bitleitung /BLl' schneller auf den Spannungspegel VBLL bzw. VBLH aufladen. Bei einer dem Stand der Technik entsprechenden Schaltungsanordnung, beispielsweise einer Anordnung nach 6, kommt es auf den Bitleitungen des Speicherzellenfeldes nach Aktivierung einer Speicherzelle erst zu einer Potentialanhebung bzw. Potentialabsenkung, bevor die Bitleitungen des Speicherzellenfeldes über die Schalteinheit 50 mit den Signalleitungen des Leseverstärkers verbunden werden. Erst danach werden die Schaltungseinheiten 20 und 30 zur Verstärkung eines hohen und niedrigen Spannungspegels aktiviert. Bei einer Schaltungsanordnung gemäß der Erfindung nach 1 hingegen sind die Bitleitungen des Speicherzellenfeldes direkt über eine durchgehende Leitung mit den Signalleitungen der Teilverstärker des Leseverstärkers, also ohne Zwischenschaltung eines Schalttransistors, verbunden. Die Verstärkung einer Potentialanhebung auf den hohen Spannungspegel VBLH bzw. die Verstärkung einer Potentialabsenkung auf den niedrigen Spannungspegel VBLL erfolgt daher wesentlich schneller.
Bei der erfindungsgemäßen Schaltungsanordnung des Leseverstärkers erfolgt das Umschalten zwischen einem ersten und zweiten Speicherzellenfeld nicht mehr über Schalteinheiten, die zwischen den Bitleitungen des Speicherzellenfeldes und den Signalleitungen des Leseverstärkers geschaltet sind. Die Umschaltung erfolgt innerhalb des Leseverstärkers durch die Verwendung von n-Kanal-Schalttransistoren und p-Kanal-Schalttransistoren. Dadurch ist auch die Ansteuerung eines Teilverstärkers über ein einziges Steuersignal möglich. Beim Anlegen eines ersten Signalpegels des ersten Steuersignals MUXl bzw. des zweiten Steuersignals MUXr werden die Schaltungskomponenten 20, 30 und 40 zum Auslesen, Einschreiben oder Auffrischen einer Information in die Speicherzelle aktiviert. Beim Anlegen eines zweiten Signalzustandes der gleichen ersten und zweiten Steuersignale MUXl bzw. MUXr werden die Schaltungskomponenten 10 der beiden Teilverstärker zum Vorladen der Bitleitungen aktiviert. Die Schaltungsanordnung eines Leseverstärkers gemäß dem Stand der Technik erfordert hingegen zusätzlich die Verwendung zweier weiterer Steuersignale NSET und PSET zur Aktivierung der Schaltungseinheiten 20 und 30. Ebenso sind zur Aktivierung eines Vorladevorgangs des ersten bzw. zweiten Speicherzellenfeldes zwei getrennte Anschlüsse VEINl bzw. VEINr zum Anlegen des Vorladepotentials VBLEQ erforderlich.
Die direkte Ankopplung der Bitleitungen des Speicherzellenfeldes an die Signalleitungen des Leseverstärkers verhindern die Abschwächung eines Signalpegels, insbesondere des hohen Spannungspegels VBLH, beim Ein-, Auslesen und Rückschreiben von Informationen in die Speicherzellen des Speicherzellenfeldes.
Zur Erhöhung der Stromergiebigkeit waren bei einer Leseverstärkerschaltung gemäß dem Stand der Technik die Schalttransistoren 51l, 52l, 51r und 52r als Transistoren mit großer Kanalweite ausgebildet. Da jedoch diese Schalttransistoren bei dem neuen Leseverstärkerkonzept gänzlich entfallen, kann somit Chipfläche eingespart werden.
Zur weiteren Erhöhung der Stromergiebigkeit waren die Schalttransistoren darüber hinaus als Transistoren mit einer kleinen Kanallänge ausgebildet. Bei Transistoren mit kleinen Kanallängen bewirken jedoch Prozessschwankungen innerhalb des Herstellungsprozesses starke Schwankungen der Einsatzspannung. Durch den Wegfall der Schalttransistoren kann der nega tive Einfluss von Prozessschwankungen auf die Funktionseigenschaft des Leseverstärkers reduziert werden.
Durch die Integration der Schaltungseinheiten 10a und 10b zum Vorladen der Bitleitungen in die beiden Teilverstärkerschaltungen 100a und 100b, wie im Ausführungsbeispiel der 1 gezeigt, werden nun auch innerhalb des Leseverstärkers die Signalleitungen BSAl und BSAr auf das gemeinsame Vorladepotential VBLEQ aufgeladen.
Auch in Bezug auf das Layout weist die neue Leseverstärkerschaltung Vorteile auf. Da die Schalttransistoren THa bzw. THb zur Ansteuerung der Schaltungseinheiten 20, sowie die Schalttransistoren TLa bzw. TLb zur Ansteuerung der Schaltungseinheiten 30 und die Schalttransistoren TSa bzw. TSb zur Ansteuerung der Schaltungseinheiten 40 in der Mitte des Leseverstärkers liegen, ist es möglich, den Leseverstärker mittels zweier durchgehender Gate-Conductor-Streifen zu kontrollieren.
Des weiteren liegen die vorzugsweise als Dick-Oxid-Transistoren ausgebildeten p-Kanal-Schalttransistoren der Schaltungseinheiten 10 und 20 in der Mitte des Leseverstärkers. Innerhalb des Layouts sind die Dick-Oxid-Transistoren daher in einer durchgehenden Fläche implementiert. Bisher haben sich die als Dick-Oxid-Transistoren ausgebildeten Schalttransistoren der Schalteinheiten 50l und 50r gemäß der 1 in zwei dünnen voneinander getrennten Layoutstreifen befunden. Die erforderliche Layoutmaske sowie der gesamte fotolithografische Prozess bei der Herstellung der Dick-Oxid-Transistoren lässt sich somit wesentlich leichter handhaben.

10: Schaltungseinheit zum Vorladen der Bitleitungen
11, ..., 13: Schalttransistoren der Schaltungseinheit 10
20: Schaltungseinheit zum Verstärken des hohen Spannungspotentials
21, 22: Schalttransistoren der Schaltungseinheit 20
30: Schaltungseinheit zum Verstärken des niedrigen Spannungspotentials
31, 32: Schalttransistoren der Schaltungseinheit 30
40: Schaltungseinheit zum Ein-/Auslesen von Speicherzellen
41, 42: Schalttransistoren der Schaltungseinheit 40
50: Schalteinheiten zum Verbinden des Leseverstärkers mit dem ersten oder zweiten Speicherzellenfeld
51, 52: Schalttransistoren der Schaltungseinheit 50
AT: Auswahltransistor
BL: Bitleitung
BSA: Signalleitung des Leseverstärkers
CIN: Anschluss zum Anlegen des dritten Steuersignals
CSL: drittes Steuersignal
EIN: Anschluss zum Anlegen des Steuersignals EQL
EQL: Steuersignal zum Aktivieren des Vorladens
LDQ: lokale Datenleitung
MINl: Anschluss zum Anlegen des ersten Steuersignals
MINr: Anschluss zum Anlegen des zweiten Steuersignals
MUXl: erstes Steuersignal
MUXr: zweites Steuersignal
NSET, PSET: Steuersignale der Schalttransistoren TH, TL
S: Steueranschlüsse der Schalttransistoren
SC: Speicherkondensator
TB: Strombegrenzer-Transistor
TH, TL: Schalttransistor zur Zuführung des hohen und niedrigen Spannungspotentials
VBLEQ: Vorladespannung
VBLH: hohes Spannungspotential
VBLL: niedriges Spannungspotential
VEIN: Anschluss zum Anlegen der Vorladespannung
VINT: internes Spannungspotential
WIN: Wortleitungsanschluss
WL: Steuersignal auf der Wortleitung
/BL: komplementäre Bitleitung
/BSA: komplementäre Signalleitung des Leseverstärkers
/LDQ: komplementäre lokale Datenleitung

Claims

Integrierter Halbleiterspeicher mit Leseverstärker – mit einem Speicherzellenfeld mit einer ersten Bitleitung (BLl') und einer zweiten Bitleitung (/BLl'), – bei dem der Leseverstärker eine erste Signalleitung (BSAl), eine zweite Signalleitung (/BSAl) und einen ersten Steueranschluss (MINl) zum Anlegen eines ersten Steuersignals (MUXl) umfasst, – bei dem die erste und zweite Bitleitung (BLl', /BLl') des Speicherzellenfeldes und die erste und zweite Signalleitung (BSAl, /BSAl) des Leseverstärkers jeweils als durchgehende Leiterbahnen (BLl', /BLl', BSAl) ausgebildet sind, – bei dem die erste Bitleitung (BLl') des Speicherzellenfeldes mit der ersten Signalleitung (BSAl) des Leseverstärkers über eine durchgehende Leiterbahn (BLl', BSAl) und die zweite Bitleitung (/BLl') des Speicherzellenfeldes mit der zweiten Signalleitung (/BSAl) des Leseverstärkers über eine weitere durchgehende Leiterbahn (/BLl', /BSAl) verbunden ist, – bei dem der Leseverstärker eine erste Schaltungseinheit (10a) mit einem ersten Schalttransistor (11a) mit einem Steueranschluss (S11a), mit einem zweiten Schalttransistor (12a) mit einem Steueranschluss (S12a) und mit einem dritten Schalttransistor (13a) mit einem Steueranschluss (S13a) umfasst, – bei dem die jeweiligen Steueranschlüsse (S11a, S12a, S13a) der Schalttransistoren (11a. 12a. 13a) der ersten Schaltungseinheit (10a) mit dem ersten Steueranschluss (MINl) zum Anlegen des ersten Steuersignals (MUXl) verbunden sind, – bei dem die erste Schaltungseinheit (10a) derart ausgebildet ist, dass sie die erste Signalleitung (BSAl) des Leseverstärkers in Abhängigkeit von einem Zustand des ersten Steuersignals (MUXl) mit der zweiten Signallei tung (/BSAl) des Leseverstärkers hochohmig oder niederohmig verbindet, – bei dem der Leseverstärker einen ersten und zweiten Schalttransistor (THa, TLa) mit jeweils einem Steueranschluss (S1a, S2a) umfasst, wobei jeder der Steueranschlüsse von dem ersten Steuersignal (MUXl) angesteuert wird, – bei dem der Leseverstärker eine zweite Schaltungseinheit (20a) zur Einspeisung eines ersten Spannungspotentials (VBLH) auf die erste oder zweite Signalleitung (BSAl, /BSAl) des Leseverstärkers umfasst, – bei dem das erste Spannungspotential (VBLH) der zweiten Schaltungseinheit (20a) über den ersten Schalttransistor (THa) des Leseverstärkers zuführbar ist, – bei dem die zweite Schaltungseinheit (20a) derart ausgebildet ist, dass sie das erste Spannungspotential (VBLH) auf die erste oder zweite Signalleitung des Leseverstärkers einspeist, wenn der erste Schalttransistor (THa) des Leseverstärkers durch das erste Steuersignal (MUXl) leitend gesteuert wird, – bei dem der Leseverstärker eine dritte Schaltungseinheit (30a) zur Einspeisung eines zweiten Spannungspotentials (VBLL) auf die erste oder zweite Signalleitung (BSAl, /BSAl) des Leseverstärkers umfasst, – bei dem das zweite Spannungspotential (VBLL) der dritten Schaltungseinheit (30a) über den zweiten Schalttransistor (TLa) des Leseverstärkers zuführbar ist, – bei dem die dritte Schaltungseinheit (30a) derart ausgebildet ist, dass sie das zweite Spannungspotential (VBLL) auf die erste oder zweite Signalleitung des Leseverstärkers einspeist, wenn der zweite Schalttransistor (TLa) des Leseverstärkers durch das erste Steuersignal (MUXl) leitend gesteuert wird, – bei dem der erste und zweite Schalttransistor des Leseverstärkers jeweils als ein Schalttransistor vom n-Kanal Typ (THa, TLa) ausgebildet sind, – bei dem die Schalttransistoren der ersten Schaltungseinheit (10a) jeweils als ein Dickoxid-Schalttransistor vom p-Kanal Typ (11a, 12a, 13a) ausgebildet sind.
Integrierter Halbleiterspeicher nach Anspruch 1, – bei dem der Leseverstärker einen ersten Eingangsanschluss (VEIN) zum Anlegen einer Vorladespannung (VBLEQ) aufweist, – bei dem der erste Eingangsanschluss (VEIN) zum Anlegen der Vorladespannung (VBLEQ) in Abhängigkeit von dem Zustand des ersten Steuersignals (MUXl) über den ersten und zweiten Schalttransistor (11a, 12a) der ersten Schaltungseinheit (10a) mit der ersten Signalleitung (BSAl) des Leseverstärkers und über den ersten und dritten Schalttransistor (11a, 13a) der ersten Schaltungseinheit (10a) mit der zweiten Signalleitung (/BSAl) verbindbar ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2, – mit einem Anschluss (VHIN) zum Anlegen eines ersten Spannungspotentials (VBLH), – bei dem die zweite Schaltungseinheit (20a) einen Eingangsanschluss (A20a), einen ersten Schalttransistor (21a) mit einem Steueranschluss (S21a) und einen zweiten Schalttransistor (22a) mit einem Steueranschluss (S22a) umfasst, – bei dem der Steueranschluss (S21a) des ersten Schalttransistors (21a) der zweiten Schaltungseinheit (20a) mit der zweiten Signalleitung (/BSAl) des Leseverstärkers verbunden ist, – bei dem der Steueranschluss (S22a) des zweiten Schalttransistors (22a) der zweiten Schaltungseinheit (20a) mit der ersten Signalleitung (BSAl) des Leseverstärkers verbunden ist, – bei dem der erste Schalttransistor (21a) der zweiten Schaltungseinheit (20a) zwischen den Eingangsanschluss (A20a) der zweiten Schaltungseinheit und die erste Signalleitung (BSAl) des Leseverstärkers geschaltet ist, – bei dem der zweite Schalttransistor (22a) der zweiten Schaltungseinheit (20a) zwischen Eingangsanschluss (A20b) der zweiten Schaltungseinheit und die zweite Signalleitung (/BSAl) des Leseverstärkers geschaltet ist, – bei dem der erste Schalttransistor (THa) des Leseverstärkers zwischen den Anschluss (VHIN) zum Anlegen des ersten Spannungspotentials (VBLH) und den Eingangsanschluss (A20a) der zweiten Schaltungseinheit (20a) geschaltet ist.
Integrierter Halbleiterspeicher nach Anspruch 3, – bei dem die ersten und zweiten Schalttransistoren der zweiten Schaltungseinheit (20a) als p-Kanal-Feldeffekttransistoren (21a, 22a) ausgebildet sind.
Integrierter Halbleiterspeicher nach dem der Ansprüche 1 bis 4, mit einem Anschluss (VLIN) zum Anlegen eines zweiten Spannungspotentials (VBLL), – bei dem die dritte Schaltungseinheit (30a) einen Eingangsanschluss (A30a), einen ersten Schalttransistor (31a) mit einem Steueranschluss (S31a) und einen zweiten Schalttransistor (32a) mit einem Steueranschluss (S32a) umfasst, – bei dem der Steueranschluss (S31a) des ersten Schalttransistors (31a) der dritten Schaltungseinheit (30a) mit der zweiten Signalleitung (/BSAl) des Leseverstärkers verbunden ist, – bei dem der Steueranschluss (S32a) des zweiten Schalttransistors (32a) der dritten Schaltungseinheit (30a) mit der ersten Signalleitung (BSAl) des Leseverstärkers verbunden ist, – bei dem der erste Schalttransistor (31a) der dritten Schaltungseinheit (30a) zwischen den Eingangsanschluss (A30a) der dritten Schaltungseinheit und die erste Signalleitung (BSAl) des Leseverstärkers geschaltet ist, – bei dem der zweite Schalttransistor (32a) der dritten Schaltungseinheit (30a) zwischen den Eingangsanschluss (A30a) der dritten Schaltungseinheit und die zweite Signalleitung (/BSAl) des Leseverstärkers geschaltet ist, – bei dem der zweite Schalttransistoren (TLa) des Leseverstärkers zwischen den Anschluss (VLIN) zum Anlegen des zweiten Spannungspotentials (VBLL) und den Eingangsanschluss (A30a) der dritten Schaltungseinheit (30a) geschaltet ist.
Integrierter Halbleiterspeicher nach Anspruch 5, bei dem die ersten und zweiten Schalttransistoren der dritten Schaltungseinheit (30a) als n-Kanal-Feldeffekttransistoren (31a, 32a) ausgebildet sind.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 6, – mit einer ersten Datenleitung (LDQ) und einer zweiten Datenleitung (/LDQ), – mit einem zweiten Steueranschluss (CIN) zum Anlegen eines zweiten Steuersignals (CLS), bei dem der Leseverstärker eine vierte Schaltungseinheit (40a) zur Verbindung der ersten Signalleitung (BSAl) mit der ersten Datenleitung (LDQ) und zur Verbindung der zweiten Signalleitung (/BSAl) mit der zweiten Datenleitung (/LDQ) mit einem Steueranschluss (S40a) und einem dritten Schalttransistor (TSa) mit einem Steueranschluss (S3a) umfasst, – bei dem der dritte Schalttransistor (TSa) des Leseverstärkers zwischen den zweiten Steueranschluss (CIN) des Leseverstärkers und den Steueranschluss (S40a) der vierten Schaltungseinheit (40a) geschaltet ist, – bei dem der Steueranschluss (S3a) des dritten Schalttransistors (TSa) des Leseverstärkers mit dem ersten Steueranschluss (MINl) zum Anlegen des ersten Steuersignals (MUXl) verbunden ist, – bei dem der zweite Steueranschluss (CIN) des Leseverstärkers in Abhängigkeit von dem Zustand des ersten Steuersignals (MUXl) mit dem Steueranschluss (S40a) der vierten Schaltungseinheit (40a) niederohmig oder hochohmig verbunden ist, bei dem in Abhängigkeit von einem Zustand des zweiten Steuersignals (CSL) die erste Signalleitung (BSAl) mit der ersten Datenleitung (LDQ) und die zweite Signalleitung (/BSAl) mit der zweiten Datenleitung (/LDQ) niederohmig oder hochohmig verbunden ist.
Integrierter Halbleiterspeicher nach Anspruch 7, bei dem der dritte Schalttransistor des Leseverstärkers als ein n-Kanal-Feldeffekttransistor (TSa) ausgebildet ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder 8, – bei dem die vierte Schaltungseinheit (40a) einen ersten Schalttransistor (41a) mit einem Steueranschluss (S41a) und einen zweiten Schalttransistor (42a) mit einem Steueranschluss (S42a) umfasst, – bei dem der Steueranschluss (S41a) des ersten Schalttransistors (41a) der vierten Schaltungseinheit (40a) mit dem Steueranschluss (S40a) der vierten Schaltungseinheit (40a) verbunden ist, – bei dem der Steueranschluss (S41a) des zweiten Schalttransistors (42a) der vierten Schaltungseinheit (40a) mit dem Steueranschluss (S40a) der vierten Schaltungseinheit (40a) verbunden ist, – bei dem der erste Schalttransistor (41a) der vierten Schaltungseinheit (40a) zwischen die erste Signalleitung (BSAl) des Leseverstärkers und die erste Datenleitung (LDQ) geschaltet ist, bei dem der zweite Schalttransistor (42a) der vierten Schaltungseinheit (40a) zwischen die zweite Signalleitung (/BSAl) des Leseverstärkers und die zweite Datenleitung (/LDQ) geschaltet ist.
Integrierter Halbleiterspeicher nach Anspruch 9, bei dem der erste und zweite Schalttransistor der vierten Schaltungseinheit (40a) jeweils als ein n-Kanal-Feldeffekttransistor (41a, 42a) ausgebildet ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 7 bis 10, – bei dem der Leseverstärker einen ersten Teilverstärker (100a) und einen zweiten Teilverstärker (100b) umfasst, wobei die Teilverstärker jeweils die erste, zweite, dritte und vierte Schaltungseinheit (10a, 20a, 30a, 40a, 10b, 20b, 30b, 40b) umfassen, – bei dem die Schalttransistoren (11a, 12a, 13a, 21a, 22a, 11b, 12b, 13b, 21b, 22b) der ersten und zweiten Schaltungseinheiten (10a, 20a, 10b, 20b) der Teilverstärker (100a, 100b) in einer gemeinsamen Wanne eingebracht sind.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 11, – bei dem die erste Bitleitung (BLl') mit einer Speicherzelle (SZl) verbunden ist, – bei dem die Speicherzelle (SZl) einen Auswahltransistor (ATl) und einen Speicherkondensator (SCl) umfasst, – bei dem die zweite Bitleitung (/BLl') mit einem weiteren Speicherkondensator (SCl') verbunden ist, bei dem der Speicherkondensator (SCl) der Speicherzelle (SZl) auf das erste Spannungspotential (VBLH) und der weitere Speicherkondensator (SCl') auf das zweite Spannungspotential (VBLL) aufgeladen ist.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers mit Leseverstärker nach einem der Ansprüche 7 bis 12, umfassend die folgenden Schritte: – Anlegen des ersten Zustands des ersten Steuersignals (MUXl) an den ersten Steueranschluss (MINl) des Leseverstärkers, – nachfolgend Steuern des ersten, zweiten und dritten Schalttransistors (11a, 12a, 13a) der ersten Schaltungseinheit (10a) in den sperrenden Zustand, – nachfolgend Steuern des ersten, zweiten und dritten Schalttransistors (THa, TLa, TSa) des Leseverstärkers in den leitenden Zustand, Anlegen eines ersten Zustands des zweiten Steuersignals (CSL) an den zweiten Steueranschluss (CIN) des Leseverstärkers, nachfolgend Steuern der Schalttransistoren (41a, 42a) der vierten Schaltungseinheit (40a) in den leitenden Zustand, wodurch die erste Signalleitung (BSAl) des Leseverstärkers mit der ersten Datenleitung (LDQ) und die zweite Signalleitung (/BSAl) des Leseverstärkers mit der zweiten Datenleitung (/LDQ) niederohmig verbunden ist, nachfolgend Durchführen eines Lese- oder Schreibzugriffs in dem Speicherzellenfeld.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach Anspruch 13, umfassend die folgenden Schritte: – Anlegen eines zweiten Zustands des zweiten Steuersignals (CSL) an den zweiten Steueranschluss (CIN) des Leseverstärkers, – nachfolgend Steuern der Schalttransistoren (41a, 42a) der vierten Schaltungseinheit (40a) in den sperrenden Zustand, wodurch die erste Signalleitung (BSAl) des Leseverstärkers mit der ersten Datenleitung (LDQ) und die zweite Signalleitung (/BSAl) des Leseverstärkers mit der zweiten Datenleitung (/LDQ) hochohmig verbunden ist, – nachfolgend Durchführung eines Auffrischungsvorganges in dem Speicherzellenfeld.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach Anspruch 13, umfassend die folgenden Schritte: – Anlegen eines zweiten Zustands des zweiten Steuersignals (CSL) an den zweiten Steueranschluss (CIN) des Leseverstärkers, – nachfolgend Steuern der Schalttransistoren (41a, 42a) der vierten Schaltungseinheit (40a) in den sperrenden Zustand, wodurch die erste Signalleitung (BSAl) des Leseverstärkers mit der ersten Datenleitung (LDQ) und die zweite Signalleitung (/BSAl) des Leseverstärkers mit der zweiten Datenleitung (/LDQ) hochohmig verbunden ist, – Anlegen des zweiten Zustands des ersten Steuersignals (MUXl) an den ersten Steueranschluss (MINl) des Leseverstärkers – nachfolgend Steuern des ersten, zweiten und dritten Schalttransistors (11a, 12a, 13a) der ersten Schaltungseinheit (10a) in den leitenden Zustand, – nachfolgend Steuern des ersten, zweiten und dritten Schalttransistors (Tha, Tla, Tsa) des Leseverstärkers in den sperrenden Zustand, – Vorladen der ersten und zweiten Signalleitung (BSAl, /BSAl) des Leseverstärkers sowie der ersten und zweiten Bitleitung (BLr', /BLr') des Speicherzellenfeldes auf ein mittleres Spannungspotential zwischen dem ersten Spannungspotential (VBLH) und dem zweiten Spannungspotential (VBLL).