DE69222606T2

DE69222606T2 - Bitleitungs- und Gegenplattenfesthaltungsschaltung, insbesondere für DRAM

Info

Publication number: DE69222606T2
Application number: DE69222606T
Authority: DE
Inventors: Sheffield S Eaton
Original assignee: Nippon Steel Semiconductor Corp; United Memories Inc
Current assignee: UMC Japan Co Ltd; United Memories Inc
Priority date: 1991-09-05
Filing date: 1992-09-03
Publication date: 1998-05-20
Anticipated expiration: 2012-09-04
Also published as: KR100281725B1; JP2995370B2; EP0530792B1; JPH05266664A; KR930007079A; DE69222606D1; EP0530792A3; EP0530792A2; US5253205A

Description

Diese Erfindung betrifft Schaltkreise, mit denen am dynamischen RAM-Speicher (DRAM) eine Spannung angelegt oder zugeführt wird. In besonderem betrifft sie (1) die Klammerschaltung für Bit-Leitungen eines Halbleiterspeichers, die mit dem Vorladen oder dem ins Gleichgewicht bringen von Bit- Leitungen verknüpft ist, und (2) eine Anspeisestufe, die so angeschlossen ist, um den Kondensatorplatten von DRAM- Speicherzellen eine Zwischenspannungsanspeisung zuzuführen.
Diese Erfindung ist auf dynamische RAM-Speicher gerichtet, doch kann sie auch bei statischen RAM-Speichern und anderen Haibleiterspeichern sowie bei anderen integrierten Schaltkreisen verwendet werden, die über einen Aufbau von Speicherzellen verfügen, die senkrecht zueinander, netzförmig oft in Untergruppen angeordnet sind. Im allgemeinen liegen die Zellen in Spalten, die von Bit-Leitungen gebildet werden, die senkrecht zu Wort-Leitungen verlaufen. Siehe dazu beispielsweise Eaton, Jr. et al. US- Patentschrift 4,389,715 "Redundancy Scheme For A Dynamic RAM", hinsichtlich einer allgemeinen Beschreibung eines dynamischen RAM- Speichers, und Sud, Hardee & Heightley, US-Patentschrift 4,355,377 "Asynchronously Equilibrated and Pre-Charged Static RAM", hinsichtlich einer allgemeinen Beschreibung eines SRAM.
Bei derartigen Speichern wird auf die Gleichgewichts- und Vorladestufe hingewiesen, wie dies bei Hardee et al., US- Patentschrift 4,494,221 "Bit Line Precharging and Equilibrating Circuit" der Fall ist.
Nunmehr wird auf Fig. 1 Bezug genommen, in der eine Reihe von typischen Signalen dargestellt ist, wie man sie bei den dynamischen RAM-Speichern der heutigen Generation allgemein antrifft. Die oberste Schwingungsform zeigt das inverse Reihenadressen-Taktsignal, das mit RAS bezeichnet ist. Wenn RAS niedrig ist, befindet sich der Speicher im aktiven Intervall. Liegt RAS jedoch hoch, befindet sich der Speicher im Vorladeintervall. Der Speicher wechselt zwischen diesen Intervallen sehr oft innerhalb einer Sekunde. Es ist bekannt, daß es sich bei dynamischen RAM-Speichern um energieabhängige und dynamische Speicher handelt. Das bedeutet, daß die Daten typisch in Form einer kleinen Ladungsmenge in einem Kondensator gespeichert werden. Diese Ladung fließt durch viele Vorgänge ab, wodurch die Daten verlorengehen. Um dieses katastrophale Ergebnis zu verhindern, wird die den Kondensator enthaltende Speicherzelle wiederholt ausgelesen und aufgefrischt. Wenn sie ausgelesen wird, dient ein Leseverstärker dazu, um festzustellen, welcher Datenwert in der Zelle gespeichert wurde, wobei dieser Datenwert wieder in die Zelle eingeschrieben wird. Ohne das Auslesen und Auffrischen würden die Daten verlorengehen.
Der Leseverstärker ist im allgemeinen mit einer oder einem Paar von Bit-Leitungen verbunden, die manchmal als Bit-Leitung und Bit-Leitung bezeichnet werden. Bei manchen Speichern, besonders bei SRAM-Speichern, werden die komplementären Darstellungen der Daten in der Speicherzelle oder in einem komplementären Paar von Speicherzellen gespeichert. Unabhängig davon, ob derartige komplementäre Daten gespeichert werden, muß beim Lesevorgang, der während der Auffrischung verwendet wird, jene Bit-Leitung auf einen bekannten Wert gesetzt werden, die mit der aufzufrischenden Zelle verbunden ist. Dieser Wert wird allgemein als "Vorladespannung" oder "Gleichgewichtsspannung" bezeichnet. Mit der Gleichgewichtsspannung wird die Bit-Leitung vorgeladen. Die zweite Schwingungsform von Fig. 1 zeigt die Gleichgewichtsspannung oder das Gleichgewichtssignal, das mit ∅EQ bezeichnet werden soll. Wie man sieht ist ∅EQ gegenüber RAS etwas nach rechts verschoben. Bald nachdem RAS nach unten fällt, fällt ∅EQ auf niedrig. Einige Nanosekunden nachdem RAS auf hoch (Vcc) steigt, womit der Anfang des Vorladeintervalls bezeichnet ist, steigt auch ∅EQ typisch auf die Versorgungsspannung Vcc an.
Das Umspeicherintervall dauert normalerweise einige Nanosekunden. Die dritte Schwingungsform von Fig. 1 ist ∅rc. Es ist ersichtlich, daß die Rückflanke von Orc etwa oder nominell 10 Nanosekunden nach der Vorderflanke von ∅EQ auftritt.
Schaltkreise, mit denen die Bit-Leitungen vorgeladen und ins Gleichgewicht gebracht werden, sind bekannt. Fig. 2 zeigt einen Versuch gemäß dem Stand der Technik bei einem vereinfachten Teil eines DRAM-Aufbaues. Eine Spalte weist eine Bit-Leitung 10a auf, die mit einer Bit-Leitung ha gepaart ist. Jede dieser Leitungen ist über eine entsprechende Sicherung 12a, 13a mit einem Leseverstärker 14a verbunden. Längs jeder Bit-Leitung können eine Vielzahl von Speicherzellen 15M und in einem DRAM eine Pseudozelle (dummy cell) 15D für jede Bit-Leitung angeordnet sein, die über die Sicherungen 12, 13 mit dem Leseverstärker verbunden sind. Jede Speicherzelle 15M enthält beispielsweise einen Transistor und einen Kondensator. Eine Platte des Kondensators liegt an Vss. Die andere Platte ist mit der Bit-Leitung über den Transistor verbunden, der eine Strecke mit steuerbarer Leitfähigkeit besitzt, die mit einer Spannung auf einer Wort-Leitung WL gesteuert wird. Die Wort-Leitung WL-1 bis WL-N bilden N Reihen des Aufbaues, wobei sie, wie Fig. 2 zeigt, senkrecht zu den Spalten-(Bit)-Leitungen 10, 11 liegen. In jeder Spalte ist eine entsprechende Pseudozelle 15D enthalten, die mit einer Pseudowort-Leitung WL-D gesteuert wird. Die Pseudozelle besitzt eine Kapazität, die gleich, größer oder kleiner als die Kapazität jeder Speicherzelle 15M sein kann.
Ein Gleichgewichtstransistor 16a besitzt eine Quellen/Senken- Strecke die die Bit-Leitungen 10a, 11a miteinander verbindet, wenn der Transistor geöffnet wird. Die Steuerelektrode des Transistors 16a ist so angeschlossen, daß sie das Gleichgewichtssignal ∅EQ von Fig. 1 empfängt.
Neben dem Transistor 16a sind noch "Haltetransistoren" 18a und 20a vorgesehen. Der Transistor 18a liegt mit seiner Quellen/Senken-Strecke zwischen einer Leitung 22 und der Bit- Leitung loa. Der Haltetransistor 20a liegt mit seiner Quelle/Senken-Strecke zwischen der Leitung 22 und der Bit-Leitung ha. Die Steuerelektroden der Transistoren 18 und 20 sind weiters so angeschlossen, daß sie das Gleichgewichtssignal ∅EQ empfangen. Wenn die Transistoren 16, 18 und 20 n-Kanal Transistoren sind, die beim Anlegen einer relativ positiven Spannung von ∅EQ öffnen, wobei ersichtlich ist, daß auch andere Schalteinrichtungen verwendet werden können, werden die Transistoren beim Anlegen des Gleichgewichtssignals ∅EQ die Spannungen auf den Bit-Leitungen 10a und 11a ins Gleichgewicht bringen oder gleichmachen, wobei sie diese Bit-Leitungen weiters so verbinden, um jene Spannung zu empfangen, die über die Leitung 22 anliegt.
Der Spaltenaufbau von Fig. 2, der die Schaltelemente loa, ha, 12a, 13a, 14a, 16a, 18a und 20a enthält, kann als die Spalten A und A* bezeichnet werden. Weitere Spalten B und B*, die ident aufgebaut sind, liegen parallel zu A und A*. In Wirklichkeit bildet eine Vielzahl von derartigen Spalten, die zu einem Speicherplättchen miteinander verbunden sind, einen Aufbau oder eine Untergruppe.
Eine Abart dieses Versuchs gemäß dem Stand der Technik zeigt Hardee, US Patentschrift 4,791,613, "Bit Line And Column Circuiting Used in A Semiconductor Memory". Der Versuch verwendet eine unterschiedliche Spannung für das Gleichgewichtssignal, das an den Gleichgewichtstransistor gelegt wird, und legt die Versorgungsspannung Vcc an die "Haltetransistoren" 18, 20.
Gemäß dem Stand der Technik wurden die Bit-Leitungen während des Vorlade- oder Gleichgewichtsbetriebs ursprünglich entweder an null Volt oder auf die Versorgungsspannung Vcc gelegt. Neuere dynamische RAM-Speicher laden die Bit-Leitungen auf Y2 Vcc vor. Um diese Vorladungsspannung zu erreichen, werden die Bit-Leitungen und die Bit-Leitungen typisch am Anfang des Vorladeintervalls miteinander kurzgeschlossen. (Eine Bit-Leitung liegt auf dem Vcc- Pegel, die andere auf dem Vss-Pegel. Beim Kurzschließen entsteht 1/2 Vcc). Um diese Spannung aufrecht zu halten, kann ein Spannungsteiler 24 aus einem Paar von Widerständen gebildet werden, oder man kann Transistoren als Widerstände verwenden, die zwischen Vcc und Masse liegen, wie dies Fig.2 zeigt. Die vom Teiler stammende Spannung wird dann über die Leitung 22 angelegt, um die Bit-Leitungen in der Nähe des gewünschten Vorladewerts zu halten.
Ein Problem liegt darin, daß die heutigen Speicher eine derart große Kapazität besitzen (so viele Speicherzellen aufweisen), daß eine getrennte Versorgungsspannung in Erwägung gezogen werden kann, um die Vorladespannung aufrecht zu erhalten die von der Leitung 22 über die Transistoren 18, 20 an die Bit- Leitungen gelegt wird. Ein derartiger Versuch ist jedoch unerwiinscht, da die Industrie keine getrennte Versorgungsspannung oder einen zusätzlichen Anschlußstift hinzufügen möchte, der diese Vorladespannung führt.
Ein Problem, das dann besteht, wenn die Bit-Leitungen auf irgendeine Spannung zwischen null Volt und Vcc vorgeladen werden, ohne daß eine getrennte Spannungsversorgung für die Zwischenspannung vorgesehen ist, liegt darin, daß die Vorladespannung dazu neigt, während des Auffrischungsintervalls abzufließen, wobei sie bei einer kurzgeschlossenen Bit-Leitung nicht gehalten werden kann. Wenn es der Vorladespannung gelingt, vollständig zu verschwinden, gehen die Daten vollständig verloren, da die Zelle von der Leseverstärkerstufe nicht ausgelesen werden kann.
Aus Fig. 2 erkennt man, daß alle Bit-Leitungen über die Leitung 22 miteinander verbunden sind, wenn die Transistoren 16, 18 und 20 während des Vorladens geöffnet sind. Damit ist im Vorladebetrieb eine große Anzahl von Bit-Leitungen miteinander gekuppelt. Ein Problem besteht darin, daß auch nur eine schlechte Bit-Leitung den gesamten Speicher zerstört. Wenn die Bit-Leitung durch einen Kurzschluß dauernd Strom zieht, kann die Vorladeanspeisung vom Spannungsteiler 24 den Kurzschluß nicht überwinden und der gesamte Speicher ist außer Betrieb.
Um dieses katastrophale Ergebnis zu vermeiden, sind die Sicherungen 12 und 13 in Verbindungen mit Prüfvorgängen vorgesehen, um alle kurzgeschlossenen Bit-Leitungen zu erkennen. Die schlechten Bit-Leitungen können dann vom Schaltkreis getrennt werden, indem die passende Sicherung 12 durchgebrannt wird (wobei redundante Bit-Leitungen eingesetzt werden können). Dieses Heilmittel ist jedoch mit dem Beifügen von Sicherungen und weiteren Prüfvorgängen verknüpft, die die Kosten des Speichers erhöhen.
Ein Versuch wird in EP.A2.200.500 (Chuang und Shu) wiedergegeben, der den Oberbegriff von Anspruch 1 widerspiegelt. Dieses Dokument gemäß dem Stand der Technik offenbart eine Bit- Leitung-Nachbildungsstufe 72, die eine auf 1/2 Vcc gezielte Spannung liefert, die über ein Transistorenpaar an die Bit-Leitungen und weiters an eine "Platten-Leitung " 47 gelegt wird, die den Kondensatorplatten im Aufbau eines dynamischen RAM-Speichers gemeinsam ist. Das System lädt das Bit-Leitungspaar vor dem Lesen auf 1/2 Vcc auf. Beim Schaltkreis 72 handelt es sich jedoch um einen Vcc/2-Vorspannungsgenerator auf dem Schaltkreisplättchen, wie dies Fig. 5 zeigt. Seine Bauelemente versuchen die Bauelemente der Spalten nachzubilden, womit er Nachbildungskondensatoren 106, 112 enthält (siehe Seite 13). Die Spannung am Ausgang 129 wird von jener Ladung bestimmt, die zwischen C106 und C112 aufgeteilt ist. Spalte 15, Leitungen 8-12. Der Anschluß 129 liegt am Eingang eines Puffers 130 mit dem Verstärkungsfaktor Eins, der einen Ausgang besitzt, der etwa gleich 1/2 Vcc ist; D.h. Leitung 16. Dieser Bezugswert ist daher nicht rückgekoppelt Weiters erfordert sie eine getrennte Quelle sowie Pseudospeicherzellen, die als "Bit- Leitungs-Nachbildungskondensatoren" verwendet werden. Dieser Versuch benötigt daher ein zusätzliche Fläche auf dem Schaltkreisplättchen. Weiters verbindet Chuang et al. niemals den Kondensator mit der Last, der zu Bezugsstrom zugeführt werden soll.
Taguchi, EP-A2-449.310, offenbart einen Spannungsregler auf dem Schaltkreisplättchen. Eine Regeltransistor Q1 liegt mit seiner Steuerelektrode am Knotenpunkt N1. Ein Kondensator C liegt zwischen N1 und Masse. Weiters ist N1 auch mit einem Steuerspannungsgenerator verbunden, der eine Konstantstromquelle 1, Transistoren Q25-26, 29 und 30 sowie ein Taktsignal CLK, verwendet. Die Quellenspannung des Transistors Q1 ist etwas niedriger als das Potential Vgl der Knotenpunktspannung. Q1 ist mit der Last L verbunden. Sein Kondensator C liegt jedoch niemals an der Last, der der Bezugsstrom zugeführt werden soll.
Ein Gegenstand dieser Erfindung ist es daher, das Problem einer schlechten Speicherzelle oder einer schlechten Bit-Leitung zu vermeiden, die den gesamten Speicher verderben.
Ein weiterer Gegenstand ist es, das Problem von schlechten Bit-Leitungen zu heilen, ohne Bit-Leitungssicherungen oder ähnliches beizufügen.
Ein weiterer Gegenstand dieser Erfindung ist es, jenen Spannungsteiler zu beseitigen, der gemäß dem Stand der Technik zum Liefern der "Halte"- oder Vorladespannung verwendet wird, und die Verwendung von zusätzlichen Platzbedarf zu vermeiden, den eine Nachbildungsstufe benötigt, wie sie bei Chuang et al verwendet wird.
Ein weiterer Gegenstand dieser Erfindung ist es, den hohen Bereitschaftsstrom wesentlich herabzusetzen, der beim Stand der Technik auftritt.
Ein würdiger Gegenstand dieser Erfindung ist es, einen Weg vorzusehen, um die Bit-Leitungen näher bei der gewünschten Vorladespannung für eine längere Dauer und mit einer guten Regelung über die Spannung zu halten.
Wie bereits oben erwähnt, besitzen die Speicherzellen im DRAM eine Kondensatorplatte, die in der Vergangenheit mit Masse verbunden war. Derzeit versucht man diese Zellenkondensatorplatten in Vcc/2 zu legen, wodurch das Dielektrikum des Zellenkondensators dünn gemacht werden kann. Das bedeutet, daß eine Hälfte des elektrischen Feldes (das normalerweise einen Durchschlag verursacht) verwendet werden kann. Beim Stand der Technik können die Platten der Zellenkondensatoren entweder an Vss, Vcc/2 oder auch Vcc gelegt werden. Eine typische Vcc/2-Stufe ist in Fig. 3 dargestellt. Fig. 3 zeigt eine Spannungsversorgungsstufe mit vier Transistoren, die einen ersten n-Kanal Transistor 26 besitzt, dessen Quellen/Senken-Strecke mit der Quellen/Senken-Strecke eines ersten p-Kanal Transistors 28 in Serie liegt. Die Senke des Transistors 26 ist mit Vcc verbunden, die Quelle des Transistors 26 liegt an einem Ausgangs-Knotenpunkt 30. Der Knotenpunkt 30 ist mit der Quelle des Transistors 28 verbunden, während die Senke des Transistors 28 an Masse liegt. Ein zweiter n-Kanal Transistor 40 liegt mit seiner Quellen/Senken-Strecke mit der Quellen/Senken- Strecke eines zweiten p-Kanal Transistors 32 in Serie. Ein Knotenpunkt 34 ist über einen Widerstand 36 mit der Quelle einer Betriebsspannung Vcc verbunden. Der Knotenpunkt 34 liegt an der Steuerelektrode und an der Senke des n-Kanal Transistors 40. Die Quelle des Transistors 40 ist mit der Quellenelektrode des p-Kanal Transistors 32 verbunden. Die Senke des Transistors 32 liegt über einen Widerstand 38 mit einem dazwischen liegenden Knotenpunkt 39 an Masse (Vss). Es ist ersichtlich, daß die am Knotenpunkt 34 entwickelte Spannung gleich 1/2 Vcc + Vtn ist. Die am Knotenpunkt 39 entwickelte Spannung beträgt 1/2 Vcc - Vtp, wobei Vtn eine n-Kanal Schleusenspannung und Vtp eine p-Kanal Schleusenspannung ist. Die am Ausgangs-Knotenpunkt 30 entwickelte Spannung beträgt 1/2 Vcc.
Die typische 1/2 Vcc-Stufe, wie sie beispielsweise Fig. 3 zeigt, zieht einen beträchtlichen Bereitschaftsstrom, wenn sie mit den Platten der Zellenkondensatoren verbunden ist. Idealerweise sollte die 1/2 Vcc-Anspeisung mit einer niederohmige Stromversorgung versehen sein, um Plattenprellungen zu verhindern, doch ist der zusätzliche Anschlußstift für das integrierte Schaltkreisplättchen unerwünscht. Weiters ist es nahzu unmöglich, eine niederohmige Zwischenwert-Stromversorgung auf dem Schaltkreisplättchen auszubilden, obwohl diese von der Hauptanspeisung nur einen sehr geringen Strom zieht.
Ein weiterer Gegenstand dieser Erfindung ist es, das Problem zu beseitigen, daß eine Zwischenspannung zu den Kondensatorplatten der Speicherzellen vorgesehen werden muß, während der Bereitschaftsstrom geregelt wird, der in dieser Betriebsart Verwendung findet.
Ein dynamischer RAM-Speicher gemäß dieser Erfindung benötigt keinen Spannungsteiler, der mit einem Halte-Knotenpunkt verbunden ist, der dann an Halte-Transistoren liegt. Eine erfindungsgemäß aufgebaute Vorrichtung verwendet vielmehr einen neuartigen Schaltkreis, der mit einer Halte-Leitung verbunden ist. Gemäß Anspruch 1, der diese Erfindung festlegt, besitzt die Spannungshaltestufe eine Rückkoppelungssteuerung. Eine Einrichtung dieser Erfindung hält die Vorladespannung der Halte-Leitung unabhängig von Kurzschlüssen auf den Bit-Leitungen, wobei sie weiters dadurch gekennzeichnet ist, daß sie aufweist:
eine erste Einrichtung, die mit der Halte-Leitung verbunden ist, um davon eine Zielhaltespannung zu erhalten und eine erste mit dieser Spannung in Beziehung stehende Spannung an einem ersten Knotenpunkt zu entwickeln, wobei die erste Einrichtung einen ersten Transistor aufweist, der schaltungsmäßig mit der Halte- Leitung und dem ersten Knotenpunkt verbunden ist;
eine Speichereinrichtung, die mit dem ersten Knotenpunkt verbunden ist, um die erste Spannung zu speichern; und
eine zweite Einrichtung, die zwischen der Halte-Leitung und einer Spannungsquelle (Vcc) liegt, wobei die zweite Einrichtung einen Treibertransistor aufweist, der viel größer als die Vorladetransistoren ist, so daß während eines Vorladeintervalls des Speichers und ungeachtet von Kurzschlüssen in den Bit- Leitungen der Treibertransistoren die Vorladespannung auf der Halte-Leitung halten kann, nachdem die erste Einrichtung die Zielhaltespannung erhält, wobei der Treibertransistor so angeschlossen ist, daß er von der Speichereinrichtung gesteuert wird, um dadurch die Zielhaltespannung aufrecht zu erhalten.
Ein Verfahren gemäß Anspruch 12 dieser Erfindung ist dadurch gekennzeichnet, daß es folgende Schritte aufweist:
Empfangen einer Zielhaltespannung unter Verwendung einer Einrichtung, die mit der Halte-Leitung verbunden ist, und Entwickeln einer Spannung an einen ersten Knotenpunkt, die von der Halte-Spannung versetzt ist;
Speichern der Versetzungsspannung in einer Speichereinrichtung; und
Steuern eines Treibertransistors, der wesentlich größer als die Vorladetransistoren ist, um von einer Spannungsquelle (Vcc) an die Halte-Leitung in Übereinstimmung, mit dem Verhältnis der in der Speichereinrichtung gespeicherten Versetzungsspannung zur Spannung auf der Halte-Leitung eine Spannung anzulegen, um dadurch die Zielhaltespannung an der Halte-Leitung aufrecht zu erhalten.
Es gibt viele abhängige Merkmale der Erfindung. Gemäß einer weiteren Ausführungsform der Erfindung liegt die Halte-Leitung auch an den Platten der Zellenkondensatoren.
Der erfindungsgemäße Schaltkreis und das Verfahren erzeugen eine Spannung, die eine Funktion der Zielhaltespannung ist. Als "Haltespannung" oder "Zielhaltespannung" wird jene Spannung bezeichnet, auf der die Bit-Leitungen als Ergebnis des Vorlade/Gleichgewichts-Vorgangs gehalten werden sollen. Vorzugsweise erzeugen die Vorrichtung und das Verfahren eine innere Spannung (eine "erste Spannung" oder eine "Versetzungsspannung") die einfach von der Zielhaltespannung um einen Schleusenspannungsübergang versetzt ist, dann in einem Kondensator gehalten und später dazu verwendet wird, um die Gleichgewichtsspannung der Bit-Leitung genau auf der gewünschten Haltespannung zu halten.
Vorzugsweise werden logische Signale dazu verwendet, um während eines Anfangsteils des Vorladeintervalls ein Intervall festzulegen. Während dieses Intervalls werden die Transistoren geöffnet, um auf der Halte-Leitung die gewünschte Haltespannung zu erzeugen. Vorzugsweise führt dies zum Erzeugen einer Spannung an einem inneren Knotenpunkt des Schaltkreises, die um eine Übergangsspannung über der Zielhaltespannung liegt, worauf diese Spannung um eine Schleusenspannung abgesenkt wird, wenn man sie an die Halte-Leitung legt, die über Halte-Transistoren mit den Bit- Leitungen verbunden ist. Mittlerweile wird die Spannung an inneren Knotenpunkt gleichfalls im Kondensator gespeichert.
Vorzugsweise werden der Kondensator und die Transistoren so geschaltet, um die zeitliche Abnahme der im Kondensator gespeicherten Spannung zu minimieren. Bei der bevorzugten Ausführungsform wird dies dadurch erreicht, daß der Kondensator ziemlich groß gemacht und das Verhältnis der Kapazität zur Übergangszone auf dem Transistor (den Transistoren) minimiert wird, mit denen der Kondensator im neuen Schaltkreis in Verbindung steht.
Die Spannung am Speicherkondensator bleibt auch dann bestehen, nachdem die logischen Signale geendet haben, so daß während des restlichen Vorladeintervalls ein großer Treibertransistor von der gespeicherten Spannung gesteuert wird. Der Treibertransistor liegt zwischen der Stromversorgung und der Halte-Leitung und damit an den Bit-Leitungen. Wegen seiner Größe werden irgendwelche Kurzschlüsse auf einer einzelnen Bit-Leitung oder mehreren Bit-Leitungen die Vorladespannung für alle Bit- Leitungen nicht auf Null ziehen, wobei es sich um eine relativ unbedeutende Störung handelt, womit ein Kurzschluß in einer begrenzten Anzahl von Bit-Leitungen toleriert werden kann.
Weiters hält die Vorladespannung lange an, viel länger als die Auffrischungszeiten für einen dynamischen RAM-Speicher normalerweise festgesetzt wird. Bei einer anderen Ausführungsform der Erfindung wird jener innere Knotenpunkt, an dem die Versetzungsspannung entwickelt wird, von den Bit-Leitungen getrennt. Andererseits muß der innere Knotenpunkt nicht dauernd mit dem Kondensator verbunden sein, er kann auch wahlweise mit ihm verbunden werden, so daß die im Kondensator gespeicherte Spannung dadurch gewissermaßen geschützt wird, daß der Kondensator von der Halte-Leitung und von anderen Pfaden getrennt wird, über die die gespeicherte Ladung abfließen kann.
Bei der Beschreibung einer bevorzugten Ausführungsform dieser Erfindung wird nun auf die beiliegenden Zeichnungen Bezug genommen, in denen zeigt:
Fig. 1 eine Reihe von Schwingungsformen, die verschiedene Signale darstellen, die in modernen dynamischen RAM-Speichern allgemein verwendet werden;
Fig. 2 einen Teil eines dynamischen RAM-Speichers, wie er derzeit verwendet wird, wobei besonders der Spannungsteiler dargestellt ist, der dazu verwendet wird, um die Bit-Leitungen auf einer Zielspannung vorgeladen zu halten;
Fig. 3 einen 1/2 Vcc-Spannungsteiler gemäß dem Stand der Technik für alle Kondensatorplatten;
Fig. 4 einen Schaltkreis gemäß der bevorzugten Ausführungsform dieser Erfindung;
Fig. 5 den Aufbau von einem Transistor in verbesserten Schaltkreis von Fig. 4; und
Fig. 6 einen Zusatzschaltkreis, um die Bit-Leitungen an die Haltespannung zu klammern.
Ein Schaltkreis gemäß einigen Lehren dieser Erfindung ist in Fig. 4 dargestellt, die in vieler Hinsicht Fig. 2 ähnlich ist. Gleichartige Bauteile sind mit den selben Bezugszeichen versehen. Sowohl beim Aufbau gemäß dem Stand der Technik als auch beim erfindungsgemäßen Aufbau ist ein Paar von Bit-Leitungen 10, 11 mit einem angeschlossenen Leseverstärker 14 mit einem Gleichgewichtstransistor 16 sowie Transistoren 18 und 20 aufgebaut, wie dies oben im Zusammenhang mit Fig. 2 beschrieben wurde. Das Gleichgewichtssignal ∅EQ wird an die Steuerelektroden dieser Gleichgewichts- und Haltetransistoren gelegt. Eine Vielzahl von Speicherzellen ist mit jeder der Bit-Leitungen 10, 11 verbunden. Weiters können Pseudozellen an die Bit-Leitungen 10, 11 angeschlossen werden. Um die Darstellung zu vereinfachen, wird nur ein Paar von Bit-Leitungen gezeigt, doch ist ersichtlich, daß ein vollständiger Aufbau mit mehreren Paaren von Bit-Leitungen beabsichtigt, aber nicht dargestellt ist. Weiters ist ersichtlich, daß geeignete Dekoder für Spalten und Reihen vorhanden sein müssen, d.h. E/A-Puffer, Datenpuffer sowie andere periphere Schaltkreise, die dynamischen RAM-Speichern gemeinsam sind, wie dies USPN 4,389,715 zeigt.
Die Haltetransistoren sind mit einer Leitung (Knotenpunkt 22) verbunden, der im Schaltkreis von Fig. 2 an einem Spannungsteiler lag, wobei er jedoch bei der in Fig. 4 gezeigten Ausführungsform mit einem neuen Schaltkreis 40 verbunden ist. Die Spannung, die vom Schaltkreis 40 der Leitung 22 aufgeprägt oder angelegt wird, kann als "Haltespannung" Vh bezeichnet werden.
Bevor die Speisestufe 40 beschrieben wird, sei darauf hingewiesen, daß im Schaltkreis von Fig. 4 die Leitung 22 mit den Platten der Zellenkondensatoren sowie mit den Transistoren 18, 20 verbunden ist.
Damit liegen die Leitungen 22* an der Leitung 22 sowie an den unteren Kondensatorplatten von allen Speicherzellen. Es ist ersichtlich, daß die Leitungen 22* parallel zu den Bit-Leitungen oder parallel zu den Wort-Leitungen geführt werden können. Eine Abänderung ist insoferne möglich, als eine erste Leitung 22* mit allen internen Kondensatorenplatten in einer oder mehreren Reihen von Speicherzellen oder andererseits mit den unteren Kondensatorplatten mit den Haltetransistoren verbunden sein kann. Es ist zu beachten, daß die Anschlüsse der Zellkondensatorplatten mit den Haltetransistoren verbunden sind, wobei es sich dabei um ein Merkmal dieser Erfindung handelt. Ein Gesichtspunkt dieser Erfindung besteht somit darin, daß eine mit einer Leitung 22 verbundene Speisestufe 40 geliefert wird, die sowohl für die Platten der Zellenkondensatoren als auch für die Bit-Leitungen Spannung liefert. Für Fachleute ist ersichtlich, daß gemäß einem weiteren Merkmal der Erfindung die Kondensatorplatten mit dem Schaltkreis 40 verbunden werden können, ohne den Schaltkreis 40 an die Bit-Leitungen zu legen. Andererseits kann der Schaltkreis 40 auch mit den Bit-Leitungen verbunden werden, ohne ihn an die Kondensatorplatten zu legen. Bei der bevorzugten Ausführungsform ist der Schaltkreis 40 jedoch sowohl mit den Bit-Leitungen als auch mit den Platten der Zellenkondensatoren verbunden.
Ein Vorteil dieses neuen Versuches besteht darin, daß die Spannungen der Bit-Leitungen und der Kondensatorplatten "ins Gleichgewicht gebracht" oder auf das gleiche Potential gebracht werden. Üblicherweise ändert sich die Spannungsgrenze für das Auslesen einer "Eins" oder "Null" mit dem Wert von Vcc. Das bedeutet, daß dann, wenn eine "Eins" bei einem niedrigen Vcc eingeschrieben und bei einem hohen Vcc ausgelesen wird, eine kleinere Grenze für das Auslesen der "eins" besteht, da sich die Gleichgewichtsspannung der Bit-Leitung bei einem höheren Vcc-Wert nach oben bewegt, wodurch die Differenzspannnung zwischen der "Eins" der Speicherzelle und der Spannungen der Bit-Leitung kleiner wird. Dies führt zu einem Signalverlust. Wenn sich gemäß diesem Gesichtspunkt der Erfindung die Plattenspannung mit Vcc nach oben bewegt, treibt sie die Zellenspannung um den gleichen Wert hinauf wodurch die Zellen/Bit-Leitungs-Spannung und das Signal konstant gehalten werden. Ein Schaltkreis gemäß dem Stand der Technik, der den Strom so niedrig wie möglich hält, benötigt dafür Zeit. Das bedeutet, daß die Plattenspannung den Vcc- Anderungen nicht in Echtzeit folgen kann. Im Stand der Technik gibt es keine Einrichtung, um die Spannungen der Platte und der Bit-Leitung gleich zu machen. Ein wichtiger Vorteil beim ins Gleichgewicht bringen der Spannung, wie dies in Fig. 4 erfolgt, besteht daher darin, daß man über einen breiteren Bereich von Vcc- Pegeln stetigere Signalpegel erhält.
Für Fachleute ist ersichtlich, daß bei diesem Aufbau die Kapazität der Bit-Leitung dazu verwendet wird, um eine niederohmige Plattenspannung herzustellen. Der Strom eines kapazitiven Teiles wird dazu verwendet, um tatsächlich eine niederohmige Plattenanspeisung zu erhalten, ohne daß eine externe Anspeisung und der damit verbundene Anschlußstift notwendig sind.
Nunmehr soll der Schaltkreis 40 von Fig. 4 beschrieben werden. Im Schaltkreis 40 liegt eine Logikstufe 42, die beispielsweise als UND-Gatter ausgebildet ist und während des Vorladeintervalls ein Signal liefert. Dies erfolgt am besten durch eine UND-Verknüpfung der Signale ∅EQ und ∅RC, die, wie Fig.1 zeigt, für eine Dauer von etwa 10 Nanosekunden in einem frühen oder Anfangsteil des Vorladeintervalls normalerweise hoch liegen. Es ist ersichtlich, daß bei der Anwendung dieser Erfindung auch andere Logikstufen verwendet werden können, um ein Signal zu erzeugen, das während eines Anfangsteils des Vorladeintervalls hoch liegt. Weiters sind andere Abarten des Schaltkreises möglich, die kein getrenntes Taktsignal erzeugen müssen.
In Fig. 4 sind eine erste und zweite Schaltereinrichtung 44 und 46 so miteinander verbunden, daß zwischen Strecken mit steuerbarer Leitfähigkeit der Einrichtungen, die in Serie geschaltet sind, ein erster Knotenpunkt 45 liegt. Beispielsweise handelt es sich bei diesen Transistoren um n-Kanal Feldeffektransistoren (FET), obwohl auch andere steuerbare Schaltereinrichtungen verwendet werden können. Die Quellenelektrode des FET 46 liegt an der Quelle einer Betriebsspannung(Vcc). Die Senkeneleketrode des FET 46 ist mit dem ersten Knotenpunkt 45 verbunden, der an der Quelle des FET 44, liegt. Die Senke des FET 44 liegt an einem zweiten Knotenpunkt 47, der mit der Quelle und der Steuerelektrode eines dritten Transistors 48 verbunden ist.
Der Ausgang des UND-Gatters 42 liegt an den Steuerelektroden der FET 44 und 46. Wenn der Ausgang des UND-Gatters 42 hoch wird, öffnet er den ersten und zweiten Transistor 44 und 46. Die Quellen/Senken-Strecken der Transistoren 44 und 46 legen den ersten Knotenpunkt 45 und den zweiten Knotenpunkt 47 an Vcc. Die Transistoren 44 und 46 bilden eine Last, so daß am ersten und zweiten Knotenpunkt 45 und 47 eine Spannung zwischen Masse und Vcc entwickelt wird.
Wie bereits erwähnt, ist der zweite Knotenpunkt 47 mit dem dritten Transistor 48 verbunden, beispielsweise einem n-Kanal FET. Dadurch, daß der Knotenpunkt 47 sowohl an der Quelle als auch an der Steuerelektrode des FET 48 liegt, liegt die Senkenspannung um einen (n-Kanal) Spannungsübergang VT unter der Quellenspannung. Die Senke des Transistors 48 ist mit der Halte-Leitung 22 verbunden.
Die auf der Leitung 22 resultierende Spannung (wenn die FET 44 und 46 geöffnet sind) wird als Haltespannung Vh oder als Zielhaltespannung bezeichnet. Die Spannung an den Knotenpunkten 45 und 47 wird zur Haltespannung plus ein VT.
Die Quellen/Senken-Strecke eines weiteren, großen Transistors liegt zwischen Vcc und der Halte-Leitung 22. Seine Steuerelektrode ist mit dem Knotenpunkt 45 verbunden. Beim Transistor 50 kann es sich beispielsweise um einen FET handeln, wobei er als Treibertransistor bezeichnet werden soll. Die über den Treibertransistor 50 an die Halte-Leitung 22 gelegte Spannung ist unter anderen Faktoren, die später erörtert werden sollen, eine Funktion der Steuerspannung.
Der Knotenpunkt 45 liegt weiters an einer Platte eines Kondensators 52. Die andere Platte des Kondensators 52 ist mit Masse verbunden, so daß der Kondensator 52, abgesehen von einem Abfließen, jene Spannung speichert, die am Knotenpunkt 45 auftritt. Nunmehr soll die Arbeitsweise des Schaltkreises von Fig.4 beschrieben werden. Während die Transistoren 44 und 46 geöffnet sind, wird am Knotenpunkt 45 eine Spannung entwickelt, wie dies erwähnt wurde, die um einen Spannungsübergang über der Haltespannung liegt. Dies reicht aus, um den n-Kanal Treibertransistor 50 zu öffnen (es ist ersichtlich, daß ein n- Kanal FET dann geöffnet wird, wenn seine Steuerspannung zumindest um ein VT höher als seine Quellenspannung ist. Hier ist die Quellenspannung mit der Haltespannung Vh festgelegt. Wie bereits oben beschrieben, liegt die am Knotenpunkt 45 entwickelte Spannung genau um ein VT über Vh. Damit ist der Transistor 50 geöffnet und seine Quellen/Senken-Strecke leitend, so daß die Speisespannung Vcc über den Transistor 50 an die Leitung 22 gelegt wird).
Am Anfangsteil des Vorladeintervalls wird daher Spannung über den Transistor 46 und über den Transistor 50 an die Halte-Leitung oder den Knotenpunkt 22 gelegt, um die Bit-Leitungen vorzuladen. Die Spannung des Knotens 45, die um einen Spannungsübergang über der Haltespannung liegt, wird im Kondensator 52 gespeichert.
Als nächstes fällt das Neuspeicherende-Signal ∅rc auf niedrig. Dadurch gibt das Logikgatter 42 null Volt ab, wobei dies niedriger als die Quellenspannungen an den Transistoren 44 und 46 ist, die damit sperren. Wenn der Transistor 44 sperrt, sind die Halte- Leitung, der FET 48 und der Knotenpunkt 47 vom Knotenpunkt 45 getrennt. Wenn der Transistor 46 sperrt ist auch Vcc vom Kondensator 52 getrennt. Die Spannung am Knotenpunkt 45, Vh + VT, bleibt am Kondensator 52 und wird weiter an die Steuerelektrode des Transistors 50 gelegt.
Aus Fig. 1 erkennt man, daß das Gleichgewichtssignal ∅EQ für den Rest des Vorladeintervalls hoch bleibt, so daß die Transistoren 16, 18 und 20, die den Bit-Leitungen zugeordnet sind, geöffnet bleiben. Die Bit-Leitungen besitzen eine beträchtliche Anzahl von n+- Übergangszonen und Diffusionen, so daß sie von sich aus rasch auslaufen. So lange jedoch der Transistor 50 geöffnet bleibt, liefert er weiterhin die Vorladespannung über seine Quellen/Senken-Strecke zum Knotenpunkt 22. Der Transistor so ist ziemlich groß gebaut, beispielsweise mit einer Breite von 75 µm und einer Länge von 1µm, so daß er eine beträchtliche Anzahl von Kurzschlüssen auf den Bit-Leitungen überwinden kann.
Jene Spannung, die vom Transistor 50 allein, d.h. ohne daß die Transistoren 44 und 46 geöffnet sind, an die Leitung 22 gelegt wird, sollte vorzugsweise die Haltespannung sein, wie dies oben erwähnt wurde. Der vorliegende Schaltkreis fährt damit fort, genau die gleiche Spannung an die Leitung 22 zu legen, auch nachdem das Logikgatter 42 auf niedrig geht. Die um Kondensator 52 gespeicherte Spannung bleibt am Knotenpunkt 45, abgesehen vom Abfluß. Diese Spannung am Knotenpunkt 45 beträgt Vh + VT. Immer dann, wenn die Spannung auf der Leitung 22 unter Vh fällt, öffnet der Transistor 50, da die Steurspannung um mehr als ein VT darüber liegt. Damit wird Vcc an die Leitung 22 gelegt, worauf die Spannung auf der Leitung zu steigen beginnt. Der Transistor 50 sperrt, wenn die Spannung, die er der Leitung 22 aufprägt, über Vh steigt, da die Steuerspannung genau Vh + VT beträgt und die Senkenspannung nicht mehr um ein VT überschreitet. Durch ein Erhalten (Speichern) einer Spannung, die gleich Vh + VT ist, durch ein Abtrennen von einem Abfließen und durch das Anlegen an die Steuerelektrode des Treibertransistors 50 wird die Leitung 22 auch dann an die Haltespannung Vh geklammert, nachdem der Transistor 44 und der Transistor 46 sperren. Dabei handelt es sich um den gewünschten Betrieb, bei dem die Haltespannung über das Vorladeintervall erhalten wird.
Um dies zu erreichen, ist es notwendig, daß die vorn Kondensator 42 an die Steuerelektrode des Transistors 50 gelegte Spannung genau geregelt wird. Ein Abfließen dieser Spannung wäre schädlich. Um dies zu regeln, ist der Schaltkreis so aufgebaut, daß der Kondensator 52 nur mit drei Stellen verbunden ist: mit der Steuerelektrode (die keinen Strom zieht) des Treibertransistors sowie mit den Quellenelektroden der Transistoren 44 und 46, die beide gesperrt sind, während die Spannung am Kondensator 52 erhalten werden soll (während des letzten Teils des Vorladeintervalls).
Der Transistor 44 besitzt einen Aufbau, der seine Übergangszone minimiert, wie dies Fig. 5 zeigt, Dadurch wird das Verhältnis der Kapazität 52 zur Übergangszone des Transistors 44 maximiert. Dies erfolgt beispielsweise mit einem quadratischen Aufbau. Die Kapazität des Kondensators 52 kann beispielsweise 10 pF betragen. Die Übergangszone auf dem Transistor 44 kann etwa 1 (µm)² groß sein. Dies läßt eine beträchtliche Zeitspanne zu, bevor die Spannung am Kondensator 52 über die Übergangszone des Transistors 44 zum Substrat abfließt Damit wird die Spannung am Kondensator 52 erhalten, wobei sie über das Vorladeintervall hoch bleibt, um die Steuerspannung am Transistor 50 zu steuern. Der Transistor 46 kann gleichartig aufgebaut sein.
Es ist ersichtlich, daß der Transistor 50 im Vergleich zur Größe von irgendeinem der Haltetransistoren 18 oder 20 riesig ist, so daß auch dann, wenn auf der Bit-Leitung, die einem der Haltetransistoren entspricht, ein Kurzschluß auftritt, ein kleiner Schaden durch den Kurschluß entsteht, der über den entsprechenden Haltetransistor zum Knotenpunkt oder zur Leitung 22 übertragen wird.
Von der bevorzugten Ausführungsform von Fig. 4 können verschiedene Abänderungen vorgenommen werden, ohne vorn Bereich dieser Erfindung abzuweichen. Ein Beispiel stellt der Schaltkreis von Fig. 6 dar, bei dem Vh - VT (statt Vh + VT) in einem p-Kanal Gatter gehalten wird, um ein "Spiegelbild"-Signal zu erzeugen, um zu verhindern, daß die Bit-Leitungen sowohl hinunter als auch hinauf gezogen werden. Fig. 6 zeigt oben den Schaltkreis 40 und unten einen weiteren Schaltkreis 60. Der Schaltkreis 60 ist nahezu ein Spiegelbild des Schaltkreises 40. Während der Schaltkreis 40 die n-Kanal Transistoren 44, 46, 48 und 50 aufweist, enthält, der Schaltkreis 60 die Transistoren 64, 66, 68 und 70, von denen die Transistoren 68 und 70 vorzugsweise p-Kanal Transistoren sind. Die Halte-Leitung 22 ist mit den Transistoren 68 und 70 verbunden. Während der Schaltkreis 40 einen Kondensator 52 aufweist, enthält der Schaltkreis 60 einen Kondensator 72. Eine Platte des Kondensators 72 ist mit einem Knotenpunkt 65 verbunden, der auch an der Steuerelektrode des Transistors 70 sowie an den Quellen/Senken-Strecken der Transistoren 64 und 66 liegt. Am Knotenpunkt 65 wird eine Spannung Vh- Vtp entwickelt.
Ein Vorteil der Schaltkreise von Fig. 4 und Fig. 6 besteht darin, daß die Plattenanschlüsse der Zellenkondensatoren nicht mehr mit einer getrennten 1/2 Vcc-Spannungsversorgung zugeführt werden, sondern statt dessen mit der Halte-Leitung 22 verbunden sind. Dadurch wird der Bereitschaftsstrom beseitigt und die Kondensatorplatten auf der gleichen erwünschten Zwischenspannung wie beim Stand der Technik gehalten, ohne daß ein Plattenprellen, ein eigener Anschlußstift oder ähnliches Probleme bereiten.

Claims

1. Speicher in der Technik eines integrierten Schaltkreises, der eine Vielzahl von Bit-Leitungen (10, 11) in Anordnung eines Speichers, wobei eine Vielzahl von Speicherzellen (15) entlang jeder Bit-Leitung angeordnet ist, sowie eine Reihe von Leseverstärkern (14) für die Anordnung besitzt, die mit diesen Leitungen verbunden sind, wobei die Bit-Leitungen über eine Gleichgewicht/Vorlade-Einrichtung (16, 18, 20) ins Gleichgewicht gebracht und vorgeladen werden, die Vorladetransistoren (18, 20) aufweist, die zwischen den Bit-Leitungen und einer Halte-Leitung (22) liegen, wobei die Halte-Leitung mit einer Spannungshaltestufe verbunden ist, dadurch gekennzeichnet, daß die Spannungshaltestufe (40) rückkopplungsgesteuert ist und eine Zielhaltespannung für die Halte-Leitung liefert, um die Vorladespannung ungeachtet von Kurzschlüssen auf den Bit-Leitungen aufrecht zu erhalten, wobei die Spannungshaltestufe (40) enthält:

eine erste Einrichtung (42, 44, 46, 48), die mit der Halte- Leitung (22) verbunden ist, um davon eine Zielhaltespannung zu erhalten und eine erste mit dieser Spannung in Beziehung stehende Spannung an einem ersten Knotenpunkt (45) zu entwickeln, wobei die erste Einrichtung einen ersten Transistor (48) aufweist, der schaltungsmäßig mit der Halte-Leitung (22) und dem ersten Knotenpunkt (45) verbunden ist;

eine Speichereinrichtung (52), die mit dem ersten Knotenpunkt verbunden ist, um die erste Spannung zu speichern; und

eine zweite Einrichtung, die zwischen der Halte-Leitung (22) und einer Spannungsquelle (Vcc) liegt, wobei die zweite Einrichtung einen Treibertransistor (50) aufweist,

der viel größer als die Vorladetransistoren ist, so daß während eines Vorladeintervalls des Speichers und ungeachtet von Kurzschlüssen in den Bit-Leitungen (10, 11) der Treibertransistor (50) die Vorladespannung auf der Halte-Leitung (22) halten kann, nachdem die erste Einrichtung die Zielhaltespannung erhält, wobei der Treibertransistor (50) so angeschlossen ist, daß er von der Speichereinrichtung gesteuert wird, um die Zielhaltespannung aufrecht zu erhalten.

2. Schaltkreis gemäß Anspruch 1, wobei die erste Einrichtung eine Taktgebereinrichtung (42) sowie einen zweiten Transistor (46) aufweist, der so angeschlossen ist, daß er von der Taktgebereinrichtung gesteuert wird.

3. Schaltkreis gemäß Anspruch 2, wobei die Taktgebereinrichtung eine Logikstufe (42) aufweist, die so angeschlossen ist, um an ihren Eingängen ein Gleichgewichtssignal (Φeq) sowie ein weiteres Signal (Φrc) zu empfangen.

4. Schaltkreis gemäß Anspruch 2 oder 3, wobei der zweite Transistor (46) zwischen einer Quelle der Betriebsspannung (Vcc) und dem ersten Knotenpunkt (45) liegt.

5. Schaltkreis gemäß irgendeinem der bisherigen Ansprüche, wobei die erste Einrichtung weiters einen dritten Transistor (44) aufweist, der so angeschlossen ist, daß er von der Taktgeberstufe gesteuert wird.

6. Schaltkreis gemäß irgendeinem der bisherigen Ansprüche, wobei die erste Einrichtung einen Transistor (44) aufweist, der so angeschlossen ist, um den ersten Knotenpunkt (45) wahlweise von der Halte-Leitung zu trennen.

7. Schaltkreis gemäß irgendeinem der bisherigen Ansprüche, wobei die Speichereinrichtung einen Kondensator (52) aufweist.

8. Schaltkreis gemäß irgendeinem der bisherigen Ansprüche, wobei die erste Einrichtung veranlaßt, daß die Speichereinrichtung zu ausgewählten Zeiten mit der Halte- Leitung (22) verbunden und zu anderen Zeiten von der Halte- Leitung getrennt wird.

9. Schaltkreis gemäß irgendeinem der bisherigen Ansprüche, wobei die erste Einrichtung enthält:

einen ersten, zweiten und dritten Transistor (48, 46, 44), die Strecken mit steuerbarer Leitfähigkeit besitzen, wobei der erste und dritte Transistor in Serie zwischen dem ersten Knotenpunkt und der Halte-Leitung (22) liegen, wobei der erste Transistor mit dem dritten Transistor an einem zweiten Knotenpunkt (47) verbunden ist;

eine Einrichtung (42), um ein Taktsignal zu empfangen, das mit dem Vorladeintervall in Beziehung steht;

zumindest ein Transistor des ersten, zweiten und dritten Transistors so angeschlossen ist, daß er von der Einrichtung (42) gesteuert wird, um das Taktsignal zu empfangen;

der erste Knotenpunkt (45) zumindest einem Transistor des ersten, zweiten und dritten Transistors zugeordnet ist, wobei der erste Knotenpunkt mit der Speichereinrichtung (52) sowie einer Steuerelektrode des Treibertransistors (50) verbunden ist;

der dritte Transistor (44) so angeschlossen ist, um den ersten Knotenpunkt wahlweise von der Halte-Leitung zu trennen.

10. Schaltkreis gemäß Anspruch 9, wobei der erste Transistor (48) eine Spannungsdifferenz von einer Schwellwertspannung zwischen dem zweiten Knotenpunkt (47) und der Halte-Leitung aufrecht erhält.

11. Schaltkreis gemäß irgendeinem der bisherigen Ansprüche, wobei die Spannungshaltestufe weiters enthält:

eine dritte Einrichtung (64-68), die mit der Halte-Leitung (22) verbunden ist, um von ihr die Zielhaltespannung zu erhalten und an einem dritten Knotenpunkt (65) eine zweite Spannung zu entwickeln, die mit dieser Spannung in Beziehung steht, wobei die dritte Einrichtung einen vierten Transistor (68) aufweist, der schaltungsmäßig mit der Halte-Leitung (22) und dem dritten Knotenpunkt (65) verbunden ist;

eine weitere Speichereinrichtung (72), die mit dem dritten Knotenpunkt (65) verbunden ist, um die zweite Spannung zu speichern; und

eine vierte Einrichtung, die zwischen der Halte-Leitung (22) und einer Spannungsquelle (Vss) liegt, wobei die vierte Einrichtung einen weiteren Treibertransistor (70) besitzt, der viel größer als die Vorladetransistoren ist, so daß während des Vorladeintervalls des Speichers und ungeachtet von Kurzschlüssen in den Bit-Leitungen (10, 11) der zweite Treibertransistor (70) die Vorladespannung auf der Halte-Leitung (22) aufrecht erhalten kann, nachdem die dritte Einrichtung die Zielspannung erhält, wobei der weitere Treibertransistor (70) so angeschlossen ist, daß er von der weiteren Speichereinrichtung gesteuert wird, um dadurch die Zielhaltespannung aufrecht zu erhalten, und wobei der Treibertransistor (50) der zweiten Einrichtung von einer Kanalart ist, und wobei der Treibertransistor (70) der vierten Einrichtung von der entgegengesetzten Kanalart ist.

12. Verfahren zum Betreiben eines Speichers in der Technik eines integrierten Schaltkreises, der eine Vielzahl von Bit-Leitungen (10, 11) in Anordnung eines Speichers, wobei eine Vielzahl von Speicherzellen (15) entlang jeder Bit- Leitung angeordnet ist, sowie eine Reihe von Leseverstärkern (14) für die Anordnung besitzt, die mit diesen Leitungen verbunden sind, wobei die Bit-Leitungen über eine Gleichgewicht/Vorlade-Einrichtung (16, 18, 20) ins Gleichgewicht gebracht und vorgeladen werden, die Vorladetransistoren (18, 20) aufweist, die zwischen den Bit-Leitungen und einer Halte-Leitung (22) liegen, wobei die Halte-Leitung mit einer Haltespannungsstufe verbunden ist, wobei zum Aufrechterhalten der Spannung auf den Bit- Leitungen während des Vorladens das Verfahren dadurch gekennzeichnet ist, daß es in einem rückkopplungsgeregelten Betrieb eine Zielhaltespannung für die Halte-Leitung liefert, um die Vorladespannung ungeachtet von Kurzschlüssen auf den Bit-Leitungen aufrecht zu erhalten, wobei das Verfahren folgende Schritte enthält:

Empfangen einer Zielhaltespannung unter Verwendung einer Einrichtung (48), die mit der Halte-Leitung (22) verbunden ist, und Entwickeln einer Spannung an einem ersten Knotenpunkt (45), die von der Zielhaltespannung versetzt ist;

Speichern der Versetzungsspannung in einer Speichereinrichtung (52);

Steuern eines Treibertransistors (50), der wesentlich größer als die Vorladetransistoren ist, um von einer Spannungsquelle (Vcc) an die Halte-Leitung (22) in Übereinstimmung mit dem Verhältnis der in der Speichereinrichtung (52) gespeicherten Versetzungsspannung zur Spannung auf der Halte-Leitung eine Spannung anzulegen, um dadurch die Zielhaltespannung an der Halte-Leitung aufrecht zu erhalten.

13. Verfahren gemäß Anspruch 12, wobei der Empfangs- und Entwicklungsschritt während des Vorladeintervalls des Speichers auftritt, und wobei die Schritte enthalten:

Empfangen einer Zielspannung von der Halte-Leitung (22) im Zusammenhang mit dem ins Gleichgewicht bringen der Paare von Bit-Leitungen;

Entwickeln der Versetzungsspannung am ersten Knotenpunkt (45) einschließlich des wahlweisen Anlegens des ersten Knotenpunkts (45) an eine Spannungsquelle (Vcc);

und wobei der Speicherschritt das Speichern der Spannung am ersten Knotenpunkt in einem Kondensator und das darauffolgende Trennen des Kondensators (52) von der Halte- Leitung (22) enthält, so daß der Kondensator von den Auswirkungen von Kurzschlüssen auf irgendeiner Bit-Leitung getrennt ist.

14. Verfahren gemäß Anspruch 12, wobei das Verfahren weiters das Erzeugen einer zweiten Spannung, die von der zielhaltespannung versetzt ist; das Speichern der zweiten Versetzungs spannung in einem zweiten Kondensator; das wahlweise Trennen des zweiten Kondensators von der Halte- Leitung; das Inbetriebsetzen eines zweiten Treibertransistors in Übereinstimmung mit der zweiten Versetzungsspannung, um dadurch die Zielhaltespannung aufrecht zu erhalten; und

das Verbinden des zweiten Treibertransistors mit den Bit- Leitungen während des Vorladens enthält.