JP2008243238A - 分子電池メモリ装置 - Google Patents

Abstract

【課題】読み出し時におけるＳ／Ｎ比が改善された分子電池メモリ装置を提供する。
【解決手段】分子電池メモリ装置の各メモリセルＭＣは、分子電池１１と選択トランジスタ１２との組み合わせからなり、分子電池１１には寄生容量２６が存在している。選択トランジスタ１２にはＰＮ接合１２ａが存在し、逆バイアスされていることから接合リーク電流ｉ_Ｌが流れる。そのため、寄生容量２６に蓄積された電荷は選択トランジスタ１２の接合リークによって徐々に放電され、ノードＳの最終的な電位はトランジスタの基板電位Ｖｓに向かって低下する。しかし、基板電位Ｖｓと基準電位Ｖｐとの差（＝Ｖｓ−Ｖｐ）が分子電池１１の開放電圧Ｖｏｃとほぼ等しく設定されており、ノードＳの電位は、プレート配線ＰＬから見て必ず開放電圧Ｖｏｃに収束することから、データの読み出し時におけるＳ／Ｎ比を高めることが可能となる。
【選択図】図７

Description

本発明は、記憶素子として電気化学的に充放電可能な分子電池を用いたメモリ装置に関するものである。

パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。

メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。

最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。

ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭの記憶容量を増大させると、セルキャパシタ１個当たりの占有面積が小さくなることから、その分、キャパシタンスが低下してしまう。これを解決するためには、セルキャパシタの立体化をさらに進める必要が生じる。しかしながら、セルキャパシタを過度に立体化するとプロセスの複雑化を招くため、製造コストが増大するという問題があった。

一方、ＤＲＡＭに代わる半導体メモリとして、分子の酸化還元作用を利用した新しいタイプのメモリが提案されている（特許文献１及び２，非特許文献１及び２参照）。これは「分子電池メモリ」と呼ばれており、記憶素子を構成する分子電池の電気化学的反応に伴う充放電作用を利用してデータを記憶する。分子電池メモリによれば、通常のキャパシタを用いたＤＲＡＭよりも単位面積当たりの電荷蓄積量が多いことから、キャパシタを過度に立体化することなく、十分なＳ／Ｎ比を得ることができるものと期待されている。
特表２００３−５２０３８４号公報 米国特許第６９２１４７５号明細書 ZettaCore Molecular Technology (Stanford Computer Systems Colloquium, April 20, 2005) Tapping ZettaRAMTM for Low-Power Memory Systems (Processings of the 11th Int'l Symposium on High-Performance Computer Architecture (HPCA-11 2005))

分子電池メモリセルは一つの分子電池と一つの選択トランジスタとの組み合わせからなり、ＤＲＡＭセルと類似の構造を有する。しかしながら、分子電池は平行平板の電極構造を有し、本来の分子電池としての要素とは別に寄生容量が存在するため、この寄生容量の充放電電流がノイズとなるという問題があった。すなわち、データの読み出し時には電気化学的反応に伴う酸化・還元電流とは別に寄生容量による充放電電流が流れ、これが本来の酸化・還元電流に対するノイズとなるため、Ｓ／Ｎ比が劣化するという問題があった。

また、分子電池メモリセルでは、ＤＲＡＭセルと同様、選択トランジスタとしてＭＯＳＦＥＴを使用することができる。しかしながら、分子電池の蓄積電極側とトランジスタ基板との間には逆バイアスされたＰＮ接合が存在し、これにより接合リーク電流が流れる。この接合リークにより、スタンバイ（プリチャージ）時のカソード−アノード間電圧は、分子電池の開放電圧Ｖｏｃ、リーク先電位（基板電位）、及びリーク電流値により決まる所定の電圧値に収斂し、電圧値が不定になりやすいという問題もある。特に、リーク電流がセルごとにばらつくことから、最終的に落ち着く電圧値もセルごとに異なり、このため、Ｓ／Ｎ比がさらに劣化するという問題があった。

したがって、本発明の目的は、読み出し時におけるＳ／Ｎ比が改善された分子電池メモリ装置を提供することにある。

本発明の一側面による分子電池メモリ装置は、電気化学的に充放電可能であり、定常状態において所定の開放電圧を有する分子電池と、第１の拡散層及び前記第１の拡散層に対して逆バイアスされた第２の拡散層を含む選択トランジスタとを備える分子電池メモリ装置であって、前記分子電池は、一端がプレート配線に接続され、他端が前記第１の拡散層に接続されており、前記プレート配線と前記第２の拡散層との間の電圧が前記開放電圧とほぼ等しく設定されていることを特徴とする。

本発明によれば、第１の拡散層から第２の拡散層へ接合リーク電流が流れても、分子電池の両端は必ず開放電圧又はその近傍に収斂する。これにより、データの読み出し時におけるＳ／Ｎ比が高められる。

本発明の他の側面による分子電池メモリ装置は、電気化学的に充放電可能であり、定常状態において所定の開放電圧を有する分子電池と、ワード線の活性化に応答して導通状態となる選択トランジスタとが、ビット線とプレート配線との間に直列接続された分子電池メモリ装置であって、前記分子電池からのデータの読み出し時においては、前記プレート配線と前記ビット線との間の電圧が前記開放電圧とほぼ等しく設定されることを特徴とする。

本発明によれば、選択トランジスタがオンしても前記寄生容量による充放電電流は流れず、分子電池が還元状態及び酸化状態の一方であればビット線の電位は変化せず、他方であればビット線の電位は変化することになる。このため、高いＳ／Ｎ比を得ることが可能となる。

このように、本発明によれば、分子電池から実際にデータを読み出す際のＳ／Ｎ比を向上させることができる。このため、高速且つ信頼性の高い読み出し動作を行うことが可能な分子電池メモリ装置を提供することができる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による分子電池メモリ装置の構成を示す図である。

図１に示すように、本実施形態による分子電池メモリ装置は、ＤＲＡＭと類似した構成を有している。具体的には、複数のワード線ＷＬ１〜ＷＬｍ（特に区別する必要がない場合には「ＷＬ」と表記することがある）と、複数のビット線対ＢＬ１〜ＢＬｎ（特に区別する必要がない場合には「ＢＬ」と表記することがある）と、これらワード線ＷＬとビット線ＢＬの交点に配置された複数のメモリセルＭＣとを備えている。メモリセルＭＣは、対応するビット線ＢＬとプレート配線ＰＬとの間に直列接続された分子電池及び選択トランジスタによって構成されている。メモリセルＭＣの詳細については後述する。

また、本実施形態による分子電池メモリ装置は、２本のダミーワード線ＤＷＬｅ，ＤＷＬｏ（特に区別する必要がない場合には「ＤＷＬ」と表記することがある）をさらに備えている。図１に示すように、ダミーワード線ＤＷＬとビット線との交点には、ダミーセルＤＣが配置されている。

ワード線ＷＬ及びダミーワード線ＤＷＬは、ワード線駆動回路２に接続されている。ワード線駆動回路２は、外部から供給されるロウアドレスに基づいて、ワード線ＷＬ１〜ＷＬｍのいずれか一つを活性化させるとともに、偶数番目のワード線ＷＬ２ｉ（ｉは１〜ｍ／２までの整数）が選択された場合にはダミーワード線ＤＷＬｅが活性化され、奇数番目のワード線ＷＬ２ｉ−１が選択された場合にはダミーワード線ＤＷＬｏが活性化される。

ビット線対ＢＬは、それぞれ対応するセンスアンプＳＡ１〜ＳＡｎ（特に区別する必要がない場合には「ＳＡ」と表記することがある）に接続されている。センスアンプＳＡは、データの読み出し時において微小信号の増幅を行うのみならず、データの書き込み時においてビット線の電位を所定の電位に駆動する。つまり、ビット線駆動回路としての役割を果たす。

ビット線対ＢＬは、それぞれビット線ＢＬｊＴ，ＢＬｊＢ（ｊは１〜ｎまでの整数）によって構成されている。メモリセルＭＣは、ビット線ＢＬｊＴと奇数番目のワード線ＷＬ２ｉ−１との交点、並びに、ビット線ＢＬｊＢと偶数番目のワード線ＷＬ２ｉとの交点に配置されている。また、ダミーセルＤＣは、ビット線ＢＬｊＴとダミーワード線ＤＷＬｅとの交点、並びに、ビット線ＢＬｊＢとダミーワード線ＤＷＬｏの交点に配置されている。

さらに、本実施形態による分子電池メモリ装置は、基準電位供給回路４と基板電位供給回路６とを備えている。基準電位供給回路４は、基準電位Ｖｐをプレート配線ＰＬに供給する回路である。また、基板電位供給回路６は、基板電位Ｖｓを選択トランジスタの基板（ベース）に供給する回路である。

図２は、メモリセルＭＣの構成を示す基本回路図である。

図２に示すように、メモリセルＭＣは、分子の酸化還元作用を利用して電荷を蓄積する分子電池１１と、分子電池１１を充放電させるための選択トランジスタ１２とを備えている。選択トランジスタ１２としてはＮチャンネル型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）が好ましく用いられる。選択トランジスタ１２のゲート電極はワード線ＷＬに接続され、ソース／ドレイン電極のいずれか一方はビット線ＢＬに接続され、ソース／ドレイン電極の他方は分子電池１１のアノード電極に接続されている。また、分子電池１１のカソード電極は、プレート配線ＰＬに接続されている。上述の通り、プレート配線ＰＬにはＶｐが供給されている。

図３は、分子電池１１の基本構造を示す図であり、（ａ）は模式図、（ｂ）はその等価回路図である。

図３（ａ）に示すように、分子電池１１は、アノード電極２１と、カソード電極２２と、固体電解質２３と、分子とリンカー２４とを備えている。アノード電極２１及びカソード電極２２は平行平板の電極構造を有しており、それらの間に固体電解質２３及び分子とリンカー２４が介在している。一方、分子電池１１の等価回路は図３（ｂ）のように表され、本来の分子電池２５に寄生容量２６が並列接続された構成となる。

図４は、本来の分子電池２５の電気的特性を示すグラフであり、横軸は外部から端子間に与える印加電圧Ｖａｐ（Ｖ）、縦軸は分子電池内の電荷密度Ｑ（×10^-6Ｃ／ｃｍ^２）を示している。

図４に示すように、本来の分子電池２５内の電荷密度Ｑは、酸化ポテンシャルＶｏｘを境界にして急激に変化する。つまり、酸化ポテンシャルＶｏｘよりも低い印加電圧Ｖａｐを端子間に与えた場合（Ｖａｐ＜Ｖｏｘ）には、本来の分子電池２５内に電子が取り込まれ、本来の分子電池２５が還元状態となる。還元状態となった本来の分子電池２５は、酸化ポテンシャルＶｏｘ以上の印加電圧Ｖａｐを端子間に与えない限り、この状態が維持される。一方、酸化ポテンシャルＶｏｘ以上の印加電圧Ｖａｐを端子間に与えた場合（Ｖａｐ≧Ｖｏｘ）には、本来の分子電池２５から電子が放出され、本来の分子電池２５は酸化状態となる。酸化状態となった本来の分子電池２５は、酸化ポテンシャルＶｏｘ未満の印加電圧Ｖａｐを端子間に与えない限り、この状態が維持される。

本来の分子電池２５への電圧印加を中止すると、つまり、アノード電極２１及びカソード電極２２の一方又は両方を開放状態とすると、端子間電圧は開放電圧Ｖｏｃに保たれる。開放電圧Ｖｏｃは、本来の分子電池２５が還元状態であるか酸化状態であるかにかかわらず、ほぼ一定値である。したがって、選択トランジスタ１２がオフしている定常状態においては、本来の分子電池２５の両端は、常に開放電圧Ｖｏｃに維持される。

図４に示す例では、開放電圧Ｖｏｃが約０．３Ｖであり、酸化ポテンシャルＶｏｘが約０．７５Ｖであるが、これは本来の分子電池２５を構成する材料に依存する。したがって、本発明において開放電圧Ｖｏｃや酸化ポテンシャルＶｏｘの値がこれに限定されるものではない。また、開放電圧Ｖｏｃと酸化ポテンシャルＶｏｘとの大小関係についても本来の分子電池２５を構成する材料に依存するため、材料によっては、開放電圧Ｖｏｃが酸化ポテンシャルＶｏｘ以上となることもある。

本来の分子電池２５の還元状態及び酸化状態は、それぞれ所定の論理レベルに関連づけられる。例えば、還元状態を「０」とし、酸化状態を「１」とすれば、１つの本来の分子電池２５に１ビットのデータを記録することが可能となる。

尚、ダミーセルＤＣも基本的にメモリセルＭＣと同じ構造を有しているが、ダミーセルＤＣに含まれる本来の分子電池２５の容量は、メモリセルＭＣに含まれる本来の分子電池２５の容量よりも少なく設定されている。これは、データの読み出し時においてセンス動作を行うための参照電位が必要となるからである。特に、ダミーセルＤＣに含まれる本来の分子電池２５の容量は、メモリセルＭＣに含まれる本来の分子電池２５の容量の半分に設定することが好ましい。これによれば、センス動作に必要な電位差を最大化することが可能となる。

図５は、選択トランジスタ１２の構造を示す模式的な断面図である。

図５に示すように、本実施形態においては、選択トランジスタ１２はＮチャンネル型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）によって構成されている。したがって、ソース／ドレイン電極となる２つのｎ型拡散層１２ｎと、ベースとなるｐ型拡散層１２ｐと、ゲート電極１２ｇとを備えている。

ｎ型拡散層１２ｎとｐ型拡散層１２ｐとの接合部（ＰＮ接合１２ａ）は逆バイアスされている。また、ｎ型拡散層１２ｎの一方は分子電池１１に接続され、ｎ型拡散層１２ｎの他方はビット線ＢＬに接続されている。ゲート電極１２ｇは、ワード線ＷＬに接続されており、ワード線ＷＬの活性化に応答して２つのｎ型拡散層１２ｎが導通状態となる。

また、ＭＯＳＦＥＴのベースとなるｐ型拡散層１２ｐには、図１に示した基板電位供給回路６によって生成された基板電位Ｖｓが印加されている。

図６は、図２に示したメモリセルＭＣの等価回路図である。

図６に示すように、メモリセルＭＣは、分子電池１１と選択トランジスタ１２との組み合わせからなるが、分子電池１１には寄生容量２６が存在している。また、図５に示したように、選択トランジスタ１２にはＰＮ接合１２ａが存在し、逆バイアスされていることから接合リーク電流ｉ_Ｌが流れる。そのため、寄生容量２６に蓄積された電荷は選択トランジスタ１２の接合リークによって徐々に放電され、ノードＳの最終的な電位はトランジスタの基板電位Ｖｓに向かって低下する。

その一方で、選択トランジスタ１２がオフしている定常状態においては、上述の通り、本来の分子電池２５の両端は開放電圧Ｖｏｃに収束しようとする。

つまりノードＳには、接合リークによって基板電位Ｖｓに収束しようとする作用と、プレート配線ＰＬと開放電圧Ｖｏｃの和（＝Ｖｐ＋Ｖｏｃ）に収束しようとする作用の両方が働くことなる。したがって、これら２つの収束値が異なっていると、ノードＳの電位は諸条件によって変動することになる。このような電位の変動は、データの読み出し時におけるＳ／Ｎ比を低下させる原因となる。

この点を考慮して、本発明では、プレート配線ＰＬと選択トランジスタ１２の基板との間の電圧、つまり、基板電位Ｖｓと基準電位Ｖｐとの差（＝Ｖｓ−Ｖｐ）を、分子電池１１の開放電圧Ｖｏｃとほぼ等しく設定している。すなわち、
Ｖｓ−Ｖｐ＝Ｖｏｃ
に設定している。これにより、ノードＳの電位は、プレート配線ＰＬから見て必ず開放電圧Ｖｏｃに収束することから、データの読み出し時におけるＳ／Ｎ比を高めることが可能となる。

この場合、基準電位Ｖｐ及び基板電位Ｖｓのいずれか一方をグランド電位とすることが好ましい。グランド電位は内部生成する必要のない安定した電位だからである。特に、基板電位Ｖｓをグランド電位とすることがより好ましい。これによれば、半導体基板をグランド電位に固定することが可能となる。

したがって、開放電圧Ｖｏｃを０．３Ｖとすれば、図７に示すように、基板電位Ｖｓを０Ｖ（グランド電位）とし、基準電位Ｖｐを−０．３Ｖに設定すればよい。これによれば、ノードＳの電位は常に０Ｖ（グランド電位）へ向かって収束することになる。このため、データの読み出し時においてノードＳの電位がばらつくことがなく、安定したセンス動作を実現することができる。

次に、本実施形態による分子電池メモリ装置の動作について説明する。以下の説明においては、基板電位Ｖｓ＝０Ｖ、基準電位Ｖｐ＝−０．３Ｖ、開放電圧Ｖｏｃ＝０．３Ｖ、酸化ポテンシャルＶｏｘ＝０．７５Ｖとして説明を進める。

図８は、メモリセルＭＣに対して「０」を書き込む場合の動作を説明するためのタイミング図である。ここでは、分子電池１１の還元状態を論理値「０」と定義している。

図８に示すように、メモリセルＭＣに対して「０」を書き込む場合、時刻ｔ１１〜ｔ１２の期間において対応するワード線ＷＬを活性化させ、この期間におけるビット線ＢＬの電位を０Ｖに設定する。本例では、ワード線ＷＬを０Ｖから２Ｖに変化させることによって活性化させている。

上述の通り、本実施形態では、
Ｖｓ−Ｖｐ＝Ｖｏｃ
に設定されていることから、定常状態におけるノードＳの電位は０Ｖに収束している。このため、時刻ｔ１１〜ｔ１２の期間において選択トランジスタ１２がオンしてもノードＳの電位は変化せず、分子電池１１の両端には０．３Ｖの電圧が印加されることになる（Ｖａｐ＝０．３Ｖ）。この電圧は、酸化ポテンシャルＶｏｘ（＝０．７５Ｖ）よりも低いことから、分子電池１１は還元状態となる。つまり、メモリセルＭＣには論理値「０」が書き込まれることになる。

尚、「０」を書き込む際におけるビット線ＢＬの電位については、基準電位Ｖｐとの差が酸化ポテンシャルＶｏｘ未満となる電位あれば特に限定されない。しかしながら、「０」を書き込む際におけるビット線ＢＬの電位を基板電位Ｖｓと一致させれば、選択トランジスタ１２がオフした後、寄生容量２６に電流が全く流れないことから、ノードＳの電位は直ちに安定する。

図９は、メモリセルＭＣに対して「１」を書き込む場合の動作を説明するためのタイミング図である。ここでは、分子電池１１の酸化状態を論理値「１」と定義している。

図９に示すように、メモリセルＭＣに対して「１」を書き込む場合、時刻ｔ２１〜ｔ２２の期間において対応するワード線ＷＬを活性化させ、この期間におけるビット線ＢＬの電位を１Ｖに設定する。

これにより、時刻ｔ２１〜ｔ２２の期間において選択トランジスタ１２がオンすると、ノードＳの電位は１Ｖに変化する。その結果、分子電池１１の両端には１．３Ｖの電圧が印加されることになる（Ｖａｐ＝１．３Ｖ）。この電圧は、酸化ポテンシャルＶｏｘ（＝０．７５Ｖ）以上であることから、分子電池１１は酸化状態となる。つまり、メモリセルＭＣには論理値「１」が書き込まれることになる。

時刻ｔ２２が経過し、選択トランジスタ１２がオフした直後の状態においては、分子電池１１の両端電圧は１．３Ｖである。しかしながら、上述した接合リーク及び分子電池１１の開放電圧特性によって、分子電池１１の両端電圧は徐々に低下し、最終的に開放電圧Ｖｏｃに収束する。つまり、ノードＳの電位は０Ｖに収束する。

尚、「１」を書き込む際におけるビット線ＢＬの電位については、基準電位Ｖｐとの差が酸化ポテンシャルＶｏｘ以上となる電位あれば特に限定されない。

図１０及び図１１は、メモリセルＭＣに対する読み出し動作を説明するためのタイミング図である。このうち、図１０はメモリセルＭＣから「０」を読み出す場合を示しており、図１１はメモリセルＭＣから「１」を読み出す場合を示している。

読み出し動作を行う場合、まず、ビット線対ＢＬＴ，ＢＬＢを０Ｖにプリチャージする。換言すれば、プレート配線ＰＬとビット線対ＢＬＴ，ＢＬＢとの間の電圧を開放電圧Ｖｏｃと同じ電圧に設定する。

次に、対応するワード線ＷＬ及びダミーワード線ＤＷＬを時刻ｔ３１において活性化させると、ワード線ＷＬに対応するメモリセルＭＣが一方のビット線（ここではＢＬＴ）に接続され、ダミーワード線ＤＷＬに対応するダミーセルＤＣが他方のビット線（ここではＢＬＢ）に接続される。

ダミーセルＤＣに含まれる分子電池１１は、常に酸化状態とされている。このため、０Ｖにプリチャージされたビット線ＢＬＢに接続されると、分子電池１１は還元され、ビット線ＢＬＢの電位は僅かに上昇する。ここで、ビット線ＢＬＢの電位変化量ΔＶdummyは、ダミーセルＤＣに含まれる分子電池１１の蓄積電荷をＱdummyとすると、ΔＶdummy＝Ｑdummy／Ｃ_ＢＬ（Ｃ_ＢＬはビット線容量）で表される。

これに対し、メモリセルＭＣに接続されたビット線ＢＬＴの電位は、メモリセルＭＣに含まれる分子電池１１の状態に依存する。つまり、図１０に示すように、分子電池１１が還元状態である場合にはビット線ＢＬＴの電位は変化しない。このためビット線対の電位は、ＢＬＴ＜ＢＬＢとなる。

一方、図１１に示すように、分子電池１１が酸化状態である場合には、ビット線ＢＬＴの電位は上昇する。ここで、ビット線ＢＬＴの電位変化量ΔＶcellは、メモリセルＭＣに含まれる分子電池１１の蓄積電荷をＱcellとすると、ΔＶcell＝Ｑcell／Ｃ_ＢＬで表される。既に説明したように、ダミーセルＤＣの蓄積電荷Ｑdummyは、メモリセルＭＣの蓄積電荷Ｑcellよりも小さい（好ましくは半分である）ことから、この場合、ビット線対の電位は、ＢＬＴ＞ＢＬＢとなる。

このようにしてビット線対に電位差が生じた後、時刻ｔ３２においてセンスアンプＳＡを活性化させる。これによりビット線対に生じている電位差が増幅され、「０」又は「１」のデータが読み出される。また、読み出しによって破壊されたデータも、センスアンプＳＡの活性化によって再書き込みされる。その後、時刻ｔ３３においてワード線ＷＬ及びダミーワード線ＤＷＬを非活性化させ、時刻ｔ３４においてセンスアンプＳＡを非活性化させる。

メモリセルＭＣから「１」を読み出した直後においては、分子電池１１の両端電圧は再書き込みによって１．３Ｖとなる。しかしながら、上述の通り、分子電池１１の両端電圧は徐々に低下し、最終的に開放電圧Ｖｏｃに収束する。

以上説明したように、本実施形態による分子電池メモリ装置は、基準電位Ｖｐと基板電位Ｖｓとの電位差を開放電圧Ｖｏｃに一致させていることから、ノードＳの電位はプレート配線ＰＬから見て必ず開放電圧Ｖｏｃに収束する。このため、読み出し前におけるノードＳの電位が安定することから、データの読み出し時におけるＳ／Ｎ比を高めることが可能となる。

しかも、本実施形態では、プレート配線ＰＬとビット線対ＢＬＴ，ＢＬＢとの間の電圧が開放電圧Ｖｏｃと一致するよう、読み出し前にプリチャージを行っている。これにより、読み出し対象となるメモリセルＭＣに「０」が格納されている場合には、ビット線電位が全く変動しない。このため、センス動作を容易に行うことが可能となる。

また、本実施形態では、「０」を書き込む際におけるビット線ＢＬの電位を基板電位Ｖｓと一致させている。このため、書き込み終了後、寄生容量２６に電流が全く流れないことから、ノードＳの電位を直ちに安定させることが可能となる。

さらに、本実施形態では、選択トランジスタ１２の基板電位Ｖｓをグランド電位に設定していることから、半導体基板をグランド電位に固定することが可能となる。しかも、基板電位Ｖｓをグランド電位に設定すると、基準電位Ｖｐを高精度に生成することが可能となる。以下、基準電位Ｖｐを生成する基準電位供給回路４の一例について説明する。

図１２は、基準電位供給回路４の回路図である。

図１２に示す基準電位供給回路４は、モニター用の分子電池３１を有している。モニター用の分子電池３１は、メモリセルＭＣに用いられている分子電池１１と同じ構造を有しており、したがって、その開放電圧Ｖｏｃは、メモリセルＭＣに用いられている分子電池１１の開放電圧Ｖｏｃと一致する。

図１２に示すように、モニター用の分子電池３１の一端はグランド電位に接続され、他端はトランジスタ３３，３４に接続されている。トランジスタ３３，３４は、リフレッシュ信号ＲＥＦによって制御され、インバータ３２によって相補の信号がゲートに印加されることから、交互にオンする。

リフレッシュ信号ＲＥＦは、定常状態においてはローレベルである。このため、開放電圧Ｖｏｃはトランジスタ３４を介してオペアンプ３６に供給され、トランジスタ３７と抵抗３８の節点Ａの電圧が開放電圧Ｖｏｃに保たれる。節点Ａの電圧は、負電圧生成回路３９に供給され、これによって基準電位Ｖｐ（＝−Ｖｏｃ）が生成される。

リフレッシュ信号ＲＥＦは定期的にハイレベルとなり、これに応答してトランジスタ３３がオン状態となる。トランジスタ３３がオンすると、モニター用の分子電池３１には所定の電圧Ｖｒｅｆが印加され、初期化される。このようなリフレッシュ動作時においては、コンパレータ３６に供給される開放電圧Ｖｏｃが若干変動するが、このような変動はキャパシタ３５によって平滑化される。

本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、それらも本発明の範囲に包含されるものであることは言うまでもない。

例えば、上記実施形態においては、分子電池１１の開放電圧Ｖｏｃが酸化ポテンシャルＶｏｘ未満である場合を例に説明したが、開放電圧Ｖｏｃと酸化ポテンシャルＶｏｘとの関係は任意である。したがって、開放電圧Ｖｏｃが酸化ポテンシャルＶｏｘ以上の電圧であっても構わない。

また、上記実施形態においては、一例として基板電位を０Ｖとし、プレート電位を−０．３Ｖとすることで、開放電圧Ｖｏｃ相当の電位差を確保しているが、本発明はこれらの値に限定されるものではなく、例えば、基板電位及びビット線プリチャージ電圧を０．３Ｖとし、プレート電位を０Ｖにするなど、種々の設定が可能である。

さらに、上記実施形態においては、選択トランジスタとしてＮチャンネル型のＭＯＳトランジスタを用いているが、本発明がこれに限定されるものではない。したがって、他のスイッチ素子、例えばバイポーラトランジスタを用いても構わない。

図１は、本発明の好ましい実施形態による分子電池メモリ装置の構成を示す図である。 図２は、メモリセルＭＣの構成を示す基本回路図である。 図３は、分子電池１１の基本構造を示す図であり、（ａ）は模式図、（ｂ）はその等価回路図である。 図４は、本来の分子電池２５の電気的特性を示すグラフである。 図５は、選択トランジスタ１２の構造を示す模式的な断面図である。 図６は、メモリセルＭＣの等価回路図である。 基板電位Ｖｓを０Ｖ（グランド電位）とし、基準電位Ｖｐを−０．３Ｖとした場合におけるメモリセルＭＣの等価回路図である。 図８は、メモリセルＭＣに対して「０」を書き込む場合の動作を説明するためのタイミング図である。 図９は、メモリセルＭＣに対して「１」を書き込む場合の動作を説明するためのタイミング図である。 図１０は、メモリセルＭＣに対する読み出し動作を説明するためのタイミング図であり、メモリセルＭＣから「０」を読み出す場合を示している。 図１１は、メモリセルＭＣに対する読み出し動作を説明するためのタイミング図であり、メモリセルＭＣから「１」を読み出す場合を示している。 図１２は、基準電位供給回路４の回路図である。

符号の説明

２ ワード線駆動回路
４ 基準電位供給回路
６ 基板電位供給回路
１１ 分子電池
１２ 選択トランジスタ
１２ａ ＰＮ接合
１２ｇ ゲート電極
１２ｎ ｎ型拡散層
１２ｐ ｐ型拡散層
２１ アノード電極
２２ カソード電極
２３ 固体電解質
２４ 分子とリンカー
２５ 本来の分子電池
２６ 寄生容量
３１ 分子電池
３２ インバータ
３３，３４，３７ トランジスタ
３５ キャパシタ
３６ オペアンプ
３８ 抵抗
３９ 負電圧生成回路
ＢＬ ビット線
ＢＬＴ，ＢＬＢ ビット線対
ＤＣ ダミーセル
ＤＷＬ ダミーワード線
ＭＣ メモリセル
ＰＬ プレート配線
Ｓ ノード
ＳＡ センスアンプ
Ｖｏｃ 開放電圧
Ｖｏｘ 酸化ポテンシャル
Ｖｐ 基準電位
Ｖｓ 基板電位
ＷＬ ワード線

Claims (14)

1. 電気化学的に充放電可能であり、定常状態において所定の開放電圧を有する分子電池と、第１の拡散層及び前記第１の拡散層に対して逆バイアスされた第２の拡散層を含む選択トランジスタとを備える分子電池メモリ装置であって、
   前記分子電池は、一端がプレート配線に接続され、他端が前記第１の拡散層に接続されており、
   前記プレート配線と前記第２の拡散層との間の電圧が前記開放電圧とほぼ等しく設定されていることを特徴とする分子電池メモリ装置。
2. ビット線及びワード線をさらに備え、
   前記選択トランジスタは、前記第２の拡散層に対して逆バイアスされた第３の拡散層をさらに含み、
   前記ビット線は前記第３の拡散層に接続されており、前記第１及び第３の拡散層は前記ワード線の活性化に応答して導通状態となることを特徴とする請求項１に記載の分子電池メモリ装置。
3. 前記分子電池からのデータの読み出し時においては、前記プレート配線と前記ビット線との間の電圧が前記開放電圧とほぼ等しく設定されることを特徴とする請求項２に記載の分子電池メモリ装置。
4. 前記分子電池へのデータの書き込み時においては、前記プレート配線と前記ビット線との間の電圧を前記分子電池の酸化ポテンシャル未満に設定することにより第１の論理レベルを書き込み、前記プレート配線と前記ビット線との間の電圧を前記酸化ポテンシャル以上に設定することにより第２の論理レベルを書き込むことを特徴とする請求項２又は３に記載の分子電池メモリ装置。
5. 前記第２の拡散層の電位をグランド電位とすることを特徴とする請求項１乃至４のいずれか一項に記載の分子電池メモリ装置。
6. 電気化学的に充放電可能であり、定常状態において所定の開放電圧を有する分子電池と、ワード線の活性化に応答して導通状態となる選択トランジスタとが、ビット線とプレート配線との間に直列接続された分子電池メモリ装置であって、
   前記分子電池からのデータの読み出し時においては、前記プレート配線と前記ビット線との間の電圧が前記開放電圧とほぼ等しく設定されることを特徴とする分子電池メモリ装置。
7. 前記分子電池へのデータの書き込み時においては、前記プレート配線と前記ビット線との間の電圧を前記分子電池の酸化ポテンシャル未満に設定することにより第１の論理レベルを書き込み、前記プレート配線と前記ビット線との間の電圧を前記酸化ポテンシャル以上に設定することにより第２の論理レベルを書き込むことを特徴とする請求項６に記載の分子電池メモリ装置。
8. 前記分子電池からのデータの読み出し時において、前記ビット線の電位をグランド電位とすることを特徴とする請求項６又は７に記載の分子電池メモリ装置。
9. 前記選択トランジスタの基板電位をグランド電位とすることを特徴とする請求項８に記載の分子電池メモリ装置。
10. ビット線と、プレート配線と、前記ビット線と前記プレート配線との間に直列接続された分子電池及び選択トランジスタを含むメモリセルと、前記プレート配線に基準電位を与える基準電位供給回路と、前記選択トランジスタに基板電位を与える基板電位供給回路と、前記分子電池からのデータの読み出し時において前記ビット線の電位を読み出し電位に設定するビット線駆動回路とを備え、
    前記分子電池は、電気化学的に充放電可能であり、定常状態において所定の開放電圧を有しており、
    前記基準電位と前記基板電位との差は前記開放電圧とほぼ等しく、前記基準電位と前記読み出し電位との差は前記開放電圧とほぼ等しいことを特徴とする分子電池メモリ装置。
11. 前記ビット線駆動回路は、前記分子電池へのデータの書き込み時において前記ビット線の電位を第１又は第２の書き込み電位に設定し、
    前記基準電位と前記第１の書き込み電位との差は前記分子電池の酸化ポテンシャル未満であり、前記基準電位と前記第２の書き込み電位との差は前記分子電池の酸化ポテンシャル以上であることを特徴とする請求項１０に記載の分子電池メモリ装置。
12. 前記第１及び第２の書き込み電位のいずれか一方は、前記読み出し電位と等しいことを特徴とする請求項１１に記載の分子電池メモリ装置。
13. 前記基板電位がグランド電位であることを特徴とする請求項１０乃至１２のいずれか一項に記載の分子電池メモリ装置。
14. 前記ビット線と前記プレート配線との間に接続されたダミーセルをさらに備え、前記ダミーセルに含まれる分子電池の容量は、前記メモリセルに含まれる分子電池の容量よりも少ないことを特徴とする請求項１０乃至１３のいずれか一項に記載の分子電池メモリ装置。

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