JP4935231B2 - メモリセル及び不揮発性記憶装置 - Google Patents
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Description
本発明は、揮発性記憶装置に不揮発性機能を付加したメモリセル及び不揮発性記憶装置に関し、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルに不揮発性記憶素子を有する不揮発性メモリセルを付加したメモリセル及び不揮発性記憶装置を提供することにある。
図１１に従来のＤＲＡＭ装置３００の全体ブロック構成とメモリセルの回路構成を示す。ＤＲＡＭ装置３００は、ワード線ドライバ／不揮発性記憶素子駆動回路３１０、メモリセルアレイ３２０、デコーダ／コントロール回路３４０、セルプレート電位（Ｖｃｐ）発生回路３５０、ライトバッファ／センスアンプ３６０などで構成されている。
このメモリセルアレイ３２０はメモリセルＣ０，０〜Ｃｎ−１，ｍ−１がｎ行ｍ列のマトリクス状に配置され、各メモリセルＣ０，０〜Ｃｎ−１，ｍ−１はセレクトトランジスタとキャパシタで構成されている。
図１１に示す、メモリセルＣ０，０〜Ｃｎ−１，ｍ−１が１Ｔ（トランジスタ）−１Ｃ（キャパシタ）で構成されるＤＲＡＭ装置３００は、半導体における最も一般的なメモリとして、あらゆる用途に広く用いられ、高速性能や安定動作の面で非常に優れている。
しかしながら、電源を切ると記憶情報が消失してしまうので、不揮発性メモリ用にはそのままでは用いることができない。また、電源投入期間中でも一定時間ごとにリフレッシュと呼ばれる記憶保持動作が必要である。
一方、不揮発性メモリとしてはフラッシュメモリが一般的であるが、ＮＯＲ（ノア）型、ＮＡＮＤ（ナンド）型ともに書込み・消去速度が１０マイクロ秒〜１０ミリ秒と遅く、書換え回数が１０万回程度までと制限されているので、データ格納用途やファイルストレージ用途には適していても、汎用の不揮発性メモリとは言い難い。
特許文献３には、メモリセルが不揮発性記憶素子とアクセストランジスタのみで構成された他の不揮発性記憶装置が開示されている。
特開平５−２２６６６７号公報
特開２００５−２５９１４号公報
特開２００５−２１６３８７号公報
特開２００５−２６８５９１号公報
このメモリセルアレイ３２０はメモリセルＣ０，０〜Ｃｎ−１，ｍ−１がｎ行ｍ列のマトリクス状に配置され、各メモリセルＣ０，０〜Ｃｎ−１，ｍ−１はセレクトトランジスタとキャパシタで構成されている。
図１１に示す、メモリセルＣ０，０〜Ｃｎ−１，ｍ−１が１Ｔ（トランジスタ）−１Ｃ（キャパシタ）で構成されるＤＲＡＭ装置３００は、半導体における最も一般的なメモリとして、あらゆる用途に広く用いられ、高速性能や安定動作の面で非常に優れている。
しかしながら、電源を切ると記憶情報が消失してしまうので、不揮発性メモリ用にはそのままでは用いることができない。また、電源投入期間中でも一定時間ごとにリフレッシュと呼ばれる記憶保持動作が必要である。
一方、不揮発性メモリとしてはフラッシュメモリが一般的であるが、ＮＯＲ（ノア）型、ＮＡＮＤ（ナンド）型ともに書込み・消去速度が１０マイクロ秒〜１０ミリ秒と遅く、書換え回数が１０万回程度までと制限されているので、データ格納用途やファイルストレージ用途には適していても、汎用の不揮発性メモリとは言い難い。
特許文献３には、メモリセルが不揮発性記憶素子とアクセストランジスタのみで構成された他の不揮発性記憶装置が開示されている。
上述したように、電源切断時にＤＲＡＭ装置の記憶情報を退避させる方法としては、外部のＮＯＲ型やＮＡＮＤ型フラッシュメモリを用いる方法が使われているが、大きなバス配線容量や外部接続端子容量を充放電するために、データ転送のための消費電力が大きくなる点、フラッシュメモリへの書込み・消去速度が遅いためにデータ転送時間が長くなってしまう問題があり、種々のシステムに広く用いるには動作上不適当である。
さらに、ビット線容量の充放電を伴うリフレッシュ動作で電力が消費されるために、集積度増大に伴うＤＲＡＭ装置のスタンバイ消費電力が増加する問題がある。
また不揮発性記憶装置の例とした、特許文献３に不揮発性記憶素子とアクセストランジスタのみでメモリセルが構成され不揮発性記憶装置が開示されている。この場合通常動作中、不揮発性記憶素子に外部からデータを書き込むとき時間がかかるので、ＤＲＡＭ装置と比較して動作速度が遅くなる点、書き換え回数に制限があるため、ＤＲＡＭ装置のようにワークメモリ用途に用いるのが困難である点、に問題がある。
本発明は上記問題に鑑みてなされたものであり、その目的はＤＲＡＭ装置に不揮発性機能を付加した記憶装置を提供することにある。ここで、ＤＲＡＭ装置の不揮発性機能付加とは、（１）電源切断時の記憶情報の退避（以下「セーブ動作」と呼ぶ。）と電源投入時の退避情報の再読み込み動作（以下「リストア動作」と呼ぶ。）、（２）リフレッシュ動作の省略（一部代替）動作、を示す。
さらに、ビット線容量の充放電を伴うリフレッシュ動作で電力が消費されるために、集積度増大に伴うＤＲＡＭ装置のスタンバイ消費電力が増加する問題がある。
また不揮発性記憶装置の例とした、特許文献３に不揮発性記憶素子とアクセストランジスタのみでメモリセルが構成され不揮発性記憶装置が開示されている。この場合通常動作中、不揮発性記憶素子に外部からデータを書き込むとき時間がかかるので、ＤＲＡＭ装置と比較して動作速度が遅くなる点、書き換え回数に制限があるため、ＤＲＡＭ装置のようにワークメモリ用途に用いるのが困難である点、に問題がある。
本発明は上記問題に鑑みてなされたものであり、その目的はＤＲＡＭ装置に不揮発性機能を付加した記憶装置を提供することにある。ここで、ＤＲＡＭ装置の不揮発性機能付加とは、（１）電源切断時の記憶情報の退避（以下「セーブ動作」と呼ぶ。）と電源投入時の退避情報の再読み込み動作（以下「リストア動作」と呼ぶ。）、（２）リフレッシュ動作の省略（一部代替）動作、を示す。
本発明の不揮発性記憶装置は、マトリクス状に配置されたメモリセルと、行方向に配列されたメモリセルを共通に接続する第１の制御用信号線としてのワード線と、列方向に配列されたメモリセルを共通に接続するビット線と、行方向に配列されたメモリセルを共通に接続する第２の制御用信号線と、前記メモリセルに接続される第１の基準電位供給線とを有し、前記メモリセルは、ゲートが前記ワード線に接続され、ドレインが前記ビット線に接続された第１の電界効果トランジスタと、一端が前記第１の電界効果トランジスタのソースに接続され、他端が第２の基準電位に接続されたキャパシタと、前記第１の電界効果トランジスタのソースと前記キャパシタの一端とが接続されてなる記憶ノードにドレインが接続され、ゲートが前記第２の制御用信号線に接続された第２の電界効果トランジスタと、一端が前記第２の電界効果トランジスタのソースに接続され、他端が前記第１の基準電位供給線に接続された不揮発性記憶素子とを有し、外部から前記メモリセルにデータを書込むまたは読み出す際には、前記第２の制御用信号線を、前記第２の電界効果トランジスタを閉じた状態に維持する電位に維持したままで、前記ワード線を、前記第１の電界効果トランジスタを導通させる電位に制御して、前記キャパシタにデータを書込みまたは読み出し、前記記憶ノードの情報を保持するために周期的に行うリフレッシュ動作に関して、外部からの書込みが実行された後のリフレッシュ動作では、前記ワード線を、前記第１の電界効果トランジスタを導通させる電位に制御して前記キャパシタにリフレッシュ用のデータを書込む際に、前記第２の制御用信号線を、前記第２の電界効果トランジスタを導通させる電位に制御して、前記不揮発性記憶素子にデータを書込み、外部からの書込みが実行されなかった後のリフレッシュ動作では、前記ワード線を、前記第１の電界効果トランジスタを閉じた状態に維持する電位に維持したままで、前記第２の制御用信号線を、前記第２の電界効果トランジスタを導通させる電位に制御して、前記不揮発性記憶素子のデータを前記キャパシタに書込む。
本発明のメモリセルは、第１制御端子が第１の制御用信号線に接続され、第１の端子がビット線に接続された第１の電界効果トランジスタと、一端が前記第１の電界効果トランジスタの第２の端子に接続され、他端が第２の基準電位に接続されたキャパシタと、前記第１の電界効果トランジスタの第２の端子と前記キャパシタの一端とが接続されてなる記憶ノードに第３の端子が接続され、第２制御端子が第２の制御用信号線に接続された第２の電界効果トランジスタと、一端が前記第２の電界効果トランジスタの第４の端子に接続され、他端が第１の基準電位供給線に接続された不揮発性記憶素子とを有するメモリセルであって、外部から前記メモリセルにデータを書込むまたは読み出す際には、前記第２の制御用信号線を、前記第２の電界効果トランジスタを閉じた状態に維持する電位に維持したままで、前記第１の制御用信号線を、前記第１の電界効果トランジスタを導通させる電位に制御して、前記キャパシタにデータを書込みまたは読み出し、前記記憶ノードの情報を保持するために周期的に行うリフレッシュ動作に関して、外部からの書込み動作が実行された後のリフレッシュ動作では、前記第１の制御用信号線を、前記第１の電界効果トランジスタを導通させる電位に制御して前記キャパシタにリフレッシュ用のデータを書込む際に、前記第２の制御用信号線を、前記第２の電界効果トランジスタを導通させる電位に制御して、前記不揮発性記憶素子にデータを書込み、外部からの書込み動作が実行されなかった後のリフレッシュ動作では、前記第１の制御用信号線を、前記第１の電界効果トランジスタを閉じた状態に維持する電位に維持したままで、前記第２の制御用信号線を、前記第２の電界効果トランジスタを導通させる電位に制御して、前記不揮発性記憶素子のデータを前記キャパシタに書込む。
本発明のメモリセル及び不揮発性記憶装置は、ＤＲＡＭ装置の動作速度や使いやすさを保ったまま、電源切断時の記憶情報の退避（セーブ動作）と電源投入時の退避情報の再読み込み（リストア動作）と、リフレッシュ動作の省略（一部代替）、という不揮発性機能を実現することができる。
図１に本発明の第１の実施形態のメモリセル１００の構成を示し、図２にメモリセル１００を構成する不揮発性記憶（不揮発性可変抵抗）素子７の電気特性、Ｉ（電流）−Ｖ（電圧）特性とＲ（抵抗）−Ｖ（電圧）特性を示す。
なお、不揮発性記憶（ＡＲＡＭ）素子７の動作メカニズム等に関しては前述の参照文献３に詳しく記載されている。
以後用語を明確にするため、ＤＲＡＭセルに相当するセルを揮発性メモリセル（または単にＤＲＡＭセル）、不揮発性機能を有するセルを不揮発性メモリセルとし、これらをまとめて１個のセルユニットとした回路をメモリセルと定義する。
なお、不揮発性記憶（ＡＲＡＭ）素子７の動作メカニズム等に関しては前述の参照文献３に詳しく記載されている。
以後用語を明確にするため、ＤＲＡＭセルに相当するセルを揮発性メモリセル（または単にＤＲＡＭセル）、不揮発性機能を有するセルを不揮発性メモリセルとし、これらをまとめて１個のセルユニットとした回路をメモリセルと定義する。
まず、図１に本発明の第１の実施形態であるメモリセル１００の回路構成を示す。
このメモリセル１００は、揮発性のＤＲＡＭセル（揮発性メモリセル）と不揮発性メモリセルとで構成されている。ＤＲＡＭセルは、ＮＭＯＳトランジスタ１とキャパシタ２で構成され、不揮発性メモリセルはＮＭＯＳトランジスタ６と不揮発性記憶素子７で構成される。
次に、これらの素子の接続構成について述べる。セレクトトランジスタのＮＭＯＳトランジスタ１のドレインはビット線３に接続され、ゲートはワード線４に、またソースはキャパシタ２の一方の端子と電荷転送用のＮＭＯＳトランジスタ６のドレインに接続される。キャパシタ２の他方の端子は、セルプレート電極（ＶＣＰ）の端子に接続される。
ＮＭＯＳトランジスタ６のゲートは不揮発性記憶素子制御信号線（ＮＶ−ＥＮ線）８に接続され、ソースは不揮発性記憶素子７の一方の端子に接続される。またこの不揮発性記憶素子７の他方の端子は不揮発性記憶素子電源（ＰＷＲ線）９に接続される。
なお、不揮発性記憶素子制御信号線（ＮＶ−ＥＮ線）８と不揮発性記憶素子電源（ＰＷＲ線）９に供給される制御信号については、後でタイミングチャートを用いて詳細に説明する。
このメモリセル１００は、揮発性のＤＲＡＭセル（揮発性メモリセル）と不揮発性メモリセルとで構成されている。ＤＲＡＭセルは、ＮＭＯＳトランジスタ１とキャパシタ２で構成され、不揮発性メモリセルはＮＭＯＳトランジスタ６と不揮発性記憶素子７で構成される。
次に、これらの素子の接続構成について述べる。セレクトトランジスタのＮＭＯＳトランジスタ１のドレインはビット線３に接続され、ゲートはワード線４に、またソースはキャパシタ２の一方の端子と電荷転送用のＮＭＯＳトランジスタ６のドレインに接続される。キャパシタ２の他方の端子は、セルプレート電極（ＶＣＰ）の端子に接続される。
ＮＭＯＳトランジスタ６のゲートは不揮発性記憶素子制御信号線（ＮＶ−ＥＮ線）８に接続され、ソースは不揮発性記憶素子７の一方の端子に接続される。またこの不揮発性記憶素子７の他方の端子は不揮発性記憶素子電源（ＰＷＲ線）９に接続される。
なお、不揮発性記憶素子制御信号線（ＮＶ−ＥＮ線）８と不揮発性記憶素子電源（ＰＷＲ線）９に供給される制御信号については、後でタイミングチャートを用いて詳細に説明する。
図２（ａ），（ｂ）に不揮発性記憶素子７に不揮発性の可変抵抗素子を用いた場合の電気的特性を示す。なお、この不揮発性記憶素子７は不揮発性の可変抵抗素子に限定されるものでなく、電圧、電流、その他の電気的作用により所定の電気的特性、例えば「１」または「０」に対応するデータを電源切断後に保持するものであれば良い。
図２（ａ）に不揮発性記憶素子７の電流−電圧（Ｉ−Ｖ）特性を示す。印加電圧が０［Ｖ］付近の初期状態では抵抗値が大きく電流が流れにくい状態であるが、書き込み閾値電圧Ｖｗの０．５〜１［Ｖ］以上になると、抵抗値が急激に減少し、その結果電流が流れるようになる。このとき、不揮発性記憶素子７の抵抗値は高抵抗値から低抵抗値へと変化し、その抵抗値を維持する。そして、印加電圧をさらに増加すると不揮発性記憶素子７がオーミック特性を示し、電流が電圧に比例して流れる。その後、印加電圧を減少して０Ｖに戻しても不揮発性記憶素子７はその低抵抗値を保持し続ける。
図２（ａ）に不揮発性記憶素子７の電流−電圧（Ｉ−Ｖ）特性を示す。印加電圧が０［Ｖ］付近の初期状態では抵抗値が大きく電流が流れにくい状態であるが、書き込み閾値電圧Ｖｗの０．５〜１［Ｖ］以上になると、抵抗値が急激に減少し、その結果電流が流れるようになる。このとき、不揮発性記憶素子７の抵抗値は高抵抗値から低抵抗値へと変化し、その抵抗値を維持する。そして、印加電圧をさらに増加すると不揮発性記憶素子７がオーミック特性を示し、電流が電圧に比例して流れる。その後、印加電圧を減少して０Ｖに戻しても不揮発性記憶素子７はその低抵抗値を保持し続ける。
次に、負の電圧を不揮発性記憶素子７に印加し、この印加電圧をさらに負電圧側に大きくしていくとそれに伴い電流は増加するが、消去閾値電圧−Ｖｅになると電流が急激に減少する。そのとき、不揮発性記憶素子７の抵抗値は初期状態と同じ高抵抗へと変化し、その抵抗値を維持する。その後、印加電圧を０Ｖに戻しても不揮発性記憶素子７はその高抵抗値を保持し続ける。
図２（ｂ）に不揮発性記憶素子７の電圧と抵抗値の特性を示す。不揮発性記憶素子７に印加する電圧の範囲が−Ｖｅ〜Ｖｗのとき、抵抗値が大きく変化し、書込み時の抵抗値は小さく、消去時の抵抗値は大きい。この抵抗の変化比は約１０１〜１０５程度である。
また、印加電圧をＶｗ以上または−Ｖｅ以下にしても、この不揮発性記憶素子７は、書込みまた消去時における抵抗値を維持する。
このように、不揮発性記憶素子７は上述した電圧−電流（または電圧―抵抗）特性を有しているため記憶機能を有するので、この不揮発性記憶素子７をＤＲＡＭセルと組み合わせて不揮発性のメモリセルとこれを用いた不揮発性記憶装置を実現することができる。
また、不揮発性記憶素子（ＡＲＡＭ）７として、可変抵抗素子の例に示したが、この抵抗のＯＮ／ＯＦＦ変化比は１００倍程度要求される。他の可変抵抗素子として、例えばカルコゲナイト系相変化メモリがある。
不揮発性記憶素子７は可変抵抗素子に限定されるものでなく、他の記憶動作型の例として不揮発性記憶素子７に印加される電圧を可変してデータを書き込／消去できる不揮発性のＦｅＲＡＭ（強誘電体キャパシタ）がある。
また、印加電圧をＶｗ以上または−Ｖｅ以下にしても、この不揮発性記憶素子７は、書込みまた消去時における抵抗値を維持する。
このように、不揮発性記憶素子７は上述した電圧−電流（または電圧―抵抗）特性を有しているため記憶機能を有するので、この不揮発性記憶素子７をＤＲＡＭセルと組み合わせて不揮発性のメモリセルとこれを用いた不揮発性記憶装置を実現することができる。
また、不揮発性記憶素子（ＡＲＡＭ）７として、可変抵抗素子の例に示したが、この抵抗のＯＮ／ＯＦＦ変化比は１００倍程度要求される。他の可変抵抗素子として、例えばカルコゲナイト系相変化メモリがある。
不揮発性記憶素子７は可変抵抗素子に限定されるものでなく、他の記憶動作型の例として不揮発性記憶素子７に印加される電圧を可変してデータを書き込／消去できる不揮発性のＦｅＲＡＭ（強誘電体キャパシタ）がある。
次に、図１に示したメモリセル１００の動作について、図３〜図８に示す各動作モードのタイミングチャートを用いて説明する。
図３及び図４は、それぞれ一般的なＤＲＡＭセルの読出し動作時、書込み動作時におけるメモリセル周りの動作を説明するタイミングチャートである。最近はシンクロナスＤＲＡＭ装置が一般的であるが、説明を簡素化するためにＥＤＯ（Extended Data Out）ＤＲＡＭ装置をＤＲＡＭ部分の動作例として説明する。
図３及び図４は、それぞれ一般的なＤＲＡＭセルの読出し動作時、書込み動作時におけるメモリセル周りの動作を説明するタイミングチャートである。最近はシンクロナスＤＲＡＭ装置が一般的であるが、説明を簡素化するためにＥＤＯ（Extended Data Out）ＤＲＡＭ装置をＤＲＡＭ部分の動作例として説明する。
まず、図３のタイミングチャートを用いて、アクセストランジスタ（ＮＭＯＳトランジスタ（ＮチャネルＭｅｔａｌ Ｏｘｉｄｅ Ｓｍｉｃｏｎｄｕｃｔｏｒ））１とキャパシタ２で構成される揮発性メモリセルから外部へデータを読み出す動作について説明する。
例えばキャパシタ２とＮＭＯＳトランジスタ１からなる揮発性メモリセルの読出し動作時には／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）入力（ＲＡＳの反転）信号の立下りエッジで行アドレスＸが確定し（図３（ｃ））、あるワード線４が選択されて高電位になる（図３（ｈ））。すると、（揮発性メモリセルの）セル内部記憶ノード１０の電位状態に応じてビット線３が基準電位に対して僅かに高電位または低電位に変化する（図３（ｇ））。この状態でビット線３に接続されたセンスアンプを活性化させることにより、ビット線３およびセル内部記憶ノード１０の電位をＶＤＤ（電源電圧）または０（グランド電位）まで駆動させる（図３（ｉ））。
その後／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）（ＣＡＳの反転）信号の入力の立下りエッジで列アドレスＹが確定しあるビット線が選択されて（図３（ｂ），（ｃ））、そのビット線の電位状態に応じて出力端子に「１」または「０」のデータが出力される。その後、／ＲＡＳ信号の入力の立上りエッジでワード線４が低電位に戻り（図３（ａ），（ｈ））、セル内部記憶ノード１０がビット線３から電気的に切り離されてメモリセルがデータ保持状態になり一連の読出し動作が終了する。
例えばキャパシタ２とＮＭＯＳトランジスタ１からなる揮発性メモリセルの読出し動作時には／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）入力（ＲＡＳの反転）信号の立下りエッジで行アドレスＸが確定し（図３（ｃ））、あるワード線４が選択されて高電位になる（図３（ｈ））。すると、（揮発性メモリセルの）セル内部記憶ノード１０の電位状態に応じてビット線３が基準電位に対して僅かに高電位または低電位に変化する（図３（ｇ））。この状態でビット線３に接続されたセンスアンプを活性化させることにより、ビット線３およびセル内部記憶ノード１０の電位をＶＤＤ（電源電圧）または０（グランド電位）まで駆動させる（図３（ｉ））。
その後／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）（ＣＡＳの反転）信号の入力の立下りエッジで列アドレスＹが確定しあるビット線が選択されて（図３（ｂ），（ｃ））、そのビット線の電位状態に応じて出力端子に「１」または「０」のデータが出力される。その後、／ＲＡＳ信号の入力の立上りエッジでワード線４が低電位に戻り（図３（ａ），（ｈ））、セル内部記憶ノード１０がビット線３から電気的に切り離されてメモリセルがデータ保持状態になり一連の読出し動作が終了する。
次に、図４のタイミングチャートを用いて、外部から揮発性メモリセルへのデータを書込む動作について説明する。
書き込み動作は、読出し動作時と同様に／ＲＡＳ信号の入力の立ち下がりエッジでアドレスＸが確定しワード線４が選択され（図４（ａ），（ｃ），（ｈ））、ビット線３にＶＤＤ（電源電圧）または０電位がセンスされ、出力される（図４（ｇ））。この状態で／ＣＡＳ信号の立下りエッジで列アドレスＹを確定し（図４（ｃ））、／ＷＥ（ＷＥ（ライトイネーブル）の反転）信号の入力を低電位にすることにより（図４（ｄ））、入力端子の「１」または「０」データに応じてビット線３がＶＤＤまたは０［Ｖ］までライトバッファによって駆動される（図４（ｇ））。同時にセル内部の記憶ノード１０の電位もビット線３と同電位に駆動され書込み動作が実行される（図４（ｉ））。その後、／ＲＡＳ信号の入力の立上りエッジでワード線４が低電位に戻り（図４（ａ），（ｈ））、セル内部記憶ノード１０がビット線３から電気的に切り離されてメモリセルがデータ保持状態になり一連の書込み動作が終了する（図４（ｉ））。
なお、この書込み動作の期間中に、後述のリフレッシュ動作の制御を行う目的で、選択されたワード線４に対応するフラグ（ＦＬＡＧ）を「１」にセットしておく。
書き込み動作は、読出し動作時と同様に／ＲＡＳ信号の入力の立ち下がりエッジでアドレスＸが確定しワード線４が選択され（図４（ａ），（ｃ），（ｈ））、ビット線３にＶＤＤ（電源電圧）または０電位がセンスされ、出力される（図４（ｇ））。この状態で／ＣＡＳ信号の立下りエッジで列アドレスＹを確定し（図４（ｃ））、／ＷＥ（ＷＥ（ライトイネーブル）の反転）信号の入力を低電位にすることにより（図４（ｄ））、入力端子の「１」または「０」データに応じてビット線３がＶＤＤまたは０［Ｖ］までライトバッファによって駆動される（図４（ｇ））。同時にセル内部の記憶ノード１０の電位もビット線３と同電位に駆動され書込み動作が実行される（図４（ｉ））。その後、／ＲＡＳ信号の入力の立上りエッジでワード線４が低電位に戻り（図４（ａ），（ｈ））、セル内部記憶ノード１０がビット線３から電気的に切り離されてメモリセルがデータ保持状態になり一連の書込み動作が終了する（図４（ｉ））。
なお、この書込み動作の期間中に、後述のリフレッシュ動作の制御を行う目的で、選択されたワード線４に対応するフラグ（ＦＬＡＧ）を「１」にセットしておく。
次に図５のタイミングチャートを用いてリフレッシュ動作時のメモリセル（１００）周りの動作を説明する。
図５には前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合（ＦＬＡＧ＝１）のタイミングチャートを示す。なお、外部から揮発性メモリセルへデータの書込みが無い場合は、フラッグ無し（ＦＬＡＧ＝０）と設定する。
まず、／ＲＡＳ信号の入力の立下りエッジでアドレスＸが確定しあるワード線４を選択する（図５（ａ），（ｃ），（ｈ））。読出し動作時と同様に、セル内部記憶ノード１０の電位状態に応じてビット線３にＶＤＤまたは０電位がセンスされ、駆動されて（図５（ｇ））、その電位がそのままセル内部記憶ノード１０に書き戻される（一般的なＤＲＡＭ装置のリフレッシュ動作を行う）（図５（ｉ））。
この時、ワード線４が高電位のままの状態で不揮発性記憶素子制御信号線（ＮＶ＿ＥＮ線）８を高電位にし（図５（ｊ））、セル内部記憶ノード１０と不揮発性記憶（可変抵抗）素子７とを導通させる（図５（ｉ））。不揮発性記憶素子電源線（ＰＷＲ線）９は図５（ｊ）に示す１０１の期間は高電位のままにしておく（図５（ｊ），（ｋ））。この状態で不揮発性記憶素子７は消去動作が行われ高抵抗になる。
次にＰＷＲ線９を１０２の期間パルス状に低電位に変化させることにより（図５（ｊ），（ｋ））、セル内部記憶ノード１０の電位状態に応じて不揮発性記憶素子７にデータの記録が行われるか、またはデータの消去状態を保持するかの動作が実行される。すなわち、セル内部記憶ノード１０の電位がＶＤＤの場合には不揮発性記憶素子７に記録動作が行われて低抵抗となる（図５（ｋ），（ｉ））。
セル内部記憶ノード１０の電位が０［Ｖ］の場合は、不揮発性記憶素子７は消去状態（高抵抗）のまま何も起こらない（図５（ｉ））。
図５には前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合（ＦＬＡＧ＝１）のタイミングチャートを示す。なお、外部から揮発性メモリセルへデータの書込みが無い場合は、フラッグ無し（ＦＬＡＧ＝０）と設定する。
まず、／ＲＡＳ信号の入力の立下りエッジでアドレスＸが確定しあるワード線４を選択する（図５（ａ），（ｃ），（ｈ））。読出し動作時と同様に、セル内部記憶ノード１０の電位状態に応じてビット線３にＶＤＤまたは０電位がセンスされ、駆動されて（図５（ｇ））、その電位がそのままセル内部記憶ノード１０に書き戻される（一般的なＤＲＡＭ装置のリフレッシュ動作を行う）（図５（ｉ））。
この時、ワード線４が高電位のままの状態で不揮発性記憶素子制御信号線（ＮＶ＿ＥＮ線）８を高電位にし（図５（ｊ））、セル内部記憶ノード１０と不揮発性記憶（可変抵抗）素子７とを導通させる（図５（ｉ））。不揮発性記憶素子電源線（ＰＷＲ線）９は図５（ｊ）に示す１０１の期間は高電位のままにしておく（図５（ｊ），（ｋ））。この状態で不揮発性記憶素子７は消去動作が行われ高抵抗になる。
次にＰＷＲ線９を１０２の期間パルス状に低電位に変化させることにより（図５（ｊ），（ｋ））、セル内部記憶ノード１０の電位状態に応じて不揮発性記憶素子７にデータの記録が行われるか、またはデータの消去状態を保持するかの動作が実行される。すなわち、セル内部記憶ノード１０の電位がＶＤＤの場合には不揮発性記憶素子７に記録動作が行われて低抵抗となる（図５（ｋ），（ｉ））。
セル内部記憶ノード１０の電位が０［Ｖ］の場合は、不揮発性記憶素子７は消去状態（高抵抗）のまま何も起こらない（図５（ｉ））。
このようにして、セル内部記憶ノード１０の情報を不揮発性記憶素子（不揮発性可変抵抗素子）７に転送（セーブ）することができる。
なお、このリフレッシュ動作の期間中に選択されたワード線４に対応するフラグを「０」（ＦＬＡＧ＝０）にクリヤしておく。
なお、このリフレッシュ動作の期間中に選択されたワード線４に対応するフラグを「０」（ＦＬＡＧ＝０）にクリヤしておく。
次に、図６のタイミングチャートを用いて、前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われなかった場合（ＦＬＡＧ＝０）のリフレッシュ動作を説明する。
この場合には選択された行アドレスのワード線４は低電位のままで（図６（ｈ））、メモリセル内部のＮＶ＿ＥＮ線８を図６（ｊ）に示す１０３の期間パルス状に高電位にすることにより（図６（ｊ））、セル内部記憶ノード１０と不揮発性記憶素子７とを導通させる。すると、不揮発性記憶素子７が記録状態（低抵抗）の場合はＰＷＲ線９からセル内部記憶ノード１０に電荷が補充されリフレッシュと同様な機能の動作が実行される（図６（ｉ），（ｊ），（ｋ））。
この一連の動作ではビット線３の充放電もセンスアンプ動作も無いため、消費電力はほとんどゼロである。
この場合には選択された行アドレスのワード線４は低電位のままで（図６（ｈ））、メモリセル内部のＮＶ＿ＥＮ線８を図６（ｊ）に示す１０３の期間パルス状に高電位にすることにより（図６（ｊ））、セル内部記憶ノード１０と不揮発性記憶素子７とを導通させる。すると、不揮発性記憶素子７が記録状態（低抵抗）の場合はＰＷＲ線９からセル内部記憶ノード１０に電荷が補充されリフレッシュと同様な機能の動作が実行される（図６（ｉ），（ｊ），（ｋ））。
この一連の動作ではビット線３の充放電もセンスアンプ動作も無いため、消費電力はほとんどゼロである。
次に、電源投入直後および電源切断直前の動作について説明する。
図７に電源投入直後のタイミングチャートを示す。このタイミングチャートを用いて、電源投入直後のメモリセルの動作を説明する。／ＲＡＳ信号の入力の立下りエッジでアドレスＸが確定しあるワード線４を選択し（図７（ａ），（ｃ），（ｈ））、メモリセルに「０」を書き込む（図７（ｉ））。その後アクセストランジスタ１を閉じ、不揮発性記憶素子制御用（電荷転送用）のＭＯＳトランジスタ６を１０４の期間だけ導通にし（図７（ｊ））、図６の場合と同様な電荷注入動作により不揮発性記憶素子７の記憶情報をセル内部記憶ノード１０にリストアする（図７（ｉ），（ｊ））。
なお、この電源投入直後の動作期間中に、前述した通り、リフレッシュ動作制御を行う目的で、選択されたワード線４に対応するフラグを「０」（ＦＬＡＧ＝０）にクリヤしておく。
図７に電源投入直後のタイミングチャートを示す。このタイミングチャートを用いて、電源投入直後のメモリセルの動作を説明する。／ＲＡＳ信号の入力の立下りエッジでアドレスＸが確定しあるワード線４を選択し（図７（ａ），（ｃ），（ｈ））、メモリセルに「０」を書き込む（図７（ｉ））。その後アクセストランジスタ１を閉じ、不揮発性記憶素子制御用（電荷転送用）のＭＯＳトランジスタ６を１０４の期間だけ導通にし（図７（ｊ））、図６の場合と同様な電荷注入動作により不揮発性記憶素子７の記憶情報をセル内部記憶ノード１０にリストアする（図７（ｉ），（ｊ））。
なお、この電源投入直後の動作期間中に、前述した通り、リフレッシュ動作制御を行う目的で、選択されたワード線４に対応するフラグを「０」（ＦＬＡＧ＝０）にクリヤしておく。
次に、電源切断直前のメモリセルの動作について説明する。
電源切断直前に、フラグ（ＦＬＡＧ）＝１の場合は、図５で示すリフレッシュ動作と全く同一の動作を行うことにより、セル内部記憶ノード１０の情報を不揮発性記憶素子７にセーブする。
一方、電源切断直前、フラグ（ＦＬＡＧ）＝０の場合は、リストアするための特別の動作は行わない。
電源切断直前に、フラグ（ＦＬＡＧ）＝１の場合は、図５で示すリフレッシュ動作と全く同一の動作を行うことにより、セル内部記憶ノード１０の情報を不揮発性記憶素子７にセーブする。
一方、電源切断直前、フラグ（ＦＬＡＧ）＝０の場合は、リストアするための特別の動作は行わない。
このように、ＤＲＡＭメモリセルに不揮発性機能を付加することにより、電源切断時に記憶情報を不揮発性記憶素子７に退避（以下「セーブ動作」と称する。）することができ、また電源投入時に不揮発性記憶素子７に退避した情報を揮発性メモリセルに再読み込み（「リストア動作」とも称する。）することができる。
さらに、不揮発性記憶素子７に電源切断後にデータを記憶できるとともに、外部から揮発性メモリセルへの書込み状態に応じてフラグをセット、リセットし、不揮発性記憶メモリセルと揮発性メモリセル間でデータの転送を行いデータのリフレッシュ動作を行うことにより、所謂従来のＤＲＡＭ装置におけるリフレッシュ動作を代替することができる。
さらに、不揮発性記憶素子７に電源切断後にデータを記憶できるとともに、外部から揮発性メモリセルへの書込み状態に応じてフラグをセット、リセットし、不揮発性記憶メモリセルと揮発性メモリセル間でデータの転送を行いデータのリフレッシュ動作を行うことにより、所謂従来のＤＲＡＭ装置におけるリフレッシュ動作を代替することができる。
次に、図８に不揮発性記憶素子７に不揮発性可変抵抗素子を用いた場合の抵抗値の設定方法について示す。
ＤＲＡＭ装置では一般的にデータ保持状態（アクセストランジスタ；ＮＭＯＳトランジスタ１を閉じた状態）ではセル内部記憶ノード１０の電位は、Ｎ型拡散層とＰウェル間の接合リーク電流やアクセストランジスタのゲート酸化膜のリーク電流のために、高電位（ＶＤＤ）から徐々に低電位（グランド）に近づいて行く性質を持っている。
ＤＲＡＭ装置では一般的にデータ保持状態（アクセストランジスタ；ＮＭＯＳトランジスタ１を閉じた状態）ではセル内部記憶ノード１０の電位は、Ｎ型拡散層とＰウェル間の接合リーク電流やアクセストランジスタのゲート酸化膜のリーク電流のために、高電位（ＶＤＤ）から徐々に低電位（グランド）に近づいて行く性質を持っている。
これまでメモリセル１００の動作を説明してきたが、この適応条件として、上述した記憶ノード（１０）の電位の安定電位を低（ＬＯＷ）電位に設定することを前提とした。この場合のメモリセルの動作は、図８に示すＣａｓｅ１に対応し、ＤＲＡＭ“１”のデータに不揮発性記憶素子７の抵抗を“低”抵抗値にし、ＤＲＡＭ“０”のデータを“高”抵抗値に設定する。またＰＷＲ線電位をノーマリーハイ（Ｎｏｒｍａｌｌｙ Ｈｉｇｈ（ＶＤＤ；電源電圧））とし、ＳＡＶＥ動作時にＰＷＲ線に負パルスを印加するようにしている。
しかしながら、デバイス構造によっては記憶ノード１０の電位がデータ保持状態で低電位（グランド）から徐々に高電位（電源電圧ＶＤＤ）に近づく性質を持つ場合も存在する。その場合には各条件設定を図８に示す「Ｃａｓｅ−II」に変更すれば、本発明で記述した不揮発性ＤＲＡＭ装置を実現することができる。不揮発性記憶素子７の詳細な設定条件については、図８に示す。
記憶ノード電位の安定電位を高（Ｈｉｇｈ）電位に設定するメモリセルの動作は、図８に示すＣａｓｅIIに対応し、ＤＲＡＭ“１”のデータに不揮発性記憶素子７の抵抗を“高”抵抗値にし、ＤＲＡＭ“０”のデータに“低”抵抗値に設定する。またＰＷＲ線電位をノーマリーロー（Ｎｏｒｍａｌｌｙ Ｌｏｗ（０［Ｖ］；グランド電位））とし、ＳＡＶＥ動作時にＰＷＲ線に正パルスを印加するようにしている。
このように、本発明の不揮発性メモリセルは、記憶ノード電位の安定条件が変わっても、不揮発性記憶素子７に供給する設定電位を変えることにより、安定に動作させることができる。これは、特にリーク電流が問題となるときに有用である。
図９に、本発明の第２の実施形態である不揮発性記憶装置２００の全体構成とメモリセルを示す。
不揮発性記憶装置２００は、ワード線ドライバ／不揮発性記憶素子駆動回路２１０、メモリセルアレイ２２０、デコーダ／コントロール回路２４０、セルプレート電位（Ｖｃｐ）発生回路２５０、ライトバッファ／センスアンプ２６０などで構成されている。
不揮発性記憶装置２００は、ワード線ドライバ／不揮発性記憶素子駆動回路２１０、メモリセルアレイ２２０、デコーダ／コントロール回路２４０、セルプレート電位（Ｖｃｐ）発生回路２５０、ライトバッファ／センスアンプ２６０などで構成されている。
ワード線ドライバ／不揮発性記憶素子駆動回路２１０は、ワード線ＷＬ０〜ＷＬｎ−１に対して、例えばＮＡＮＤ回路２１１やインバータ２１２のバッファ回路などが構成され、デコーダ／コントロール回路２４０から供給されたワード線選択信号によりワード線ＷＬ０〜ＷＬｎ−１が選択される。
また、ワード線選択信号以外の不揮発性記憶素子制御信号線ＮＶ−ＥＮ０〜ＮＶ−ＥＮｎ−１に電荷転送用トランジスタをオン／オフ制御する制御電圧を供給し、揮発性メモリセルと不揮発性メモリセル間でデータの転送を行う。
また、不揮発性記憶素子電源線ＰＷＲ０〜ＰＷＲｎ−１に不揮発性記憶素子７の書込み・消去用電圧を供給し、リフレッシュや電源切断時のデータを保持する。
また、ワード線選択信号以外の不揮発性記憶素子制御信号線ＮＶ−ＥＮ０〜ＮＶ−ＥＮｎ−１に電荷転送用トランジスタをオン／オフ制御する制御電圧を供給し、揮発性メモリセルと不揮発性メモリセル間でデータの転送を行う。
また、不揮発性記憶素子電源線ＰＷＲ０〜ＰＷＲｎ−１に不揮発性記憶素子７の書込み・消去用電圧を供給し、リフレッシュや電源切断時のデータを保持する。
メモリセルアレイ２２０は、図１に示したメモリセル１００がｎ行ｍ列のマトリックス状に配列され、このメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１にワード線ドライバ／不揮発性記憶素子駆動回路２１０から出力された制御信号が供給される。
このメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１は、図１に示したように、揮発性メモリセルと不揮発性メモリセルで構成され、揮発性メモリセルはワード線ＷＬ０〜ＷＬｎ−１とビット線ＢＬ０〜ＢＬｎ−１でデータの書き込み、読出し制御が行われる。各キャパシタのセルプレート電極ＶＣＰはセルプレート電位（Ｖｃｐ）発生回路２５０から所定の電圧が供給される。
不揮発性メモリセルは、不揮発性記憶素子制御信号（ＮＶ−ＥＮ０〜ＮＶ−ＥＮｎ−１）で電荷転送用のトランジスタがオン／オフ制御されてデータの転送が行われ、また、不揮発性記憶素子電源（ＰＷＲ０〜ＰＷＲｎ−１）用電圧を不揮発性記憶素子に印加することによりデータの書込み、消去が行われる。
このメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１は、図１に示したように、揮発性メモリセルと不揮発性メモリセルで構成され、揮発性メモリセルはワード線ＷＬ０〜ＷＬｎ−１とビット線ＢＬ０〜ＢＬｎ−１でデータの書き込み、読出し制御が行われる。各キャパシタのセルプレート電極ＶＣＰはセルプレート電位（Ｖｃｐ）発生回路２５０から所定の電圧が供給される。
不揮発性メモリセルは、不揮発性記憶素子制御信号（ＮＶ−ＥＮ０〜ＮＶ−ＥＮｎ−１）で電荷転送用のトランジスタがオン／オフ制御されてデータの転送が行われ、また、不揮発性記憶素子電源（ＰＷＲ０〜ＰＷＲｎ−１）用電圧を不揮発性記憶素子に印加することによりデータの書込み、消去が行われる。
デコーダ／コントロール回路２４０は、アドレスデータ、クロック、制御信号などが供給され、アドレスデータをデコードし、クロック信号に同期してロウーアドレス選択信号、カラムアドレス選択信号、不揮発性記憶素子制御信号（ＮＶ−ＥＮ０〜ＮＶ−ＥＮｎ−１）制御信号、ワード線（ＷＬ０〜ＷＬｎ−１）制御信号、不揮発性記憶素子電源（ＰＷＲ０〜ＰＷＲｎ−１）用電圧を生成し、またこの他ＷＥ（ライトイネーブル）、ＲＥ（リードイネーブル）等の信号を生成する。
また、これらの制御信号を発生する他、電源投入直後にフラグを「０」にセットし、外部から揮発性メモリセルにデータを書き込む動作が発生したとき、フラグを「１」にセットし、リフレッシュ動作が終了すると再びフラグを「０」にセットするフラッグ制御信号を生成する。
また、これらの制御信号を発生する他、電源投入直後にフラグを「０」にセットし、外部から揮発性メモリセルにデータを書き込む動作が発生したとき、フラグを「１」にセットし、リフレッシュ動作が終了すると再びフラグを「０」にセットするフラッグ制御信号を生成する。
セルプレート電位（Ｖｃｐ）発生回路２５０は、電圧発生回路、タイミング発生回路などで構成され、デコーダ／コントロール回路２４０からの制御信号により、メモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１のキャパシタのセルプレート電極（ＶＣＰ）に所定のタイミングで電圧を供給する。
ライトバッファ／センスアンプ（回路）２６０は、ビット線ＢＬ０〜ＢＬｍ−１に接続されたバッファ回路とセンスアンプ回路で構成され、入力データＩＮをメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１に書き込むとき、バッファ回路を介してデータをビット線ＢＬ０〜ＢＬｍ−１に所定のタイミングで出力する。
また、データ読出時において、メモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１から読み出した微小振幅のデータ（電圧）がビット線を介してセンスアンプに供給され、データが増幅されて所定電圧にされた後出力される（ＯＵＴ）。
また、データ読出時において、メモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１から読み出した微小振幅のデータ（電圧）がビット線を介してセンスアンプに供給され、データが増幅されて所定電圧にされた後出力される（ＯＵＴ）。
次に、不揮発性記憶（不揮発性ＤＲＡＭ）装置２００の動作について図９と図１０を用いて説明する。図１０に不揮発性記憶装置２００の機能動作の一覧表を示す。
この一覧表の列欄に動作モードを示し、行欄にメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１の動作項目を示す。動作モードとして、電源投入直後の動作、揮発性セルから外部への読出し、外部から揮発性セルへの書込み、フラッグが「１」と「０」のときのリフレッシュ動作、そして電源切断前の動作がある。
またメモリセル（ＭＣ０，０〜ＭＣｎ−１，ｍ−１）の動作項目として、読出し（Ｒｅａｄ）、書込み（Ｗｒｉｔｅ）、セーブ（Ｓａｖｅ）、リストア（Ｒｅｓｔｏｒｅ）、フラグ（ＦＬＡＧ）設定の各動作がある。
ここで、用語の定義をする。セーブとは、揮発性メモリセル（アクセストランジスタ（ＮＭＯＳトランジスタ）１、キャパシタ２）に記憶されたデータを同一メモリセル内の不揮発性メモリセルの不揮発性記憶素子７に転送する動作を示し、リストアとは、不揮発性記憶素子７に記憶されたデータを同一セル内の揮発性メモリセルに転送する動作を示す。
この一覧表の列欄に動作モードを示し、行欄にメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１の動作項目を示す。動作モードとして、電源投入直後の動作、揮発性セルから外部への読出し、外部から揮発性セルへの書込み、フラッグが「１」と「０」のときのリフレッシュ動作、そして電源切断前の動作がある。
またメモリセル（ＭＣ０，０〜ＭＣｎ−１，ｍ−１）の動作項目として、読出し（Ｒｅａｄ）、書込み（Ｗｒｉｔｅ）、セーブ（Ｓａｖｅ）、リストア（Ｒｅｓｔｏｒｅ）、フラグ（ＦＬＡＧ）設定の各動作がある。
ここで、用語の定義をする。セーブとは、揮発性メモリセル（アクセストランジスタ（ＮＭＯＳトランジスタ）１、キャパシタ２）に記憶されたデータを同一メモリセル内の不揮発性メモリセルの不揮発性記憶素子７に転送する動作を示し、リストアとは、不揮発性記憶素子７に記憶されたデータを同一セル内の揮発性メモリセルに転送する動作を示す。
電源投入後の動作は図７で説明したことと同一である。まず、最初にすべてのメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１のデータの揮発性メモリセルをクリヤ（「０」または「１」）し、次に、不揮発性記憶素子７に記憶されていたデータを揮発性メモリセルに転送することによりリストア動作を行い、初期設定は完了する。またこの時、フラグはクリヤされる。
電源投入後の揮発性メモリセルの初期設定動作が終わると、ＤＲＡＭ装置としての通常の動作が開始され、外部からの書込み、外部への読出し動作に関して不揮発性機能は一切係わらない。
外部から揮発性セルへ書込みがあったとき、フラグはセット（ＦＬＡＧ＝１）される。フラグをセットする以外は、一般のＤＲＡＭ動作と完全に同一であり、図３、図４の説明と同様である。したがって、ここでは詳細な説明は省略する。
外部から揮発性セルへ書込みがあったとき、フラグはセット（ＦＬＡＧ＝１）される。フラグをセットする以外は、一般のＤＲＡＭ動作と完全に同一であり、図３、図４の説明と同様である。したがって、ここでは詳細な説明は省略する。
リフレッシュ動作に関しては、図６に示したように、該当するワード線ＷＬ０〜ＷＬｎ−１に繋がるメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１に前回のリフレッシュから今回のリフレッシュの期間に、外部からの書込み動作が行われなかった場合（ＦＬＡＧ＝０）は、アクセストランジスタ（図１のメモリセル１００）を閉じたまま不揮発性記憶（可変抵抗）素子制御用のＮＭＯＳトランジスタ６を導通にし、リストア動作を行うことでリフレッシュ動作を行い、ＤＲＡＭ装置のリフレッシュの代替とする。
一方、図５に示したように、前回のリフレッシュから今回のリフレッシュの期間に、外部からの書込み動作が行われた場合（ＦＬＡＧ＝１）は、通常のＤＲＡＭ装置で行われるビット線ＢＬ０〜ＢＬｍ−１の充放電を伴うリフレッシュ動作を行うとともに、セル情報を不揮発性記憶素子７に転送するセーブ動作を行う。
次に、電源切断直前には、前回のリフレッシュから今回のリフレッシュまでの期間、外部から書込み動作が行われた場合は、図５に示したように、揮発性メモリセルのデータを同一セル内の不揮発性記憶素子に転送するセーブ動作を行う。一方、前回のリフレッシュから今回のリフレッシュまでの期間、外部から書込み動作が行われなかった場合（ＦＬＡＧ＝０）は、図６に示すように、すでにセル情報は不揮発性メモリセルの不揮発性記憶素子にセーブ済みであり、リフレッシュのための特別な動作は行わない。
これらの動作により、上述した不揮発性ＤＲＡＭ機能を実現することができる。なお、上記動作を行うために、不揮発性ＤＲＡＭ装置にはワード線１本ごとに１ビット以上のフラグを持つ必要がある。これらのフラグ設定条件を図１０に示す。
図１０に、上述したフラッグ設定条件と不揮発性記憶装置２００の動作モードに関する一覧表を示す。
この一覧表は、図３〜図７のタイミングチャートに対応付けてあり、不揮発性記憶装置２００の動作に関する説明を示す。
動作モードは、電源投入直後の動作、揮発性セルから外部への読出し（動作）、外部から揮発性セルへの書込み（動作）、リフレッシュ動作と電源切断前の動作にはそれぞれ２通りあり、前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合（ＦＬＡＧ＝１）と、書込み動作が行われなかった場合（ＦＬＡＧ＝０）の動作がある。
各動作モードにおいて、行欄内に示す番号は、メモリセル動作順序を示す。これらの動作については、メモリセル１００に関する動作説明で既に行ったので、ここでは省略する。
この一覧表は、図３〜図７のタイミングチャートに対応付けてあり、不揮発性記憶装置２００の動作に関する説明を示す。
動作モードは、電源投入直後の動作、揮発性セルから外部への読出し（動作）、外部から揮発性セルへの書込み（動作）、リフレッシュ動作と電源切断前の動作にはそれぞれ２通りあり、前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合（ＦＬＡＧ＝１）と、書込み動作が行われなかった場合（ＦＬＡＧ＝０）の動作がある。
各動作モードにおいて、行欄内に示す番号は、メモリセル動作順序を示す。これらの動作については、メモリセル１００に関する動作説明で既に行ったので、ここでは省略する。
したがって、本発明のメモリセル及び不揮発性記憶装置は、ＤＲＡＭ装置と同じ動作速度で動作すると共に、電源を切っても記憶情報を記憶することができる。
また、電源投入期間中でも必ずしも一定時間ごとにリフレッシュ動作を行う必要が無く、揮発性メモリセルに外部からデータを書き込む動作が無い期間は、不揮発性メモリセルのデータを同一セル内の揮発性メモリセルに転送することによりリフレッシュ動作と等価な動作を行い、消費電力を削減することができる。
また、電源投入期間中でも必ずしも一定時間ごとにリフレッシュ動作を行う必要が無く、揮発性メモリセルに外部からデータを書き込む動作が無い期間は、不揮発性メモリセルのデータを同一セル内の揮発性メモリセルに転送することによりリフレッシュ動作と等価な動作を行い、消費電力を削減することができる。
以上述べたように本発明は、ＤＲＡＭ装置の動作速度や使いやすさを保ったまま、（１）電源切断時の記憶情報の退避（セーブ動作）と電源投入時の退避情報の再読み込み（リストア動作）、（２）リフレッシュ動作の省略（一分代替）、という不揮発性機能を付加したメモリセル及び不揮発性記憶装置を実現することができる。
１，６…ＮＭＯＳトランジスタ、２…キャパシタ、３，ＢＬ０〜ＢＬｍ−１…ビット線、４，ＷＬ０〜ＷＬｎ−１…ワード線、５…セルプレート電極（ＶＣＰ）、７…不揮発性記憶素子、８，ＮＶ−ＥＮ０〜ＮＶ−ＥＮｎ−１…不揮発性記憶素子制御信号線（ＮＶ−ＥＮ線）、９，ＰＷＲ０〜ＰＷＲｎ−１…不揮発性記憶素子電源線（ＰＷＲ線）、１００，ＭＣ０，０〜ＭＣｎ−１，ｍ−１，Ｃ０，０〜Ｃｎ−１，ｍ−１…メモリセル、２００…不揮発性記憶装置、２１０，３１０…ワード線ドライバ／不揮発性記憶素子駆動回路、２２０，３２０…メモリセルアレイ、２４０，３４０…デコーダ／コントロール回路、２５０，３５０…セルプレート電位（Ｖｃｐ）発生回路、２６０，３６０…ライトバッファ／センスアンプ、３００…ＤＲＡＭ装置。
Claims (9)
- マトリクス状に配置されたメモリセルと、
行方向に配列されたメモリセルを共通に接続する第１の制御用信号線としてのワード線と、
列方向に配列されたメモリセルを共通に接続するビット線と、
行方向に配列されたメモリセルを共通に接続する第２の制御用信号線と、
前記メモリセルに接続される第１の基準電位供給線と
を有し、
前記メモリセルは、
ゲートが前記ワード線に接続され、ドレインが前記ビット線に接続された第１の電界効果トランジスタと、
一端が前記第１の電界効果トランジスタのソースに接続され、他端が第２の基準電位に接続されたキャパシタと、
前記第１の電界効果トランジスタのソースと前記キャパシタの一端とが接続されてなる記憶ノードにドレインが接続され、ゲートが前記第２の制御用信号線に接続された第２の電界効果トランジスタと、
一端が前記第２の電界効果トランジスタのソースに接続され、他端が前記第１の基準電位供給線に接続された不揮発性記憶素子と
を有し、
外部から前記メモリセルにデータを書込むまたは読み出す際には、
前記第２の制御用信号線を、前記第２の電界効果トランジスタを閉じた状態に維持する電位に維持したままで、前記ワード線を、前記第１の電界効果トランジスタを導通させる電位に制御して、前記キャパシタにデータを書込みまたは読み出し、
前記記憶ノードの情報を保持するために周期的に行うリフレッシュ動作に関して、
外部からの書込みが実行された後のリフレッシュ動作では、前記ワード線を、前記第１の電界効果トランジスタを導通させる電位に制御して前記キャパシタにリフレッシュ用のデータを書込む際に、前記第２の制御用信号線を、前記第２の電界効果トランジスタを導通させる電位に制御して、前記不揮発性記憶素子にデータを書込み、
外部からの書込みが実行されなかった後のリフレッシュ動作では、前記ワード線を、前記第１の電界効果トランジスタを閉じた状態に維持する電位に維持したままで、前記第２の制御用信号線を、前記第２の電界効果トランジスタを導通させる電位に制御して、前記不揮発性記憶素子のデータを前記キャパシタに書込む
不揮発性記憶装置。 - 前記各ワード線に対して１ビット以上のフラグを持ち、直前のリフレッシュ動作後の期間において、前記ワード線に繋がるメモリセルに外部から書込み動作が実行された場合には前記フラグを第１の状態に設定し、外部からの書き込み動作が実行されない場合には前記フラグを第２の状態に設定することにより、リフレッシュ動作を、ワード線毎に、外部からの書き込みの有無に応じて制御する
請求項１記載の不揮発性記憶装置。 - 前記不揮発性記憶素子は、
前記第１の基準電位供給線の電位を可変して該不揮発性記憶素子の両端に異なる極性の電圧を印加することにより、データの記録・消去を行う
請求項１または２記載の不揮発性記憶装置。 - 外部からの書込みがなされた後のリフレッシュ動作において前記不揮発性記憶素子にデータを書込む際には、
前記キャパシタにリフレッシュ用のデータを書込むために前記ワード線を、前記第１の電界効果トランジスタを導通させる電位に制御している期間において、前記第２の制御用信号線の電位を、パルス状の電圧変化により、前記第２の電界効果トランジスタを導通させる電位に変化させて、前記不揮発性記憶素子の消去動作を行った後、
前記パルス状の電圧変化により前記第２の電界効果トランジスタを導通させている期間において、前記第２の基準電位供給線の電圧を、パルス状の電圧変化により変化させて、前記不揮発性記憶素子への記録動作を行う
請求項１から３のいずれか一項記載の不揮発性記憶装置。 - 外部からの書込みがなされなかった後のリフレッシュ動作において前記不揮発性記憶素子のデータを前記キャパシタに書込む際には、
前記ワード線を、前記第１の電界効果トランジスタを閉じた状態に維持する電位に維持したままで、前記第２の制御用信号線の電位を、パルス状の電圧変化により変化させて、前記不揮発性記憶素子のデータを前記キャパシタに書込む
請求項１から４のいずれか一項記載の不揮発性記憶装置。 - 前記メモリセルの電源を切断する前に、
外部から前記メモリセルにデータの書込みが実行されていた際には、外部からの書込みがなされた後のリフレッシュ動作と同一の動作を行い、
前記メモリセルの電源を投入した後に、
前記ワード線を、前記第１の電界効果トランジスタを導通させる電位に制御して前記キャパシタに所定の値を書込んだ後に、前記第１の電界効果トランジスタを閉じるように制御し、
前記第１の電界効果トランジスタを閉じた状態において、前記第２の制御用信号線を、前記第２の電界効果トランジスタを導通させる電位に制御して、前記不揮発性記憶素子のデータを前記キャパシタに書込む
請求項１から５のいずれか一項記載の不揮発性記憶装置。 - 前記メモリセルの電源を投入し、更に前記第１の電界効果トランジスタを閉じた後において、前記第２の制御用信号線の電位は、パルス状の電圧変化により、前記第２の電界効果トランジスタを導通させる電位に制御される
請求項６記載の不揮発性記憶装置。 - 前記ワード線、前記第２の制御用信号線および前記第１の基準電位供給線に接続され、任意のメモリセルのワード線を駆動するワード線ドライブ信号を出力するワード線ドライバ／駆動回路と、
前記ビット線に接続され、前記ビット線を介して前記任意のメモリセルのデータの書込みまたは読出しを行うラインバッファ／センスアンプと、
前記ワード線ドライバ／駆動回路および前記ラインバッファ／センスアンプに接続され、供給されたアドレスデータをデコードするデコーダ／コントロール回路と
を有する請求項１から７のいずれか一項記載の不揮発性記憶装置。 - 第１制御端子が第１の制御用信号線に接続され、第１の端子がビット線に接続された第１の電界効果トランジスタと、
一端が前記第１の電界効果トランジスタの第２の端子に接続され、他端が第２の基準電位に接続されたキャパシタと、
前記第１の電界効果トランジスタの第２の端子と前記キャパシタの一端とが接続されてなる記憶ノードに第３の端子が接続され、第２制御端子が第２の制御用信号線に接続された第２の電界効果トランジスタと、
一端が前記第２の電界効果トランジスタの第４の端子に接続され、他端が第１の基準電位供給線に接続された不揮発性記憶素子と
を有するメモリセルであって、
外部から前記メモリセルにデータを書込むまたは読み出す際には、
前記第２の制御用信号線を、前記第２の電界効果トランジスタを閉じた状態に維持する電位に維持したままで、前記第１の制御用信号線を、前記第１の電界効果トランジスタを導通させる電位に制御して、前記キャパシタにデータを書込みまたは読み出し、
前記記憶ノードの情報を保持するために周期的に行うリフレッシュ動作に関して、
外部からの書込み動作が実行された後のリフレッシュ動作では、前記第１の制御用信号線を、前記第１の電界効果トランジスタを導通させる電位に制御して前記キャパシタにリフレッシュ用のデータを書込む際に、前記第２の制御用信号線を、前記第２の電界効果トランジスタを導通させる電位に制御して、前記不揮発性記憶素子にデータを書込み、
外部からの書込み動作が実行されなかった後のリフレッシュ動作では、前記第１の制御用信号線を、前記第１の電界効果トランジスタを閉じた状態に維持する電位に維持したままで、前記第２の制御用信号線を、前記第２の電界効果トランジスタを導通させる電位に制御して、前記不揮発性記憶素子のデータを前記キャパシタに書込む
メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006213110A JP4935231B2 (ja) | 2006-08-04 | 2006-08-04 | メモリセル及び不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006213110A JP4935231B2 (ja) | 2006-08-04 | 2006-08-04 | メモリセル及び不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008041157A JP2008041157A (ja) | 2008-02-21 |
| JP4935231B2 true JP4935231B2 (ja) | 2012-05-23 |
Family
ID=39176001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006213110A Expired - Fee Related JP4935231B2 (ja) | 2006-08-04 | 2006-08-04 | メモリセル及び不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4935231B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4751432B2 (ja) * | 2008-09-26 | 2011-08-17 | シャープ株式会社 | 半導体記憶装置 |
| US8837203B2 (en) * | 2011-05-19 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5999097B2 (ja) * | 2011-11-21 | 2016-09-28 | 日本電気株式会社 | 半導体集積回路及びその制御方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04228191A (ja) * | 1990-06-21 | 1992-08-18 | Seiko Instr Inc | 半導体集積回路 |
| JP4257056B2 (ja) * | 2001-12-13 | 2009-04-22 | エルピーダメモリ株式会社 | ダイナミック型半導体記憶装置及びリフレッシュ制御方法 |
| WO2003085741A1 (fr) * | 2002-04-10 | 2003-10-16 | Matsushita Electric Industrial Co., Ltd. | Bascule bistable non volatile |
| CN100481259C (zh) * | 2002-11-01 | 2009-04-22 | 松下电器产业株式会社 | 使用变阻元件的非易失性双稳态多谐振荡器电路的驱动方法 |
| JP2006134398A (ja) * | 2004-11-04 | 2006-05-25 | Sony Corp | 記憶装置及び半導体装置 |
| JP4760225B2 (ja) * | 2005-08-26 | 2011-08-31 | ソニー株式会社 | 記憶装置 |
| JP4802608B2 (ja) * | 2005-08-19 | 2011-10-26 | ソニー株式会社 | 記憶装置 |
-
2006
- 2006-08-04 JP JP2006213110A patent/JP4935231B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2008041157A (ja) | 2008-02-21 |
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