JP4802608B2 - 記憶装置 - Google Patents
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Description
本発明は、２つの電極膜に記録膜が挟まれた抵抗素子で、２つの電極に極性の異なる電圧を印加することにより、可逆的に記録膜の抵抗値が変化する、所謂、不揮発性抵抗変化型記憶素子を有する記憶装置に関するものである。
６トランジスタ型ＳＲＡＭセルは、半導体における最も一般的なメモリセルの一つとして、メモリ製品やロジック製品に広く用いられ、高速性能や安定動作の面で非常に優れている。しかしながら、電源を切ると記憶情報が消失してしまうので、このメモリセルは不揮発性メモリ用にはそのままでは用いることができない。
一方、不揮発性メモリとしてはフラッシュメモリが一般的であるが、ＮＯＲ型、ＮＡＮＤ型ともに書込み・消去速度が１０マイクロ秒〜１０ミリ秒と遅く、書換え回数が１０万回程度までと制限されているので、データ格納用途やファイルストレージ用途には適していても、汎用の不揮発性メモリとは言い難い。
さらに、異なる機能を組合せたメモリシステムとしてＳＲＡＭとフラッシュメモリ（ＥＥＰＲＯＭ）とを組み合わせ、電源オフ時にＳＲＡＭの情報をフラッシュメモリに退避させるメモリも存在する。
しかしながら、データを退避させるためのフラッシュメモリへの書込み・消去速度が１０マイクロ秒〜１０ミリ秒と遅いため、消費電力削減のために頻繁に電源オン／オフを行うシステムには動作上不具合がある。
他方、ロジック回路においてはカウンタやシフトレジスタのように一時的に情報を記憶する回路として、フリップフロップ回路がごく一般的に用いられている。しかし電源を切るとその情報は失われてしまうため、必要なデータは電源オフ（ＯＦＦ）の前に別に設けた不揮発性メモリに格納させることが行われている。
また、フリップフロップ回路を不揮発性にする試みとして、例えば不揮発性記憶素子としてＭＲＡＭ（Magnetoresistive Random Access Memory）を用いた実施例があるが、回路が大掛かりになってしまう（即ち回路面積が増大しコスト高になる）ため実用化にはさらに工夫が必要である。この実施例がたとえば特許文献１に開示してある。
特開２００３−２３３９９０号公報
一方、不揮発性メモリとしてはフラッシュメモリが一般的であるが、ＮＯＲ型、ＮＡＮＤ型ともに書込み・消去速度が１０マイクロ秒〜１０ミリ秒と遅く、書換え回数が１０万回程度までと制限されているので、データ格納用途やファイルストレージ用途には適していても、汎用の不揮発性メモリとは言い難い。
さらに、異なる機能を組合せたメモリシステムとしてＳＲＡＭとフラッシュメモリ（ＥＥＰＲＯＭ）とを組み合わせ、電源オフ時にＳＲＡＭの情報をフラッシュメモリに退避させるメモリも存在する。
しかしながら、データを退避させるためのフラッシュメモリへの書込み・消去速度が１０マイクロ秒〜１０ミリ秒と遅いため、消費電力削減のために頻繁に電源オン／オフを行うシステムには動作上不具合がある。
他方、ロジック回路においてはカウンタやシフトレジスタのように一時的に情報を記憶する回路として、フリップフロップ回路がごく一般的に用いられている。しかし電源を切るとその情報は失われてしまうため、必要なデータは電源オフ（ＯＦＦ）の前に別に設けた不揮発性メモリに格納させることが行われている。
また、フリップフロップ回路を不揮発性にする試みとして、例えば不揮発性記憶素子としてＭＲＡＭ（Magnetoresistive Random Access Memory）を用いた実施例があるが、回路が大掛かりになってしまう（即ち回路面積が増大しコスト高になる）ため実用化にはさらに工夫が必要である。この実施例がたとえば特許文献１に開示してある。
本発明は、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性メモリセルとこれを用いた記憶装置と不揮発性論理回路を提供することを目的とする。
本発明の記憶装置は、２つの記憶ノードを有する一対のインバータと、前記２つの記憶ノードに接続された一対のアクセストランジスタと、前記２つの記憶ノードに電気的に接続される一対の不揮発性の可変抵抗素子と、前記不揮発性の可変抵抗素子の一端に接続された電源供給線と、前記一対のアクセストランジスタのゲートを共通接続するワード線と、前記一対のアクセストランジスタを介して前記２つの記憶ノードに転送される逆極性の２つの書き込み電位が供給される一対のビット線と、前記電源供給線の電位、および、前記一対のアクセストランジスタの導通と非導通とを制御する制御回路と、を有し、前記制御回路は、前記一対のアクセストランジスタを導通させるアクセス期間において前記電源供給線を第１電位にして前記２つの記憶ノードに前記逆極性の２つの書き込み電位を転送してデータの書き込みを行い、前記アクセス期間の途中で前記電源供給線の電位を前記第１電位より低い第２電位に変化させ、当該変化後の残りのアクセス期間内において、前記一対の不揮発性の可変抵抗素子の各抵抗値を、それぞれの可変抵抗素子に電気的に接続される記憶ノードに転送された書き込み電位と前記第２電位との電位差に応じて設定することによって、前記データの不揮発性記憶を、当該データの記憶ノードへの書き込みに付随して行う。
ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性記憶装置を得ることができる。また、不揮発性機能を有するフリップフロップ回路を実現し、電源を切ってもその直前の状態を記憶し、電源再投入後はその状態から動作を継続させることができる。
上述した、ランダムアクセスとＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）並みの高速動作が可能な不揮発性記憶装置を、以下、便宜的に不揮発性ＳＲＡＭと呼ぶことにする。
本発明を用いた不揮発性ＳＲＡＭには以下の動作方式がある。
第1に、メモリセルへデータを書込む際にその都度不揮発性可変抵抗素子（以後、ＡＲＡＭ素子とも記載する）へ書込・消去動作を行い、メモリセルからデータを読出す際にその都度ＡＲＡＭ素子から読出し動作を行う方式があり、以下、この方式を“タイプI”または“随時書込み・随時読出し動作タイプ”と称することとする。
第２に、メモリセルへデータを書込む際にはその都度ＡＲＡＭ素子へ書込・消去動作を行うが、メモリセルからデータを読出す際には電源オンの期間はＳＲＡＭセルとして読出しＡＲＡＭ素子は単なるメモリセルの負荷として用いる動作を行い、電源投入時のみＡＲＡＭ素子に記憶されたデータをＳＲＡＭセルへ読出す（転送する）動作を行う方式があり、以下、この方式を“タイプII”または“随時書込み・電源投入時読出し動作タイプ”と称することとする。
両者の性能にはそれぞれ長短があるが、“タイプI”ではメモリセルにアクセスしない時にはセルの電源供給を完全に遮断できるから、低消費電力化（特に待機時の消費電力ゼロ）に特長がある。一方、“タイプII”では電源オンの期間はＳＲＡＭセルとして働くからＳＲＡＭなみの高速動作が可能という点に特長がある。
第３に、電源オンの期間はＳＲＡＭセルとして書込み・読出し動作を行い、電源オフの直前にＳＲＡＭセルに記憶されているデータをＡＲＡＭ素子に書込み（転送し）、電源投入時にＡＲＡＭ素子に記憶されたデータをＳＲＡＭセルへ読出す（転送する）動作を行う方式があり、以下、この方式を“タイプIII”または“電源オフ時書込み・電源投入時読出し動作タイプ”と称することとする。この“タイプIII”もＳＲＡＭ並みの高速動作ができ、かつ低消費電力とすることができる。
以下、これらに関するメモリセル、不揮発性記憶装置の構成とそれらの動作ついて説明する。
本発明を用いた不揮発性ＳＲＡＭには以下の動作方式がある。
第1に、メモリセルへデータを書込む際にその都度不揮発性可変抵抗素子（以後、ＡＲＡＭ素子とも記載する）へ書込・消去動作を行い、メモリセルからデータを読出す際にその都度ＡＲＡＭ素子から読出し動作を行う方式があり、以下、この方式を“タイプI”または“随時書込み・随時読出し動作タイプ”と称することとする。
第２に、メモリセルへデータを書込む際にはその都度ＡＲＡＭ素子へ書込・消去動作を行うが、メモリセルからデータを読出す際には電源オンの期間はＳＲＡＭセルとして読出しＡＲＡＭ素子は単なるメモリセルの負荷として用いる動作を行い、電源投入時のみＡＲＡＭ素子に記憶されたデータをＳＲＡＭセルへ読出す（転送する）動作を行う方式があり、以下、この方式を“タイプII”または“随時書込み・電源投入時読出し動作タイプ”と称することとする。
両者の性能にはそれぞれ長短があるが、“タイプI”ではメモリセルにアクセスしない時にはセルの電源供給を完全に遮断できるから、低消費電力化（特に待機時の消費電力ゼロ）に特長がある。一方、“タイプII”では電源オンの期間はＳＲＡＭセルとして働くからＳＲＡＭなみの高速動作が可能という点に特長がある。
第３に、電源オンの期間はＳＲＡＭセルとして書込み・読出し動作を行い、電源オフの直前にＳＲＡＭセルに記憶されているデータをＡＲＡＭ素子に書込み（転送し）、電源投入時にＡＲＡＭ素子に記憶されたデータをＳＲＡＭセルへ読出す（転送する）動作を行う方式があり、以下、この方式を“タイプIII”または“電源オフ時書込み・電源投入時読出し動作タイプ”と称することとする。この“タイプIII”もＳＲＡＭ並みの高速動作ができ、かつ低消費電力とすることができる。
以下、これらに関するメモリセル、不揮発性記憶装置の構成とそれらの動作ついて説明する。
図１に、実施形態例である不揮発性記憶装置１０のブロック構成を示す。
不揮発性記憶装置１０は、ワード線ドライバ（Ｗｏｒｄ Ｄｒｉｖｅｒ）回路２０、デコーダ（Ｄｅｃｏｄｅｒ）／コントロール（制御；Ｃｏｎｔｒｏｌ）回路３０、ライトバッファ（Ｗｒｉｔｅ Ｂｕｆｆｅｒ）／センスアンプ（ＳｅｎｓｅＡｍｐ）回路５０、メモリセルＭＣ部４０などで構成されている。
図１においては、簡略するため、ワード線ドライバ（Ｗｏｒｄ Ｄｒｉｖｅｒ）回路２０とメモリブロックＢＬＫ１を１個しか図示していないが、例えばワード線が２３を単位として配置されたメモリブロック（ＢＬＫ１）が２ｎ／２３個存在する（ｎは正の整数で行アドレスビット数）。
図１において、ワード線ドライバ回路２０のブロック（ＷＢＬＫ１〜ＷＢＬＫｎ）内にワード線は２３個存在し、ＷＬ０〜ＷＬ７と図示してあり、またそれぞれのワード線（ライン）に対してメモリセルＭＣ（４１−００，４１−１０，・・・，４１−７０，・・・）が接続されている。
不揮発性記憶装置１０は、ワード線ドライバ（Ｗｏｒｄ Ｄｒｉｖｅｒ）回路２０、デコーダ（Ｄｅｃｏｄｅｒ）／コントロール（制御；Ｃｏｎｔｒｏｌ）回路３０、ライトバッファ（Ｗｒｉｔｅ Ｂｕｆｆｅｒ）／センスアンプ（ＳｅｎｓｅＡｍｐ）回路５０、メモリセルＭＣ部４０などで構成されている。
図１においては、簡略するため、ワード線ドライバ（Ｗｏｒｄ Ｄｒｉｖｅｒ）回路２０とメモリブロックＢＬＫ１を１個しか図示していないが、例えばワード線が２３を単位として配置されたメモリブロック（ＢＬＫ１）が２ｎ／２３個存在する（ｎは正の整数で行アドレスビット数）。
図１において、ワード線ドライバ回路２０のブロック（ＷＢＬＫ１〜ＷＢＬＫｎ）内にワード線は２３個存在し、ＷＬ０〜ＷＬ７と図示してあり、またそれぞれのワード線（ライン）に対してメモリセルＭＣ（４１−００，４１−１０，・・・，４１−７０，・・・）が接続されている。
デコーダ／コントロール回路３０は、プリデコーダ、内部タイミング制御回路などで構成され、アドレスデータが入力されてこれをデコードする。また外部クロック（ＣＫ）を基準に発生した内部クロック信号、制御信号なども発生する。
デコーダ（Ｄｅｃｏｄｅｒ）回路（３０）は、トランジスタの数を減らし、またその面積を減らすとともに高速動作させるため、記憶容量の増加と高速化、低消費電力化を目的としたプリデコーダ方式が一般に用いられている。
このプリデコーダ方式は、多ビットアドレスが入力された場合、たとえば２ビットまたは３ビット単位の複数グループに分けてデコード（プリデコード）し、このグループの中から特定のグループを選択し、この選択されたグループ内で２ビットまたは３ビットのワード線から１本のワード線を選択するようになっている。それによって、消費電力を削減している。
また、選択されるデコーダ内のビット数を少なくするとアドレスバッファの負荷を少なくでき動作スピードを速くすることができ、一方デコーダ内のビット数を多くすると配線による面積は削減できるが、アドレスバッファの負荷が増え動作スピードが遅くなる。そのため、ワード線ドライバ回路２０で構成される１ブロック内のワード線は上述したように、２または３ビット構成の例が多い。
デコーダ回路（３０）にはローアドレスデコーダの他にカラムアドレスデコーダもあり、このカラムアドレスデコーダは入力されたアドレスデータに基いてカラム（列方向）のアドレスを選択する。
コントロール回路（３０）のタイミング制御回路は、外部から制御信号（Ｃｏｎｔｒｏｌ）とクロックＣＫ信号が供給されると、たとえばコントロール信号（ＷＥ；ライトイネーブル信号）に応答してプリデコーダおよびワード線ドライバ回路２０にアドレス信号Ａ［０］〜Ａ［ｎ］をデコードさせるためのタイミング信号を出力する。
またこれ以外に、内部クロック（ＰＣＬＫ）を発生し、ライトバッファ（Ｗｒｉｔｅ Ｂｕｆｆｅｒ）回路にコントロール信号（ＷＥ；ライトイネーブル）信号を出力し、書込みタイミングを制御する。
コントロール回路（３０）から、各ワード線と対になって行方向に電源供給（ＰＷＲ）線、ＰＷＲ０〜ＰＷＲ７が設けられていて、各メモリセルＭＣの不揮発性の可変抵抗素子の一端に接続されている。
デコーダ（Ｄｅｃｏｄｅｒ）回路（３０）は、トランジスタの数を減らし、またその面積を減らすとともに高速動作させるため、記憶容量の増加と高速化、低消費電力化を目的としたプリデコーダ方式が一般に用いられている。
このプリデコーダ方式は、多ビットアドレスが入力された場合、たとえば２ビットまたは３ビット単位の複数グループに分けてデコード（プリデコード）し、このグループの中から特定のグループを選択し、この選択されたグループ内で２ビットまたは３ビットのワード線から１本のワード線を選択するようになっている。それによって、消費電力を削減している。
また、選択されるデコーダ内のビット数を少なくするとアドレスバッファの負荷を少なくでき動作スピードを速くすることができ、一方デコーダ内のビット数を多くすると配線による面積は削減できるが、アドレスバッファの負荷が増え動作スピードが遅くなる。そのため、ワード線ドライバ回路２０で構成される１ブロック内のワード線は上述したように、２または３ビット構成の例が多い。
デコーダ回路（３０）にはローアドレスデコーダの他にカラムアドレスデコーダもあり、このカラムアドレスデコーダは入力されたアドレスデータに基いてカラム（列方向）のアドレスを選択する。
コントロール回路（３０）のタイミング制御回路は、外部から制御信号（Ｃｏｎｔｒｏｌ）とクロックＣＫ信号が供給されると、たとえばコントロール信号（ＷＥ；ライトイネーブル信号）に応答してプリデコーダおよびワード線ドライバ回路２０にアドレス信号Ａ［０］〜Ａ［ｎ］をデコードさせるためのタイミング信号を出力する。
またこれ以外に、内部クロック（ＰＣＬＫ）を発生し、ライトバッファ（Ｗｒｉｔｅ Ｂｕｆｆｅｒ）回路にコントロール信号（ＷＥ；ライトイネーブル）信号を出力し、書込みタイミングを制御する。
コントロール回路（３０）から、各ワード線と対になって行方向に電源供給（ＰＷＲ）線、ＰＷＲ０〜ＰＷＲ７が設けられていて、各メモリセルＭＣの不揮発性の可変抵抗素子の一端に接続されている。
特定のメモリセルＭＣが選択されると、通常動作時に電源供給線をオン／オフし、または電源オン（ＯＮ）前の所定のタイミングで電圧を上げたり、電源オフ（ＯＦＦ）後に電圧を可変したりして、可変抵抗素子に供給される電圧を制御することにより、データの書込み、消去や読み取り動作を行うようにしている。
またコントロール回路（３０）は、ビット線Ｂｉｔ，反転ビット線ＸＢｉｔ（Ｂｉｔの反転）上のデータを増幅するセンスアンプ（ＳｅｎｓｅＡｍｐ）回路（５０）にセンスアンプ・イネーブル信号を出力する。
さらに、カラムデコーダから出力するカラムアドレス［Ａｎ＋１］〜［Ａｍ］（データ）を制御するタイミング信号なども出力する。
またコントロール回路（３０）は、ビット線Ｂｉｔ，反転ビット線ＸＢｉｔ（Ｂｉｔの反転）上のデータを増幅するセンスアンプ（ＳｅｎｓｅＡｍｐ）回路（５０）にセンスアンプ・イネーブル信号を出力する。
さらに、カラムデコーダから出力するカラムアドレス［Ａｎ＋１］〜［Ａｍ］（データ）を制御するタイミング信号なども出力する。
ワード線ドライバ回路２０は、プリデコーダで１個選択され、この選択された特定のワード線ドライバ回路２０に、デコーダ／コントロール回路３０から出力されたクロック（ＰＣＬＫ）とデータ（ＤＡＴＡ）が供給される。
この選択されたワード線ドライバ回路２０のブロックでは、たとえばデコーダの単位が３ビットの場合、８本のワード線から１本のワード線に“Ｈ”（ハイ）レベルの電圧が供給されることにより、メモリセルＭＣ（４１−０〜４１−７）の行方向をアクティブ（活性化）にする。またこれと同時に、他の７本のワードラインには“Ｌ”（ロー）レベルの電圧が供給され、非活性化される。
各ワード線ドライバ回路２０の具体回路構成は、１例として図１に示すように、たとえばＮＡＮＤ回路とＮＯＴ回路で構成され、デコーダ／コントロール回路３０から出力された制御信号クロックとデータがＮＡＮＤ回路に供給され演算された後その論理結果がＮＯＴ回路で反転されてメモリセルＭＣ（４１−００，４１−１０，・・・）を駆動するワード線ＷＬ０〜ＷＬ７に出力される。
そして、この活性化されたワード線に対応する電源供給線（ＰＷＲ０〜ＰＷＲ７）に所定のタイミングで電圧が供給され、不揮発性可変抵抗素子のデータの消去、書込みまたは読出しを行っている。
この選択されたワード線ドライバ回路２０のブロックでは、たとえばデコーダの単位が３ビットの場合、８本のワード線から１本のワード線に“Ｈ”（ハイ）レベルの電圧が供給されることにより、メモリセルＭＣ（４１−０〜４１−７）の行方向をアクティブ（活性化）にする。またこれと同時に、他の７本のワードラインには“Ｌ”（ロー）レベルの電圧が供給され、非活性化される。
各ワード線ドライバ回路２０の具体回路構成は、１例として図１に示すように、たとえばＮＡＮＤ回路とＮＯＴ回路で構成され、デコーダ／コントロール回路３０から出力された制御信号クロックとデータがＮＡＮＤ回路に供給され演算された後その論理結果がＮＯＴ回路で反転されてメモリセルＭＣ（４１−００，４１−１０，・・・）を駆動するワード線ＷＬ０〜ＷＬ７に出力される。
そして、この活性化されたワード線に対応する電源供給線（ＰＷＲ０〜ＰＷＲ７）に所定のタイミングで電圧が供給され、不揮発性可変抵抗素子のデータの消去、書込みまたは読出しを行っている。
ライトバッファ／センスアンプ回路５０の一部を構成するライトバッファ回路に、ライトイネーブル（ＷＥ）信号とカラムデコーダからカラム選択信号が供給され、特定のカラムが選択されると、データの読出し、書込みが行われる。
読出しの時、内部タイミング制御回路からの信号に基いて、まずＡＲＡＭ素子から記憶していたデータを読み出してＳＲＡＭセルに記憶させる。その後、選択されたメモリセルＭＣのデータがビット線対Ｂｉｔ，ＸＢｉｔ上に出力され、このデータをセンスアンプ回路（５０）で増幅し、ライトバッファ／センスアンプ回路５０の出力バッファを介してデータが出力（Ｏｕｔ）される。
一方書込み時において、データが入力端子を介してライトバッファ／センスアンプ回路５０に供給される。カラム選択信号で選択されたビット線対Ｂｉｔ，ＸＢｉｔが選択されると、ライトバッファ回路とビット線対Ｂｉｔ，ＸＢｉｔを介してメモリセルＭＣに書込まれる。
電源オフ時にメモリセルのデータをＡＲＡＭ素子に記憶させるため、書込みサイクル期間にワード線と電源供給線を制御して、データの消去と書込みを行っている。またこれ以外に、電源がオン時に電源供給線を制御して他の電源より早く立ち上げ、ＡＲＡＭ素子からデータを読み出すことができるようにもしている。
読出しの時、内部タイミング制御回路からの信号に基いて、まずＡＲＡＭ素子から記憶していたデータを読み出してＳＲＡＭセルに記憶させる。その後、選択されたメモリセルＭＣのデータがビット線対Ｂｉｔ，ＸＢｉｔ上に出力され、このデータをセンスアンプ回路（５０）で増幅し、ライトバッファ／センスアンプ回路５０の出力バッファを介してデータが出力（Ｏｕｔ）される。
一方書込み時において、データが入力端子を介してライトバッファ／センスアンプ回路５０に供給される。カラム選択信号で選択されたビット線対Ｂｉｔ，ＸＢｉｔが選択されると、ライトバッファ回路とビット線対Ｂｉｔ，ＸＢｉｔを介してメモリセルＭＣに書込まれる。
電源オフ時にメモリセルのデータをＡＲＡＭ素子に記憶させるため、書込みサイクル期間にワード線と電源供給線を制御して、データの消去と書込みを行っている。またこれ以外に、電源がオン時に電源供給線を制御して他の電源より早く立ち上げ、ＡＲＡＭ素子からデータを読み出すことができるようにもしている。
メモリセル（ＭＣ）部４０は、たとえばＳＲＡＭセルなどの複数のメモリセルＭＣ４１−００〜ＭＣ４１−ｎｍがマトリックス状に配列され、一般にＭＣ４１―００〜ＭＣ４１−０ｍが同一のワードラインと電源供給線に共通接続され、ＭＣ−００〜ＭＣ―ｎ０がビット線対Ｂｉｔ，ＸＢｉｔに共通接続され、このビット線対Ｂｉｔ，ＸＢｉｔはセンスアンプ（５０）に接続されている。
図１におけるメモリセルＭＣ部４０の例は不揮発性ＳＲＡＭの１列のみを示したもので、実際は複数列で構成されている。
図１に示す不揮発性記憶装置１０の主要部の動作については、メモリセルの回路構成とタイミングチャートを用いて後述する。
図１におけるメモリセルＭＣ部４０の例は不揮発性ＳＲＡＭの１列のみを示したもので、実際は複数列で構成されている。
図１に示す不揮発性記憶装置１０の主要部の動作については、メモリセルの回路構成とタイミングチャートを用いて後述する。
図１のメモリセルＭＣ部４０のメモリセルＭＣの実施形態例の回路構成を図２と図３に示す。
図２に示すメモリセルＭＣ１００において、ＮＭＯＳ（ＮチャンネルＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１１のドレインは転送ゲートのＮＭＯＳトランジスタ１１３のドレイン／ソースと可変抵抗素子１１９の一方の端子に接続され、ゲートはＮＭＯＳトランジスタ１１２のドレインに接続され、ソースは基準電圧たとえばＧＮＤ（グランド）に接続される。
可変抵抗素子１１９の他方の端子は電源供給（ＰＷＲ）線１１８に接続されている。ＮＭＯＳトランジスタ１１３のゲートはワード線１１７に接続され、ソース／ドレインはＢｉｔ（ビット）線１１５に接続されている。
同様に、ＮＭＯＳトランジスタ１１２のドレインは転送ゲートのＮＭＯＳトランジスタ１１４のドレイン／ソースと可変抵抗素子１２０の一方の端子に接続され、ゲートはＮＭＯＳトランジスタ１１１のドレインに接続され、ソースは基準電圧たとえばＧＮＤ（グランド）に接続される。
可変抵抗素子１２０の他方の端子は電源供給線１１８に接続されている。ＮＭＯＳトランジスタ１１４のゲートはワード線１１７に接続され、ソース／ドレインはＸＢｉｔ（Ｂｉｔ線の反転）線１１６に接続されている。
このメモリセルＭＣ１００の動作については後述する。
図２に示すメモリセルＭＣ１００において、ＮＭＯＳ（ＮチャンネルＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１１のドレインは転送ゲートのＮＭＯＳトランジスタ１１３のドレイン／ソースと可変抵抗素子１１９の一方の端子に接続され、ゲートはＮＭＯＳトランジスタ１１２のドレインに接続され、ソースは基準電圧たとえばＧＮＤ（グランド）に接続される。
可変抵抗素子１１９の他方の端子は電源供給（ＰＷＲ）線１１８に接続されている。ＮＭＯＳトランジスタ１１３のゲートはワード線１１７に接続され、ソース／ドレインはＢｉｔ（ビット）線１１５に接続されている。
同様に、ＮＭＯＳトランジスタ１１２のドレインは転送ゲートのＮＭＯＳトランジスタ１１４のドレイン／ソースと可変抵抗素子１２０の一方の端子に接続され、ゲートはＮＭＯＳトランジスタ１１１のドレインに接続され、ソースは基準電圧たとえばＧＮＤ（グランド）に接続される。
可変抵抗素子１２０の他方の端子は電源供給線１１８に接続されている。ＮＭＯＳトランジスタ１１４のゲートはワード線１１７に接続され、ソース／ドレインはＸＢｉｔ（Ｂｉｔ線の反転）線１１６に接続されている。
このメモリセルＭＣ１００の動作については後述する。
図３に他の実施形態例であるメモリセルＭＣ１５０の回路構成を示す。
図３に示すメモリセルＭＣ１５０は、ＰチャンネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１５５，１５６とＮチャンネルＭＯＳトランジスタ１５１，１５２，１５３，１５４と可変抵抗素子１６１，１６２で構成されている。
ワード線１５９は転送ゲートのＮＭＯＳトランジスタ１５３，１５４のゲートに接続され、ビット（Ｂｉｔ）線１５７，反転ビット（ＸＢｉｔ）線１５８はＮＭＯＳトランジスタ１５３，１５４のドレイン／ソースに接続されている。
ＰＭＯＳトランジスタ１５５のソースは電源に、ドレインはＮＭＯＳトランジスタ１５１のドレインとＮＭＯＳトランジスタ１５３のソース／ドレインに接続されている。またＮＭＯＳトランジスタ１５１のソースは基準電位たとえばＧＮＤ（グランド）に接続されている。
同様に、ＰＭＯＳトランジスタ１５６のソースは電源に、ドレインはＮＭＯＳトランジスタ１５２のドレインとＮＭＯＳトランジスタ１５４のソース／ドレインに接続されている。またＮＭＯＳトランジスタ１５２のソースは基準電位たとえばＧＮＤ（グランド）に接続されている。
そして、ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の各ゲートが共通接続され、この共通接続されたゲートはＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の各ゲートが共通接続され、この共通接続されたゲートはＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の共通接続されたゲートと電源供給線（ＰＷＲ）１６０間に可変抵抗素子１６２が接続され、ＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の共通接続されたゲートと電源供給線１６０間に可変抵抗素子１６１が接続されている。
この電源供給線１６０に供給される電圧の極性を考慮して、高電圧、低電圧と設定することにより、可変抵抗素子１６１，１６２の抵抗値を可変して、データの書込み、消去と読出しを行っている。
図３に示すメモリセルＭＣ１５０は、ＰチャンネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１５５，１５６とＮチャンネルＭＯＳトランジスタ１５１，１５２，１５３，１５４と可変抵抗素子１６１，１６２で構成されている。
ワード線１５９は転送ゲートのＮＭＯＳトランジスタ１５３，１５４のゲートに接続され、ビット（Ｂｉｔ）線１５７，反転ビット（ＸＢｉｔ）線１５８はＮＭＯＳトランジスタ１５３，１５４のドレイン／ソースに接続されている。
ＰＭＯＳトランジスタ１５５のソースは電源に、ドレインはＮＭＯＳトランジスタ１５１のドレインとＮＭＯＳトランジスタ１５３のソース／ドレインに接続されている。またＮＭＯＳトランジスタ１５１のソースは基準電位たとえばＧＮＤ（グランド）に接続されている。
同様に、ＰＭＯＳトランジスタ１５６のソースは電源に、ドレインはＮＭＯＳトランジスタ１５２のドレインとＮＭＯＳトランジスタ１５４のソース／ドレインに接続されている。またＮＭＯＳトランジスタ１５２のソースは基準電位たとえばＧＮＤ（グランド）に接続されている。
そして、ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の各ゲートが共通接続され、この共通接続されたゲートはＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の各ゲートが共通接続され、この共通接続されたゲートはＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の共通接続されたゲートと電源供給線（ＰＷＲ）１６０間に可変抵抗素子１６２が接続され、ＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の共通接続されたゲートと電源供給線１６０間に可変抵抗素子１６１が接続されている。
この電源供給線１６０に供給される電圧の極性を考慮して、高電圧、低電圧と設定することにより、可変抵抗素子１６１，１６２の抵抗値を可変して、データの書込み、消去と読出しを行っている。
次に、図２、図４と図５を用いて、メモリセルＭＣ１００の動作について説明する。図５はこのメモリセルＭＣ１００の動作を説明するためのタイミングチャートである。また、図４に不揮発性の可変抵抗素子１１９，１２０，１６１，１６２の電気特性（Ｉ−Ｖ特性とＲ−Ｖ特性）を示す。
まず、随時書込み・電源投入時読出し動作タイプ（タイプII）について説明する。
最初の状態でメモリセルＭＣ（１００）内の記憶ノード１２１は高電位（以下の説明では“Ｈ”レベルとも記載する）、記憶ノード１２２は低電位（以下の説明では“Ｌ”レベルとも記載する）の状態にあるものとする。この時、可変抵抗素子１１９は低抵抗状態、可変抵抗素子１２０は高抵抗状態にある。
いま、上記メモリセルＭＣ１００に反対データを書込む場合について説明する。書込みサイクル期間中、クロック入力が“Ｈ”レベルのとき、データが入力される（図５（Ｄ））。
この入力されたデータに対応して、ビット（Ｂｉｔ）線１１５を低電位（例えばグランド電位）に、反転ビット（ＸＢｉｔ）線１１６を高電位（例えば電源電位）にしてワード線１１７に“Ｈ”レベルの電圧が供給される。この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１３，１１４のゲートに供給されると導通して（開くと）、反転ビット（ＸＢｉｔ）線の“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１４を介して転送され、記憶ノード１２２は“Ｈ”レベルとなり、この“Ｈ”レベルの電圧がＮＭＯＳトランジスタ１１１のゲートに供給され、ＯＮ動作状態となる。
ＮＭＯＳトランジスタ１１１のドレインは“Ｌ”レベルとなり、この“Ｌ”レベルの電圧が帰還されてＮＭＯＳトランジスタ１１２のゲートに供給され、ＯＦＦ状態となる。その結果、ＮＭＯＳトランジスタ１１２のドレインは“Ｈ”レベルに保持される。
図５（Ｈ）に示すように、１０１の期間にセル内の記憶ノード１２１と１２２の電位は反転し、それぞれ“Ｈ”レベル→“Ｌ”レベル、“Ｌ”レベル→“Ｈ”レベルと遷移する。
まず、随時書込み・電源投入時読出し動作タイプ（タイプII）について説明する。
最初の状態でメモリセルＭＣ（１００）内の記憶ノード１２１は高電位（以下の説明では“Ｈ”レベルとも記載する）、記憶ノード１２２は低電位（以下の説明では“Ｌ”レベルとも記載する）の状態にあるものとする。この時、可変抵抗素子１１９は低抵抗状態、可変抵抗素子１２０は高抵抗状態にある。
いま、上記メモリセルＭＣ１００に反対データを書込む場合について説明する。書込みサイクル期間中、クロック入力が“Ｈ”レベルのとき、データが入力される（図５（Ｄ））。
この入力されたデータに対応して、ビット（Ｂｉｔ）線１１５を低電位（例えばグランド電位）に、反転ビット（ＸＢｉｔ）線１１６を高電位（例えば電源電位）にしてワード線１１７に“Ｈ”レベルの電圧が供給される。この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１３，１１４のゲートに供給されると導通して（開くと）、反転ビット（ＸＢｉｔ）線の“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１４を介して転送され、記憶ノード１２２は“Ｈ”レベルとなり、この“Ｈ”レベルの電圧がＮＭＯＳトランジスタ１１１のゲートに供給され、ＯＮ動作状態となる。
ＮＭＯＳトランジスタ１１１のドレインは“Ｌ”レベルとなり、この“Ｌ”レベルの電圧が帰還されてＮＭＯＳトランジスタ１１２のゲートに供給され、ＯＦＦ状態となる。その結果、ＮＭＯＳトランジスタ１１２のドレインは“Ｈ”レベルに保持される。
図５（Ｈ）に示すように、１０１の期間にセル内の記憶ノード１２１と１２２の電位は反転し、それぞれ“Ｈ”レベル→“Ｌ”レベル、“Ｌ”レベル→“Ｈ”レベルと遷移する。
この後、電源供給（ＰＷＲ）線１１８の電位を図示の１０２の期間高電位のまま保持しておくと（図５（Ｅ））、可変抵抗素子１１９の両端に図４に示す−Ｖｅ以上の負電圧が印加されるので、可変抵抗素子１１９は低抵抗状態から高抵抗状態に変化する。すなわち、図５（Ｅ）に示す１０２期間に、可変抵抗素子１１９の消去動作が起こる。
次に、図５（Ｅ）において、電源供給線１１８を低電位に下げ図示の１０３の期間その状態を保持すると、可変抵抗素子１２０の両端に図４に示すＶｗ以上の正電圧が印加されるので、可変抵抗素子１２０は高抵抗状態から低抵抗状態に変化する。すなわち、可変抵抗素子１２０の書込み動作が起こる。
電源供給線１１８を高電位に復帰させた後、ワード線１１７を閉じ転送ゲートのＮＭＯＳトランジスタ１１３，１１４をオフ状態とし、ビット（Ｂｉｔ）線１１５を高電位に戻すことにより、書込み動作は終了する。
この状態で記憶ノード１２１は“Ｌ”レベルであるが、電源供給線１１８との間に接続されている可変抵抗素子１１９は高抵抗状態であるため、不要な電流は流れない。記憶ノード１２２は“Ｈ”レベルで、電源供給線１１８との間は低抵抗状態の可変抵抗素子１２０で接続されているから、記憶ノード１２２の電位は“Ｈ”レベルに保持される。
電源供給線１１８を高電位に復帰させた後、ワード線１１７を閉じ転送ゲートのＮＭＯＳトランジスタ１１３，１１４をオフ状態とし、ビット（Ｂｉｔ）線１１５を高電位に戻すことにより、書込み動作は終了する。
この状態で記憶ノード１２１は“Ｌ”レベルであるが、電源供給線１１８との間に接続されている可変抵抗素子１１９は高抵抗状態であるため、不要な電流は流れない。記憶ノード１２２は“Ｈ”レベルで、電源供給線１１８との間は低抵抗状態の可変抵抗素子１２０で接続されているから、記憶ノード１２２の電位は“Ｈ”レベルに保持される。
次に読出し動作を説明する。この読出し動作は通常のＳＲＡＭの読出し動作と同一である。ビット（Ｂｉｔ）線１１５と反転ビット（ＸＢｉｔ）線１１６を“Ｈ”レベルにし、またワード線１１７に“Ｈ”レベルの電圧が出力される。
この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１３，１１４のゲートに供給されると、導通し、記憶ノード１２１，１２２の電圧がビット線１１５と反転ビット線１１６に転送される。
すると、メモリセルＭＣ１５０の記憶ノード１２１，１２２の電位に応じて片側のビット線の電位が僅かに低下し、この微小な電位差をセンスアンプで検知することにより、読出しデータが出力される（図５（Ｉ），（Ｊ），（Ｋ））。
この時、記憶ノードの“Ｈ”レベル側（図５では記憶ノード１２２）の可変抵抗素子１２０は低抵抗状態であるから、記憶ノードの“Ｈ”レベル側には常に電源電位（電源供給線電位）が供給される。このように可変抵抗素子１１９，１２０は読出し動作時には、６トランジスタ型ＳＲＡＭセルのＰＭＯＳ負荷と同様な働きをしている。
そして、この状態で電源をオフしても可変抵抗素子１１９，１２０の抵抗値は不揮発性であるからそのまま保持される（図６）。
この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１３，１１４のゲートに供給されると、導通し、記憶ノード１２１，１２２の電圧がビット線１１５と反転ビット線１１６に転送される。
すると、メモリセルＭＣ１５０の記憶ノード１２１，１２２の電位に応じて片側のビット線の電位が僅かに低下し、この微小な電位差をセンスアンプで検知することにより、読出しデータが出力される（図５（Ｉ），（Ｊ），（Ｋ））。
この時、記憶ノードの“Ｈ”レベル側（図５では記憶ノード１２２）の可変抵抗素子１２０は低抵抗状態であるから、記憶ノードの“Ｈ”レベル側には常に電源電位（電源供給線電位）が供給される。このように可変抵抗素子１１９，１２０は読出し動作時には、６トランジスタ型ＳＲＡＭセルのＰＭＯＳ負荷と同様な働きをしている。
そして、この状態で電源をオフしても可変抵抗素子１１９，１２０の抵抗値は不揮発性であるからそのまま保持される（図６）。
次に、図６に示すように、電源を投入（ＯＮ）時に可変抵抗（ＡＲＡＭ）素子からデータを読出す場合を考える。
電源オフ（ＯＦＦ）の段階で可変抵抗素子１１９は高抵抗状態、可変抵抗素子１２０は低抵抗状態であるとする。電源供給線１１８を他の電源に先駆けて高電位に立ち上げる（図６（Ｅ）に示す１０４の期間）と可変抵抗素子１１９，１２０の状態に応じて、セル内部記憶ノード１２１，１２２の電位はそれぞれ“Ｌ”レベル、“Ｈ”レベルになる（図６（Ｇ），（Ｈ））。
記憶ノード１２２の“Ｈ”レベルの電圧がＮＭＯＳトランジスタ１１１のゲートに供給されるとＯＮ動作状態となり、ドレインは“Ｌ”レベルになる。
ＮＭＯＳトランジスタ１１１のドレインの“Ｌ”レベルの電圧がＮＭＯＳトランジスタ１１２のゲートに供給されるが、ＯＦＦ状態である。
すなわち、各記憶ノード１２１，１２２の電圧レベルが、ドライバＮＭＯＳトランジスタ１１１，１１２の正帰還によってその状態が安定に保持される。その後は前述の書込み、読出し動作を行うことが可能になる。
電源オフ（ＯＦＦ）の段階で可変抵抗素子１１９は高抵抗状態、可変抵抗素子１２０は低抵抗状態であるとする。電源供給線１１８を他の電源に先駆けて高電位に立ち上げる（図６（Ｅ）に示す１０４の期間）と可変抵抗素子１１９，１２０の状態に応じて、セル内部記憶ノード１２１，１２２の電位はそれぞれ“Ｌ”レベル、“Ｈ”レベルになる（図６（Ｇ），（Ｈ））。
記憶ノード１２２の“Ｈ”レベルの電圧がＮＭＯＳトランジスタ１１１のゲートに供給されるとＯＮ動作状態となり、ドレインは“Ｌ”レベルになる。
ＮＭＯＳトランジスタ１１１のドレインの“Ｌ”レベルの電圧がＮＭＯＳトランジスタ１１２のゲートに供給されるが、ＯＦＦ状態である。
すなわち、各記憶ノード１２１，１２２の電圧レベルが、ドライバＮＭＯＳトランジスタ１１１，１１２の正帰還によってその状態が安定に保持される。その後は前述の書込み、読出し動作を行うことが可能になる。
次に、図２に示すメモリセルＭＣ１００を用いて随時書込み・随時読出し動作タイプ（タイプI）の動作について説明する。
図７は実施形態例のメモリセルＭＣ１００の随時書込み・随時読出し動作のタイミングチャートである。
最初の状態では、可変抵抗素子１１９，１２０にデータが保持されている。たとえば、可変抵抗素子１１９は低抵抗状態、可変抵抗素子１２０は高抵抗状態であったとする。電源供給線１１８の電位は“Ｌ”レベルでメモリセルＭＣ内の記憶ノード１２１，１２２はワード線１１７が閉じて充分時間が経過しているので、両者ともに“Ｌ”レベルであるとする。
いま、上記メモリセルＭＣ１００に反対データを書込む場合を考える。図７（Ａ）に示すように、書込みサイクル期間中のクロック入力が“Ｈ”レベルのとき、ビット（Ｂｉｔ）線１１５を低電位（例えばグランド電位）に、また反転ビット（ＸＢｉｔ）線１１６を高電位（例えば電源電位）にしてワード線１１７に“Ｈ”レベルの電圧が供給される。すると、この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１３，１１４のゲートに供給されるので、導通する（開く）。
ワード線１１７を開くと、図７（Ｇ），（Ｈ）に示す１０５の期間にメモリセルＭＣ内の記憶ノード１２１は“Ｌ”レベルのまま変化はないが、記憶ノード１２２は高電位（“Ｈ”レベル）に上昇する。この時、電源供給線１１８の電位を図７（Ｅ）に示す１０６の期間高電位に変化させると、可変抵抗素子１１９には−Ｖｅ以上の負の電圧が印加されるので、低抵抗状態から高抵抗状態に変化する（図４）。すなわち、可変抵抗素子１１９の消去動作が起こる。
図７は実施形態例のメモリセルＭＣ１００の随時書込み・随時読出し動作のタイミングチャートである。
最初の状態では、可変抵抗素子１１９，１２０にデータが保持されている。たとえば、可変抵抗素子１１９は低抵抗状態、可変抵抗素子１２０は高抵抗状態であったとする。電源供給線１１８の電位は“Ｌ”レベルでメモリセルＭＣ内の記憶ノード１２１，１２２はワード線１１７が閉じて充分時間が経過しているので、両者ともに“Ｌ”レベルであるとする。
いま、上記メモリセルＭＣ１００に反対データを書込む場合を考える。図７（Ａ）に示すように、書込みサイクル期間中のクロック入力が“Ｈ”レベルのとき、ビット（Ｂｉｔ）線１１５を低電位（例えばグランド電位）に、また反転ビット（ＸＢｉｔ）線１１６を高電位（例えば電源電位）にしてワード線１１７に“Ｈ”レベルの電圧が供給される。すると、この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１３，１１４のゲートに供給されるので、導通する（開く）。
ワード線１１７を開くと、図７（Ｇ），（Ｈ）に示す１０５の期間にメモリセルＭＣ内の記憶ノード１２１は“Ｌ”レベルのまま変化はないが、記憶ノード１２２は高電位（“Ｈ”レベル）に上昇する。この時、電源供給線１１８の電位を図７（Ｅ）に示す１０６の期間高電位に変化させると、可変抵抗素子１１９には−Ｖｅ以上の負の電圧が印加されるので、低抵抗状態から高抵抗状態に変化する（図４）。すなわち、可変抵抗素子１１９の消去動作が起こる。
次に電源供給線１１８を低電位に下げ図７（Ｅ）に示す１０７の期間ワード線１１７を開いた状態を保持すると（図７（Ｆ））、今度は可変抵抗素子１２０にＶｗ以上の電圧が印加されるので、高抵抗状態から低抵抗状態に変化する。すなわち可変抵抗素子１２０の書込み動作が起こる。
その後、ワード線１１７を“Ｈ”レベルから“Ｌ”レベルへ遷移して転送ゲートのＮＭＯＳトランジスタ１１３，１１４を閉じ（オフにする）、ビット（Ｂｉｔ）線１１５を高電位に戻すことにより、書込み動作は終了する。
この時点で可変抵抗素子１１９は高抵抗、可変抵抗素子１２０は低抵抗となりこの状態が保持される。記憶ノード１２２はワード線１１７を閉じた時点では高電位であるが、電源供給線１１８が低電位で電源供給がないから、やがてメモリセルＭＣ１００の内部のリーク電流によりグランド電位に落ち着く。
その後、ワード線１１７を“Ｈ”レベルから“Ｌ”レベルへ遷移して転送ゲートのＮＭＯＳトランジスタ１１３，１１４を閉じ（オフにする）、ビット（Ｂｉｔ）線１１５を高電位に戻すことにより、書込み動作は終了する。
この時点で可変抵抗素子１１９は高抵抗、可変抵抗素子１２０は低抵抗となりこの状態が保持される。記憶ノード１２２はワード線１１７を閉じた時点では高電位であるが、電源供給線１１８が低電位で電源供給がないから、やがてメモリセルＭＣ１００の内部のリーク電流によりグランド電位に落ち着く。
次に図７を用いて、読出し動作を説明する。
図７の読出しサイクル期間において、まず、ワード線１１７を“Ｌ”レベルの閉じたままで電源供給線１１８を高電位に立ち上げる（図７（Ｅ）に示す１０８の期間）と可変抵抗素子１１９，１２０の状態に応じて、セル内部記憶ノード１２１，１２２の電位はそれぞれ“Ｌ”レベル、“Ｈ”レベルになり、ＮＭＯＳトランジスタ１１１，１１２の正帰還によってこの状態が安定に保持される。
そこでビット（Ｂｉｔ）線１１５と反転ビット（ＸＢｉｔ）線１１６を“Ｈ”レベルにしてワード線１１７の電位を高くすると、転送ゲートのＮＭＯＳトランジスタ１１３，１１４が導通する。
メモリセルＭＣ１００の記憶ノード１２１，１２２の電位が転送ゲートを介してビット線１１５、反転ビット線１１６に転送され、転送された電位差に応じて片側のビット線電位が僅かに低下し、この微小な電位差をセンスアンプで検知することにより、読出しデータが出力される。
ビット線（Ｂｉｔ；１１５，ＸＢｉｔ；１１６）間の電位差がセンスアンプで検知された段階でワード線１１７を閉じ、その後電源供給線（１１８）電位を“Ｌ”レベルに戻すことにより読出し動作は終了する。メモリセル内の記憶ノード（１２１，１２２）電位は書込み動作時と同様にやがてグランド電位に落ち着く。
以上、説明したように本発明を用いれば、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性メモリ装置を得ることができる。
図７の読出しサイクル期間において、まず、ワード線１１７を“Ｌ”レベルの閉じたままで電源供給線１１８を高電位に立ち上げる（図７（Ｅ）に示す１０８の期間）と可変抵抗素子１１９，１２０の状態に応じて、セル内部記憶ノード１２１，１２２の電位はそれぞれ“Ｌ”レベル、“Ｈ”レベルになり、ＮＭＯＳトランジスタ１１１，１１２の正帰還によってこの状態が安定に保持される。
そこでビット（Ｂｉｔ）線１１５と反転ビット（ＸＢｉｔ）線１１６を“Ｈ”レベルにしてワード線１１７の電位を高くすると、転送ゲートのＮＭＯＳトランジスタ１１３，１１４が導通する。
メモリセルＭＣ１００の記憶ノード１２１，１２２の電位が転送ゲートを介してビット線１１５、反転ビット線１１６に転送され、転送された電位差に応じて片側のビット線電位が僅かに低下し、この微小な電位差をセンスアンプで検知することにより、読出しデータが出力される。
ビット線（Ｂｉｔ；１１５，ＸＢｉｔ；１１６）間の電位差がセンスアンプで検知された段階でワード線１１７を閉じ、その後電源供給線（１１８）電位を“Ｌ”レベルに戻すことにより読出し動作は終了する。メモリセル内の記憶ノード（１２１，１２２）電位は書込み動作時と同様にやがてグランド電位に落ち着く。
以上、説明したように本発明を用いれば、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性メモリ装置を得ることができる。
次に、他の実施形態例である図３に示したメモリセルＭＣ１５０を用いて、随時書込み・電源投入時読出し動作タイプと、電源オフ時書込み・電源投入時読出し動作タイプのメモリセル動作について説明する。
まず、図３に示したメモリセルＭＣ１５０において、随時書込み・電源投入時読出し動作タイプの動作について図８と図９を用いて説明する。
初期状態でメモリセルＭＣ（１５０）内の記憶ノード１６３は高電位（“Ｈ”レベル）、記憶ノード１６４は低電位（“Ｌ”レベル）の状態にあるものとする。この時、可変抵抗素子１６１は低抵抗状態、可変抵抗素子１６２は高抵抗状態にある。
いま、上記メモリセルＭＣ１５０に反対データを書込む場合を考える。ビット（Ｂｉｔ）線１５７を低電位（例えばグランド電位）に、反転ビット（ＸＢｉｔ）線１５８を高電位（例えば電源電位）にしてワード線１５９に“Ｈ”レベルの電圧が出力されると、この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１５３，１５４のゲートに印加され、その結果導通する（開く）。
転送ゲートのＮＭＯＳトランジスタ１５４を介して、ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の共通ゲートに“Ｈ”レベルの電圧が供給されると、ＮＭＯＳトランジスタ１５１がＯＮ（オン）し、そのドレイン出力は“Ｌ”レベルとなる。このＮＭＯＳトランジスタ１５１のドレイン出力の“Ｌ”レベルがＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の共通接続されたゲートに帰還され、その結果ＰＭＯＳトランジスタ１５６がオンし、ドレイン出力は“Ｈ”レベルとなる。
このように、ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１で第１のインバータを構成し、またＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２で第２のインバータを構成し、出力を他方のインバータの入力にお互いに帰還することによりラッチ回路を構成して、データ（電圧）を保持できるようにしている。
したがって、図８（Ｇ），（Ｈ）に示す１０１の期間にセル内記憶ノード１６３と１６４の電位は反転し、それぞれ“Ｈ”レベル→“Ｌ”レベル、“Ｌ”レベル→“Ｈ”レベルへと遷移する。
電源供給線１６０の電位を図８（Ｅ）に示す１０２の期間高電位のまま保持しておくと、可変抵抗素子１６１の両端に図４に示す−Ｖｅ以上の負電圧が印加されるので、可変抵抗素子１６１は低抵抗状態から高抵抗状態に変化する。すなわち可変抵抗素子１６１の消去動作が起こる。
まず、図３に示したメモリセルＭＣ１５０において、随時書込み・電源投入時読出し動作タイプの動作について図８と図９を用いて説明する。
初期状態でメモリセルＭＣ（１５０）内の記憶ノード１６３は高電位（“Ｈ”レベル）、記憶ノード１６４は低電位（“Ｌ”レベル）の状態にあるものとする。この時、可変抵抗素子１６１は低抵抗状態、可変抵抗素子１６２は高抵抗状態にある。
いま、上記メモリセルＭＣ１５０に反対データを書込む場合を考える。ビット（Ｂｉｔ）線１５７を低電位（例えばグランド電位）に、反転ビット（ＸＢｉｔ）線１５８を高電位（例えば電源電位）にしてワード線１５９に“Ｈ”レベルの電圧が出力されると、この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１５３，１５４のゲートに印加され、その結果導通する（開く）。
転送ゲートのＮＭＯＳトランジスタ１５４を介して、ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の共通ゲートに“Ｈ”レベルの電圧が供給されると、ＮＭＯＳトランジスタ１５１がＯＮ（オン）し、そのドレイン出力は“Ｌ”レベルとなる。このＮＭＯＳトランジスタ１５１のドレイン出力の“Ｌ”レベルがＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の共通接続されたゲートに帰還され、その結果ＰＭＯＳトランジスタ１５６がオンし、ドレイン出力は“Ｈ”レベルとなる。
このように、ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１で第１のインバータを構成し、またＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２で第２のインバータを構成し、出力を他方のインバータの入力にお互いに帰還することによりラッチ回路を構成して、データ（電圧）を保持できるようにしている。
したがって、図８（Ｇ），（Ｈ）に示す１０１の期間にセル内記憶ノード１６３と１６４の電位は反転し、それぞれ“Ｈ”レベル→“Ｌ”レベル、“Ｌ”レベル→“Ｈ”レベルへと遷移する。
電源供給線１６０の電位を図８（Ｅ）に示す１０２の期間高電位のまま保持しておくと、可変抵抗素子１６１の両端に図４に示す−Ｖｅ以上の負電圧が印加されるので、可変抵抗素子１６１は低抵抗状態から高抵抗状態に変化する。すなわち可変抵抗素子１６１の消去動作が起こる。
次に電源供給線１６０を低電位に下げ、図８（Ｅ）に示す１０３の期間その状態を保持すると、今度は可変抵抗素子１６２の両端に図４に示すＶｗ以上の正電圧が印加されるので、可変抵抗素子１６２が高抵抗状態から低抵抗状態に変化する。すなわち、可変抵抗素子１６２の書込み動作が起こる。
電源供給線１６０を高電位に復帰させた後、ワード線１５９を閉じ、ビット線１５７を高電位に戻すことにより、書込み動作は終了する。この状態で記憶ノード１６３は“Ｌ”レベルであるが、電源供給線１６０との間の可変抵抗素子１６１は高抵抗状態であるため、不要な電流は流れない。
電源供給線１６０を高電位に復帰させた後、ワード線１５９を閉じ、ビット線１５７を高電位に戻すことにより、書込み動作は終了する。この状態で記憶ノード１６３は“Ｌ”レベルであるが、電源供給線１６０との間の可変抵抗素子１６１は高抵抗状態であるため、不要な電流は流れない。
次に図８を用いて、読出し動作を説明する。この読出し動作は通常のＳＲＡＭの読出し動作と同一である。
ビット線１５７、反転ビット線１５８を“Ｈ”レベルにしてワード線１５９を開くとメモリセルＭＣ１５０の記憶ノード１６３，１６４の電位に応じて片側のビット線電位が僅かに低下し、この微小な電位差をセンスアンプで検知することにより、読出しデータが出力される（図８（Ｉ），（Ｊ），（Ｋ））。
この時、記憶ノードの“Ｈ”レベル側（図８では記憶ノード１６４）の可変抵抗素子１６２は低抵抗状態であるから、記憶ノードの“Ｈ”レベル側には常に第２の電源電位（電源供給線電位）が供給され、通常の６トランジスタ型ＳＲＡＭセルよりもさらに動作安定性（ノイズマージン）が増加する。
このように可変抵抗素子１６１，１６２は読出し動作時には、６トランジスタ型ＳＲＡＭセルのＰＭＯＳ負荷と同様な働きをしている。
そして、この状態で電源をオフ（ＯＦＦ）しても可変抵抗素子１６１，１６２の抵抗値は不揮発性であるからそのまま保持される（図９（Ｇ），（Ｈ））。
ビット線１５７、反転ビット線１５８を“Ｈ”レベルにしてワード線１５９を開くとメモリセルＭＣ１５０の記憶ノード１６３，１６４の電位に応じて片側のビット線電位が僅かに低下し、この微小な電位差をセンスアンプで検知することにより、読出しデータが出力される（図８（Ｉ），（Ｊ），（Ｋ））。
この時、記憶ノードの“Ｈ”レベル側（図８では記憶ノード１６４）の可変抵抗素子１６２は低抵抗状態であるから、記憶ノードの“Ｈ”レベル側には常に第２の電源電位（電源供給線電位）が供給され、通常の６トランジスタ型ＳＲＡＭセルよりもさらに動作安定性（ノイズマージン）が増加する。
このように可変抵抗素子１６１，１６２は読出し動作時には、６トランジスタ型ＳＲＡＭセルのＰＭＯＳ負荷と同様な働きをしている。
そして、この状態で電源をオフ（ＯＦＦ）しても可変抵抗素子１６１，１６２の抵抗値は不揮発性であるからそのまま保持される（図９（Ｇ），（Ｈ））。
次に、図９に示すように電源を投入（ＯＮ）する場合を考える。電源オフ（ＯＦＦ）の段階で可変抵抗素子１６１は高抵抗状態、可変抵抗素子１６２は低抵抗状態であるとする。
電源供給線１６０を他の電源に先駆けて高電位に立ち上げる（図９（Ｅ）に示す１０４の期間）と可変抵抗素子１６１，１６２の状態に応じて、セル内部の記憶ノード１６３，１６４の電位はそれぞれ“Ｌ”レベル，“Ｈ”レベルになり、ドライバＮＭＯＳトランジスタ１５１，１５２の正帰還によってこの状態が安定に保持される。その後は前述の書込み、読出し動作を行うことが可能になる。
電源供給線１６０を他の電源に先駆けて高電位に立ち上げる（図９（Ｅ）に示す１０４の期間）と可変抵抗素子１６１，１６２の状態に応じて、セル内部の記憶ノード１６３，１６４の電位はそれぞれ“Ｌ”レベル，“Ｈ”レベルになり、ドライバＮＭＯＳトランジスタ１５１，１５２の正帰還によってこの状態が安定に保持される。その後は前述の書込み、読出し動作を行うことが可能になる。
次に、電源オフ時書込み・電源投入時読出し動作タイプの動作について図３に示したメモリセルＭＣ１５０を用いて説明する。
図１０は実施形態例のメモリセルＭＣ１５０の電源オフ時書込み・電源投入時読出し動作のタイミングチャートである。
電源オン（ＯＮ）の期間において、電源供給線（１６０）電位は“Ｈ”レベルで可変抵抗素子１６１，１６２はいずれも高抵抗状態であるから、メモリセルＭＣ１５０は通常のＳＲＡＭセルとして動作する。電源オフ（ＯＦＦ）直前の状態では、セル内の記憶ノード１６３，１６４はそれぞれ“Ｌ”レベル，“Ｈ”レベルの電位であるとする（図１０（Ｇ），（Ｈ））。
図１０は実施形態例のメモリセルＭＣ１５０の電源オフ時書込み・電源投入時読出し動作のタイミングチャートである。
電源オン（ＯＮ）の期間において、電源供給線（１６０）電位は“Ｈ”レベルで可変抵抗素子１６１，１６２はいずれも高抵抗状態であるから、メモリセルＭＣ１５０は通常のＳＲＡＭセルとして動作する。電源オフ（ＯＦＦ）直前の状態では、セル内の記憶ノード１６３，１６４はそれぞれ“Ｌ”レベル，“Ｈ”レベルの電位であるとする（図１０（Ｇ），（Ｈ））。
いま、電源オフ（ＯＦＦ）時にメモリセルＭＣ（１５０）内の記憶ノード１６３，１６４のデータを不揮発性可変抵抗素子に書込む（転送する）場合を考える。
メモリセルＭＣ１５０の電源電位がＯＮする前に電源供給線（１６０）電位を“Ｌ”レベル（グランド電位）に下げ、図１０（Ｅ）に示す１１１の期間その電位状態を保持する。この時、可変抵抗素子１６２の両端には図４に示すＶｗ以上の正電圧が印加されるので、可変抵抗素子１６２が高抵抗状態から低抵抗状態に変化する（可変抵抗素子１６２の書込み動作が起こる）。
その後、電源をオフしても可変抵抗素子の抵抗値は不揮発性であるからその状態（可変抵抗素子１６１が高抵抗状態、可変抵抗素子１６２が低抵抗状態）が保持される。
メモリセルＭＣ１５０の電源電位がＯＮする前に電源供給線（１６０）電位を“Ｌ”レベル（グランド電位）に下げ、図１０（Ｅ）に示す１１１の期間その電位状態を保持する。この時、可変抵抗素子１６２の両端には図４に示すＶｗ以上の正電圧が印加されるので、可変抵抗素子１６２が高抵抗状態から低抵抗状態に変化する（可変抵抗素子１６２の書込み動作が起こる）。
その後、電源をオフしても可変抵抗素子の抵抗値は不揮発性であるからその状態（可変抵抗素子１６１が高抵抗状態、可変抵抗素子１６２が低抵抗状態）が保持される。
電源投入（ＯＮ）時の読出し動作は上述した説明の随時書込み・電源投入時読出し動作タイプと全く同一である。
即ち、電源供給線１６０を他の電源に先駆けて高電位に立ち上げる（図１０（Ｅ）に示す１０４の期間）と可変抵抗素子１６１，１６２の状態に応じて、メモリセルＭＣ（１５０）内部の記憶ノード１６３，１６４の電位はそれぞれ“Ｌ”レベル，“Ｈ”レベルになり、ドライバＮＭＯＳトランジスタ１５１，１５２の正帰還によってこの状態が安定に保持される。その後は他の電源が立ち上がり、通常の書込み、読出し動作を行うことが可能になる。
このように、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性記憶装置を得ることができる。
即ち、電源供給線１６０を他の電源に先駆けて高電位に立ち上げる（図１０（Ｅ）に示す１０４の期間）と可変抵抗素子１６１，１６２の状態に応じて、メモリセルＭＣ（１５０）内部の記憶ノード１６３，１６４の電位はそれぞれ“Ｌ”レベル，“Ｈ”レベルになり、ドライバＮＭＯＳトランジスタ１５１，１５２の正帰還によってこの状態が安定に保持される。その後は他の電源が立ち上がり、通常の書込み、読出し動作を行うことが可能になる。
このように、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性記憶装置を得ることができる。
次に、図１１に他の実施形態例である不揮発性論理回路２００の具体回路である、不揮発性可変抵抗素子を用いた不揮発性フリップフロップ回路について述べる。
不揮発性論理回路２００は、揮発性記憶回路２００Ａと付加回路２００Ｂで構成されている。
揮発性記憶回路２００Ａにおいて、通常のロジックに接続される入力端子Ｉｎがスイッチ２０１の一方の端子に接続され、このスイッチ２０１の他方の端子はフリップフロップ回路を構成するＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたゲートと、ＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通接続されたドレインにそれぞれ接続されている。
ＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通接続されたゲートは、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ２１０のソースは電源に接続され、またＮＭＯＳトランジスタ２１１のソースはグランド（ＧＮＤ）に接続されている。
ＰＭＯＳトランジスタ２１２のソースは電源に、ドレインはＮＭＯＳトランジスタ２１３のドレインとスイッチ２０２の入力端子に接続されている。ＮＭＯＳトランジスタ２１３のソースはグランドに接続されている。
またスイッチ２０２の出力は出力端子Ｏｕｔに接続され、通常のロジック回路と接続される。
ここで、スイッチ２０１，２０２はＣＭＯＳトランジスタが並列に接続され、ゲートにクロックＣＬＫと反転クロックＸＣＬＫが供給されてＯＮ／ＯＦＦ制御される。
不揮発性論理回路２００は、揮発性記憶回路２００Ａと付加回路２００Ｂで構成されている。
揮発性記憶回路２００Ａにおいて、通常のロジックに接続される入力端子Ｉｎがスイッチ２０１の一方の端子に接続され、このスイッチ２０１の他方の端子はフリップフロップ回路を構成するＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたゲートと、ＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通接続されたドレインにそれぞれ接続されている。
ＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通接続されたゲートは、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ２１０のソースは電源に接続され、またＮＭＯＳトランジスタ２１１のソースはグランド（ＧＮＤ）に接続されている。
ＰＭＯＳトランジスタ２１２のソースは電源に、ドレインはＮＭＯＳトランジスタ２１３のドレインとスイッチ２０２の入力端子に接続されている。ＮＭＯＳトランジスタ２１３のソースはグランドに接続されている。
またスイッチ２０２の出力は出力端子Ｏｕｔに接続され、通常のロジック回路と接続される。
ここで、スイッチ２０１，２０２はＣＭＯＳトランジスタが並列に接続され、ゲートにクロックＣＬＫと反転クロックＸＣＬＫが供給されてＯＮ／ＯＦＦ制御される。
付加回路２００Ｂは、スイッチ２０３，２０４と不揮発性の可変抵抗素子２１５，２１６で構成され、スイッチ２０３の一端はスイッチ２０１の出力とＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１のドレイン共通接続点に接続されている。スイッチ２０３の他端は可変抵抗素子２１５の一端に接続され、この可変抵抗素子２１５の他端は電源供給（ＰＷＲ）線２２０に接続されている。
また、スイッチ２０４の一端はスイッチ２０２の入力とＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３のドレイン共通接続点に接続されている。スイッチ２０４の他端は可変抵抗素子２１６の一端に接続され、この可変抵抗素子２１６の他端は電源供給線２２０に接続されている。
また、スイッチ２０４の一端はスイッチ２０２の入力とＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３のドレイン共通接続点に接続されている。スイッチ２０４の他端は可変抵抗素子２１６の一端に接続され、この可変抵抗素子２１６の他端は電源供給線２２０に接続されている。
次に、不揮発性論理回路２００の不揮発性フリップフロップ（Ｆｌｉｐ・Ｆｌｏｐ）回路の動作について図１１を用いて説明する。
いままで説明したとおり、電源オフ時書込み・電源投入時読出し動作タイプの動作では、ＳＲＡＭセル内記憶ノードのデータを不揮発性の可変抵抗素子に書込む場合も、ＳＲＡＭセル内の記憶ノードに不揮発性の可変抵抗素子からデータを読出す場合も、ワード線は閉じたまま一対のＣＭＯＳインバータと一対の不揮発性の可変抵抗素子との間でデータの転送を行っている。従って不揮発性フリップフロップ回路の動作も前項の説明と同一である。
いままで説明したとおり、電源オフ時書込み・電源投入時読出し動作タイプの動作では、ＳＲＡＭセル内記憶ノードのデータを不揮発性の可変抵抗素子に書込む場合も、ＳＲＡＭセル内の記憶ノードに不揮発性の可変抵抗素子からデータを読出す場合も、ワード線は閉じたまま一対のＣＭＯＳインバータと一対の不揮発性の可変抵抗素子との間でデータの転送を行っている。従って不揮発性フリップフロップ回路の動作も前項の説明と同一である。
図１１に示す不揮発性論理回路２００の揮発性記憶回路２００Ａと付加回路２００Ｂにおいて、スイッチ２０１，２０２は入出力端子を切り離すためのクロックで制御されるスイッチ回路であり、スイッチ２０３，２０４は不揮発性の可変抵抗素子２１５，２１６を通常のフリップフロップ回路（揮発性記憶回路２００Ａ）から切離すためのスイッチ回路である。
通常動作時、揮発性記憶回路２００Ａにおいて、スイッチ２０１，２０２は導通し入力端子Ｉｎからロジック信号が入力される。たとえば、入力ロジックが“Ｈ”レベルのとき、スイッチ２０１を介して一対のインバータ回路に入力される。すると、“Ｈ”レベルの信号が、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通ゲートに供給されるので、ＰＭＯＳトランジスタ２１２はＯＦＦ動作状態、ＮＭＯＳトランジスタ２１３はＯＮ動作状態となる。ＮＭＯＳトランジスタ２１３がＯＮ動作状態であるので、ドレインは“Ｌ”レベルとなり、この“Ｌ”レベルの電圧がＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通接続されたゲートに帰還される。その結果、ＰＭＯＳトランジスタ２１０はＯＮ動作状態、ＮＭＯＳトランジスタ２１１はＯＦＦ動作状態になる。ＰＭＯＳトランジスタ２１０はＯＮ動作状態であるので、ドレインは“Ｈ”レベルとなる。また、このドレインの“Ｈ”レベルの電圧がＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたゲートに帰還され、その結果、ＮＭＯＳトランジスタ２１３はＯＮ動作状態を維持する。
ＣＬＫが“Ｌ”レベル、ＸＣＬＫ（反転ＣＬＫ）が“Ｈ”レベルのとき、スイッチ２０２が導通し、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたドレインの“Ｌ”レベルの電圧が出力端子Ｏｕｔから出力される。
一方、入力ロジックレベルが“Ｌ”レベルのときは、上述したロジックレベルが反転した状態となり、出力端子Ｏｕｔから“Ｈ”レベルの電圧が通常のロジック回路へ出力される。
通常動作時、揮発性記憶回路２００Ａにおいて、スイッチ２０１，２０２は導通し入力端子Ｉｎからロジック信号が入力される。たとえば、入力ロジックが“Ｈ”レベルのとき、スイッチ２０１を介して一対のインバータ回路に入力される。すると、“Ｈ”レベルの信号が、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通ゲートに供給されるので、ＰＭＯＳトランジスタ２１２はＯＦＦ動作状態、ＮＭＯＳトランジスタ２１３はＯＮ動作状態となる。ＮＭＯＳトランジスタ２１３がＯＮ動作状態であるので、ドレインは“Ｌ”レベルとなり、この“Ｌ”レベルの電圧がＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通接続されたゲートに帰還される。その結果、ＰＭＯＳトランジスタ２１０はＯＮ動作状態、ＮＭＯＳトランジスタ２１１はＯＦＦ動作状態になる。ＰＭＯＳトランジスタ２１０はＯＮ動作状態であるので、ドレインは“Ｈ”レベルとなる。また、このドレインの“Ｈ”レベルの電圧がＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたゲートに帰還され、その結果、ＮＭＯＳトランジスタ２１３はＯＮ動作状態を維持する。
ＣＬＫが“Ｌ”レベル、ＸＣＬＫ（反転ＣＬＫ）が“Ｈ”レベルのとき、スイッチ２０２が導通し、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたドレインの“Ｌ”レベルの電圧が出力端子Ｏｕｔから出力される。
一方、入力ロジックレベルが“Ｌ”レベルのときは、上述したロジックレベルが反転した状態となり、出力端子Ｏｕｔから“Ｈ”レベルの電圧が通常のロジック回路へ出力される。
揮発性記憶（フリップフロップ）回路２００Ａは電源がオンの通常動作時にはデータを記憶できるが、電源がオフしている期間はデータを記憶することはできない。そこで、この揮発性記憶回路２００Ａに付加回路２００Ｂを備えることにより、電源オフ時でもデータを記憶することができるようにしている。
不揮発性論理回路２００のフリップフロップ回路（２００Ａ）以外の電源がオフ状態のとき、電源投入時のみスイッチ２０３，２０４をオン状態にしてフリップフロップ回路（ＰＭＯＳトランジスタ２１０，ＮＭＯＳトランジスタ２１１とＰＭＯＳトランジスタ２１２，ＮＭＯＳトランジスタ２１３）と不揮発性可変抵抗素子２１５，２１６との間でデータの転送を行う。
まず書込み動作について述べる。フリップフロップ回路２００Ａの記憶ノードＮ３３が“Ｈ”レベル、記憶ノードＮ３４が“Ｌ”レベルとすると、電源供給線（２２０）電位を高電位にすると点線矢印２２２の経路で可変抵抗素子２１６が消去されて高抵抗になり、電源供給線（２２０）電位を低電位にすると点線矢印２２１の経路で可変抵抗素子２１５に書込みが行われて低抵抗になる。
不揮発性論理回路２００のフリップフロップ回路（２００Ａ）以外の電源がオフ状態のとき、電源投入時のみスイッチ２０３，２０４をオン状態にしてフリップフロップ回路（ＰＭＯＳトランジスタ２１０，ＮＭＯＳトランジスタ２１１とＰＭＯＳトランジスタ２１２，ＮＭＯＳトランジスタ２１３）と不揮発性可変抵抗素子２１５，２１６との間でデータの転送を行う。
まず書込み動作について述べる。フリップフロップ回路２００Ａの記憶ノードＮ３３が“Ｈ”レベル、記憶ノードＮ３４が“Ｌ”レベルとすると、電源供給線（２２０）電位を高電位にすると点線矢印２２２の経路で可変抵抗素子２１６が消去されて高抵抗になり、電源供給線（２２０）電位を低電位にすると点線矢印２２１の経路で可変抵抗素子２１５に書込みが行われて低抵抗になる。
次に、読出し動作について述べる。電源がオフしている状態で、まず電源供給（ＰＷＲ）線２２０を他の電源より先に立ち上げる。またこれに続きクロックＣＬＫに“Ｈ”レベル、反転クロックＸＣＬＫに“Ｌ”レベルの電圧をスイッチ２０３，２０４のゲートに印加して、導通させる。
電源オフ以前、可変抵抗素子２１５は低抵抗で可変抵抗素子２１６は高抵抗であったので、電源供給線２２０が立ち上がると、記憶ノードＮ３３は電源供給線２２０から可変抵抗素子２１５とスイッチ２０３を介して電圧が供給される。いま可変抵抗素子２１５は低抵抗であるので、電源供給線２２０の高電圧が記憶ノードＮ３３に供給され、“Ｈ”レベルになる。
一方、可変抵抗素子２１６は高抵抗であったので、電源供給線２２０が立ち上がると、記憶ノードＮ３４は電源供給線２２０から可変抵抗素子２１６とスイッチ２０４を介して電圧が供給される。しかし、低抵抗の可変抵抗素子２１５から“Ｈ”レベルの電圧がＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３のゲートに供給されているので、ＮＭＯＳトランジスタ２１３がＯＮ動作状態となり、ドレインは“Ｌ”レベルとなる。
このＮＭＯＳトランジスタ２１３のドレインの“Ｌ”レベル電圧がＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通ゲートに帰還され、ＰＭＯＳトランジスタ２１０がＯＮ動作状態となり、ドレインは“Ｈ”レベルとなる。
このように、可変抵抗素子２１５，２１６の状態に応じて、揮発性記憶回路２００Ａの内部の記憶ノードＮ３３，Ｎ３４の電位はそれぞれ“Ｈ”レベル，“Ｌ”レベルになり、ドライバＮＭＯＳトランジスタ２１１，２１３の正帰還によって各ノードＮ３３，Ｎ３４の状態が安定に保持される。その後は他の電源が立ち上がり、通常の書込み、読出し動作を行うことが可能になる。
通常動作期間、スイッチ２０３，２０４はオフ状態に設定して、付加回路２００Ｂをフリップフロップ（揮発性記憶）回路２００Ａから切り離し、フリップフロップ回路２００Ａの動作に影響ないようにしている。
図１１において、付加回路２００Ｂにスイッチ２０３，２０４を用いた例を示したが、このスイッチを無くして直接接続して、常に接続された状態であっても動作上は問題ない。
以上述べたように、通常のフリップフロップ回路にスイッチと不揮発性の可変抵抗素子を有する付加回路を備えることにより、電源がオフしても、可変抵抗素子に供給する電源供給線の電圧を制御して直前のデータを記憶し、電源をオンしたとき読出してフリップフロップ回路に転送するようにした。そのため、電源をオフしてもデータを記憶することができるようになった。
電源オフ以前、可変抵抗素子２１５は低抵抗で可変抵抗素子２１６は高抵抗であったので、電源供給線２２０が立ち上がると、記憶ノードＮ３３は電源供給線２２０から可変抵抗素子２１５とスイッチ２０３を介して電圧が供給される。いま可変抵抗素子２１５は低抵抗であるので、電源供給線２２０の高電圧が記憶ノードＮ３３に供給され、“Ｈ”レベルになる。
一方、可変抵抗素子２１６は高抵抗であったので、電源供給線２２０が立ち上がると、記憶ノードＮ３４は電源供給線２２０から可変抵抗素子２１６とスイッチ２０４を介して電圧が供給される。しかし、低抵抗の可変抵抗素子２１５から“Ｈ”レベルの電圧がＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３のゲートに供給されているので、ＮＭＯＳトランジスタ２１３がＯＮ動作状態となり、ドレインは“Ｌ”レベルとなる。
このＮＭＯＳトランジスタ２１３のドレインの“Ｌ”レベル電圧がＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通ゲートに帰還され、ＰＭＯＳトランジスタ２１０がＯＮ動作状態となり、ドレインは“Ｈ”レベルとなる。
このように、可変抵抗素子２１５，２１６の状態に応じて、揮発性記憶回路２００Ａの内部の記憶ノードＮ３３，Ｎ３４の電位はそれぞれ“Ｈ”レベル，“Ｌ”レベルになり、ドライバＮＭＯＳトランジスタ２１１，２１３の正帰還によって各ノードＮ３３，Ｎ３４の状態が安定に保持される。その後は他の電源が立ち上がり、通常の書込み、読出し動作を行うことが可能になる。
通常動作期間、スイッチ２０３，２０４はオフ状態に設定して、付加回路２００Ｂをフリップフロップ（揮発性記憶）回路２００Ａから切り離し、フリップフロップ回路２００Ａの動作に影響ないようにしている。
図１１において、付加回路２００Ｂにスイッチ２０３，２０４を用いた例を示したが、このスイッチを無くして直接接続して、常に接続された状態であっても動作上は問題ない。
以上述べたように、通常のフリップフロップ回路にスイッチと不揮発性の可変抵抗素子を有する付加回路を備えることにより、電源がオフしても、可変抵抗素子に供給する電源供給線の電圧を制御して直前のデータを記憶し、電源をオンしたとき読出してフリップフロップ回路に転送するようにした。そのため、電源をオフしてもデータを記憶することができるようになった。
したがって、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性メモリセルとそれを用いた記憶装置を得ることができる。
また、不揮発性機能を有するフリップフロップ回路を実現し、電源を切ってもその直前の状態を記憶し、電源再投入後はその状態から動作を継続させることが可能な不揮発性論理回路を得ることができる。
また、不揮発性機能を有するフリップフロップ回路を実現し、電源を切ってもその直前の状態を記憶し、電源再投入後はその状態から動作を継続させることが可能な不揮発性論理回路を得ることができる。
１０…不揮発性記憶装置、２０…ワード線ドライバ回路、３０…デコーダ／コントロール回路、４０…メモリセル部、５０…ライトバッファ／センスアンプ回路、１００，１５０…メモリセルＭＣ、１１１，１１２，１１３，１１４，１５１，１５２，１５３，１５４，２１１，２１３…ＮＭＯＳトランジスタ、１１７，１５９…ワード線、１１５，１５７…ビット（Ｂｉｔ）線、１１６，１５８…反転ビット（ＸＢｉｔ）線、１１８，１６０…電源供給（ＰＷＲ）線、１１９，１２０，１６１，１６２，２１５，２１６…可変抵抗素子、１５５，１５６，２１０，２１２…ＰＭＯＳトランジスタ、２００…不揮発性論理（フリップフロップ）回路、２００Ａ…揮発性記憶回路、２００Ｂ…付加回路、２０１，２０２，２０３，２０４…スイッチ。
Claims (5)
- ２つの記憶ノードを有する一対のインバータと、
前記２つの記憶ノードに接続された一対のアクセストランジスタと、
前記２つの記憶ノードに電気的に接続される一対の不揮発性の可変抵抗素子と、
前記不揮発性の可変抵抗素子の一端に接続された電源供給線と、
前記一対のアクセストランジスタのゲートを共通接続するワード線と、
前記一対のアクセストランジスタを介して前記２つの記憶ノードに転送される逆極性の２つの書き込み電位が供給される一対のビット線と、
前記電源供給線の電位、および、前記一対のアクセストランジスタの導通と非導通とを制御する制御回路と、
を有し、
前記制御回路は、前記一対のアクセストランジスタを導通させるアクセス期間において前記電源供給線を第１電位にして前記２つの記憶ノードに前記逆極性の２つの書き込み電位を転送してデータの書き込みを行い、前記アクセス期間の途中で前記電源供給線の電位を前記第１電位より低い第２電位に変化させ、当該変化後の残りのアクセス期間内において、前記一対の不揮発性の可変抵抗素子の各抵抗値を、それぞれの可変抵抗素子に電気的に接続される記憶ノードに転送された書き込み電位と前記第２電位との電位差に応じて設定することによって、前記データの不揮発性記憶を、当該データの記憶ノードへの書き込みに付随して行う
記憶装置。 - 前記制御回路は、電源投入時に前記一対のアクセストランジスタが閉じた状態で、前記データの書き込みのために前記第１電位の供給に先駆けて前記電源供給線を第２電位よりも高電位に変化することにより、前記不揮発性の可変抵抗素子に記憶された不揮発性記憶情報を前記２つの記憶ノードに転送する
請求項１に記載の記憶装置。 - 前記不揮発性の可変抵抗素子が、前記インバータの負荷を兼用する
請求項１または２に記載の記憶装置。 - 前記インバータは、前記不揮発性の可変抵抗素子が接続された前記電源供給線とは別の電源供給線と接地線との間にＰ型とＮ型のトランジスタが直列接続されたインバータであり、
前記Ｐ型とＮ型のトランジスタの共通ゲートと共通ドレインが２つのインバータでクロスカップルされて前記２つの記憶ノードが形成され、
当該２つの記憶ノードの一方と前記電源供給線との間、他方と前記電源供給線の間に前記不揮発性の可変抵抗素子が接続される
請求項１または２に記載の記憶装置。 - 前記一対の不揮発性の可変抵抗素子は、前記２つの記憶ノードに対して、逆位相で導通と非導通が駆動される一対のスイッチを介して接続制御される
請求項４に記載の記憶装置。
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