JP2016167333A - 疑似ページモードのメモリアーキテクチャおよび方法 - Google Patents
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Abstract
Description
本出願は、本発明の譲受人に譲渡され2010年7月12日に出願された「NON-VOLATILE STATIC RAM CELL CIRCUIT AND TIMING METHOD」という名称の出願第61/363,576号、本発明の譲受人に譲渡され2010年6月7日に出願された「MULTI-SUPPLY SYMMETRIC DRIVER CIRCUIT AND TIMING METHOD」という名称の出願第61/352,306号、本発明の譲受人に譲渡され2009年9月11日に出願された「DIFFERENTIAL READ AND WRITE ARCHITECTURE」という名称の出願第12/558,451号、および本発明の譲受人に譲渡され2009年8月19日に出願された「DYNAMIC MULTISTATE MEMORY WRITE DRIVER」という名称の出願第12/544,189号に関し、参照によりこれらすべての内容が完全に本明細書に組み込まれる。
図4Bは、平行な状態から逆平行な状態に切り替わって「1」を記憶するようにプログラムされているMTJを示す。MTJ10は、最初に論理「0」の状態、すなわちP状態にあると仮定する。「1」を記憶するためには、限界電流より大きい電流Icが矢印35の方向にトランジスタ20を流れるようにする。このためには、抵抗がある経路(図示せず)を介してノードSLに電圧Vccを供給し、ノードWLに電圧Vppを供給し、かつ抵抗がある経路(図示せず)を介してノードBLを接地電位に結合する。したがって、「1」を書き込む動作中に、トランジスタ20のゲート対ソースの電圧は(VWL-VSN)に設定され、トランジスタ20のドレイン対ソースの電圧は(VSL-VSN)に設定される。
不揮発性メモリセルからデータを読み取り、
双安定再生回路内の不揮発性メモリセルからデータをラッチし、
双安定再生回路内にラッチされたデータを使って不揮発性メモリセルをプログラムする
動作を実行するための回路機構も備える。例えば、不揮発性メモリセルから読み取ったデータは、図6に描いたレジスタブロック107に保持することができ、次いで図9のLCS304における双安定再生回路310の中にラッチすることができる。
複数の列のうちの上記1つに第1のデータを供給し、
複数の列のうちの他の1つから第2のデータを読み取り、
複数の列のうちの1つにおける双安定再生回路と複数の列のうちの他の1つにおける双安定再生回路にそれぞれ第1のデータと第2のデータをラッチし、
双安定再生回路内にラッチされたデータを使ってその列内の不揮発性メモリセルをプログラムする
動作を実行するための回路機構も備える。本実施形態では、不揮発性メモリセルの読み取りおよびプログラミング(書き込み)は、上記で説明した読み/書き回路機構と信号線の様々な組み合わせとを使って実現することができ、より詳しいことは以下で示す。
開始列アドレスをもつ第1の複数のデータを受信するステップと、
その開始列アドレスに基づいて、対応する第1の複数の列における双安定再生回路の中に、その第1の複数のデータをラッチするステップと、
ラッチされたデータを、対応する第1の複数の列におけるメモリセルの中に同時に書き込むステップと
を含む。
102 メモリアレイタイル(MAT)
104 ローカル列選択回路(LCS)
107 レジスタブロック
110 アレイギャップ
210 ソース線(SL)
212 ビット線(BL)
215 列選択(CS)信号
220 MSL線
230 MBL線
235 プリチャージ(PRE)信号
240 イネーブル読み取り(ENR)信号
250 ローカル書き込み回路
251 書き込みドライバ回路
252 書き込みドライバ回路
255 ローカル読み取り回路
260 イネーブル書き込み信号(ENW)
280 グローバル書き込み線(GWRL)
304 LCS
310 双安定再生回路
311 第1の端子
312 第2の端子
321 第1のトランジスタ
322 第2のトランジスタ
331 トランジスタ
332 トランジスタ
404 LCS
Claims (4)
- 複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリであって、前記列のそれぞれが双安定再生回路と前記双安定再生回路を前記列の少なくとも一部から絶縁する絶縁トランジスタとを備える不揮発性メモリ内にデータを書き込むための方法であって、
開始列アドレスをもつ第1の複数のデータを受信するステップと、
前記開始列アドレスに基づいて、対応する第1の複数の列における双安定再生回路の中に前記第1の複数のデータをラッチするステップと、
前記ラッチされた第1の複数のデータを、前記対応する第1の複数の列における複数のメモリセルの中に同時に書き込むステップと
を含む、方法。 - 延長された書き込み時間内に前記データの前記ラッチが順次行われる、請求項1に記載の方法。
- 前記第1の複数のデータがNデータビットを含み、Nがバースト長である、請求項1に記載の方法。
- 書き込みサイクル内にNデータビットをラッチするように前記不揮発性メモリが構成され、対応するN列に前記Nデータビットがラッチされるまで前記ラッチするステップを繰り返すステップをさらに含む、請求項2に記載の方法。
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