図1−7を参照して、本発明の好ましい実施例について詳細に説明する。そのうち、図1−4は本発明に従って利用される構造を示し、図5−7は本発明により提供される低電流ビット・ラッチを利用して実行されるプロセスを示す。
図1はフローティング・ゲート・メモリー・セルのアレイ10を含む集積回路メモリーのブロック図である。本発明の低電流ビット・ラッチを伴うページ・バッファー11がフローティング・ゲート・メモリー・セルのアレイ10に結合されている。ページ・バッファー11の中の低電流ビット・ラッチは、フローティング・ゲート・メモリー・セルのアレイ10を通るビット・ラインの集合12の中のそれぞれのビット・ラインに結合されている。ビット・ラインの集合12は、ビット・ラインの集合のうちの部分集合をデータ入出力バス14へ選択するための列デコーダー13に結合されている。1例では、データ入出力バス14は16ビット幅(2バイト)であり、ビット・ラインの集合12は1K(1024)ビット(128バイト)幅である。
従って、列デコーダー13は、ライン15を介してデバイス上のアドレス指定回路16から供給されるアドレス指定信号に応答してビット・ラインの集合12から一度に16本のビット・ラインをデータ入出力バス14へ選択する。フローティング・ゲート・メモリー・セルのアレイ10には、フローティング・ゲート・メモリー・セルのアレイ10の中のワード・ラインの集合18を駆動するワード・ライン・ドライバー17の集合も結合されている。ワード・ライン・ドライバーはデバイスのアドレス指定回路16からライン19で供給されるアドレス指定信号に応じてセルの特定の行を選択する。
随意的に、SRAMキャッシュ20が該集積回路メモリーに含まれている。SRAMキャッシュ20は、ライン33を介してデータ入出力バス14に接続されていて、フローティング・ゲート・メモリー・セルのアレイ10のためにデータを蓄積したりデータを読み出したりするためのキャッシュ(バッファーとも呼ばれる)として作用する。該集積回路メモリーのための適応性のある入出力インターフェースを提供するために、データはキャッシュ20の中へ転送され、キャッシュ20からフローティング・ゲート・メモリー・セルのアレイ10の中に転送され、またその逆にも転送される。
この集積回路メモリーは制御状態マシーン21も含んでおり、これは、ライン22でSRAMキャッシュ20に制御信号を供給し、ライン23でアドレス指定回路16に制御信号を供給し、ページ・バッファー11と、ライン29でページ・バッファーに接続されているマルチレベル電圧源25とにライン24で制御信号を送る。また、ライン28を介してワード・ライン・ドライバー17に結合されているマルチレベル電圧源27にライン26で制御状態マシーンから制御信号が供給される。
SRAMキャッシュ20は、アドレス指定回路16からのライン30上のアドレス指定信号と、制御状態マシーン21からのライン22上の制御信号とに応答して、入出力動作でフローティング・ゲート・メモリー・セルのアレイ10のために協同的に作用する。アドレスがアドレス・バス31で集積回路メモリーに供給される。アドレス・バス31はアドレス指定回路16に結合されている。このアドレス指定回路は、ワード・ライン・ドライバー17、列デコーダー13、及びSRAMキャッシュ20のためにアドレス指定信号を作る。
また、モード制御入力もライン32で制御状態マシーン21に供給される。ライン32上のモード制御入力は、外部の源から該集積回路メモリーに供給されても良いし、当該技術分野で知られているように、アドレス及びデータ・ラインをデコーディングすることによって作られても良い。
本発明に従って、制御状態マシーン21は、ページ・バッファー11中の低電流ビット・ラッチを利用して、ページ・モード・プログラム動作、ページ・モード・プログラム検証動作、ページ・モード読み出し動作、ページ・モード消去検証動作のためのプロセスを実行する。これらのプロセスは、図2−4を参照して好ましいフローティング・ゲート・メモリー・アレイ及びページ・バッファー構造を説明した後に、もっと良く理解できる。
図2は本発明のフラッシュEEPROMアレイの好ましい構造を示しており、ここでは2列のフラッシュEEPROMセルが1本の金属ビット・ラインを共有している。図2はアレイの列を4対示しており、列の各対は、ドレーン・ソース・ドレーン構成のフラッシュEEPROMセルを含んでいる。
即ち、列の第1の対120は、第1ドレーン拡散ライン121と、ソース拡散ライン122と、第2ドレーン拡散ライン123とを含んでいる。ワード・ラインWL0〜WL63は、各々、列の対のうちの第1の対のセルと、列の対のうちの第2の対のセルとのフローティング・ゲートの上に載っている。列の第1対120は、セル124と、セル125と、セル126と、セル127とを含む1列を含んでいる。今、ワード・ラインWL2〜WL61に結合されているセルは図示されていない。列の第1の対120の第2の列はセル128と、セル129と、セル130と、セル131とを含んでいる。アレイの同じ列に沿って、列の第2の対135が示されている。それは、鏡像をなすように展開されている点を除いて列の対120と同様の構造を持っている。列の第2の対135も、第1対120と同じ金属ビット・ラインMTBL0に接続されている。
列の対のうちの第1の列の中の、例えばセル125などのセルは、ドレーン拡散ライン121にドレーンを有し、ソース拡散ライン122にソースを有する。フローティング・ゲートが第1ドレーン拡散ライン121とソース拡散ライン122との間のチャネル領域の上に載っている。ワード・ラインWL1はセル125のフローティング・ゲートの上に載ってフラッシュEEPROMセルを確立している。
列対120と列対135とはアレイ仮想グランド拡散136(ARVSS)を共有している。列対120のソース拡散ライン122はグランド拡散136に結合されている。同じく、列対135のソース拡散ライン137もグランド拡散136に結合されている。
前述したように、セルの列の各対120は1本の金属ラインを共有している。従って、ブロック右選択トランジスタ138とブロック左選択トランジスタ139とが含まれている。トランジスタ139は、ドレーン拡散ライン121にドレーンを有すると共に、金属接点140に結合されたソースと、ライン141上の制御信号BLTR1に結合されたゲートとを有する。同じく、右選択トランジスタ138は、ドレーン拡散ライン123にソースを有すると共に、金属接点140に結合されたドレーンと、ライン142上の制御信号BLTR0に結合されたゲートとを有する。トランジスタ138及び139を含む選択回路は、第1ドレーン拡散ライン121と第2ドレーン拡散ライン123とを金属接点140を通して金属ライン143(MTBL0)に選択的に接続できるようにする。図から分かるように、列対135は、同じく金属接点146に接続されている左選択トランジスタ144と右選択トランジスタ145とを含んでいる。接点146は、列対120に結合されている接点140と同じ金属ライン143に結合されている。この金属ラインは、追加の選択回路を伴う3列以上のセル列に共有されても良い。
図2に示されている構造は、隣接するセル列からのリーク電流を阻止するために隣接するドレーン・ソース・ドレーン単位から絶縁されている2本のセル列を形成するドレーン・ソース・ドレーン単位に基づいている。感知回路においてリーク電流についての適切な許容誤差があるように、或いは、選択されていないセルからの電流リークに対する他の制御手段が存在するように、この構造を3列以上の単位に拡張することができる。従って、例えば、与えられた絶縁された領域の中に第4及び第5の拡散ラインを付加して、4本のセル列を提供するドレーン・ソース・ドレーン・ソース・ドレーン構造を作り出すことができる。
M本のワード・ラインと2N本の列とから成るフラッシュEEPROMセルのアレイを設けるために列対は水平方向に且つ垂直方向に展開される。該アレイは、前述したように選択回路を通してフラッシュEEPROMセルの列の対に各々結合される金属ビット・ラインを僅かN本だけ必要とするに過ぎない。
図は2本の金属ビット・ライン143及び152(MTBL0−MTBL1)に結合された4つの列対120、135、150及び151だけを示しているけれども、大規模フラッシュEEPROMメモリー・アレイを確立するのに必要なだけ水平方向及び垂直方向に反復される。従って、1本のワード・ラインを共有する列対120及び150が水平方向に反復されてアレイのセグメントを提供する。セグメントは垂直方向に反復される。共有されているワード・ライン・ドライバーにそれぞれのワード・ラインが結合されているセグメントのグループ(例えば8セグメント)をアレイのセクターと見なすことができる。
好ましいシステムでは、1024本の金属ビット・ラインが2048列のセルに共有される。1024本の金属ビット・ラインは、ページ・バッファー中のそれぞれのビット・ラッチに接続される。ビット・ラッチは、次にいっそう詳しく説明する検証プログラム動作、検証動作、読み出し動作及び消去検証動作のために使用される、各金属ビット・ラインのための制御ビットを蓄積する。
図3はビット・ライン制御エレメントの基本構造を示しており、それは、図1に記載されているメモリーなどの集積回路メモリーのためのページ・バッファー11のビット・ラッチ206を含んでいる。
図3は、図2の構造の例えば金属ビット・ラインMTBL0に対応するビット・ライン200を含んでいる。ビット・ライン200は、ページ・バッファー中のビット・ライン・セグメント202をアレイの金属ビット・ライン200から絶縁する目的のために使われるパス・トランジスタ201に接続されている。パス・トランジスタ201は、ライン203上の制御信号BLISOBによって制御される。ページ・バッファー中のビット・ライン・セグメント202は、パス・ゲート204によって代表されている列選択回路に結合される。列選択パス・ゲート204はライン205上の列選択信号Y(N)によって制御されるが、このNは、16ビットの入出力バスを使う1Kビット・ラインの集合では0から63までである。
ページ・バッファーは、ビット・ラインがそれぞれ付随しているビット・ライン制御エレメントの列から成っている。各ビット・ライン制御エレメントは、ビット・ライン200に結合されたビット・ラッチ206を含んでいる。好ましいシステムではビット・ラッチ206は、当該技術分野で知られているように対向するインバーターから成るSRAM型のメモリー・エレメントで実現される。ビット・ラッチ206は、信号BLATENを受け取るライン207で供給されるイネーブル入力を有する。
ビット・ラッチ206が使用する電力はライン208で供給される。図示されているように、ビット・ラッチ206の電力レベルをセットする信号LATCH POWER(ラッチ電力)がライン208で供給される。通常、この電力レベルはデバイスのVDD電圧に対応する。しかし、それは、後述するように、種々の動作の時に制御される。
ビット・ラッチ206は2つのデータ入力を有する。第1データ入力はライン210で受信され、第2データ入力はライン212で受信される。ライン210上の第1データ入力は、直列に接続された第1パス・トランジスタ213及び第2パス・トランジスタ214を含むパス・ゲート構造に結合されている。パス・トランジスタ214の反対側の端には定電圧源215が接続されている。パス・トランジスタ214のゲートはビット・ライン・セグメント202に結合されている。パス・トランジスタ213のゲートは、ライン216上の検証制御信号VFY(A、B)に結合されている。1実施例では、ビット・ラッチの別々の集合をストローブするために2つ(或いはそれより多数の)検証制御信号(A及びB)がある。この実施例では、1つおきのビット・ラインがVFY(A)を受け取り、残りのビット・ラインはVFY(B)を受け取る。
ビット・ラッチ206へのライン212上の第2入力は、パス・トランジスタ201によって主ビット・ライン200から分離されているビット・ライン・セグメント202からパス・トランジスタ220を通して供給される。パス・トランジスタ220のゲートは、制御信号LATCHBを受信するライン221に接続されている。
ビット・ラッチ206は出力222を有する。出力222は、マルチレベル電圧源225とビット・ライン・セグメント202との間に直列に接続されているパス・トランジスタ223及びパス・トランジスタ224から成るパス・ゲートに制御入力として接続されている。ビット・ラッチ206のライン222上の出力はパス・トランジスタ223のゲートに接続されている。パス・トランジスタ224のゲートはライン226でデータ・ライン制御信号DLCTL(A、B)に接続されている。1実施例では、読み出しモードにおいて2つのVFY(A、B)信号と整合してビット・ラッチの集合を別々に感知する2つの(或いはそれより多数の)データ・ライン制御信号(A及びB)がある。
ビット・ラッチ206は、電流消費に関してビット・ライン200にごく僅かの影響を与えるに過ぎず、該ビット・ラッチの電流必要量がページ・モード動作中にビット・ライン200の電流必要量と相克しないように、構成されている。本発明の低電流ビット・ラッチで、多様な効率的ページ・モード・プロセスが実現される。
第1入力210は、パス・トランジスタ214をオンにするのに充分に低い明確に限定されたレベルへのビット・ライン202上の電圧レベルの変化に応答して論理値をビット・ラッチ206にロードする回路を提供する。例えば、定電圧源がVDDであるならば、パス・トランジスタ214はpチャネル・デバイスとして実現される。ライン216上の制御信号VFYがストローブされたときにビット・ライン202上の電圧レベルが低ければ、ビット・ライン202上の電流を消費することなくその論理値が定電圧源215からビット・ラッチ206にロードされる。
定電圧源215がグランドであれば、パス・トランジスタ214はnチャネル・デバイスとして他の修正事項と共に実現され、ビット・ライン202上の高電圧レベルに反応して該論理値をビット・ラッチ206にロードさせる。
ビット・ラッチ206への入力212は、ライン221上の制御信号LATCHBにより制御されてビット・ライン・セグメント202で供給されるデータ値をロードする第2回路に接続されている。この経路は、主として列選択トランジスタ204を通してデータをビット・ラッチ206にロードするために利用され、これは割合に大電流データ源により駆動されることができる。しかし、この入力は、ビット・ライン200上の電圧レベルが感知されるときには使用不能にされる。
ビット・ラッチのライン222上の出力は第3回路に接続されており、この回路は、ビット・ラッチ206に蓄積されている制御ビットとライン226上のイネーブル信号DLCTLとに応答してマルチレベル電圧源225からビット・ライン・セグメント202に選択された電圧レベルを転送するために利用される。
パス・ゲート201が使用可能にされているとき、マルチレベル電圧源225により供給される電圧レベルは主ビット・ライン200に送られる。ライン226上のイネーブル信号DLCTLは、ビット・ラインへのマルチレベル電圧源225の接続の持続時間を制御する目的で使用される。マルチレベル電圧源を高プログラミング電位にセットすることができ、そのプログラミング電位のビット・ラインへの印加はビット・ラッチ206の内容によって制御される。また、マルチレベル電圧源225をVDD、グランド、或いは他の読み出し電位にセットすることもでき、VDD電圧レベルのビット・ライン・セグメント202への印加はビット・ラッチの内容によって制御される。
本発明の他の特徴に従って、ビット・ラッチ206はライン230に第2出力を有し、これは、ページ・バッファー中の全てのビット・ラッチ206が(プログラム検証のための)論理値を蓄積しているか否か判定するために、或いはページ・バッファー中のいずれかのビット・ラッチ206が(消去検証のための)該論理値を蓄積しているか否か判定するために、論理回路231に接続されている。論理回路231は、ライン232で表されているように、ページ・バッファー中の各ビット・ラッチ206に結合された1入力を含んでいる。もし全てのビット・ラッチ206がローの論理値を蓄積していれば(モード230で)、該論理機能の出力はライン233上でハイレベルとなって全てのビット・ラッチがそのローの論理値にリセットされていることを示す。もしいずれか1つのビット・ラッチがその論理値にリセットされていなければ、ライン233上の該論理機能の出力はローレベルとなり、全てが該論理値にリセットされているわけではないことを示す。この論理は、後述するようにプログラム又は消去検証状態の時に役立つ。
図4は、図3に示されている、ビット・ラッチ310を含むビット・ライン制御エレメントの詳しい回路図である。ビット・ライン300は、トリプル・ウェルNMOSトランジスタ302のソースに接続されている。トランジスタ302は、サブストレートにn型のウェルを作り、次にそのn型ウェルの中にp型ウェルを作り、その中にNMOSトランジスタを形成することによって、形成される。
この実例におけるトリプル・ウェルNMOSトランジスタ302のサイズは、幅が約40ミクロンで長さが約1.2ミクロンである。この構造中のp型ウェルにはライン303上のバイアス電位PW1がかけられる。トランジスタ302のゲートは、ライン301上の制御信号BLISOBによって制御される。ビット・ライン・セグメント304がトランジスタ302のソースに接続されている。
ビット・ライン・セグメント304は、y選択トランジスタ305のドレーンに結合されている。図示されている実施例におけるy選択トランジスタ305は、幅が約30ミクロンで長さが約1.2ミクロンの基本的NMOSデバイスである。トランジスタ305のソースは、端子306でデータ入出力バスに結合される。トランジスタ305のゲートは、ライン307上のyデコード信号Yによって制御される。
図4に示されているビット・ライン制御エレメントはビット・ラッチ記憶エレメント310を含んでおり、これはイネーブル回路を伴う基本的SRAM型記憶エレメントである。記憶エレメント310は、nチャネル・トランジスタ312と直列になっているpチャネル・トランジスタ311から成る第1インバーターを含んでいる。pチャネル・トランジスタ311は、この実例では、幅が約3ミクロンで長さが約1.6ミクロンである。nチャネル・トランジスタ312は、この実例では、約3ミクロンの幅と約1.2ミクロンの長さとを有する。イネーブル回路は、そのソースがグランド電位に結合されているnチャネル・トランジスタ313によって第1インバーターに結合されている。トランジスタ311及び312のゲートはメモリー・エレメントのノード314に接続されている。トランジスタ311のドレーンとトランジスタ312のドレーンとはノード325に結合されている。トランジスタ313のゲートもライン315上の制御信号BLATENに接続されている。
メモリー・エレメント310中の第2インバーターは、pチャネル・トランジスタ318とnチャネル・トランジスタ319とから成っている。pチャネル・トランジスタ318は約6ミクロンの幅と約1.2ミクロンの長さとを持っており、nチャネル・トランジスタ319は、この実例では、約3ミクロンの幅と約1.2ミクロンの長さとを持っている。トランジスタ318のドレーンとトランジスタ319のドレーンとはノード326に結合されている。トランジスタ318及び319のゲートはノード325に結合されている。
メモリー・エレメント310中のイネーブル回路はpチャネル・トランジスタ320も含んでおり、これは、この実例では、約3ミクロンの幅と約0.8ミクロンの長さとを有する。pチャネル・トランジスタ320のソースは、LATCHPWR信号を供給するノード321に結合されており、この信号は図3のLatchPower信号に対応し、それは普通はVDDである。ラッチ電力レベルは、後述するようにビット・ライン制御エレメントが関係する動作中に制御される。
記憶エレメント310はノード326に出力を有し、それはトランジスタ311及び312から成るインバーターへの入力としてノード314にフィードバックされ、また該エレメント310はノード325に出力を有し、これはトランジスタ318及び319から成るインバーターの入力に接続されている。出力325、及び326をメモリー・エレメントに蓄積されているデータ・ビットの真の値及び補数の値と見なすことができる。図示されている実例では、LADATAという記号が付されているノード326は真の出力であると見なされる。補数出力はノード325に作られる。
メモリー・エレメント310への第1入力はライン350を介してノード325に供給される。ライン350は、ネイティブnチャネル・トランジスタ351及びネイティブpチャネル・トランジスタ352から成るパス・ゲートを通して、VDD353等の定電圧供給源に接続されている。ネイティブpチャネル・トランジスタは、該デバイスのスレショルドが約マイナス1.25ボルトとなるようにチャネル強化ドーピング無しに通常のPMOSプロセスを用いて形成される。この実例では、該デバイスの幅は約5ミクロンであり、長さは約1ミクロンである。ネイティブnチャネル・デバイス351は、チャネル強化ドーピング無しで形成され、従って約0.45ボルトのスレショルドを有し、これはチャネルに強化ドーピングを有する通常のnチャネル・トランジスタより低い。
トランジスタ352のゲートはビット・ライン・セグメント304に接続されている。トランジスタ351のゲートはライン354上の制御信号VFYに接続されている。メモリー・エレメント310の第2入力はビット・ライン・セグメント304からパス・トランジスタ356を通して供給され、このトランジスタは、約12ミクロンの幅と約1.2ミクロンの長さとを有するnチャネル・ネイティブ・デバイスで実現される。トランジスタ356のゲートはライン357上の制御信号LATCHBに接続されている。
メモリー・エレメント310の第1出力は、ノード326からネイティブnチャネル・トランジスタ360のゲートに供給される。nチャネル・トランジスタ360のソースは、マルチレベル電圧源によりノード361に作られるデータ・ライン電力信号DLPWRに接続されている。トランジスタ360のドレーンは、ネイティブnチャネル・パス・トランジスタ362のソースに結合されている。トランジスタ362のドレーンはビット・ライン・セグメント304に結合されている。トランジスタ362のゲートは、ライン363上のデータ・ライン制御信号DLCTLによって制御される。トランジスタ360及びトランジスタ362は、約4ミクロンの幅と約1.2ミクロンの長さとを有するネイティブNMOSデバイスで実現される。
メモリー・エレメント310の第2出力は、ノード326に供給されると共に(ノード314を通して)nチャネル・デバイス370のゲートに供給される。nチャネル・デバイス370のソースはグランドに結合され、nチャネル・デバイス370のドレーンはABLRES1ライン371に接続されている。トランジスタ370は、約3ミクロンの幅と約0.8ミクロンの長さとを有するNMOSデバイスで実現される。ライン371上のABLRES1信号は、ページ・バッファー中の他のビット・ラッチと共通にウィーク・プルアップ回路に接続されていて、ライン371上の信号ABLRES1のうちのいずれか1つが引き下げているならば(入力高レベル)ABLRES1は低レベルとなって、ページ・バッファー中の全てのビット・ラッチがリセットされているか否か判定するNORゲート機能を提供する。
図3及び4に記載されているようなユニークな低電流ビット・ラッチ構造は、図5に示されている効率的なページ・モード・プログラム及びプログラム検証動作、図6に示されている効率的なページ読み出し動作、及び図7に示されている効率的な消去検証動作を実行する能力を提供する。
はじめに図5を参照してプログラム及びプログラム検証プロセスについて説明する。好ましいシステムでは、プログラム及びプログラム検証プロセスはデータのページをページ・バッファー中のビット・ラッチにロードすることから始まる(ブロック501)。好ましい実施例ではデータのページは少なくとも500ビットであり、好ましくは1K(1024ビット)或いはそれよりもっと多量のデータである。このプロセス中、ビット・ラッチはBLATEN信号によって使用可能にされ、ラッチ電力(latch power)は完全な供給電位VDDにセットされ、LATCHB入力は高レベルにセットされ、データが1バイトずつビット・ラッチに転送されてゆくときY信号は列デコード動作毎にパルス化される。
該プロセスの次のステップは、ページ・バッファー中の全てのメモリー・エレメントがリセットされているか否か判定する(ブロック502)。これは、ライン371上のABLRES1信号を試験することにより判定される。もしそれが高レベルならば、全てのビット・ラッチがリセットされている。さもなければ、少なくとも1つのビット・ラッチがリセットされていない。もし全てがリセットされていれば、ブロック503に示されているように、プログラム及び検証が成功していて(或いはプログラムが不要である)プロセスは完了する。
もしブロック502で少なくとも1つのビット・ラッチがセットされたままになっていると判定されたならば、アルゴリズムは、プログラム再試行限度に達しているか否か判定する(ブロック504)。もし再試行限度に達していたら、プロセスは終わり、エラーが表示される。もし再試行限度に達していなければ、アルゴリズムはブロック505に進み、ビット・ラッチ中のメモリー・エレメントがリセットされていないビット・ラインだけにプログラミング電位をかける(或いは再びかける)。
ブロック505で、データをビット・ラッチからアレイへプログラムするためにプログラム電圧がかけられる。このステップで、ライン361上のDLPWRはプログラム高電圧にセットされ、ラッチ電力(latch power)は高電圧にセットされ、ライン301上の制御信号BLISOBは高電圧にセットされる。これにより、もしノード326のメモリー・エレメント310の出力が高ければDLCTL信号をパルス化することにより高電圧をビット・ライン300に転送することができる。メモリー・エレメント310の出力が低ければ、高いプログラミング電圧はそのビット・ラインには接続されない。
プログラム・サイクル後に、ビット・ラインはプレチャージされる(ブロック506)。ビット・ラインは本発明のビット・ラッチ構造を用いてラッチ電力(latch power)をVDDにセットし、ライン363上のDLCTL制御信号をVDDにセットし、ライン361上のデータ・ライン電力(data line power)をVDDにセットし、BLISOB信号ライン301をVDDにセットし、Y選択トランジスタ305をオフにすることによって、プレチャージされる。従って、ビット・ライン300はVDDレベルに、或いは約VDD−VTに、プレチャージされるが、このVTはNMOSスレショルド電圧である。
ビット・ラインがプレチャージされた後、ビット・ラインは絶縁され、検証電位がアレイにかけられる(ブロック507)。ワード・ラインは検証電位にセットされる。このステップ中、ラッチ電力latch powerは、検証動作中に消費される電力の量を減らすために、約2ボルトに下げられる。DLCTL信号ライン363はデータ・ライン電力(data line power)をビット・ラインから絶縁するために低くセットされ、BLISOB信号ライン301は高くセットされ、Y選択トランジスタはオフにされる。検証電位をかけた後、検証入力がストローブされる(ブロック508)。
これは、ライン354上のVFY制御信号をストローブすることにより行われる。この動作の時、Y選択トランジスタはオフにされたままである。もしVFY信号がストローブされたときにノード301におけるビット・ラインの電圧がトランジスタ352をオンに切り換えるのに充分に低ければ、VDD電位がメモリー・エレメント310のノード325にかけられる。その結果として、メモリー・エレメントがリセットされ、ライン326の出力が低くなる。
もしビット・ライン上のアクセスされたセルが低いスレショルドを有するならば、プレチャージされたビット・ラインはそのセルを通して放電され、該ビット・ライン上の電圧レベルはトランジスタ352のターン・オン・スレショルドより低くなる。このように、メモリー・エレメント310はビット・ライン上の電流を得ようとして奮闘することはなく、割合に高速の検証動作が達成される。
ブロック508でビット・ラッチの検証入力をストローブした後、プロセスは巡ってブロック502に進み、再試行のしきい値(スレッショルド)回数の間、検証に不合格になったセルのプログラミングを再試行する。
本発明のユニークなビット・ラッチ構造は、図6に示されているような効率の良いページ読み出し動作を考慮に入れたものである。この動作では、アルゴリズムは、ライン326上の出力が高くなるように全てのビット・ラッチを論値値にセットすることから始まる(ブロック600)。全てのビット・ラッチをパラレルに高くセットする1つの手法は、全てのビット・ラインのためにY選択トランジスタ307の全てをオンにすることによって達成される。ライン321上のラッチ電力レベルは約1ボルトに下げられる。
データはノード306においてVDDで供給され、LATCHB信号ライン357はVDDにセットされる。この様にして、データ値がラッチの入力314に転送される。このポイントで、割合に低電流のパラレル動作でデータをセルにラッチするためにラッチ電力がゆっくり上げられる。或いは、ビット・ラッチへのローディングと同様の列デコーディング動作によってビット・ラッチを1バイトずつセットすることもできる。
全てのビット・ラッチがプリセットされた後、アルゴリズムは検証処理手順に進み、この処理手順は始めにビット・ラインのプレチャージに基づいている(ブロック601)。このプレチャージは、図5のブロック506について説明したのと同じ制御信号を用いて行われる。ビット・ラインをプレチャージした後、読み出し電位がワード・ラインにかけられる(ブロック602)。この場合も、このプロセスのための制御信号は、図5のブロック507の時に適用されるものと同様である。
読み出し電位をかけた後、ビット・ラッチの検証入力がストローブされる(ブロック603)。これは、図5のブロック508の動作と同様である。検証入力をストローブした後、集積回路のデータ入出力バスを読むために、ビット・ラッチに蓄積されている制御ビットを使用できる様になる(ブロック604)。このプロセスは、DLPWR値をグランドにセットし、DLCTL値をVDDにセットし、BLISOB信号をグランドにセットし、LATCHB信号をグランドにセットすることによって実行される。Yトランジスタは、列デコーディング動作に応答してパルス化される。
もしビット・ラッチがリセットされていれば、ライン326上の出力LADATAは低くなり、グランドとビット・ライン・セグメント304との接続が阻止される。しかし、もしそれがリセットされていなければ、メモリー・エレメントに蓄積されている高い値がグランドをビット・ライン・セグメント304に結合させ、それはセンス増幅器に転送される。
ビット・ラッチとセンス増幅器との間でのローディングが低キャパシタンス(ビット・ラインが絶縁されている)で行われ、ビット・ラッチから大電流を利用できるので、高速ページ・アクセスが達成される。随意的に、より適応性のあるインターフェースのためにデータをSRAMキャッシュにロードすることができる。この様にページ・モード読み出しが与えられ、その場合、第1バイトは図6のプロセスが実行された後に利用可能となり、それには、ビット・ライン整定時間等により、1マイクロ秒程度の時間がかかる。
しかし、ページ中のその後の全てのバイトはSRAMのような速度で読み取り可能であり、これはフローティング・ゲート・メモリー・アレイの通常の読み出しより遥かに高速である。例えば、フローティング・ゲート・メモリー・アレイの典型的な読み出し時間は約100ナノ秒であるが、ビット・ラッチからの典型的な読み出し時間は50ナノ秒程度或いはそれよりもっと短い。
128バイトのページ・バッファーでは、パラレルに読み出すとき、第1バイトは約1マイクロ秒で利用可能となり(アレイから直接に10バイトを読み出すのと同等)、次の127バイトの全部が、ビット・ラッチから逐次にでもランダムにでも、50ナノ秒のアクセス時間で読み出せる。図6に示されているようなページ読み出しプロセスを用いると全体としてのスループットが増大する。
図7は、本発明の低電流ビット・ラッチを用いる消去検証動作の例を示している。このプロセスは、消去動作後に始まるプロセスであり、ここで説明する実施例ではアレイ中のメモリー・セルのブロックのフローティング・ゲートを充電して、消去された全てのセルについて高スレショルド電圧を確立する動作に基づいている。消去後、図6のブロック600を参照して説明したような手法によってビット・ラッチは論理値1にセットされる(ブロック700)。
次に、ビット・ラインがプレチャージされる(ブロック701)。これも、図5のブロック506を参照して説明したプロセスと同様である。ビット・ラインがプレチャージされた後、消去検証電位がワード・ラインにかけられる(ブロック702)。これは、消去検証電位がワード・ラインにかけられるという点を除いて、図5のブロック507を参照して説明したプロセスと同様である。
その電位はVDDに近くて、例えば4.5ボルトであり、消去検証マージンを確立する。消去検証電位がかけられた後、図5のブロック508を参照して説明したように、ビット・ラッチの検証入力がストローブされる(ブロック703)。ビット・ラッチをストローブした後、アルゴリズムは低スレショルドのセルが見つかったか否か判定する(ブロック704)。低スレショルドのセルがあればビット・ラッチがリセットされるという結果がもたらされる。
従って、図5のブロック502を参照して説明した全てのビット・ラッチがリセットされているか否か判定する動作とは反対の、いずれか1つのビット・ラッチがリセットされているか否か判定する動作が必要である。列デコーダーを通してビット・ラッチを1バイトずつ読み込む読み出しプロセスによってこれを達成することができる。或いは、例えば、1つのセルがリセットされているか否か判定するNOR機能を用いるなど、論理を用いてビット・ラッチの出力をパラレルに感知しても良い。
低スレショルドのセルが見つからなかったならば、プロセスはブロック705に示されているように終了する。もし、低スレショルドのセルが見つかったならば、アルゴリズムは再試行限度に達しているか否か判定する(ブロック706)。もし、再試行限度に達していれば、プロセスはブロック705で終了し、エラーが表示される。もし再試行限度に達していなければ、再消去動作が実行される(ブロック707)。
図4のビット・ラッチ構造は、pチャネル・トランジスタ352の代わりにnチャネル・トランジスタを使用するように修正されても良い。nチャネル方式では、トランジスタ352、351及び370はノード326に接続され、トランジスタ352のソースは接地される。トランジスタ352(この実施例ではnチャネル)のゲートはビット・ライン・セグメント304に接続される。nチャネル・アプローチは消去検証シーケンスに特に良く適している。
例えば、消去検証シーケンスは次のステップを含んでいる:
1)ノード326が高レベルを蓄積するように全てのビット・ラッチをプリセットする。
2)全てのビット・ラインを高レベルにプレチャージする。
3)消去検証のために電圧レベルをワード・ラインにかける。
4)検証電位がストローブされるとき、それらの消去された高スレショルド・セルについて、ビット・ラインは高い状態にとどまる。そのためにノード326はゼロにリセットされる。もし低スレショルド・セルが存在するならば、そのセルを通してビット・ラインはグランドに放電され、低スレショルド・セルに関連しているビット・ラッチ・ノード326はプリセットされた高い値にとどまっている。するとノード371が引き下げられて他の再試行パルスをトリガーする。
従って、本発明は、パラレル・プログラム及びプログラム検証アルゴリズム、ページ・モード読み出し、ページ・モード消去検証を支えるユニークなビット・ライン制御エレメント構造を提供するものである。このユニークなビット・ラッチ構造により解決される3つの重要な問題は、ラッチ構造での高度にパラレルな動作に関連する過剰電流及び電力衝突の問題、パラレル動作中にビット・ライン間に発生するかも知れないビット・ライン結合ノイズ、及び検証動作に付随するビット・ライン放電時間を含んでいる。
過剰電流及び電力衝突の問題は、ビット・ラッチにおけるメモリー・エレメントの電力レベルを制御する能力を供給することによって解決される。即ち、デバイスの電流消費を減らすためにビット・ラッチ電力が適当なときに下げられる。隣り合うビット・ライン同士の容量性結合に起因するビット・ライン結合問題は、偶数奇数ビット・ライン論理によって解決されることができ、図4の構造においてVFY信号及びDLCTL信号をストローブするために2組の制御信号が使用される。交互にストローブすることにより、隣り合うビット・ライン同士が同時に感知されることはなくなり、それらの間のフリンジング容量(fringing capacitance)が望ましくない妨害を引き起こすことはなくなる。
ビット・ライン放電時間は、ビット・ライン容量とセル放電電流とに依存する。しかし、検証プロセス中、ビット・ラインはビット・ラッチから絶縁されるので、電流消費量を求めてビット・ラッチ構造と争うことによって放電時間が複雑化することはない。従って検証プロセスを実行する状態マシーンは計算される一定の時間を使用することができる。或いは、基準ビット・ライン・コンデンサから放電させて、その基準ビット・ライン・コンデンサのレベルの検出に応答してタイムアウト信号を作るために、基準フローティング・ゲート・セル等の小さな電流源を使用しても良い。この基準ビット・ライン・コンデンサ方式は、計算された一定の時間を使用することで可能となるよりも多くのチップ固有検証時間を提供する。
ページ・モード読み出し動作のために同じビット・ラッチが使用される。在来のフラッシュ・メモリー読み出し動作はランダム・アクセスで、割合に低速である。しかし、本発明のユニークなビット・ラッチを使って上記のように高速ページ・モード読み出しアクセスを実行することができる。
最後に、フラッシュ・メモリー・デバイスでの消去動作を高速化するために使用することのできるページ・モード消去検証プロセスについて説明する。
フラッシュ消去状態がフローティング・ゲート・メモリー・セルの高スレショルドとして定義され、プログラムされた状態が低スレショルドとして定義されるメモリー・セルを主として参照して本発明を説明した。しかし、フラッシュ・セルが低スレショルドを有するときに該セルは消去されていると定義され、該セルが高スレショルドを有するときに該セルはプログラムされていると定義されるならば、本発明を適用することができる。
本発明の好ましい実施例についての以上の記述は、例証及び説明のために呈示されている。余すところ無く述べたり、本発明を開示されている形だけに厳密に限定したりすることは意図されていない。明らかに、この技術分野の専門家にとっては多くの修正形及びバリエーションが明白である。本発明の範囲は、次の請求項及びその同等物によって確定されるべきものである。
本発明の他の実施例を以下に示す。
(1)フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合されているワード・ラインと、それぞれのビット・ラインに結合されているビット・ラッチとを含むフローティング・ケート・メモリー・セルのアレイのために、該アレイの中のメモリー・セルの集合の状態を判定する方法において、前記方法は:そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするビット・ラインの集合をプレチャージ電圧レベルにセットし;
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするワード・ラインにワード・ライン電圧を印加し;
そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれぞれの電力レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチの集合の中のビット・ラッチに論理値を蓄積するステップを有することを特徴とする方法。
(2)プレチャージ電圧レベルは、前記の明確に限定されたスレショルドより高いことを特徴とする前記(1)項に記載の方法。
(3)プレチャージ電圧レベルは前記の明確に限定されたスレショルドより低いことを特徴とする前記(1)項に記載の方法。
(4)変化に応答するステップは、該論理値の供給源とビット・ラッチの集合の中のそれぞれのビット・ラッチの入力との間に、ゲート端子を有するパス・トランジスタを設け、ビット・ラインの集合の中のビット・ラインを該パス・トランジスタのゲート端子に接続することを含むことを特徴とする前記(1)項に記載の方法。
(5)変化に応答するステップは、電圧源とビット・ラッチの集合の中のそれぞれのビット・ラッチの入力との問に、ゲート端子を有するpチャネル・パス・トランジスタを設け、ビット・ラインの集合の中のビット・ラインを該pチャネル・パス・トランジスタのゲート端子に接続することを含んでおり、該プレチャージ電圧レベルは該pチャネル・パス・トランジスタをオフにするのに充分に高く、前記の明確に限定されたスレショルドは該pチャネル・パス・トランジスタをオンにするのに充分であることを特徴とする前記(1)項に記載の方法。
(6)変化に応答するステップは、電圧源とビット・ラッチの集合の中のそれぞれのビット・ラッチの入力との間に、ゲート端子を有するnチャネル・パス・トランジスタを設け、ビット・ラインの集合の中のビット・ラインを該nチャネル・パス・トランジスタのゲート端子に接続することを含んでおり、該プレチャージ電圧レベルは該nチャネル・パス・トランジスタをオンにするのに充分に高く、前記の明確に限定されたスレショルドは該nチャネル・パス・トランジスタをオンにするのに充分であることを特徴とする前記(1)項に記載の方法。
(7)応答するステップは、実質的にそれぞれのビット・ラインから電流を引き込むことなく該論理値をビット・ラッチに蓄積するステップを含むことを特徴とする前記(1)項に記載の方法。
(8)ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステップの前に:ビット・ラッチの集合を前記論理値の補数にプリセットするステップを含むことを特徴とする前記(1)項に記載の方法。
(9)前記の応答するステップの後に:データのバイトを読み出すためにビット・ラッチの前記集合への読み出しアクセスを提供するステップを含むことを特徴とする前記(8)項に記載の方法。
(10)ビット・ラッチの前記集合は500より多数の要素を含んでいることを特徴とする前記(9)項に記載の方法。
(11)ビット・ラッチの前記集合は1000より多数の要素を含んでいることを特徴とする前記(9)項に記載の方法。
(12)前記の応答するステップの後に:ビット・ラッチの集合の中の全てのビット・ラッチが該論理値を蓄積しているか否か判定するステップを含むことを特徴とする前記(8)項に記載の方法。
(13)ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステップの前に:プログラムされるべきビット・ラッチの集合のデータを該アレイ中のメモリー・セルの集合の中に蓄積し;
ビット・ラッチの集合の中の対応するビット・ラッチのデータに応答してビット・ラインの集合の中のビット・ラインにプログラミング電位をかけるステップを含むことを特徴とする前記(1)項に記載の方法。
(14)前記の応答するステップの後に:メモリー・セルの集合のプログラミングを検証するために、ビット・ラッチの集合の中の全てのビット・ラッチが該論理値にセットされているか否か判定するステップを含むことを特徴とする前記(13)項に記載の方法。
(15)前記プログラミング電位は5ボルトより大きいことを特徴とする前記(13)項に記載の方法。
(16)プログラミング電位をかけるステップは、プログラミング電位の供給源とビット・ラインの集合の中のビット・ラインとの間に、ゲート端子を有するパス・トランジスタを設け、ビット・ラッチの集合の中のそれぞれのビット・ラッチの出力を該パス・トランジスタのゲート端子に接続することを含むことを特徴とする前記(13)項に記載の方法。
(17)ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステップの前に:ビット・ラッチの集合を前記論理値の補数にプリセットするステップを含んでおり;前記の応答するステップの後に:消去動作を検証するために、ビット・ラッチの集合の中のいずれかのビット・ラッチが該論理値にリセットされているか否か判定するステップを含むことを特徴とする前記(1)項に記載の方法。
(18)ビット・ラッチの複数の集合があり、前記の応答するステップは、始めにその複数の集合のうちの第1の集合における変化に応答し、次にその複数の集合のうちの第2の集合における変化に応答することを含むことを特徴とする前記(1)項に記載の方法。
(19)該第1集合のビット・ラッチは該アレイ中の複数のビット・ラインの中の1つおきのビット・ラインに結合され、該第2集合中のビット・ラッチは該アレイ中の前記の複数のビット・ラインの中の残りのビット・ラインに結合されることを特徴とする前記(18)項に記載の方法。
(20)ビット・ラッチの複数の集合があり、プログラム電位をかけるステップは、始めにその複数の集合のうちの第1の集合の中のビット・ラッチに対応するビット・ラインにプログラミング電位をかけ、次にその複数の集合のうちの第2の集合の中のビット・ラッチに対応するビット・ラインにプログラミング電位をかけることを含むことを特徴とする前記(13)項に記載の方法。
(21)該第1集合のビット・ラッチは該アレイ中の複数のビット・ラインの中の1つおきのビット・ラインに結合され、該第2集合中のビット・ラッチは該アレイ中の前記の複数のビット・ラインの中の残りのビット・ラインに結合されることを特徴とする前記(20)項に記載の方法。
(22)電力供給電圧が該ビット・ラッチにかけられるようになっていて、前記の応答するステップの時には該電力供給電圧が下げられることを特徴とする前記(1)項に記載の方法。
(23)フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合されているワード・ラインと、それぞれのビット・ラインに結合されているビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイのために、該アレイ中のメモリー・セルの集合をプログラミングする方法において、前記方法は:プログラムされるべきビット・ラッチの集合のデータを該アレイ中のメモリー・セルの集合に蓄積し;
ビット・ラッチの集合の中の対応するビット・ラッチのデータに応答してビット・ラインの集合の中のビット・ラインにプログラミング電位をかけ;
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするビット・ラインの集合をプレチャージ電圧レベルにセットし;
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするワード・ラインにワード・ライン電圧をかけ;
そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチの集合の中のビット・ラッチに論理値を蓄積し;
メモリー・セルの集合のプログラミングを検証するために、ビット・ラッチの集合の中の全てのビット・ラッチが該論理値にセットされているか否か判定するステップを有することを特徴とする方法。
(24)フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合されているワード・ラインと、それぞれのビット・ラインに結合されているビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイにおいて、該アレイ中のメモリー・セルの集合を読み出す方法において、前記方法は:該アレイ中のビット・ラインの集合に結合されているビット・ラッチの集合ビット・ラッチを論理値にセットし;
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするビット・ラインの集合をプレチャージ電圧レベルにセットし;
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするワード・ラインにワード・ライン電圧をかけ;
そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチの集合の中のビット・ラッチに該論理値の補数を蓄積し;
該ビット・ラインをビット・ラッチの集合中のビット・ラッチから絶縁させると共に、ビット・ラッチの集合に蓄積されているデータをデータ入出力構造に転送するステップを有することを特徴とする方法。
(25)フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合されているワード・ラインと、それぞれのビット・ラインに結合されているビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイにいて、該アレイ中のメモリー・セルの集合を消去する方法において、前記方法は:メモリー・セルの集合に消去電位をかけ;
ビット・ラッチの集合を論理値にプリセットし;
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするビット・ラインの集合をプレチャージ電圧レベルにセットし;
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするワード・ラインにワード・ライン電圧をかけ;
そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチの集合の中のビット・ラッチに該論理値の補数を蓄積し;
メモリー・セルの集合の消去を検証するために、ビット・ラッチの集合中のいずれかのビット・ラッチが該論理値にリセットされているか否か判定するステップを有することを特徴とする方法。
(26)集積回路メモリーにおいて、この集積回路メモリーは:フローティング・ゲート記憶セルのアレイを有し、このアレイは、該アレイ中のセルの対応する列と結合された複数のビット・ラインと、該アレイ中のセルの対応する行と結合された複数のワード・ラインとを含んでおり;
データ入出力バスを有し;
その複数のビット・ラインとデータ入出力バスとに結合されて、前記の複数のビット・ラインから選択されたアドレス指定されたビット・ラインの集合を該データ入出力バスに選択的に接続する列デコーディング回路を有し;
複数のビット・ライン制御エレメントを有し、その複数のビット・ライン制御エレメントのうちのビット・ライン制御エレメントは前記の複数のビット・ラインのうちの対応するビット・ラインに結合されており、この複数のビット・ライン制御エレメントのうちの少なくとも1つのビット・ライン制御エレメントは:
a)メモリー・エレメントを含んでおり;
b)該メモリー・エレメントと対応するビット・ラインとに接続されていてロード制御入力を有する第1手段を含んでおり、この第1手段は、該ロード制御入力上の信号に応答して対応するビット・ラインとメモリー・エレメントとの間に電流経路を選択的に接続して対応するビット・ラインからメモリー・エレメントに制御ビットをロードさせるためのものであり;
c)該メモリー・エレメントと論理値供給源とに接続され、イネーブル入力と、対応するビット・ラインに接続された入力とを有する第2手段を含んでおり、この第2手段は、該イネーブル入力上の信号により使用可能にされたときに対応するビット・ラインから絶縁された電流経路によって対応するビット・ライン上の明確に限定された電圧レベルに応答して該論理値供給源を該メモリー・エレメントに選択的に接続して論理値を該メモリー・エレメントにロードするためのものであり;
d)対応するビット・ラインとビット・ライン電圧源とに接続されていて、イネーブル入力と該メモリー・エレメントに接続された入力とを有する第3手段を含んでおり、この第3手段は、該イネーブル入力上の信号によって使用可能にされたときに該メモリー・エレメントから絶縁された電流経路によって該メモリー・エレメントに蓄積されている制御ビットの一方の状態に応答して該ビット・ライン電圧源を対応するビット・ラインに選択的に接続するためのものであり;
前記の複数のビット・ライン制御エレメントに結合された制御論理回路を含んでおり、この制御論理回路は、該第1手段、第2手段、及び第3手段に信号を供給して、ロード状態においては該第1手段を使用可能にし、プログラム状態においては該第3手段を使用可能にし、検証状態においては該第2手段を使用可能にすることによって、この複数のビット・ライン制御エレメントのためにロード状態、プログラム状態、及び検証状態を確立するようになっていることを特徴とする集積回路メモリー。
(27)前記の少なくとも1つのビット・ライン制御エレメント中のメモリー・エレメントは:真ノード及び補数ノードと;
該真ノードに接続された入力と該補数ノードに接続された出力とを有する第1インバーターと;
該補数ノードに接続された入力と該真ノードに接続された出力とを有する第2インバーターとを有することを特徴とする前記(26)項に記載の集積回路メモリー。
(28)前記の少なくとも1つのビット・ライン制御エレメントの該第1手段は:対応するビット・ラインと、該メモリー・エレメントの真ノード及び補数ノードのうちの一方との間に接続されたパス・ゲートから成り、このパス・ゲートは、該第1手段のイネーブル入力に接続されている制御ゲートを有することを特徴とする前記(27)項に記載の集積回路メモリー。
(29)前記の少なくとも1つのビット・ライン制御エレメントの第2手段は:該論理値供給源と、該メモリー・エレメントの真ノード及び補数ノードのうちの一方との間に接続されたパス・ゲートから成り、このパス・ゲートは、対応するビット・ラインに接続された制御入力と、検証制御信号に接続されたイネーブル入力とを有することを特徴とする前記(27)項に記載の集積回路メモリー。
(30)前記の少なくとも1つのビット・ライン制御エレメントの第3手段は:該ビット・ライン電圧源と、対応するビット・ラインとの間に接続されたパス・ゲートから成り、このパス・ゲートは、該メモリー・エレメントの真ノード及び補数ノードのうちの一方に接続された制御入力と、データ・ライン制御信号に接続されたイネーブル入力とを有することを特徴とする前記(27)項に記載の集積回路メモリー。
(31)該制御論理回路は状態マシーンを含んでおり、この状態マシーンは:ロード状態においては、該列デコーダーを制御して、該データ入出力バスを介して供給される制御ビットをビット・ライン制御エレメントの集合にロードし;
プログラム状態においては、該ビット・ライン電圧源をプログラム電位にセットし、前記の少なくとも1つのビット・ライン制御エレメントの該第3手段のイネーブル入力に信号を供給して該プログラム電位を対応するビット・ラインに転送し;
検証状態では、複数のビット・ラインをプレチャージし、検証電位を選択されたワード・ラインにかけ、前記の少なくとも1つのビット・ライン制御エレメントの該第2手段のイネーブル入力に信号を供給して、もし対応するビット・ライン上で前記の明確に限定された電圧レベルが達成されたならば該論理値を前記の少なくとも1つのビット・ライン制御エレメントのメモリー・エレメントに蓄積するようになっていることを特徴とする前記(26)項に記載の集積回路メモリー。
(32)該制御論理回路は読み出し動作を実行する状態マシーンを含んでおり、この動作の時、該状態マシーンは、該ビット・ライン電圧源を読み出し電位にセットし、前記の少なくとも1つのビット・ライン制御エレメントの該第3手段のイネーブル入力に信号を供給し、該列デコーダーを制御してビット・ラインの集合を該データ入出力バスに接続して該メモリー・エレメントからデータの集合を対応するビット・ライン制御エレメントに供給するようになっていることを特徴とする前記(26)項に記載の集積回路メモリー。
(33)該制御論理回路は、検証状態の第1サイクル時には複数のビット・ライン上の1つおきのビット・ライン制御エレメントの該第2手段を使用可能にし、検証状態の第2サイクル時には複数のビット・ライン上の残りのビット・ライン制御エレメントの該第2手段を使用可能にする論理回路を含んでいることを特徴とする前記(26)項に記載の集積回路メモリー。
(34)前記の少なくとも1つのビット・ライン制御エレメントのメモリー・エレメントは供給電圧の源に結合されており、該制御諭理回路は検証状態の少なくとも一部の間に該供給電圧を下げる論理回路を含んでいることを特徴とする前記(26)項に記載の集積回路メモリー。