JP2000512057A - 低電流ページ・バッファーを有するフローティング・ゲート・メモリー・デバイス - Google Patents
低電流ページ・バッファーを有するフローティング・ゲート・メモリー・デバイスInfo
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列 と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合 されているワード・ラインと、それぞれのビット・ラインに結合されているビ ット・ラッチとを含むフローティング・ケート・メモリー・セルのアレイのた めに、該アレイの中のメモリー・セルの集合の状態を判定する方法において、 前記方法は: そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ビット・ラインの集合をプレチャージ電圧レベルにセットし; そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ワード・ラインにワード・ライン電圧をかけ; そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの 変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれ ぞれの電力レベルが明確に限定されたスレショルドを通過するビット・ライン に結合されているされているビット・ラッチの集合の中のビット・ラッチに定 数を蓄積するステップを有することを特徴とする方法。 2.プレチャージ電圧レベルは、前記の明確に限定されたスレショルドより高い ことを特徴とする請求の範囲第1項に記載の方法。 3.プレチャージ電圧レベルは前記の明確に限定されたスレショルドより低いこ とを特徴とする請求の範囲第1項に記載の方法。 4.変化に応答するステップは、該定数の供給源とビット・ラッチの集合の中の それぞれのビット・ラッチの入力との間に、ゲート端子を有するパス・トラン ジスタを設け、ビット・ラインの集合の中のビット・ラインを該パス・トラン ジスタのゲート端子に接続することを含むことを特徴とする請求の範囲第1項 に記載の方法。 5.変化に応答するステップは、電圧源とビット・ラッチの集合の中のそれぞれ のビット・ラッチの入力との問に、ゲート端子を有するpチャネル・パス・ト ランジスタを設け、ビット・ラインの集合の中のビット・ラインを該pチャネ ル・パス・トランジスタのゲート端子に接続することを含んでおり、該プレチ ャージ電圧レベルは該pチャネル・パス・トランジスタをオフにするのに充分 に高く、前記の明確に限定されたスレショルドは該pチャネル・パス・トラン ジスタをオンにするのに充分であることを特徴とする請求の範囲第1項に記載 の方法。 6.変化に応答するステップは、電圧源とビット・ラッチの集合の中のそれぞれ のビット・ラッチの入力との間に、ゲート端子を有するnチャネル・パス・ト ランジスタを設け、ビット・ラインの集合の中のビット・ラインを該nチャネ ル・パス・トランジスタのゲート端子に接続することを含んでおり、該プレチ ャージ電圧レベルは該nチャネル・パス・トランジスタをオンにするのに充分 に高く、前記の明確に限定されたスレショルドは該nチャネル・パス・トラン ジスタをオンにするのに充分であることを特徴とする請求の範囲第1項に記載 の方法。 7.応答するステップは、実質的にそれぞれのビット・ラインから電流を引き込 むことなく該定数をビット・ラッチに蓄積するステップを含むことを特徴とす る請求の範囲第1項に記載の方法。 8.ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステップ の前に: ビット・ラッチの集合を前記定数の補数にプリセットするステップを含むこ とを特徴とする請求の範囲第1項に記載の方法。 9.前記の応答するステップの後に: データのバイトを読み出すためにビット・ラッチの前記集合への読み出しア クセスを提供するステップを含むことを特徴とする請求の範囲第8項に記載の 方法。 10.ビット・ラッチの前記集合は500より多数の要素を含んでいることを特 徴とする請求の範囲第9項に記載の方法。 11.ビット・ラッチの前記集合は1000より多数の要素を含んでいることを 特徴とする請求の範囲第9項に記載の方法。 12.前記の応答するステップの後に: ビット・ラツチの集合の中の全てのビット・ラッチが該定数を蓄積している か否か判定するステップを含むことを特徴とする請求の範囲第8項に記載の方 法。 13.ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステッ プの前に: プログラムされるべきビット・ラッチの集合のデータを該アレイ中のメモリ ー・セルの集合の中に蓄積し; ビット・ラッチの集合の中の対応するビット・ラッチのデータに応答してビ ット・ラインの集合の中のビット・ラインにプログラミング電位をかけるステ ップを含むことを特徴とする請求の範囲第1項に記載の方法。 14.前記の応答するステップの後に: メモリー・セルの集合のプログラミングを検証するために、ビット・ラッチ の集合の中の全てのビット・ラッチが該定数にセットされているか否か判定す るステップを含むことを特徴とする請求の範囲第13項に記載の方法。 15.前記プログラミング電位は5ボルトより大きいことを特徴とする請求の範 囲第13項に記載の方法。 16.プログラミング電位をかけるステップは、プログラミング電位の供給源と ビット・ラインの集合の中のビット・ラインとの間に、ゲート端子を有するパ ス・トランジスタを設け、ビット・ラッチの集合の中のそれぞれのビット・ラ ッチの出力を該パス・トランジスタのゲート端子に接続することを含むことを 特徴とする請求の範囲第13項に記載の方法。 17.ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステッ プの前に: ビット・ラッチの集合を前記定数の補数にプリセットするステップを含んで おり;前記の応答するステップの後に: 消去動作を検証するために、ビット・ラッチの集合の中のいずれかのビット ・ラッチが該定数にリセットされているか否か判定するステップを含むことを 特徴とする請求の範囲第1項に記載の方法。 18.ビット・ラッチの複数の集合があり、前記の応答するステップは、始めに その複数の集合のうちの第1の集合における変化に応答し、次にその複数の集 合のうちの第2の集合における変化に応答することを含むことを特徴とする請 求の範囲第1項に記載の方法。 19.該第1集合のビット・ラッチは該アレイ中の複数のビット・ラインの中の 1つおきのビット・ラインに結合され、該第2集合中のビット・ラッチは該ア レイ中の前記の複数のビット・ラインの中の残りのビット・ラインに結合され ることを特徴とする請求の範囲第18項に記載の方法。 20.ビット・ラッチの複数の集合があり、プログラム電位をかけるステップは 、始めにその複数の集合のうちの第1の集合の中のビット・ラッチに対応する ビット・ラインにプログラミング電位をかけ、次にその複数の集合のうちの第 2の集合の中のビット・ラッチに対応するビット・ラインにプログラミング電 位をかけることを含むことを特徴とする請求の範囲第13項に記載の方法。 21.該第1集合のビット・ラッチは該アレイ中の複数のビット・ラインの中の 1つおきのビット・ラインに結合され、該第2集合中のビット・ラッチは該ア レイ中の前記の複数のビット・ラインの中の残りのビット・ラインに結合され ることを特徴とする請求の範囲第20項に記載の方法。 22.電力供給電圧が該ビット・ラッチにかけられるようになっていて、前記の 応答するステップの時には該電力供給電圧が下げられることを特徴とする請求 の範囲第1項に記載の方法。 23.フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する 列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結 合されているワード・ラインと、それぞれのビット・ラインに結合されている ビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイの ために、該アレイ中のメモリー・セルの集合をプログラミングする方法におい て、 前記方法は: プログラムされるべきビット・ラッチの集合のデータを該アレイ中のメモリ ー・セルの集合に蓄積し; ビット・ラッチの集合の中の対応するビット・ラッチのデータに応答してビ ット・ラインの集合の中のビット・ラインにプログラミング電位をかけ; そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ビット・ラインの集合をプレチャージ電圧レベルにセットし; そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ワード・ラインにワード・ライン電圧をかけ; そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの 変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれ ぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ライン に結合されているされているビット・ラッチの集合の中のビット・ラッチに定 数を蓄積し; メモリー・セルの集合のプログラミングを検証するために、ビット・ラッチ の集合の中の全てのビット・ラッチが該定数にセットされているか否か判定す るステップを有することを特徴とする方法。 24.フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する 列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結 合されているワード・ラインと、それぞれのビット・ラインに結合されている ビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイに おいて、該アレイ中のメモリー・セルの集合を読み出す方法において、 前記方法は: 該アレイ中のビット・ラインの集合に結合されているビット・ラッチの集合 ビット・ラッチを定数値にセットし; そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ビット・ラインの集合をプレチャージ電圧レベルにセットし; そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ワード・ラインにワード・ライン電圧をかけ; そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの 変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれ ぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ライン に結合されているビット・ラッチの集合の中のビット・ラッチに該定数の補数 を蓄積し; 該ビット・ラインをビット・ラッチの集合中のビット・ラッチから絶縁させ ると共に、ビット・ラッチの集合に蓄積されているデータをデータ入出力構造 に転送するステップを有することを特徴とする方法。 25.フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する 列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結 合されているワード・ラインと、それぞれのビット・ラインに結合されている ビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイに ついて、該アレイ中のメモリー・セルの集合を消去する方法において、 前記方法は: メモリー・セルの集合に消去電位をかけ; ビット・ラッチの集合を定数にプリセットし; そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ビット・ラインの集合をプレチャージ電圧レベルにセットし; そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ワード・ラインにワード・ライン電圧をかけ; そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの 変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれ ぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ライン に結合されているビット・ラッチの集合の中のビット・ラッチに該定数の補数 を蓄積し; メモリー・セルの集合の消去を検証するために、ビット・ラッチの集合中の いずれかのビット・ラッチが該定数にリセットされているか否か判定するステ ップを有することを特徴とする方法。 26.集積回路メモリーにおいて、この集積回路メモリーは: フローティング・ゲート記憶セルのアレイを有し、このアレイは、該アレイ 中のセルの対応する列と結合された複数のビット・ラインと、該アレイ中のセ ルの対応する行と結合された複数のワード・ラインとを含んでおり; データ入出力バスを有し; その複数のビット・ラインとデータ入出力バスとに結合されて、前記の複数 のビット・ラインから選択されたアドレス指定されたビット・ラインの集合を 該データ入出力バスに選択的に接続する列デコーディング回路を有し; 複数のビット・ライン制御エレメントを有し、その複数のビット・ライン制 御エレメントのうちのビット・ライン制御エレメントは前記の複数のビット・ ラインのうちの対応するビット・ラインに結合されており、この複数のビット ・ライン制御エレメントのうちの少なくとも1つのビット・ライン制御エレメ ントは: a) メモリー・エレメントを含んでおり; b) 該メモリー・エレメントと対応するビット・ラインとに接続されてい てロード制御入力を有する第1手段を含んでおり、この第1手段は、該ロード 制御入力上の信号に応答して対応するビット・ラインとメモリー・エレメント との間に電流経路を選択的に接続して対応するビット・ラインからメモリー・ エレメントに制御ビットをロードさせるためのものであり; c) 該メモリー・エレメントと定数供給源とに接続され、イネーブル入力 と、対応するビット・ラインに接続された入力とを有する第2手段を含んでお り、この第2手段は、該イネーブル入力上の信号により使用可能にされたとき に対応するビット・ラインから絶縁された電流経路によって対応するビット・ ライン上の明確に限定された電圧レベルに応答して該定数供給源を該メモリー ・エレメントに選択的に接続して定数を該メモリー・エレメントにロードする ためのものであり; d) 対応するビット・ラインとビット・ライン電圧源とに接続されていて 、イネーブル入力と該メモリー・エレメントに接続された入力とを有する第3 手段を含んでおり、この第3手段は、該イネーブル入力上の信号によって使用 可能にされたときに該メモリー・エレメントから絶縁された電流経路によって 該メモリー・エレメントに蓄積されている制御ビットの一方の状態に応答して 該ビット・ライン電圧源を対応するビット・ラインに選択的に接続するための ものであり; 前記の複数のビット・ライン制御エレメントに結合された制御論理を含んで おり、この制御論理は、該第1手段、第2手段、及び第3手段に信号を供給し て、ロード状態においては該第1手段を使用可能にし、プログラム状態におい ては該第3手段を使用可能にし、検証状態においては該第2手段を使用可能に することによって、この複数のビット・ライン制御エレメントのためにロード 状態、プログラム状態、及び検証状態を確立するようになっていることを特徴 とする集積回路メモリー。 27.前記の少なくとも1つのビット・ライン制御エレメント中のメモリー・エ レメントは: 真ノード及び補数ノードと; 該真ノードに接続された入力と該補数ノードに接続された出力とを有する第 1インバーターと; 該補数ノードに接続された入力と該真ノードに接続された出力とを有する第 2インバーターとを有することを特徴とする請求の範囲第26項に記載の集積 回路メモリー。 28.前記の少なくとも1つのビット・ライン制御エレメントの該第1手段は: 対応するビット・ラインと、該メモリー・エレメントの真ノード及び補数ノ ードのうちの一方との間に接続されたパス・ゲートから成り、このパス・ゲー トは、該第1手段のイネーブル入力に接続されている制御ゲートを有すること を特徴とする請求の範囲第27項に記載の集積回路メモリー。 29.前記の少なくとも1つのビット・ライン制御エレメントの第2手段は: 該定数供給源と、該メモリー・エレメントの真ノード及び補数ノードのうち の一方との間に接続されたパス・ゲートから成り、このパス・ゲートは、対応 するビット・ラインに接続された制御入力と、検証制御信号に接続されたイネ ーブル入力とを有することを特徴とする請求の範囲第27項に記載の集積回路 メモリー。 30.前記の少なくとも1つのビット・ライン制御エレメントの第3手段は: 該ビット・ライン電圧源と、対応するビット・ラインとの間に接続されたパ ス・ゲートから成り、このパス・ゲートは、該メモリー・エレメントの真ノー ド及び補数ノードのうちの一方に接続された制御入力と、データ・ライン制御 信号に接続されたイネーブル入力とを有することを特徴とする請求の範囲第2 7項に記載の集積回路メモリー。 31.該制御論理は状態マシーンを含んでおり、この状態マシーンは: ロード状態においては、該列デコーダーを制御して、該データ入出力バスを介 して供給される制御ビットをビット・ライン制御エレメントの集合にロードし ; プログラム状態においては、該ビット・ライン電圧源をプログラム電位にセ ットし、前記の少なくとも1つのビット・ライン制御エレメントの該第3手段 のイネーブル入力に信号を供給して該プログラム電位を対応するビット・ライ ンに転送し; 検証状態では、複数のビット・ラインをプレチャージし、検証電位を選択さ れたワード・ラインにかけ、前記の少なくとも1つのビット・ライン制御エレ メントの該第2手段のイネーブル入力に信号を供給して、もし対応するビット ・ライン上で前記の明確に限定された電圧レベルが達成されたならば該定数を 前記の少なくとも1つのビット・ライン制御エレメントのメモリー・エレメン トに蓄積するようになっていることを特徴とする請求の範囲第26項に記載の 集積回路メモリー。 32.該制御論理は読み出し動作を実行する状態マシーンを含んでおり、この動 作の時、該状態マシーンは、該ビット・ライン電圧源を読み出し電位にセット し、前記の少なくとも1つのビット・ライン制御エレメントの該第3手段のイ ネーブル入力に信号を供給し、該列デコーダーを制御してビット・ラインの集 合を該データ入出力バスに接続して該メモリー・エレメントからデータの集合 を対応するビット・ライン制御エレメントに供給するようになっていることを 特徴とする請求項26項に記載の集積回路メモリー。 33.該制御論理は、検証状態の第1サイクル時には複数のビット・ライン上の 1つおきのビット・ライン制御エレメントの該第2手段を使用可能にし、検証 状態の第2サイクル時には複数のビット・ライン上の残りのビット・ライン制 御エレメントの該第2手段を使用可能にする論理を含んでいることを特徴とす る請求の範囲第26項に記載の集積回路メモリー。 34.前記の少なくとも1つのビット・ライン制御エレメントのメモリー・エレ メントは供給電圧の源に結合されており、該制御諭理は検証状態の少なくとも 一部分の時に該供給電圧を下げる論理を含んでいることを特徴とする請求の範 囲第26項に記載の集積回路メモリー。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/US1996/010393 WO1997048101A1 (en) | 1996-06-14 | 1996-06-14 | Floating gate memory device with low current page buffer |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006232780A Division JP2007026652A (ja) | 2006-08-02 | 2006-08-02 | 低電流ページ・バッファーを有するフローティング・ゲート・メモリー・デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000512057A true JP2000512057A (ja) | 2000-09-12 |
Family
ID=22255336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10501550A Pending JP2000512057A (ja) | 1996-06-14 | 1996-06-14 | 低電流ページ・バッファーを有するフローティング・ゲート・メモリー・デバイス |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0904589B1 (ja) |
JP (1) | JP2000512057A (ja) |
DE (1) | DE69633577T2 (ja) |
WO (1) | WO1997048101A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1067557B1 (en) * | 1999-06-22 | 2005-02-02 | STMicroelectronics S.r.l. | Flash compatible EEPROM |
FR2803080A1 (fr) * | 1999-12-22 | 2001-06-29 | St Microelectronics Sa | Memoire flash programmable page par page |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0713879B2 (ja) * | 1985-06-21 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
US5363330A (en) * | 1991-01-28 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming |
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-
1996
- 1996-06-14 EP EP96921634A patent/EP0904589B1/en not_active Expired - Lifetime
- 1996-06-14 WO PCT/US1996/010393 patent/WO1997048101A1/en active IP Right Grant
- 1996-06-14 DE DE69633577T patent/DE69633577T2/de not_active Expired - Lifetime
- 1996-06-14 JP JP10501550A patent/JP2000512057A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE69633577D1 (de) | 2004-11-11 |
EP0904589B1 (en) | 2004-10-06 |
EP0904589A4 (en) | 2000-07-12 |
DE69633577T2 (de) | 2005-10-13 |
WO1997048101A1 (en) | 1997-12-18 |
EP0904589A1 (en) | 1999-03-31 |
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Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050907 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051017 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051206 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060404 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060802 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061004 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061004 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061124 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20061214 |
|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090123 |