JP3540777B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3540777B2 JP3540777B2 JP2001188486A JP2001188486A JP3540777B2 JP 3540777 B2 JP3540777 B2 JP 3540777B2 JP 2001188486 A JP2001188486 A JP 2001188486A JP 2001188486 A JP2001188486 A JP 2001188486A JP 3540777 B2 JP3540777 B2 JP 3540777B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- bit line
- row address
- line
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、高速読出しが可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的書替えを可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の中で高集積化可能なものとして、ＮＡＮＤセル型ＥＥＰＲＯＭが知られている。一つのメモリセルは基板上に絶縁膜を介して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でそのソース、ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。
【０００３】
ＮＡＮＤセルの一端側ドレインは選択ゲートを介してビット線に接続され、他端側ソースはやはり選択ゲートを介して共通ソース線に接続される。この様なメモリセルが複数個マトリクス配列されてＥＥＰＲＯＭが構成される。メモリセルアレイは通常、ｎ型半導体基板に形成されたｐ型ウェル内に形成される。
【０００４】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りである。データ書込みは、ビット線から遠い方のメモリセルから順に行う。ｎチャネルの場合を説明すると、選択されたメモリセルの制御ゲートには昇圧された書込み電位Ｖpp（＝２０Ｖ程度）を印加し、これよりビット線側にある非選択メモリセルの制御ゲートおよび選択ゲートには中間電位ＶH （＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ（例えば“１”）または中間電位（例えば“０”）を印加する。このときビット線の電位は非選択メモリセルを転送されて選択メモリセルのドレインまで伝わる。データ“１”のときは、選択メモリセルの浮遊ゲートとドレイン間に高電界がかかり、ドレインから浮遊ゲートに電子がトンネル注入されてしきい値が正方向に移動する。データ“０”のときはしきい値変化はない。
【０００５】
データ消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。すなわち全ての制御ゲート、選択ゲートを０Ｖとし、ｐ型ウェルおよびｎ型基板に昇圧された消去電位ＶppE （＝２０Ｖ）を印加する。これにより全てのメモリセルにおいて浮遊ゲートの電子がウェルに放出され、しきい値が負方向に移動する。
【０００６】
データ読出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲートおよび選択ゲートを電源電位Ｖcc（＝５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【０００７】
この様な従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、複数のメモリセルが縦列接続されているため、読出し時のセル電流が小さく、ランダム読出しに時間がかかる問題があった。
【０００８】
例えば、８ビット縦列接続でＮＡＮＤセルを構成した場合、読出し時のセル電流は最悪１μA となる。読出し時の最悪条件は、ＮＡＮＤセル８ビット中の７ビットが論理“０”のメモリセル（しきい値電圧が０．５Ｖ以上３．５Ｖ以下）で、読出す１ビットが論理“１”のメモリセル（しきい値電圧が−０．５Ｖ以下）の場合である。
【０００９】
４Ｍビットレベルでは、ビット線１本当たりの容量は約０．５pFであるため、ビット線を５Ｖのプリチャージ電位から０Ｖまで放電するのに要する時間は、
５Ｖ×０．５［pF］／１［μA ］＝２．５［μsec ］
となる。
【００１０】
また、ワード線に多結晶シリコン膜を用いると、ワード線の選択に長い時間が必要となる。
【００１１】
例えば、多結晶シリコン膜のシート抵抗を５０Ω／□とすると、ワード線の幅は０．７μm 、長さは３．５mmであるため、１本のワード線の抵抗は２５０ kΩとなる。また１本のワード線の容量は、４pFであるためワード線の時定数は集中定数で１μsec となる。
【００１２】
従って、従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、ランダム読出しに最低３．５μsec かかっていた。
【００１３】
ワード線にシリサイドを用いて、ワード線の選択時間を現在の１μsecから１００nsecと短くしても、依然として小さなセル電流による読出し時間は変化せず、最低２．５μsecはかかる見積もりになる。
【００１４】
一方、従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、各ビット線には、ラッチ回路を兼ねたセンスアンプ回路がある。このセンスアンプ兼ラッチ回路にデータが取込まれると、カラムアドレスの切換えにより、連続的なカラム読出しが可能となっている。このカラム読出しに要する時間は１００nsecと短い。
【００１５】
従って、従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、ランダム読出しがカラム読出しの３５倍も時間がかかるという問題があった。
【００１６】
また最近、ＥＥＰＲＯＭの用途として、例えばフレキシブルディスクとの置換えや、固体電子カメラのフィルム用の記憶媒体としての用途が広がりつつある。このような用途では、その読出しにおいて、１ビット単位のランダムな読出しは行なわれず、１ブロック、１セクター単位の連続読出しが行なわれる。
【００１７】
例えば、ワード線１本当たり、４ｋbit のメモリセルが選択され、１ブロックがワード線８本、すなわち３２ｋbit のメモリセルで構成されている場合、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、ワード線が切換わるたびに、３．５μsec の無駄時間がはいるため、円滑な連続読出しが妨げられるという問題があった。
【００１８】
同様のことは、ＮＡＮＤセル型ＥＥＰＲＯＭに限らず、高集積化によってワード線抵抗の増大およびビット線容量の増大が進み、セル電流が小さくなると、他のＥＥＰＲＯＭ等において問題になる。
【００１９】
【発明が解決しようとする課題】
以上のように従来のＥＥＰＲＯＭでは、ワード線の切替え時に無駄な時間が入り、とくにランダム読出しやブロック読出しの高速性が損なわれるという問題があった。
【００２０】
本発明は、この様な点に鑑みなされたもので、ワード線の切換え時に発生する無駄時間を無視できる程小さくして、円滑な高速読出しを可能とした不揮発性半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置では、各ビット線に設けられたラッチ機能を有するセンスアンプ回路に記憶されているあるワード線で選択されたメモリセルのデータに関してカラム読出しを行なっている間に、ビット線とセンスアンプ回路の間をビット線トランスファゲートにより遮断し、次のワード線で選択されるメモリセルのデータのビット線への読出しを同時に行なうタイミング制御手段を設けたことを特徴とする。
【００２２】
本発明によれば、ワード線の切替え時に生じるワード線選択とメモリセルデータのビット線への読出しに要する時間が、カラム読出し時間内に取り込まれるために、外部的には無駄時間とならず、結果的に円滑な高速読出しが可能になる。
【００２３】
例えば、ワード線１本当たり４ｋbit のメモリセルが接続され、１ブロックがワード線８本、すなわち３２ｋbit のメモリセルで構成されている場合、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、ワード線が切換わるたびに、３．５μsec の無駄時間が入るので、１ブロック分の読み出し時間が、
（３．５[ μsec]＋１００［ｎsec]×4095）×８＝３３０４［μsec]
となる。
【００２４】
これに対して本発明では、ワード線の切換え時に発生する無駄時間が必要なくなり、これに代って例えば、カラム読出し時間１００［ｎsec]のダミーサイクを挿入すればよく、１ブロックの読出し時間は、
３．５［μsec]＋１００［ｎsec]×4095
＋（１００［ｎsec]＋１００［ｎsec]×4095）×７
＝３２８０．９［μsec]
となる。
【００２５】
したがって本発明によれば、高速の連続読出しが可能となる。
【００２６】
【発明の実施の形態】
本発明の実施の形態を図面を用いて、以下に具体的に説明する。
【００２７】
図１は、本発明の一実施形態の不揮発性半導体記憶装置のブロック構成であり、図２はそのメモリセルアレイ構成を示し、図３は同じくセンスアンプ回路部の構成を示している。
【００２８】
図１において、１は不揮発性メモリセルを配列したメモリセルアレイ、２はワード線選択を行うロウデコーダ、３はデータラッチ機能を有するセンスアンプ回路、４はビット線選択を行うカラムデコーダ、５，６はそれぞれ外部アドレスを取り込むロウアドレス・バッファ，カラムアドレス・バッファ、７はデータ入出力線ＩＯ，／ＩＯを介してセンスアンプ回路３と接続されるＩ／Ｏセンスアンプ回路、８はデータ出力バッファ、９はデータ入力バッファ、１０はチップ・イネーブル／ＣＥ，アウトプット・イネーブル／ＯＥ，ライト・イネーブル／ＷＥ等の外部制御信号により内部回路のタイミング制御クロックを発生する論理制御回路である。
【００２９】
メモリセルアレイ１は、図２に示すように、複数本のワード線ＷＬi （ｉ＝0 ，，１，…，ｍ）とこれと交差する複数本のビット線ＢＬj （ｊ＝０，１，…，ｎ）が配設され、これらの各交差部に、ワード線ＷＬi によって選択されてビット線ＢＬj との間でデータの授受が行われる不揮発性メモリセルＭＣijが配置されて構成されている。メモリセルＭＣijは例えば、ＦＥＴＭＯＳ構造を有するＥＥＰＲＯＭセルである。各ビット線ＢＬj には、読出し時にこれを読出し電位ＶR にプリチャージするためのＰＭＯＳトランジスタＱj1が設けられている。
【００３０】
ビット線ＢＬj は、図３に示すように、それぞれＮＭＯＳトランジスタからなるビット線トランスファゲートＱj2を介してビット線センスアンプＳＡj に接続されている。センスアンプＳＡj は、カラムデコーダ４により選択されるカラム選択線ＣＳＬj によって制御されるＮＭＯＳトランジスタかならるカラム選択ゲートＱj3，Ｑj4を介してデータ入出力線ＩＯ，／ＩＯに接続されている。
【００３１】
図４ないし図６は、この実施の形態の不揮発性半導体記憶装置の読出し動作を示すタイミング図である。
【００３２】
チップイネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになり、チップ外部入力のロウアドレス、カラムアドレスがチップ内部に取り込まれると、読出し動作が始まる（時刻ｔ0 ）。
【００３３】
まず、ビット線ＢＬj をプリチャージする制御信号ＰＲＥＢがＶccからＶssになり（時刻ｔ1 ）、これによりＰＭＯＳトランジスタＱj1がオンになって、ビット線ＢＬj がＶR までプリチャージされる。プリチャージ後、制御信号ＰＲＥＢは再び、ＶssからＶccになり、ＰＭＯＳトランジスタＱj1がオフになって、ビット線ＢＬj はＶR 電位でフローティング状態になる。
【００３４】
次に、ロウアドレスによって選択されたワード線ＷＬ0 がＶssから"Ｈ"レベル電位ＶH になり（時刻ｔ2 ）、このワード線ＷＬ0 により選ばれたメモリセルメモリセルＭＣ0jのデータがそれぞれビット線ＢＬj に読み出される。この場合、メモリセルのトランジスタのしきい値電圧を論理“０”で５Ｖ以上（例えば６Ｖ）、論理“１”で５Ｖ未満（例えば４Ｖ）と設定しておけば、論理“０”のメモリセルデータが読み出されているビット線は、ＶR 電位を保ち、一方、論理“１”のメモリセルデータが読出されているビット線はＶR 電位から放電される。
【００３５】
論理“１”のメモリセルデータが読出されているビット線の電位が、センスアンプＳＡj の回路しきい値よりも低くなった時点（時刻ｔ3 ）で、ビット線トランスファゲートの制御信号ＴＧがＶssからＶccになり、ビット線データがセンスアンプＳＡj に伝達される。
【００３６】
その後、ワード線ＷＬ0 、ビット線トランスファゲート制御信号ＴＧはＶccからＶssに戻る（時刻ｔ5 ）。このタイミングｔ5 は、ビット線の情報が伝達されたセンスアンプＳＡj がセンス動作中でも良いし、センス動作が終了した後でも良い。また、ワード線ＷＬ0 とビット線トランスファゲート制御信号ＴＧのうちどちらかを先行させて、ＶccからＶssに戻しても良い。
【００３７】
カラムアドレスによって選択されたカラム選択線ＣＳＬ0 がＶssからＶccになると（時刻ｔ4 ）、センスアンプＳＡ0 に読出されてラッチされているデータが入出力線Ｉ０，／Ｉ０に伝達され、入出線センスアンプ回路７，データ出力バッファ８を介して出力される。カラムアドレスが変化すると、カラムアドレス遷移検知回路がそれを検知し、次のカラム選択線ＣＳＬ1 が選択され（時刻ｔ7 ）、センスアンプＳＡ1 に読出されているデータが出力される。
【００３８】
こうして、順次センスアンプＳＡ0 からＳＡn に記憶されているデータが読出されていくが、このカラム読出し動作が続いている間に、ロウアドレスが変化すると、それをロウアドレス遷移検知回路が検知してビット線プリチャージ信号ＰＲＥＢがＶccからＶssになり、ビット線ＢＬj が再びＶR まで充電される（時刻ｔ6 ）。ビット線充電後、制御信号ＰＲＥＢは再びＶccからＶssになり、ビット線ＢＬj はＶR 電位でフローティング状態になって、ロウアドレスによって選択された次のワード線ＷＬ1 がＶssからＶH になり（時刻ｔ8 ）、メモリセルＭＣ1jのデータがビット線ＢＬj に読出される。
【００３９】
このワード線の切替えによるメモリセルデータのビット線への読出しは、ビット線トランスファゲートＱj2がすでに時刻ｔ5 でオフになっているため、センスアンプＳＡj から入出力線ＩＯ，／ＩＯへのデータ転送と同時進行の形で支障なく行われる。
【００４０】
ｎ番目のカラムアドレスにより、カラム選択線ＣＳＬn が選択され（時刻ｔ9 ）、センスアンプＳＡn の記憶データが出力された後、センスアンプ・リセット信号ＲＥＳＥＴＢがＶccからＶssになる（時刻ｔ10）。これにより、ワード線ＷＬ0 で選択されたメモリセルＭＣ0jのデータが記憶されているセンスアンプＳＡj がすべてリセットされる。
【００４１】
次にセンスアンプ・リセット信号ＲＥＳＥＴＢがＶssからＶccに戻り、ビット線トランスファゲート制御信号ＴＧがＶssからＶssになると（時刻ｔ11）、ワード線ＷＬ1 で選択されたメモリセルＭＣ1jのデータが読出されているビット線ＢＬj がセンスアンプＳＡj に接続され、ビット線データがセンスアンプＳＡj に伝達される。
【００４２】
その後、先のカラム読出しと同様に、カラム選択線ＣＳＬj が順次選択され（時刻ｔ12，ｔ14，…）、センスアンプＳＡj の記憶データが順次読出される。その間、ワード線ＷＬ1 およびビット線トランスファゲート制御信号ＴＧがＶssに戻り（時刻ｔ13）、さらにロウアドレスが変化すると、次のワード線ＷＬ2 が選択される（時刻ｔ15）という過程が繰り返えし行なわれる。
【００４３】
なお、センスアンプＳＡj の記憶データが順次読出されている間に、次のロウアドレスが取り込まれるタイミングは、ロウアドレスの変化を検知し、ビット線がプリチャージされ、ワード線が選択され、メモリセルのデータがビット線に読出され、論理“１”のビット線の電位がセンスアンプの回路しきい値よりも低下するまでの過程が、カラム選択線ＣＳＬn が選択されるまでに終了するようなタイミングで行なわれる。
【００４４】
最後のロウアドレスが取り込まれ、ワード線ＷＬm によって選択されるメモリセルＭＣmjのデータが読出され、チップイネーブルＣＥが“Ｌ”レベルから“Ｈ”レベルに戻ると（時刻ｔ16）、読出し動作が終了する。
【００４５】
図７は、より具体的に本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用した実施の形態のメモリセルアレイの構成であり、図８は同じくセンスアンプ回路部の構成である。
【００４６】
メモリセルアレイは、図７に示すように、７個のメモリセルが隣接するもの同士でソース、ドレインを共用する形で直列接続されてＮＡＮＤセルを構成している。ＮＡＮＤセルの一端部のドレインは選択ゲートを介してビット線ＢＬに接続され、他端部のソースはやはり選択ゲートを介して共通ソース線に接続されている。
【００４７】
ビット線センスアンプ回路ＳＡj は、図８に示すように、クロック同期型の２個のＣＭＯＳインバータＩＮＶ1 ，ＩＮＶ2 を用いて構成されている。
【００４８】
なおビット線センスアンプ回路は、１ビット線に１個ではなく、例えば図９に示すように、複数のビット線に１個設けられる所謂共有センスアンプ方式とすることもできる。
【００４９】
図１０ないし図１２は、この実施の形態のＮＡＮＤセル型ＥＥＰＲＯＭの読出し動作を示すタイミング図である。
【００５０】
チップイネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになり、チップ外部入力のロウアドレス、カラムアドレスがチップ内部に取り込まれると、読出し動作が始まる。ビット線をプリチャージする制御信号ＰＲＥＢがＶccからＶssになり、ＰＭＯＳトランジスタＱj1がオンになって、ビット線ＢＬj がプリチャージされる。ビット線プリチャージ後、制御信号ＰＲＥＢは再びＶccからＶssになり、ビット線ＢＬj は電位ＶR のフローティング状態となる。そしてロウアドレスによって選択されたワード線ＷＬ00がＶssを保ち、同じＮＡＮＤセル内の他のワード線ＷＬ01〜ＷＬ07、およびドレイン側，ソース側の選択ゲート線ＳＧＤ0 ，ＳＧＳ0 がＶssからＶccになって、選択ワード線ＷＬ00に沿うメモリセルＭＣ000 〜ＭＣn00 のデータがビット線ＢＬj に読出される。
【００５１】
メモリセルのしきい値電圧を例えば、論理“０”で０．５Ｖ〜３．５Ｖ、論理"１"で−０．５Ｖ以下に設定しておけば、論理“０”のメモリセルデータが読出されているビット線は、ＶR を保ち、論理“１”のメモリセルデータが読出されてるビット線は放電される。論理“１”のメモリセルデータが読出されているビット線の電位がセンスアンプＳＡj の回路しきい値よりも低くなった時点で、ビット線トランスファゲートの制御信号ＴＧがＶssからＶccになり、ビット線データがセンスアンプＳＡj に伝達される。
【００５２】
その後、ワード線ＷＬ01〜ＷＬ07および選択ゲート線ＳＧＤ0 ，ＳＧＳ0 、ビット線トランスファゲート制御信号ＴＧがＶccからＶssに戻るが、そのタイミングは、ビット線の情報が伝達されたセンスアンプＳＡj がセンス動作中でも良いし、センス動作が終了した後でも良い。また、ワード線および選択ゲート線とビット線トランスファゲート制御信号ＴＧのうち、どちらかを先行させてＶccからＶssに戻しても良い。
【００５３】
次に、カラムアドレスによって選択されたカラム選択線ＣＳＬ0 がＶssからＶccになり、センスアンプＳＡ0 に読出されているデータが入出力線Ｉ０，／Ｉ０線に伝達され、入出線センスアンプ回路，データ出力バッファを介して出力される。
【００５４】
カラムアドレスが変化すると、カラムアドレス遷移検知回路がそれを検知して次のカラム選択線ＣＳＬ1 が選択され、センスアンプＳＡ1 にラッチされているデータが出力される。
【００５５】
こうして、順次センスアンプ回路ＳＡ0 からＳＡn に記憶されているデータが、読出されていくが、それと同時に、ロウアドレスが変化すると、それをロウアドレス遷移検知回路が検知し、ビット線プリチャージ信号ＰＲＥＢがＶccからＶssになり、ビット線ＢＬj を再びＶR まで充電する。充電後、制御信号ＰＲＥＢは再びＶccからＶssになり、ビット線ＢＬj がプリチャージされる。そしてロウアドレスによって選択された次のワード線ＷＬ01がＶssを保ち、同じＮＡＮＤセル内の残りのワード線および選択ゲート線がＶssからＶccになりワード線ＷＬ01に沿うメモリセルのデータがビット線ＢＬj に読出される。
【００５６】
ｎ番目のカラムアドレスにより、カラム選択線ＣＳＬn が選択され、センスアンプＳＡn の記憶データが出力された後に、センスアンプ・リセット信号ＲＥＳＥＴＢがＶccからＶssになり、メモリセル・データが記憶されているセンスアンプＳＡj がリセットされる。センスアンプ・リセット信号ＲＥＳＥＴＢがＶssからＶccに戻り、ビット線トランスファゲート制御信号ＴＧがＶssからＶccになると、選択ワード線ＷＬ01に沿うメモリセルのデータが読出されているビット線ＢＬj がセンスアンプＳＡj に接続され、ビット線に読出されているデータがセンスアンプに伝達される。
【００５７】
その後、カラム選択線ＣＳＬj が順次選択され、センスアンプＳＡj の記憶データが順次読出される。このカラム読出しが行われている間に、ロウアドレスが変化し、同様の過程が繰り返えし行なわれる。
【００５８】
最後のロウアドレスが取り込まれ、ワード線ＷＬ07によって選択されるメモリセルのデータが読出され、チップイネーブル／ＣＥが“Ｌ”レベルから“Ｈ”レベルに戻ると、読出し動作が終了する。
【００５９】
以上のようにして本発明によれば、ビット線センスアンプ回路にラッチされているデータが入出力線に読み出されている間、ビット線とセンスアンプ回路の間はビット線トランスファゲートにより切り離されて、次に選択されたワード線によりメモリセル・データがビット線に読み出されるという動作が繰り返される。
【００６０】
なお、本発明においては、以上に説明した連続読出し以外に通常のランダム読出しや、ページ・モード、スタティックカラムモードなど、ページ（ワード線方向）に関してランダムな読出しも可能である。したがって、連続読出しモードと通常読出しモードとの切換えに、チップ外部から入力される制御信号／ＳＣＡＮを用いても良い。
【００６１】
この外部制御信号／ＳＣＡＮは、図１に示すように論理制御回路１０に入り、これにより、連続読出しモードと通常読出しモードが切り替えられる。
【００６２】
図１３は、この様な切り替え制御信号／ＳＣＡＮを用いた実施の形態の読出し動作を示すタイミング図である。制御信号／ＳＣＡＮが“Ｈ”レベルから“Ｌ”レベルになり、チップ・イネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになると連続読出しモードになり、ランダムなロウアドレスｊ７，ｋ５，…，ｓ３が取込まれ、各ロウアドレスに対してカラムアドレスに０からｎまで連続的に取込まれる。
【００６３】
図１３(a) のようにランダムにロウアドレスが入力されると、メモリセルの読出される順番は図１３(b) のようになる。
【００６４】
また、カラムアドレスの入力の際に、図１３(c) に示すように、第ｎ番目と第０番目の間にダミーサイクルを１パルス入力しても良い。このダミーサイクル中に、前のデータが記憶されているセンスアンプ回路がリセットされ、ビット線に読出されている次のメモリセルのデータがセンスアンプに転送される過程が行なわれる。
【００６５】
図１４は、カラムアドレスカウンタ１１を設けて、これに切り替え制御信号／ＳＣＡＮを入力するようにした実施の形態である。
【００６６】
連続読出しモードの時は、外部入力のカラムアドレスではなく、制御信号／ＳＣＡＮを図１５(a) に示すようにトグルさせることにより、カラムアドレス・カウンタ１１により内部カラムアドレスを順次発生させる。この場合も、図１５(b) に示すように、カラムアドレスのｎ番目と０番目の間に／ＳＣＡＮを１パルスダミーサイクルとして入力するシステムにしてもよい。
【００６７】
図１６は、更に複数組のロウアドレスを記憶しておくロウアドレス・ラッチ回路１２を設けた実施の形態である。ロウアドレス・ラッチ回路１２は、カラムアドレス・カウンタ１１の出力により制御されて、ある特定のカラムアドレスでラッチされているロウアドレスが取り込まれる。
【００６８】
すなわち図１９(a) に示すように、特定の内部カラムアドレス、図の場合ｌ番目のカラムアドレスが出力されると、ロウアドレスラッチ回路１２に記憶されているロウアドレスが出力される。
【００６９】
図１７は、ある特定のカラムアドレスを外部入力とした場合で、この場合も本発明は有効である。
【００７０】
さらに第１８図に示すように、ＮＡＮＤ列で縦列接続されたメモリセル数と同ビット数のシフトレジスタ回路１３を設けても良い。この場合、例えば、ワード線ＷＬ00〜ＷＬ07のＮＡＮＤセル列が選択されると、図１９(b) に示すように、１ブロック分（n+1)×８ビットのデータが連続的に読出される。
【００７１】
また、シフトレジスタを用いているため、入力ロウアドレスで指定された先頭ワード線がＷＬ01の場合でも、ワード線ＷＬ07の選択後、ワード線ＷＬ00に戻り、指定されたＮＡＮＤ列の全ワード線に関してのデータを連続的に読出すことが可能である。
【００７２】
また、図２０に示したように、ロウアドレスカウンタ１４もチップ内部に設け、ロウアドレスカウンタ１４の最大ビット数に相当するワード線、若しくは、全ワード線に関するメモリセルのデータを連続的に読出すようにした場合でも本発明は有効である。
【００７３】
また、連続読出しモードの切換えは、連続読出し用の制御信号／ＳＣＡＮを用いずに、図２１に示したようにライトイネーブル／ＷＥとデータ入力Ｄinより入力されるデータをコマンドとして制御するように構成することもできる。このようなコマンド方式は少なくとも２ビット以上の多ビット構成の場合、特に有効となる。
【００７４】
なお以上では、連続読出しのためのタイミング制御回路の具体構成を示さなかったが、これを示せば、図２２のようになる。チップイネーブル／ＣＥが“Ｌ”レベル状態でチップ外部のロウアドレスＲow Ａdd. が変化すると、これがロウアドレスバッファによりチップ内部に取り込まれ、ロウドレス遷移検知回路２１よってロウアドレス検知パルスが発生される。このパルスを受けて、ビット線プリチャージ回路２２が作動してビット線ＢＬがプリチャージされる。充電後、ビット線ＢＬはフローティング状態になり、ロウデコーダ／ワード線ドライバ２３によりワード線ＷＬが選択される。
【００７５】
メモリセル・データがビット線ＢＬを介してビット線センスアンプＢＬ・Ｓ／Ａに伝達されると、ワード線ＷＬがリセットされ、ビット線トランスファゲートＴＧがトランスファゲートドライバ２４の出力により非導通状態になる。
【００７６】
次に、カラム選択線ＣＳＬ0 が選択され、ビット線センスアンプＢＬ・Ｓ／Ａ0 に読み出されているデータが入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、入出力線センスアンプＩ／Ｏ・Ｓ／Ａ、データ出力バッファを介して出力される。
【００７７】
次に、カラムアドレスＣol. Ａdd. が変化すると、カラムアドレス遷移検知回路２５がこれを検知してパルスを発生し、これによって制御されるカラムデコーダ／カラム選択線ドライバ２６によって次のカラム選択線ＣＳＬ1 が選択され、ビット線センスアンプＢＬ・Ｓ／Ａ1 に読み出されているデータが出力される。
【００７８】
こうして順次ビット線センスアンプＢＬ・Ｓ／Ａ0 からＢＬ・Ｓ／Ａn に記憶されているデータが読み出されるが、それと同時に次のロウアドレスＲow Ａdd. が変化すると、これをロウアドレス遷移検知回路２１が検知してパルスを発生する。このパルスを受けて、ビット線プリチャージ回路２２が作動してビット線ＢＬが再度プリチャージされる。充電後、ビット線ＢＬはフローティング状態になり、ロウデコーダ／ワード線ドライバ２３によりワード線ＷＬが選択される。
【００７９】
その後、ｎ番目のカラムアドレスによりカラム選択線ＣＳＬn が選択され、ビット線センスアンプＢＬ・Ｓ／Ａn のデータが読み出された後、リセット信号ドライバ２７から得られるビット線センスアンプリセット信号ＲＥＳＥＴB によりビット線センスアンプＢＬ・Ｓ／Ａ0 〜Ｓ／Ａn がリセットされる。
【００８０】
ビット線センスアンプリセット信号ＲＥＳＥＴB が元に戻り、下記ドライバ２４によりビット線トランスファゲートが導通状態になると、メモリセルデータを読出しているビット線ＢＬがビット線センスアンプに接続される。
【００８１】
その後、カラム選択線ＣＳＬ0 〜ＣＳＬn が順次選択され、ビット線センスアンプＢＬ・Ｓ／Ａ0 〜Ｓ／Ａn のデータが順次読み出される。このカラム読出しの間にさらに次のロウアドレスＲow Ａdd. が変化して、上記と同様の過程が繰り返される。
【００８２】
【発明の効果】
以上述べてきたように本発明による不揮発性半導体記憶装置では、連続読出し動作において、ワード線切替え時に要した無駄時間がなくなり、アドレスで指定されたＮＡＮＤ列１ブロック分や全ワード線に関してのメモリセルのデータが円滑に連続読出し可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置の構成を示す図。
【図２】同実施形態のメモリセルアレイの構成を示す図。
【図３】同実施形態のセンスアンプ部の構成を示す図。
【図４】同実施形態の連続読出し動作を示すタイミング図。
【図５】同実施形態の連続読出し動作を示すタイミング図。
【図６】同実施形態の連続読出し動作を示すタイミング図。
【図７】ＮＡＮＤセル型ＥＥＰＲＯＭに適用した実施の形態のメモリセルアレイ構成を示す図。
【図８】同実施形態のセンスアンプの具体的構成例を示す図。
【図９】共有センスアンプ方式を示す図。
【図１０】同実施形態の連続読出し動作を説明するためのタイミング図。
【図１１】同実施形態の連続読出し動作を説明するためのタイミング図。
【図１２】同実施形態の連続読出し動作を説明するためのタイミング図。
【図１３】連続読出し制御信号／ＳＣＡＮを用いた実施の形態の入力タイミング図。
【図１４】カラムアドレスカウンタを内蔵した実施の形態の構成を示す図。
【図１５】同実施形態の動作を説明するためのタイミング図。
【図１６】ロウアドレスラッチ回路を内蔵した実施の形態の構成を示す図。
【図１７】図１６でカラムアドレスを外部入力とした実施の形態の構成を示す図。
【図１８】ロウアドレスシフトレジスタを内蔵した実施の形態の構成を示す図。
【図１９】図１６および図１８の実施の形態の連続読出し動作を説明するための図。
【図２０】ロウアドレスカウンタを内蔵した実施の形態の構成を示す図。
【図２１】読出しモード切替えの別の方法を説明するための図。
【図２２】本発明でのタイミング制御回路の構成例を示す図。
【符号の説明】
１…メモリセルアレイ、
２…ロウデコーダ、
３…センスアンプ／データラッチ、
４…カラムデコーダ、
５…ロウアドレスバッファ、
６…カラムアドレスバッファ、
７…Ｉ／Ｏセンスアンプ、
８…データ出力バッファ、
９…データ入力バッファ、
１０…論理制御回路、
１１…カラムアドレスカウンタ、
１２…ロウアドレスラッチ、
１３…シフトレジスタ。
【発明の属する技術分野】
本発明は、高速読出しが可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的書替えを可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の中で高集積化可能なものとして、ＮＡＮＤセル型ＥＥＰＲＯＭが知られている。一つのメモリセルは基板上に絶縁膜を介して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でそのソース、ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。
【０００３】
ＮＡＮＤセルの一端側ドレインは選択ゲートを介してビット線に接続され、他端側ソースはやはり選択ゲートを介して共通ソース線に接続される。この様なメモリセルが複数個マトリクス配列されてＥＥＰＲＯＭが構成される。メモリセルアレイは通常、ｎ型半導体基板に形成されたｐ型ウェル内に形成される。
【０００４】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りである。データ書込みは、ビット線から遠い方のメモリセルから順に行う。ｎチャネルの場合を説明すると、選択されたメモリセルの制御ゲートには昇圧された書込み電位Ｖpp（＝２０Ｖ程度）を印加し、これよりビット線側にある非選択メモリセルの制御ゲートおよび選択ゲートには中間電位ＶH （＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ（例えば“１”）または中間電位（例えば“０”）を印加する。このときビット線の電位は非選択メモリセルを転送されて選択メモリセルのドレインまで伝わる。データ“１”のときは、選択メモリセルの浮遊ゲートとドレイン間に高電界がかかり、ドレインから浮遊ゲートに電子がトンネル注入されてしきい値が正方向に移動する。データ“０”のときはしきい値変化はない。
【０００５】
データ消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。すなわち全ての制御ゲート、選択ゲートを０Ｖとし、ｐ型ウェルおよびｎ型基板に昇圧された消去電位ＶppE （＝２０Ｖ）を印加する。これにより全てのメモリセルにおいて浮遊ゲートの電子がウェルに放出され、しきい値が負方向に移動する。
【０００６】
データ読出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲートおよび選択ゲートを電源電位Ｖcc（＝５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【０００７】
この様な従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、複数のメモリセルが縦列接続されているため、読出し時のセル電流が小さく、ランダム読出しに時間がかかる問題があった。
【０００８】
例えば、８ビット縦列接続でＮＡＮＤセルを構成した場合、読出し時のセル電流は最悪１μA となる。読出し時の最悪条件は、ＮＡＮＤセル８ビット中の７ビットが論理“０”のメモリセル（しきい値電圧が０．５Ｖ以上３．５Ｖ以下）で、読出す１ビットが論理“１”のメモリセル（しきい値電圧が−０．５Ｖ以下）の場合である。
【０００９】
４Ｍビットレベルでは、ビット線１本当たりの容量は約０．５pFであるため、ビット線を５Ｖのプリチャージ電位から０Ｖまで放電するのに要する時間は、
５Ｖ×０．５［pF］／１［μA ］＝２．５［μsec ］
となる。
【００１０】
また、ワード線に多結晶シリコン膜を用いると、ワード線の選択に長い時間が必要となる。
【００１１】
例えば、多結晶シリコン膜のシート抵抗を５０Ω／□とすると、ワード線の幅は０．７μm 、長さは３．５mmであるため、１本のワード線の抵抗は２５０ kΩとなる。また１本のワード線の容量は、４pFであるためワード線の時定数は集中定数で１μsec となる。
【００１２】
従って、従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、ランダム読出しに最低３．５μsec かかっていた。
【００１３】
ワード線にシリサイドを用いて、ワード線の選択時間を現在の１μsecから１００nsecと短くしても、依然として小さなセル電流による読出し時間は変化せず、最低２．５μsecはかかる見積もりになる。
【００１４】
一方、従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、各ビット線には、ラッチ回路を兼ねたセンスアンプ回路がある。このセンスアンプ兼ラッチ回路にデータが取込まれると、カラムアドレスの切換えにより、連続的なカラム読出しが可能となっている。このカラム読出しに要する時間は１００nsecと短い。
【００１５】
従って、従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、ランダム読出しがカラム読出しの３５倍も時間がかかるという問題があった。
【００１６】
また最近、ＥＥＰＲＯＭの用途として、例えばフレキシブルディスクとの置換えや、固体電子カメラのフィルム用の記憶媒体としての用途が広がりつつある。このような用途では、その読出しにおいて、１ビット単位のランダムな読出しは行なわれず、１ブロック、１セクター単位の連続読出しが行なわれる。
【００１７】
例えば、ワード線１本当たり、４ｋbit のメモリセルが選択され、１ブロックがワード線８本、すなわち３２ｋbit のメモリセルで構成されている場合、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、ワード線が切換わるたびに、３．５μsec の無駄時間がはいるため、円滑な連続読出しが妨げられるという問題があった。
【００１８】
同様のことは、ＮＡＮＤセル型ＥＥＰＲＯＭに限らず、高集積化によってワード線抵抗の増大およびビット線容量の増大が進み、セル電流が小さくなると、他のＥＥＰＲＯＭ等において問題になる。
【００１９】
【発明が解決しようとする課題】
以上のように従来のＥＥＰＲＯＭでは、ワード線の切替え時に無駄な時間が入り、とくにランダム読出しやブロック読出しの高速性が損なわれるという問題があった。
【００２０】
本発明は、この様な点に鑑みなされたもので、ワード線の切換え時に発生する無駄時間を無視できる程小さくして、円滑な高速読出しを可能とした不揮発性半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置では、各ビット線に設けられたラッチ機能を有するセンスアンプ回路に記憶されているあるワード線で選択されたメモリセルのデータに関してカラム読出しを行なっている間に、ビット線とセンスアンプ回路の間をビット線トランスファゲートにより遮断し、次のワード線で選択されるメモリセルのデータのビット線への読出しを同時に行なうタイミング制御手段を設けたことを特徴とする。
【００２２】
本発明によれば、ワード線の切替え時に生じるワード線選択とメモリセルデータのビット線への読出しに要する時間が、カラム読出し時間内に取り込まれるために、外部的には無駄時間とならず、結果的に円滑な高速読出しが可能になる。
【００２３】
例えば、ワード線１本当たり４ｋbit のメモリセルが接続され、１ブロックがワード線８本、すなわち３２ｋbit のメモリセルで構成されている場合、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、ワード線が切換わるたびに、３．５μsec の無駄時間が入るので、１ブロック分の読み出し時間が、
（３．５[ μsec]＋１００［ｎsec]×4095）×８＝３３０４［μsec]
となる。
【００２４】
これに対して本発明では、ワード線の切換え時に発生する無駄時間が必要なくなり、これに代って例えば、カラム読出し時間１００［ｎsec]のダミーサイクを挿入すればよく、１ブロックの読出し時間は、
３．５［μsec]＋１００［ｎsec]×4095
＋（１００［ｎsec]＋１００［ｎsec]×4095）×７
＝３２８０．９［μsec]
となる。
【００２５】
したがって本発明によれば、高速の連続読出しが可能となる。
【００２６】
【発明の実施の形態】
本発明の実施の形態を図面を用いて、以下に具体的に説明する。
【００２７】
図１は、本発明の一実施形態の不揮発性半導体記憶装置のブロック構成であり、図２はそのメモリセルアレイ構成を示し、図３は同じくセンスアンプ回路部の構成を示している。
【００２８】
図１において、１は不揮発性メモリセルを配列したメモリセルアレイ、２はワード線選択を行うロウデコーダ、３はデータラッチ機能を有するセンスアンプ回路、４はビット線選択を行うカラムデコーダ、５，６はそれぞれ外部アドレスを取り込むロウアドレス・バッファ，カラムアドレス・バッファ、７はデータ入出力線ＩＯ，／ＩＯを介してセンスアンプ回路３と接続されるＩ／Ｏセンスアンプ回路、８はデータ出力バッファ、９はデータ入力バッファ、１０はチップ・イネーブル／ＣＥ，アウトプット・イネーブル／ＯＥ，ライト・イネーブル／ＷＥ等の外部制御信号により内部回路のタイミング制御クロックを発生する論理制御回路である。
【００２９】
メモリセルアレイ１は、図２に示すように、複数本のワード線ＷＬi （ｉ＝0 ，，１，…，ｍ）とこれと交差する複数本のビット線ＢＬj （ｊ＝０，１，…，ｎ）が配設され、これらの各交差部に、ワード線ＷＬi によって選択されてビット線ＢＬj との間でデータの授受が行われる不揮発性メモリセルＭＣijが配置されて構成されている。メモリセルＭＣijは例えば、ＦＥＴＭＯＳ構造を有するＥＥＰＲＯＭセルである。各ビット線ＢＬj には、読出し時にこれを読出し電位ＶR にプリチャージするためのＰＭＯＳトランジスタＱj1が設けられている。
【００３０】
ビット線ＢＬj は、図３に示すように、それぞれＮＭＯＳトランジスタからなるビット線トランスファゲートＱj2を介してビット線センスアンプＳＡj に接続されている。センスアンプＳＡj は、カラムデコーダ４により選択されるカラム選択線ＣＳＬj によって制御されるＮＭＯＳトランジスタかならるカラム選択ゲートＱj3，Ｑj4を介してデータ入出力線ＩＯ，／ＩＯに接続されている。
【００３１】
図４ないし図６は、この実施の形態の不揮発性半導体記憶装置の読出し動作を示すタイミング図である。
【００３２】
チップイネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになり、チップ外部入力のロウアドレス、カラムアドレスがチップ内部に取り込まれると、読出し動作が始まる（時刻ｔ0 ）。
【００３３】
まず、ビット線ＢＬj をプリチャージする制御信号ＰＲＥＢがＶccからＶssになり（時刻ｔ1 ）、これによりＰＭＯＳトランジスタＱj1がオンになって、ビット線ＢＬj がＶR までプリチャージされる。プリチャージ後、制御信号ＰＲＥＢは再び、ＶssからＶccになり、ＰＭＯＳトランジスタＱj1がオフになって、ビット線ＢＬj はＶR 電位でフローティング状態になる。
【００３４】
次に、ロウアドレスによって選択されたワード線ＷＬ0 がＶssから"Ｈ"レベル電位ＶH になり（時刻ｔ2 ）、このワード線ＷＬ0 により選ばれたメモリセルメモリセルＭＣ0jのデータがそれぞれビット線ＢＬj に読み出される。この場合、メモリセルのトランジスタのしきい値電圧を論理“０”で５Ｖ以上（例えば６Ｖ）、論理“１”で５Ｖ未満（例えば４Ｖ）と設定しておけば、論理“０”のメモリセルデータが読み出されているビット線は、ＶR 電位を保ち、一方、論理“１”のメモリセルデータが読出されているビット線はＶR 電位から放電される。
【００３５】
論理“１”のメモリセルデータが読出されているビット線の電位が、センスアンプＳＡj の回路しきい値よりも低くなった時点（時刻ｔ3 ）で、ビット線トランスファゲートの制御信号ＴＧがＶssからＶccになり、ビット線データがセンスアンプＳＡj に伝達される。
【００３６】
その後、ワード線ＷＬ0 、ビット線トランスファゲート制御信号ＴＧはＶccからＶssに戻る（時刻ｔ5 ）。このタイミングｔ5 は、ビット線の情報が伝達されたセンスアンプＳＡj がセンス動作中でも良いし、センス動作が終了した後でも良い。また、ワード線ＷＬ0 とビット線トランスファゲート制御信号ＴＧのうちどちらかを先行させて、ＶccからＶssに戻しても良い。
【００３７】
カラムアドレスによって選択されたカラム選択線ＣＳＬ0 がＶssからＶccになると（時刻ｔ4 ）、センスアンプＳＡ0 に読出されてラッチされているデータが入出力線Ｉ０，／Ｉ０に伝達され、入出線センスアンプ回路７，データ出力バッファ８を介して出力される。カラムアドレスが変化すると、カラムアドレス遷移検知回路がそれを検知し、次のカラム選択線ＣＳＬ1 が選択され（時刻ｔ7 ）、センスアンプＳＡ1 に読出されているデータが出力される。
【００３８】
こうして、順次センスアンプＳＡ0 からＳＡn に記憶されているデータが読出されていくが、このカラム読出し動作が続いている間に、ロウアドレスが変化すると、それをロウアドレス遷移検知回路が検知してビット線プリチャージ信号ＰＲＥＢがＶccからＶssになり、ビット線ＢＬj が再びＶR まで充電される（時刻ｔ6 ）。ビット線充電後、制御信号ＰＲＥＢは再びＶccからＶssになり、ビット線ＢＬj はＶR 電位でフローティング状態になって、ロウアドレスによって選択された次のワード線ＷＬ1 がＶssからＶH になり（時刻ｔ8 ）、メモリセルＭＣ1jのデータがビット線ＢＬj に読出される。
【００３９】
このワード線の切替えによるメモリセルデータのビット線への読出しは、ビット線トランスファゲートＱj2がすでに時刻ｔ5 でオフになっているため、センスアンプＳＡj から入出力線ＩＯ，／ＩＯへのデータ転送と同時進行の形で支障なく行われる。
【００４０】
ｎ番目のカラムアドレスにより、カラム選択線ＣＳＬn が選択され（時刻ｔ9 ）、センスアンプＳＡn の記憶データが出力された後、センスアンプ・リセット信号ＲＥＳＥＴＢがＶccからＶssになる（時刻ｔ10）。これにより、ワード線ＷＬ0 で選択されたメモリセルＭＣ0jのデータが記憶されているセンスアンプＳＡj がすべてリセットされる。
【００４１】
次にセンスアンプ・リセット信号ＲＥＳＥＴＢがＶssからＶccに戻り、ビット線トランスファゲート制御信号ＴＧがＶssからＶssになると（時刻ｔ11）、ワード線ＷＬ1 で選択されたメモリセルＭＣ1jのデータが読出されているビット線ＢＬj がセンスアンプＳＡj に接続され、ビット線データがセンスアンプＳＡj に伝達される。
【００４２】
その後、先のカラム読出しと同様に、カラム選択線ＣＳＬj が順次選択され（時刻ｔ12，ｔ14，…）、センスアンプＳＡj の記憶データが順次読出される。その間、ワード線ＷＬ1 およびビット線トランスファゲート制御信号ＴＧがＶssに戻り（時刻ｔ13）、さらにロウアドレスが変化すると、次のワード線ＷＬ2 が選択される（時刻ｔ15）という過程が繰り返えし行なわれる。
【００４３】
なお、センスアンプＳＡj の記憶データが順次読出されている間に、次のロウアドレスが取り込まれるタイミングは、ロウアドレスの変化を検知し、ビット線がプリチャージされ、ワード線が選択され、メモリセルのデータがビット線に読出され、論理“１”のビット線の電位がセンスアンプの回路しきい値よりも低下するまでの過程が、カラム選択線ＣＳＬn が選択されるまでに終了するようなタイミングで行なわれる。
【００４４】
最後のロウアドレスが取り込まれ、ワード線ＷＬm によって選択されるメモリセルＭＣmjのデータが読出され、チップイネーブルＣＥが“Ｌ”レベルから“Ｈ”レベルに戻ると（時刻ｔ16）、読出し動作が終了する。
【００４５】
図７は、より具体的に本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用した実施の形態のメモリセルアレイの構成であり、図８は同じくセンスアンプ回路部の構成である。
【００４６】
メモリセルアレイは、図７に示すように、７個のメモリセルが隣接するもの同士でソース、ドレインを共用する形で直列接続されてＮＡＮＤセルを構成している。ＮＡＮＤセルの一端部のドレインは選択ゲートを介してビット線ＢＬに接続され、他端部のソースはやはり選択ゲートを介して共通ソース線に接続されている。
【００４７】
ビット線センスアンプ回路ＳＡj は、図８に示すように、クロック同期型の２個のＣＭＯＳインバータＩＮＶ1 ，ＩＮＶ2 を用いて構成されている。
【００４８】
なおビット線センスアンプ回路は、１ビット線に１個ではなく、例えば図９に示すように、複数のビット線に１個設けられる所謂共有センスアンプ方式とすることもできる。
【００４９】
図１０ないし図１２は、この実施の形態のＮＡＮＤセル型ＥＥＰＲＯＭの読出し動作を示すタイミング図である。
【００５０】
チップイネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになり、チップ外部入力のロウアドレス、カラムアドレスがチップ内部に取り込まれると、読出し動作が始まる。ビット線をプリチャージする制御信号ＰＲＥＢがＶccからＶssになり、ＰＭＯＳトランジスタＱj1がオンになって、ビット線ＢＬj がプリチャージされる。ビット線プリチャージ後、制御信号ＰＲＥＢは再びＶccからＶssになり、ビット線ＢＬj は電位ＶR のフローティング状態となる。そしてロウアドレスによって選択されたワード線ＷＬ00がＶssを保ち、同じＮＡＮＤセル内の他のワード線ＷＬ01〜ＷＬ07、およびドレイン側，ソース側の選択ゲート線ＳＧＤ0 ，ＳＧＳ0 がＶssからＶccになって、選択ワード線ＷＬ00に沿うメモリセルＭＣ000 〜ＭＣn00 のデータがビット線ＢＬj に読出される。
【００５１】
メモリセルのしきい値電圧を例えば、論理“０”で０．５Ｖ〜３．５Ｖ、論理"１"で−０．５Ｖ以下に設定しておけば、論理“０”のメモリセルデータが読出されているビット線は、ＶR を保ち、論理“１”のメモリセルデータが読出されてるビット線は放電される。論理“１”のメモリセルデータが読出されているビット線の電位がセンスアンプＳＡj の回路しきい値よりも低くなった時点で、ビット線トランスファゲートの制御信号ＴＧがＶssからＶccになり、ビット線データがセンスアンプＳＡj に伝達される。
【００５２】
その後、ワード線ＷＬ01〜ＷＬ07および選択ゲート線ＳＧＤ0 ，ＳＧＳ0 、ビット線トランスファゲート制御信号ＴＧがＶccからＶssに戻るが、そのタイミングは、ビット線の情報が伝達されたセンスアンプＳＡj がセンス動作中でも良いし、センス動作が終了した後でも良い。また、ワード線および選択ゲート線とビット線トランスファゲート制御信号ＴＧのうち、どちらかを先行させてＶccからＶssに戻しても良い。
【００５３】
次に、カラムアドレスによって選択されたカラム選択線ＣＳＬ0 がＶssからＶccになり、センスアンプＳＡ0 に読出されているデータが入出力線Ｉ０，／Ｉ０線に伝達され、入出線センスアンプ回路，データ出力バッファを介して出力される。
【００５４】
カラムアドレスが変化すると、カラムアドレス遷移検知回路がそれを検知して次のカラム選択線ＣＳＬ1 が選択され、センスアンプＳＡ1 にラッチされているデータが出力される。
【００５５】
こうして、順次センスアンプ回路ＳＡ0 からＳＡn に記憶されているデータが、読出されていくが、それと同時に、ロウアドレスが変化すると、それをロウアドレス遷移検知回路が検知し、ビット線プリチャージ信号ＰＲＥＢがＶccからＶssになり、ビット線ＢＬj を再びＶR まで充電する。充電後、制御信号ＰＲＥＢは再びＶccからＶssになり、ビット線ＢＬj がプリチャージされる。そしてロウアドレスによって選択された次のワード線ＷＬ01がＶssを保ち、同じＮＡＮＤセル内の残りのワード線および選択ゲート線がＶssからＶccになりワード線ＷＬ01に沿うメモリセルのデータがビット線ＢＬj に読出される。
【００５６】
ｎ番目のカラムアドレスにより、カラム選択線ＣＳＬn が選択され、センスアンプＳＡn の記憶データが出力された後に、センスアンプ・リセット信号ＲＥＳＥＴＢがＶccからＶssになり、メモリセル・データが記憶されているセンスアンプＳＡj がリセットされる。センスアンプ・リセット信号ＲＥＳＥＴＢがＶssからＶccに戻り、ビット線トランスファゲート制御信号ＴＧがＶssからＶccになると、選択ワード線ＷＬ01に沿うメモリセルのデータが読出されているビット線ＢＬj がセンスアンプＳＡj に接続され、ビット線に読出されているデータがセンスアンプに伝達される。
【００５７】
その後、カラム選択線ＣＳＬj が順次選択され、センスアンプＳＡj の記憶データが順次読出される。このカラム読出しが行われている間に、ロウアドレスが変化し、同様の過程が繰り返えし行なわれる。
【００５８】
最後のロウアドレスが取り込まれ、ワード線ＷＬ07によって選択されるメモリセルのデータが読出され、チップイネーブル／ＣＥが“Ｌ”レベルから“Ｈ”レベルに戻ると、読出し動作が終了する。
【００５９】
以上のようにして本発明によれば、ビット線センスアンプ回路にラッチされているデータが入出力線に読み出されている間、ビット線とセンスアンプ回路の間はビット線トランスファゲートにより切り離されて、次に選択されたワード線によりメモリセル・データがビット線に読み出されるという動作が繰り返される。
【００６０】
なお、本発明においては、以上に説明した連続読出し以外に通常のランダム読出しや、ページ・モード、スタティックカラムモードなど、ページ（ワード線方向）に関してランダムな読出しも可能である。したがって、連続読出しモードと通常読出しモードとの切換えに、チップ外部から入力される制御信号／ＳＣＡＮを用いても良い。
【００６１】
この外部制御信号／ＳＣＡＮは、図１に示すように論理制御回路１０に入り、これにより、連続読出しモードと通常読出しモードが切り替えられる。
【００６２】
図１３は、この様な切り替え制御信号／ＳＣＡＮを用いた実施の形態の読出し動作を示すタイミング図である。制御信号／ＳＣＡＮが“Ｈ”レベルから“Ｌ”レベルになり、チップ・イネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになると連続読出しモードになり、ランダムなロウアドレスｊ７，ｋ５，…，ｓ３が取込まれ、各ロウアドレスに対してカラムアドレスに０からｎまで連続的に取込まれる。
【００６３】
図１３(a) のようにランダムにロウアドレスが入力されると、メモリセルの読出される順番は図１３(b) のようになる。
【００６４】
また、カラムアドレスの入力の際に、図１３(c) に示すように、第ｎ番目と第０番目の間にダミーサイクルを１パルス入力しても良い。このダミーサイクル中に、前のデータが記憶されているセンスアンプ回路がリセットされ、ビット線に読出されている次のメモリセルのデータがセンスアンプに転送される過程が行なわれる。
【００６５】
図１４は、カラムアドレスカウンタ１１を設けて、これに切り替え制御信号／ＳＣＡＮを入力するようにした実施の形態である。
【００６６】
連続読出しモードの時は、外部入力のカラムアドレスではなく、制御信号／ＳＣＡＮを図１５(a) に示すようにトグルさせることにより、カラムアドレス・カウンタ１１により内部カラムアドレスを順次発生させる。この場合も、図１５(b) に示すように、カラムアドレスのｎ番目と０番目の間に／ＳＣＡＮを１パルスダミーサイクルとして入力するシステムにしてもよい。
【００６７】
図１６は、更に複数組のロウアドレスを記憶しておくロウアドレス・ラッチ回路１２を設けた実施の形態である。ロウアドレス・ラッチ回路１２は、カラムアドレス・カウンタ１１の出力により制御されて、ある特定のカラムアドレスでラッチされているロウアドレスが取り込まれる。
【００６８】
すなわち図１９(a) に示すように、特定の内部カラムアドレス、図の場合ｌ番目のカラムアドレスが出力されると、ロウアドレスラッチ回路１２に記憶されているロウアドレスが出力される。
【００６９】
図１７は、ある特定のカラムアドレスを外部入力とした場合で、この場合も本発明は有効である。
【００７０】
さらに第１８図に示すように、ＮＡＮＤ列で縦列接続されたメモリセル数と同ビット数のシフトレジスタ回路１３を設けても良い。この場合、例えば、ワード線ＷＬ00〜ＷＬ07のＮＡＮＤセル列が選択されると、図１９(b) に示すように、１ブロック分（n+1)×８ビットのデータが連続的に読出される。
【００７１】
また、シフトレジスタを用いているため、入力ロウアドレスで指定された先頭ワード線がＷＬ01の場合でも、ワード線ＷＬ07の選択後、ワード線ＷＬ00に戻り、指定されたＮＡＮＤ列の全ワード線に関してのデータを連続的に読出すことが可能である。
【００７２】
また、図２０に示したように、ロウアドレスカウンタ１４もチップ内部に設け、ロウアドレスカウンタ１４の最大ビット数に相当するワード線、若しくは、全ワード線に関するメモリセルのデータを連続的に読出すようにした場合でも本発明は有効である。
【００７３】
また、連続読出しモードの切換えは、連続読出し用の制御信号／ＳＣＡＮを用いずに、図２１に示したようにライトイネーブル／ＷＥとデータ入力Ｄinより入力されるデータをコマンドとして制御するように構成することもできる。このようなコマンド方式は少なくとも２ビット以上の多ビット構成の場合、特に有効となる。
【００７４】
なお以上では、連続読出しのためのタイミング制御回路の具体構成を示さなかったが、これを示せば、図２２のようになる。チップイネーブル／ＣＥが“Ｌ”レベル状態でチップ外部のロウアドレスＲow Ａdd. が変化すると、これがロウアドレスバッファによりチップ内部に取り込まれ、ロウドレス遷移検知回路２１よってロウアドレス検知パルスが発生される。このパルスを受けて、ビット線プリチャージ回路２２が作動してビット線ＢＬがプリチャージされる。充電後、ビット線ＢＬはフローティング状態になり、ロウデコーダ／ワード線ドライバ２３によりワード線ＷＬが選択される。
【００７５】
メモリセル・データがビット線ＢＬを介してビット線センスアンプＢＬ・Ｓ／Ａに伝達されると、ワード線ＷＬがリセットされ、ビット線トランスファゲートＴＧがトランスファゲートドライバ２４の出力により非導通状態になる。
【００７６】
次に、カラム選択線ＣＳＬ0 が選択され、ビット線センスアンプＢＬ・Ｓ／Ａ0 に読み出されているデータが入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、入出力線センスアンプＩ／Ｏ・Ｓ／Ａ、データ出力バッファを介して出力される。
【００７７】
次に、カラムアドレスＣol. Ａdd. が変化すると、カラムアドレス遷移検知回路２５がこれを検知してパルスを発生し、これによって制御されるカラムデコーダ／カラム選択線ドライバ２６によって次のカラム選択線ＣＳＬ1 が選択され、ビット線センスアンプＢＬ・Ｓ／Ａ1 に読み出されているデータが出力される。
【００７８】
こうして順次ビット線センスアンプＢＬ・Ｓ／Ａ0 からＢＬ・Ｓ／Ａn に記憶されているデータが読み出されるが、それと同時に次のロウアドレスＲow Ａdd. が変化すると、これをロウアドレス遷移検知回路２１が検知してパルスを発生する。このパルスを受けて、ビット線プリチャージ回路２２が作動してビット線ＢＬが再度プリチャージされる。充電後、ビット線ＢＬはフローティング状態になり、ロウデコーダ／ワード線ドライバ２３によりワード線ＷＬが選択される。
【００７９】
その後、ｎ番目のカラムアドレスによりカラム選択線ＣＳＬn が選択され、ビット線センスアンプＢＬ・Ｓ／Ａn のデータが読み出された後、リセット信号ドライバ２７から得られるビット線センスアンプリセット信号ＲＥＳＥＴB によりビット線センスアンプＢＬ・Ｓ／Ａ0 〜Ｓ／Ａn がリセットされる。
【００８０】
ビット線センスアンプリセット信号ＲＥＳＥＴB が元に戻り、下記ドライバ２４によりビット線トランスファゲートが導通状態になると、メモリセルデータを読出しているビット線ＢＬがビット線センスアンプに接続される。
【００８１】
その後、カラム選択線ＣＳＬ0 〜ＣＳＬn が順次選択され、ビット線センスアンプＢＬ・Ｓ／Ａ0 〜Ｓ／Ａn のデータが順次読み出される。このカラム読出しの間にさらに次のロウアドレスＲow Ａdd. が変化して、上記と同様の過程が繰り返される。
【００８２】
【発明の効果】
以上述べてきたように本発明による不揮発性半導体記憶装置では、連続読出し動作において、ワード線切替え時に要した無駄時間がなくなり、アドレスで指定されたＮＡＮＤ列１ブロック分や全ワード線に関してのメモリセルのデータが円滑に連続読出し可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置の構成を示す図。
【図２】同実施形態のメモリセルアレイの構成を示す図。
【図３】同実施形態のセンスアンプ部の構成を示す図。
【図４】同実施形態の連続読出し動作を示すタイミング図。
【図５】同実施形態の連続読出し動作を示すタイミング図。
【図６】同実施形態の連続読出し動作を示すタイミング図。
【図７】ＮＡＮＤセル型ＥＥＰＲＯＭに適用した実施の形態のメモリセルアレイ構成を示す図。
【図８】同実施形態のセンスアンプの具体的構成例を示す図。
【図９】共有センスアンプ方式を示す図。
【図１０】同実施形態の連続読出し動作を説明するためのタイミング図。
【図１１】同実施形態の連続読出し動作を説明するためのタイミング図。
【図１２】同実施形態の連続読出し動作を説明するためのタイミング図。
【図１３】連続読出し制御信号／ＳＣＡＮを用いた実施の形態の入力タイミング図。
【図１４】カラムアドレスカウンタを内蔵した実施の形態の構成を示す図。
【図１５】同実施形態の動作を説明するためのタイミング図。
【図１６】ロウアドレスラッチ回路を内蔵した実施の形態の構成を示す図。
【図１７】図１６でカラムアドレスを外部入力とした実施の形態の構成を示す図。
【図１８】ロウアドレスシフトレジスタを内蔵した実施の形態の構成を示す図。
【図１９】図１６および図１８の実施の形態の連続読出し動作を説明するための図。
【図２０】ロウアドレスカウンタを内蔵した実施の形態の構成を示す図。
【図２１】読出しモード切替えの別の方法を説明するための図。
【図２２】本発明でのタイミング制御回路の構成例を示す図。
【符号の説明】
１…メモリセルアレイ、
２…ロウデコーダ、
３…センスアンプ／データラッチ、
４…カラムデコーダ、
５…ロウアドレスバッファ、
６…カラムアドレスバッファ、
７…Ｉ／Ｏセンスアンプ、
８…データ出力バッファ、
９…データ入力バッファ、
１０…論理制御回路、
１１…カラムアドレスカウンタ、
１２…ロウアドレスラッチ、
１３…シフトレジスタ。
Claims (4)
- 互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部に書替え可能な不揮発性メモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイのワード線選択を行う手段と、
前記メモリセルアレイのビット線にビット線トランスファゲートを介して接続されたラッチ機能を持つセンスアンプ回路と、
前記センスアンプ回路とデータ入出力線との間に接続され、センスアンプ回路の出力を選択する選択ゲートと、
前記選択ゲートを制御して、前記メモリセルアレイのビット線選択を行う手段と、
前記データ入出力線に接続されたデータ入出力バッファと、
複数組のロウアドレスを記憶しておくロウアドレス・ラッチ回路とを備え、
前記ロウアドレス・ラッチ回路にラッチされているロウアドレスが順次取り込まれて前記ワード線選択を行う手段に供給され、
かつ、あるロウアドレスにより選択されたワード線により選択されたメモリセルのデータが前記センスアンプ回路にラッチされ、そのデータが前記データ入出力線に読み出されている間に、前記ビット線トランスファゲートはオフにされ、次のロウアドレスにより選択されたワード線により選択されたメモリセルのデータが前記ビット線に読み出されることを特徴とする不揮発性半導体記憶装置。 - ある特定のカラムアドレスで前記ロウアドレス・ラッチ回路にラッチされているロウアドレスが取り込まれて前記ワード線選択を行う手段に供給されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部に書替え可能な不揮発性メモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイのワード線選択を行う手段と、
前記メモリセルアレイのビット線にビット線トランスファゲートを介して接続されたラッチ機能を持つセンスアンプ回路と、
前記センスアンプ回路とデータ入出力線との間に接続され、センスアンプ回路の出力を選択する選択ゲートと、
前記選択ゲートを制御して、前記メモリセルアレイのビット線選択を行う手段と、
前記データ入出力線に接続されたデータ入出力バッファと、
外部ロウアドレスが入力され、前記複数本のワード線を順次選択するための内部ロウアドレスを出力し、前記ワード線選択を行う手段に供給するロウアドレス用シフトレジスタ回路とを備え、
ある内部ロウアドレスにより選択されたワード線により選択されたメモリセルのデータが前記センスアンプ回路にラッチされ、そのデータが前記データ入出力線に読み出されている間に、前記ビット線トランスファゲートはオフにされ、次の内部ロウアドレスにより選択されたワード線により選択されたメモリセルのデータが前記ビット線に読み出されることを特徴とする不揮発性半導体記憶装置。 - 互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部に書替え可能な不揮発性メモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイのワード線選択を行う手段と、
前記メモリセルアレイのビット線にビット線トランスファゲートを介して接続されたラッチ機能を持つセンスアンプ回路と、
前記センスアンプ回路とデータ入出力線との間に接続され、センスアンプ回路の出力を選択する選択ゲートと、
前記選択ゲートを制御して、前記メモリセルアレイのビット線選択を行う手段と、
前記データ入出力線に接続されたデータ入出力バッファと、
外部ロウアドレスが入力され、前記複数本のワード線を順次選択するための内部ロウアドレスを出力し、前記ワード線選択を行う手段に供給するロウアドレスカウンタとを備え、
ある内部ロウアドレスにより選択されたワード線により選択されたメモリセルのデータが前記センスアンプ回路にラッチされ、そのデータが前記データ入出力 線に読み出されている間に、前記ビット線トランスファゲートはオフにされ、次の内部ロウアドレスにより選択されたワード線により選択されたメモリセルのデータが前記ビット線に読み出されることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188486A JP3540777B2 (ja) | 2001-06-21 | 2001-06-21 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188486A JP3540777B2 (ja) | 2001-06-21 | 2001-06-21 | 不揮発性半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18126791A Division JP3323868B2 (ja) | 1991-07-22 | 1991-07-22 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001357689A JP2001357689A (ja) | 2001-12-26 |
| JP3540777B2 true JP3540777B2 (ja) | 2004-07-07 |
Family
ID=19027579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188486A Expired - Fee Related JP3540777B2 (ja) | 2001-06-21 | 2001-06-21 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3540777B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034083A (ja) * | 2006-06-30 | 2008-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP5554476B2 (ja) * | 2008-06-23 | 2014-07-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置および半導体記憶装置の試験方法 |
| JP6779821B2 (ja) * | 2017-03-24 | 2020-11-04 | キオクシア株式会社 | メモリシステム及びデータの読み出し方法 |
| CN112579002B (zh) * | 2020-12-14 | 2024-02-13 | 北京北大众志微系统科技有限责任公司 | 一种在位线结构中设置有传输门的sram及存取提升方法 |
-
2001
- 2001-06-21 JP JP2001188486A patent/JP3540777B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001357689A (ja) | 2001-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3210355B2 (ja) | 不揮発性半導体記憶装置 | |
| US7353326B2 (en) | Flash memory device supporting cache read operation | |
| JP5291001B2 (ja) | ページ消去機能におけるアドレス変化検出によるデコーディング制御 | |
| US20080159005A1 (en) | Selective bit line precharging in non volatile memory | |
| US6781904B2 (en) | Low-voltage semiconductor memory device | |
| JPH08321195A (ja) | 不揮発性半導体メモリのデータ読出回路 | |
| JP2006179158A (ja) | 半導体装置 | |
| JP2000090680A (ja) | 不揮発性半導体記憶装置 | |
| US6147910A (en) | Parallel read and verify for floating gate memory device | |
| KR100685587B1 (ko) | 불휘발성 강유전체 메모리 장치 및 그 제어 방법 | |
| JP4532951B2 (ja) | 半導体集積回路の使用方法および半導体集積回路 | |
| US6104635A (en) | Non-volatile memory device readable write data latch, and internal control thereof | |
| JP3615009B2 (ja) | 半導体記憶装置 | |
| US7317647B2 (en) | Noise suppression in memory device sensing | |
| JP3540777B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH065085A (ja) | 不揮発性半導体記憶装置 | |
| JP3581170B2 (ja) | 半導体記憶装置 | |
| KR930004488B1 (ko) | 전기적으로 소거와 프로그램이 가능한 판독전용 메모리 | |
| JP4012144B2 (ja) | 半導体記憶装置 | |
| US7518917B2 (en) | Nonvolatile memory utilizing MIS memory transistors capable of multiple store operations | |
| JP3323868B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3946849B2 (ja) | 不揮発性半導体記憶装置及びその消去方法 | |
| JP2004253135A (ja) | 不揮発性半導体記憶装置 | |
| KR0132007B1 (ko) | 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치 | |
| KR20070021370A (ko) | 플래시 메모리 장치의 프로그램 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040323 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040325 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |