KR0132007B1

KR0132007B1 - 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치

Info

Publication number: KR0132007B1
Application number: KR1019940007218A
Authority: KR
Inventors: 다다유키 다우라
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1993-04-07
Filing date: 1994-04-07
Publication date: 1998-10-01
Also published as: US5483494A

Abstract

본 발명은 칩면적의 증대를 가급적 방지함과 더불어 대기상태로부터 동작 상태로 변화한 경우의 독출을 고속으로 행하는 것을 가능하게 한다.

이를 위해 본 발명은, 불휘발성 트랜지스터로 이루어진 메모리셀(CA11∼CAmn)이 행렬모양으로 배열된 메모리셀 어레이(ARYC)와 이 메모리셀 어레이(ARYC)의 각 행마다 설치되는 불휘발성 트랜지스터로 이루어진 더미셀(DC1∼DCm)이 행렬모양으로 배열된 더미셀 어레이(ARYD), 상기 메모리셀 어레이(ARYC)내에서 선택된 메모리셀(CA11∼CAmn)에 소정위 전위를 인가하고, 이 메모리셀(CA11∼CAmn)에 흐르는 전류에 기초하여 상기 메모리셀(CA11∼CAmn)에 기억되어 있는 데이터에 대응하는 독출전위(VSA)를 발생하는 독출전위 발생수단(6), 상기 더미셀 어레이(ARYD)내에서 선택된 더미셀(DC1∼DCmn)에 소정의 전위를 인가하고, 이 더미셀(DC1∼DCmn)에 흐르는 전류에 기초하여 기준전위(VREF)를 발생하는 기준전위 발생수단(8), 이 기준전위 발생수단(8)에 접속되어 대기상태로부터 동작상태로 변화하고 나서 소정시간 경과할 때까지 상기 기준전위(VREF)를 저하시키는 기준전위 저하수단(9) 및, 상기 독출전위 발생수단(6)과 상기 기준전위 발생수단(8)과의 사이에 설치되어 상기 독출전위(VSA)와 상기 기준전위(VREF)를 비교하여 그 비교결과에 따른 출력을 증폭하여 출력하는 증폭수단(C/M: 10)을 구비하고 있는 것을 특징으로 한다.

Description

기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치

제1도는 본 발명의 한 실시예의 구성을 나타낸 회로도.

제2도는 실시예의 동작을 설명하는 타이밍챠트.

제3도는 불휘발성 반도체 기억장치의 구성을 나타낸 블록도.

제4도는 불휘발성 트랜지스터의 구조을 설명하는 설명도.

제5도는 종래의 불휘발성 반도체 기억장치의 구성을 나타낸 회로도.

제6도는 종래의 장치의 동작을 설명하는 타이밍챠트이다.

* 도면의 주요부분에 대한 부호의 설명

2 : 행디코더 4 : 열디코더

6 : 독출전위 발생회로 8 : 기준전위 발생회로

9 : 기준전위 저하회로 10 : 전류미러형 증폭회로

12 : 출력회로 ARYC : 메모리셀 어레이

ARYD : 더미셀 어레이 CAij(i=1, …m, j=1, …n) : 메모리셀

Dci(i=1, …m) : 더미셀

[산업상의 이용분야]

본 발명은 데이터의 소거, 기입을 행하는 것이 가능한 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

자외선조사에 의해 데이터를 소거하고, 전기적으로 데이터의 기입을 행하는 소위UN-EPROM, 또는 전기적으로 데이터의 소거, 기입을 행하는 EPROM에 있어서는, 데이터의 독출시에 감지증폭회로에 있어서 셀 데이터의 1또는 0에 대응한 독출전위(각각 VSA1, VSA0라 칭함)와, 기준전위(VREF라 칭함)의 비교판단결과에 의해 1또는 0데이터가 독출된다.

전기적으로 데이터의 소거를 행하는 EEPROM의 메모리셀로서 사용되는 불휘발성 트랜지스터의 패턴평면도를 제4도(a)에 나태내고, 제4도(a)에 나타낸 A-A'선으로 절단한 단면도를 제4도(b)에 나타낸다.

이 트랜지스터는, 2층의 다결정실리콘구조로 형성되고, 제1층째의 다결정 실리콘층에 의해 부유게이트(21)가, 제2층째의 다결정실리콘층에 의해 제어게이트(23)가 각각 구성되고 있다. 또, 제4도에 있어서, 참조부호 24는 소오스, 25는 드레인, 27은 실리콘기판, 22는 접촉구멍(contact hole)이고 28은 A1로 형성된 데이터선으로 접촉구멍(22)을 통해 드레인(25)에 접속된다. 이러한 구조의 메모리셀에서의 데이터의 기입, 독출 및 소거동작을 다음에 간편하게 설명한다.

기입동작은, 드레인전위(V_D)를 8V, 제어게이트전위(V_CG)를 12V, 소오스전위(V_S)를 0V로 각각 설정하고, 부유게이트에 열전자(hot electron)를 주입하므로서 이루어진다. 독출동작은, 제어게이트전위(V_CG)를 5V, 드레인전위(V_D)를 1V, 소오스전위를 0V로 각각 설정하므로서 이루어진다. 이 때, 메모리셀의 기억데이터가 0(기입상태)에서는 소오스, 드레인간에 셀전류가 거의 흐르지 않고, 기억데이터가 1(소거상태)에서는 소오스, 드레인간에 100㎂정도의 셀전류가 흐른다.

소거동작은, 제어게이트전위(V_CG)를 0V, 드레인전위를 부유상태로 하고, 소오스에 고전위 예컨대 12V를 인가한다. 이 때, 부유게이트중의 전자는 터널 효과에 의해 소오스로 발취(拔取)된다.

이러한 불휘발성 트랜지스터를 메모리셀로 하는 불휘발성 만도체 기억장치의 구성을 제3도에 나타낸다. 제3도에 있어서, 메모리셀 어레이(ARYC)는 행렬 모양으로 배열된 m·n개의 메모리셀(CA11, …CAmn)로 구성되어 있다. 각 메모리셀[CAij(i=1, …m, j=1, …n)]은, 제4도에 나타낸 바와 같이 소오스, 드레인, 부유게이트 및 제어게이트로 구성된 불휘발성 트랜지스터이다. 그리고, 동일행(예컨대 k행)에 배치된 n개의 메모리셀(CAk1, …CAkn)의 제어게이트는 m개의 워드선(WL1, …WLm)중의 대응하는 1개의 워드선(WLk)에 공통으로 접속된다. 또, 동일열(예컨대 j열)에 배치된 m개의 메모리셀(CA1j, …CAmj)의 드레인 n개의 데이터선(DL1, …DLn)중의 대응하는 1개의 데이터선(DLj)에 공통으로 접속된다. 그리고, 각 메모리셀(CAij)의 소오스에는 도시하지 않은 셀 소오스전위 공급회로로부터 출력되는 전위(CELSOU; 소거시는 고전위, 그 이외는 V_SS)가 공급되고 있다.

여기에서, 상기 m개의 워드선(WL1,..WLm)의 선택은 행디코더(2)에 의해 이루어지는 바, 행어드레스에 대응하는 1개의 워드선이 선택된다. 한편, n개의 데이터선(DL1, …DLn)의 선택은 열디코더(4)에 의해 이루어진다. 이 열디코더(4)는 열어드레스에 대응하는 1개의 데어터선의 선택을 데어터선(DLj; j=1, …n)에 접속된 전송게이트(CTj)를 선택하므로서 행한다. 즉, 열어드레스에 대응하는 데이터선에 접속된 전송게이트만을 온시킴으로써 데이터선이 선택된다. 또, 각 데이터선(DLj; j=1, …n)은 대응하는 전송게이트(CTj)를 매개해서 독출전위 발생회로(이하, S/A회로라고도 한다;6)에 접속되어 있다. 이 S/A회로(6)는 데이터독출시에는 선택된 메모리셀의 드레인에 소정의 전위(예컨대 제4도에 나타낸 트랜지스터로 이루어진 메모리셀에서는 1V)를 인가함과 더불어, 선택된 메모리셀의 셀전류에 따른 독출전위(VSA)를 발생시킨다. 이 독출전위(VSA)는 셀 데이터치 1, 0에 대응한 입력전위(VSA1,VSA0)로서 전류미러형 증폭회로(이하, C/M회로라고도 한다;10)로 보내진다.

한편, 더미셀 어레이(ARYD)는 m개의 더미셀(DC1, …DCm)로 이루어져 있다. 이 더미셀(DCi;i=, …m)은 메모리셀(CAij)과 동일한 불휘발성 트랜지스터로서, 그 제어게이트는 대응하는 워드선(WLi)에 접속되고, 그 드레인은 더미 데이터선(VREFBUS)에 접속되며, 그 소오스에는 전위(VCELSOU)가 부가되고 있다. 더미 데이터선(VREFBUS)은 기준전위 발생회로(8)에 접속된다. 이 기준전위 발생회로(9)는, 데이터독출시에 선택된 더미셀의 드레인에 더미 데이터선(VREFBUS)을 매개해서 소정의 드레인전위를 공급함과 더불어, 데이터독출시의 기준전위(VREF)를 출력하여 C/M증폭회로(10)로 송출한다. C/M증폭회로(10)는 기준전위(VREF)와 독출전위(VSA)를 비교하여 선택된 메모리셀의 데이터에 따른 전위를 출력회로(12)로 송출한다. 출력회로(12)는 C/M증폭회로(10)로부터 송출되는 전위에 기초해서 선택된 메모리셀의 데이터를 외부로 출력한다.

독출전위 발생회로(6), 기준전위 발생회로(8) 및 전류미러형 증폭회로(10)는 종래의 감지증폭기를 구성하고, 이 감지증폭기는 구체적으로는 예컨대 제5도에 나타낸 바와 같이 구성된다.

제5도에 있어서, P1∼P23은 P챈널 증가형 트랜지스터(enhancement transistor)이고, D1∼D12는 N챈널 공핍형 트랜지스터(depletion transistor)이며, N1∼N24는 N챈널 증가형 트랜지스터이고, I1∼I12는 0V근방의 임계치를 갖는 N챈녈형 트랜지스터이다. 동도면에 있어서, 독출전위 발생회로(6)는 직렬로 접속된 트랜지스터(P1,D1,I1)와 트랜지스터(N1), 직렬로 접속된 트랜지스터(P2,D2,I2), 트랜지스터(N2,N3,N4,N5,N6,N7,N8) 및 직렬로 접속된 트랜지스터(P3,P4)를 갖추고 있다. 트랜지스터(P1,P2,P3)의 소오스에는 구동전압(V_CC)이 부가되고, 트랜지스터(N1,N2,N4,N6,N8,I1,I2)의 소오스는 접지되어 있다. 트랜지스터(D1)의 게이트는 트랜지스터(D1)와 트랜지스터(I1)의 접속점에 접속되어 있으며, 트랜지스터(D2)의 드레인은 트랜지스터 D2와 12의 접속점에 접속되어 있다. 또 트랜지스터(N1)의 드레인은 트랜지스터 D1과 I1의 접속점에 접속되어 있고, 트랜지스터(D2)의 게이트는 트랜지스터 D2와 I2의 접속점에 접속되어 있다. 트랜지스터(N3)의 드레인에는 구동전압(V_CC)이 인가되고, 게이트는 트랜지스터 D1과 I1의 접속점에 접속되며, 소오스는 NODE1에 접속되어 있다. 트랜지스터(N4)의 드레인은 노드(NODE1)에 접속되고, 데이터 0을 장시간 독출 할 때의 데이터선의 과충전을 방지하기 위해 미소전류(예컨대 1㎂정도)를 흘리고 있다. 트랜지스터(N5)는 드레인이 NODE1에 접속되고, 소오스가 전송게이트(CT1∼CTn)의 일단에 접속되어 데이터독출시에만 온된다. 트랜지스터(N6)의 드레인은 노드(NODE1)에 접속되고, 트랜지스터(N8)의 드레인은 노드(NODE2)에 접속되어 있다. 그리고 이 노드(NODE2)는 트랜지스터(N7)를 매개해서 NODE1에 접속되어 있다. 트랜지스터(P3)의 소오스에 구동전압(V_CC)이 부가되고, 트랜지TM터(P4)의 게이트 및 드레인은 노드(NODE2)에 접속되어 있다. 또, 트랜지스터(P1,P2,N1,N2,N6,N8)의 각 게이트는 데이터독출시에 L로 되는 제어신호(CES1B)가 입력되고 있다.

상기 독출전위 발생회로(6)내의 트랜지스터(P1,D1,I1)로 이루어진 직력회로와 트랜지스터(P2,D2,I1)로 이루어진 직렬회로 및 트랜지스터(N3,N7)는 메모리셀의 드레인전위를 최적의 값, 예컨대 1V로 되도록 유지하여 선택된 메모리셀의 데이터에 따른 독출전위(VSA)를 노드(NODE2)로부터 전류미러형 증폭회로(10)로 송출한다. 여기에서, 트랜지스터(P4)는 노드(NODE2)의 부하트랜지스터로서 일정전류를 공급한다.

여기에서 독출전위(VSA)에 대해 설명한다. 메모리셀 어레이(ARYC)의 선택된 메모리셀의 데이터가 0인 경우, 메모리셀에는 전류가 흐르지 않고, NODE2에는 트랜지스터(P3,P4)를 매개해서 전위(VSA0), 예컨대 3V가 충전된다. 또, 선택된 메모리셀의 데이터가 1인 경우 메모리셀에는 100㎂정도의 셀전류가 흐르기 때문에, NODE2의 전위(VSA1)는 부하트랜지스터(P4)와 선택된 메모리셀의 분압비에 의해 예컨대 1V정도로 된다.

한편, 기준전위 발생회로(8)는 독출전위 발생회로(6)의 복사(copy)회로로서, 직렬로 접속된 트랜지스터(P11,D11,I11)와 트랜지스터(N11), 직렬로 접속된 트랜지스터(P12,D12,I12), 트랜지스터(N12,N13,N14,N15,N16,N17,N18) 및 직렬로 접속된 트랜지스터(P13,P14)를 갖추고 있다. 즉 기준전위 발생회로(8)의 예컨대 트랜지스터(P11)는 독출전위 발생회로(6)의 트랜지스트(P1)에 대응한다.

이 기준전위 발생회로(8)는 트랜지스터(N15) 및 더미 데이터선(VREFBUS)을 매개해서 더미셀에 접속되고, 트랜지스터(P11,D11,I11,P12,D12,I12,N13,N17)에 의해 상기 더미셀의 드레인전위를 소정의 전위로 유지한다. 또, 트랜지스터(P14)에 의해 기준전위(VREF)로 일정전류를 공급한다. 이 기준전위(VREF)가 출력되는 NODE4는 트랜지스터(N17,N15)를 매개해서 더미 데이터선(VREFBUS)에 접속되어 있다. 또, 더미셀(DC∼DCm)은 소거상태의 셀이기 때문에, 독출시에는 100㎂정도의 셀전류가 흐른다. 이 때의 기준전위(VREF)는 부하트랜지스터(P14)와 선택된 더미셀의 전류비로 되는 값으로 된다. 한편 이 기준전위(VREF)는, 메모리셀(CAij)에 데이터 0이 기억되어 있는 때의 독출전위(VSA0)와 데이터 1이 기억되어 있는 때의 독출전위(VSA1)의 중간전위로 되도록 할 필요가 있다. 이 때문에, 기준전위 발생회로(8)는 부하트랜지스터(P14)는 독출전위 발생회로(6)의 대응하는 트랜지스터(P4)보다도 전류량이 많은 트랜지스터로 한다.

전류미러형 증폭회로(10)는 트랜지스터(P21,P22,P23,P23,N22,N23)로 이루어진 차동증폭쌍과 트랜지스터(N24) 및 인버터(INV1,INV2,INV3)를 갖추고 있다. 트랜지스터(P22)의 게이트는 독출전위(VSA)가 출력되는 NODE2에 접속되고, 트랜지스터(P23)의 게이트는 기준전위(VREF)가 출력되는 NODE4에 접속되어 있다. 트랜지스터(N24)의 드레인은 트랜지스터(P22,N22)의 드레인에 접속되고, 소오스는 접지되어 있다. 또, 인버터(INV1,INV2,INV3)는 직렬로 접속되어, 트랜지스터(P22,N22)의 접속점의 전위를 반전하여 출력회로(12)로 송출한다. 따라서, 독출전위(VSA) 및 기준전위(VREF)는 각각 상기 차동쌍의 트랜지스터(P22,P23)에 공급되고, 그들 값의 대소에 따라 출력(DSOB)이 출력회로(12)FH 송출된다. 이 출력(DSOB)은, 0 데이터가 독출되는 경우에는 1로 되고 1데이터가 독출되는 경우에는 0으로 된다.

여기에서, 노드(NODE1)와 노드(NODE3)는 트랜지스터(N20)에 의해 접속되고, 노드(NODE2)와 노드(NODE4)는 트랜지스터(P20,N21)로 이루어진 전송게이트에 의해 접속되어 있다.

또 이러한 반도체 기억장치에 있어서는, 통상 독출을 행하고 있지 않은 대기상태일 때는, 소비전력을 억제하기 위해 대기시에 H로 신호 되는(CES1B)가 독출전위 발생회로(6)의 트랜지스터(N1,N2,N6,N8)의 게이트 및 기준전위 발생회로(8)이 트랜지스터(N11,N12,N16,N18)의 게이트에 인가되어 각 노드(NODE1, NODE2,NODE3,N

OD4)를 접지한다. 이 때, 전류미러형 증폭회로(10)이 트랜지스터(P21,N24)의 게이트 및 트랜지스터(N20,N21)의 게이트에 인가되고 있는 신호(STB)는 H레벨로 되어 있고, 트랜지스터(P20)의 게이트에 인가되는 신호(ST)는 L레벨로 되어 있다.

대기상태로부터 독출상태로 천이한 경우의 각 신호(CEB,CELS1B,WL,STB.DOUT, VAS,VREF)의 변화를 제6도에 나타낸다. 제6도에 있어서, 외부신호(CEB)를 받아 신호(CES1B)가 H로부터 L로 변화하므로서 독출전위 발생회로(6) 및 기준전위 발생회로(8)는 동작상태로 된다. 또, 워드선의 전위(WL)는 메모리셀의 용량에 의해 상승에 시간이 걸려, 그 동안 정상적인 독출이 불가능하다. 한편, 선택된 데이터선에는 트랜지스터(P4)로부터 드레인전위가 메모리셀의 데이터를 따르지 않고 충전되므로 전류가 흘러, VSA의 레벨은 저레벨로 되다. 마찬가지로, 더미 데이터선(VREFBUS)도 초기충전된다. 상술한 바와 같이 트랜지스터(P4)의 전류량은 트랜지스터(P14)의 전류량에 비해 작기 때문에, 기준전위측에 비해 메모리셀측의 충전에 시간을 요하게 된다. 메모리셀측의 충전시간을 빠르게 하기 위해, 신호(CES1B)가 L로 변화한 후, 일정시간 경과후 신호(STB)를 H로부터 L로, 신호(ST)를 L로부터 H로 하므로서 NODE2와 NODE4와 레벨 및 노드(NODE1)와 노드(NODE3)의 레벨이 각각 동일하게 되도록 하여[이퀄라이즈(equalize)] 초기충전을 앞당기고 있다. 그 후, 신호(STB)가 L로부터 H로 된 때에 전류미러형 증폭회로(10)를 구동하여 셀 데이터를 출력하므로서 독출을 고속화하고 있다.

이러한 종래의 불휘발성 반도체 기억장치에 있어서는, 신호(CEB)를 H→L로 변화시킨 때에 0독출을 행한 경우, 데이터선으로의 초기충전이 불충분한 때에 신호(STB,ST)가 변화하면, 독출전위(VSA)와 기준전위(VREF)의 레벨이 반전해 버린다.(제6도의 시각 t₁~t₂사이). 이 때문에, 1독출로부터 0독출이라고 하는 동작으로 되어 독출이 지연된다는 문제가 있었다. 또, 초기독출을 빠르게 하기 위해, 독출전위 발생회로(6)이 노드(NODE2)와 기준전위 발생회로(8)의 노드(NODE4)를 이퀼라이즈하고 있다. 이 때문에, 독출전위 발생회로(6)가 복수개 있는 경우에는, 이것과 동수의 기준전위 발생회로(8) 및 더미셀 어레이가 필요하게 되어 칩면적이 증대한다는 문제가 있었다.

[발명의 목적]

본 발명은 상기한 사정을 고려하여 이루어진 것으로, 칩면적의 증대를 가급적 방지함과 더불어 대기상태로부터 동작상태로 변화한 경우의 독출을 고속으로 행할 수 있는 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다.

[발명의 구성]

본 발명에 따른 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치는, 불휘발성 트랜지스터로 이루어진 메모리셀이 행렬모양으로 배열된 메모리셀 어레이와, 이 메모리셀 어레이의 각 행마다 설치되는 불휘발성 트랜지스터로 이루어진 더미셀이 행렬모양으로 배열된 더미셀 어레이, 상기 메모리셀 어레이내에서 선택된 메모리셀에 소정의 전위를 인가하고, 이 메모리셀에 흐르는 전류에 기초하여 상기 메모리셀에 기억되어 있는 데이터에 대응하는 독출전위를 발생하는 독출전위 발생수단, 상기 더미셀 어레이내에서 선택된 더미셀에 소정의 전위를 인가하고, 이 더미셀에 흐르는 전류에 기초하여 기준전위를 발생하는 기준전위 발생수단, 이 기준전위 발생수단에 접속되어 대기상태로부터 동작상태로 변화하고 나서 소정시간 경과할 때까지 상기 기준전위를 저하시키는 기준 전위 저하수단 및, 상기 독출전위 발생수단과 상기 기준전위 발생수단과의 사이에 설치되어 상기 독출전위와 상기 기준전위를 비교하여 그 비교결과에 따른 출력을 증폭하여 출력하는 증폭수단을 구비하고 있는 것을 특징으로 한다.

[작용]

이와 같이 구성된 본 발명의 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치에 의하면, 기억장치가 대기상태로부터 동작하고 나서 소정시간 경과한 때에 기준전위가 일정시간 기준전위 저하수단에 의해 저하시켜진다. 이에 따라 초기충전에 의한 독출의 지연을 가급적 작게 할 수 있다. 또, 종래의 경우와 달리 독출전위와 기준전위측을 이퀼라이즈하지 않기 때문에, 기준전위발생수단을 독출전위 발생수단이 공유하는 것이 가능하게 되어 칩면적을 가급적 작게 할 수 있게 된다.

[실시예]

본 발명에 따른 불휘발성 반도체 기억장치(이하, 기억장치라고도 한다)의 한 실시예의 구성을 제1도에 나타낸다. 이 실시예의 기억장치는, 제5도에 나타낸 종래의 기억장치에 있어서, 노드(NODE1)와 노드(NODE3) 및 노드(NODE2)와 노드(NODE4)를 이퀼라이즈하기 위해 설치된 트랜지스터(N20,N21,P20)를 삭제함과 더불어, 직렬로 접속되 N챈널 공핍형 트랜지스터(N30,N31)로 이루어진 기준 전위 저하회로(9)를 부가하고, 전류미러형 증폭회로(10)의 트랜지스터(P21,N24)의 게이트에 신호(CECUM)를 부가한 것이다. 이 기준전위 저하회로(9)의 트랜지스터(N30)의 드레인은 기준전위 발생회로(8)이 노드(NODE3)에 접속되고, 게이트는 기억장치가 동작상태로 된 후 일정시간 경과후에 L로 되는 신호(STB)가 부가되고 있다. 또 트랜지스터(N31)의 드레인은 트랜지스터(N30)의 소오스에 접속되고, 소오스는 접지되며, 게이트에는 구동전압(VCC)이 부가되어 있다. 따라서, 기준전위 저하회로(9)는 동작상태로 변화한 후 일정시간 기준 전위(VREF)를 저하시킨다. 여기에서, 전류미러형 증폭회로(10)의 트랜지스터(P21,N24)의 게이트에 인가되는 신호(CECUM)는, 신호(STB)가 L로 변화한 후 일정시간 경과후에 L로 되는 신호이다.

다음에는 본 실시예의 동작을 제2도를 참조하여 설명한다. 제2도는 본 실시예의 기억장치가 동작상태로 된 경우의 0독출시 동작파형도이다. 제2도에 있어서, 신호(CEB)는 기억장치가 동작상태로 된 것을 나타내는 신호로서, 예컨대 칩이네이블신호이다. 이 신호(CEB)를 기억장치가 받으면, 기억장치를 동작시키는 신호(CES1B)가 H로부터 L로 변화한다. 그 후, 메모리셀을 선택하는 워드선의 전위(WL)가 상승한다. 이 때, 노드(NODE1)의 부하트랜지스터(N4) 및 노드(NODE3)이 부하트랜지스터(N14)는 각각 초기충전을 개시한다. 또, 이때 신호(STB)는 H레벨이고, 기준전위(VREF)의 레벨은 기준전위 저하회로(9)에 의해 저하시킨다.

한편, 메모리셀측에 있어서는, 데이터선(SAOBUS)을 부하트랜지스터(N4)에 의해 충전한다. 충전이 진행되면, 전류량이 감소하고, 독출전위(VSA)는 상승하여 기준전위(VREF)의 레벨보다고 높아진다. 이때, 신호(STB)를 H로부터 L로 변화시키면, 기준전위 저하회로(9)의 트랜지스터(N30)가 오프하여 더미셀의 셀전류에 의해 기준전위(VREF)가 결정된다. 또 독출전위(VSA)에 대해서도 VSAO의 레벨까지 충전이 계속된다. 그리고, 기준전위(VREF)의 레벨과 독출전위(VSA)의 레벨의 차가 충분히 커진 후, 신호(CECUM)는 H로부터 L로 변화하고, 전류미러형 증폭회로(10)가 구동되어 이 증폭회로(10)로부터 0독출시의 출력(DSOB)이 출력된다.

또한, 신호(STB)가 H인 경우의 초기충전시에 있어서는, 기준전위(VREF)의 레벨을 1데이터 독출시의 독출전위(VSA1)의 레벨보다도 높게 설정하고 있고 1데이터 독출시에 기준전위(VREF)와 독출전위(VSA)의 레벨이 반전하는 일이 없으므로, 1데이터 독출이 지연되는 일도 없다. 이때의 기준전위(VREF)의 레벨은 기준전위 저하회로(9)의 트랜지스터(N30)에 의해 결정된다.

이상 설명한 바와 같이 본 실시예에 의하면, 기억장치가 동작상태로 된 때의 초기충전에 의한 독출의 지연을 가급적 작게 하는 것이 가능하게 되어 독출을 고속으로 행할 수 있다. 또, 이퀼라이즈할 필요가 없기 때문에, 기준전위 발생회로를 복수의 독출전위 발생회로가 공유하는 것이 가능하게 되어 칩면적을 가급적 작게 할 수 있게 된다.

또한 상기 실시예에 있어서는, 기준전위 저하회로(9)의 트랜지스터(N30)는 N챈널 증가형 트랜지스터를 이용했지만, 메모리셀(CAij)과 같은 형의 불휘발성 트랜지스터를 이용하는 것도 가능하다.

또 상기 실시예에 있어서는, 신호(STB)와 신호(CECUM)는 다른 신호였지만, 동일한 신호라도 좋다.

또 상기 실시예에 있어서는, 각 워드선(WLi)에 대응하는 복수의 더미셀(DCi)을 이용하고 있지만, 이것을 1개의 더미셀(N챈널 트랜지스터라도 불휘발성 트랜지스터라도 좋다)로 만들어도 동일한 효과가 얻어진다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명이 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 칩면적의 증대를 가급적 방지할 수 있는 동시에 기억장치가 대기상태로부터 동작상태로 변화한 경우의 독출을 고속으로 행할 수 있게 된다.

Claims

불휘발성 트랜지스터로 이루어진 메모리셀(CA11~CAmn)이 행렬 모양으로 배열된 메모리셀 어레이(ARYC)와, 상기 메모리셀 어레이(ARYC)의 각 행마다 설치되는 불휘발성 트랜지스터로 이루어진 더미셀(DC1~DCm)이 행렬모양으로 배열된 더미셀 어레이(ARYD), 상기 메모리셀 어레이(ARYC)내에서 선택된 메모리셀(CA11~CAmn)에 소정의 전위를 인가하고, 이 메모리셀(CA11~CAmn)에 흐르는 전류에 기초하여 상기 메모리셀(CA11~CAmn)에 기억되어 있는 데이터에 대응하는 독출전위(VSA)를 발생하는 독출전위 발생수단(6), 상기 더미셀 어레이(ARYD)내에서 선택된 더미셀(DC1~DCm)에 소정이 전위를 인가하고, 이 더미셀(DC1~DCm)에 흐르는 전류에 기초하여 기준전위(VREF)를 발생하는 기준전위 발생수단(8), 상기 기준전위 발생수단(8)에 접속되어 대기상태로부터 동작상태로 변화하고 나서 소정시간 경과할 때까지 상기 기준전위(VRER)를 저하시키는 기준전위 저하수단(9) 및, 상기 독출전위 발생수단(6)과 상기 기준전위 발생수단(8)과의 사이에 설치되어 상기 독출전위(VSA)와 상기 기준전위(VREF)를 비교하여 그 비교결과에 따른 출력을 증폭하여 출력하는 증폭수단(C/M; 10)을 구비하고 있는 것을 특징으로 하는 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 더미셀 어레이(ARYD)는, 트랜지스터구조를 가진 1개의 더미셀로 이루어진 것을 특징으로 하는 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치.