JPH01220295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01220295A JPH01220295A JP63048313A JP4831388A JPH01220295A JP H01220295 A JPH01220295 A JP H01220295A JP 63048313 A JP63048313 A JP 63048313A JP 4831388 A JP4831388 A JP 4831388A JP H01220295 A JPH01220295 A JP H01220295A
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- effect transistor
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Links
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- 230000005669 field effect Effects 0.000 claims abstract description 32
- 238000010586 diagram Methods 0.000 description 5
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- 210000004027 cell Anatomy 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、絶縁ゲート型電界効果型トランジスタ（以下
ＩＧＦＥＴと言う）を主な構成要素とする半導体記憶装
置、特に、電気的に得き込み消去可能な半導体記憶装置
（以下ＥＥＰＲＯＭと言う）に間する。
ＩＧＦＥＴと言う）を主な構成要素とする半導体記憶装
置、特に、電気的に得き込み消去可能な半導体記憶装置
（以下ＥＥＰＲＯＭと言う）に間する。
［従来の技術］
第５図は、従来技術のＥＥＰＲＯＭの一部＠路を示した
ものである。Ｙｌは図示していないがチップ内部のＹデ
コーダ回路の出力信号線、Ｘ ＋ ＋ ・・・Ｘｏは
同様に、Ｘデコーダ回路の出力信号線、ＣＧは同様に記
憶用セルの読み出し電圧を与える信号線、ＲＤ（オーバ
ーパー）は同様に、読み出しモード時は′”Ｌ ＩＩ、
スタンバイモート時は１１ Ｈ”′になるように制御さ
れた制御信号線である。
ものである。Ｙｌは図示していないがチップ内部のＹデ
コーダ回路の出力信号線、Ｘ ＋ ＋ ・・・Ｘｏは
同様に、Ｘデコーダ回路の出力信号線、ＣＧは同様に記
憶用セルの読み出し電圧を与える信号線、ＲＤ（オーバ
ーパー）は同様に、読み出しモード時は′”Ｌ ＩＩ、
スタンバイモート時は１１ Ｈ”′になるように制御さ
れた制御信号線である。
第５図はＥＥＰＲＯＭにおいて、書き込み・消去を制御
する回路を除き、読み出しモート時に動作する回路を示
したもので以下、読み出しモート時の動作についてのみ
説明する。また、実際のＥＥＰＲＯＭでは、列方向・行
方向に記憶素子がマトリクス状に配置されるが、省略し
、第５図では２ビツトのみ図示しである。また、説明を
簡単にするために、列方向を選択するＹアドレス線はＹ
ｌが選択され、行方向を選択するＸアドレス線はＸｌが
選択されたとして説明する。
する回路を除き、読み出しモート時に動作する回路を示
したもので以下、読み出しモート時の動作についてのみ
説明する。また、実際のＥＥＰＲＯＭでは、列方向・行
方向に記憶素子がマトリクス状に配置されるが、省略し
、第５図では２ビツトのみ図示しである。また、説明を
簡単にするために、列方向を選択するＹアドレス線はＹ
ｌが選択され、行方向を選択するＸアドレス線はＸｌが
選択されたとして説明する。
ＭＭＩＩ＋ ・・・Ｍ Ｍ 、、ｌＩは記憶素子て、
記憶素子が書き込まれた場合、記憶素子のしきい値が負
になり、読み出し電圧がゲートに印加されると、記憶素
子が導通し、これを０”と定義する。また、記憶素子が
消去された場合、記憶素子のしきい値が正になり、読み
出し電圧がゲートに印加されると、記憶素子が非導通に
なり、これを１゛と定義する。
記憶素子が書き込まれた場合、記憶素子のしきい値が負
になり、読み出し電圧がゲートに印加されると、記憶素
子が導通し、これを０”と定義する。また、記憶素子が
消去された場合、記憶素子のしきい値が正になり、読み
出し電圧がゲートに印加されると、記憶素子が非導通に
なり、これを１゛と定義する。
Ｍ ｓ ＋ ＋ 、 ・・・Ｍ ｓ ｎ １は、記憶
素子のＸアドレスを選択するＮチャンネル型エンハンス
メント型ＩＧＦＥＴ （以下ＮＥ−Ｉ ＧＦＥＴと言う
）で、各記憶素子に直列に接続される。Ｑｖ箇は記憶素
子のＹアドレスを選択するＮＥ ＩＧＦＥＴ、Ｑｖｒ
＋は、バイトのＹアドレスを選択するＮＥ−Ｉ ＧＦＥ
Ｔ、ＭＴＩ＋ ・・・、Ｍ丁。はバイトのＸアドレス
を選択するＮＥ−ＩＧＦＥＴで、各バイトに１個存在す
る。ＳＳは記憶素子のソースに接続され、読み出しモー
ド時は”０パとなろ。ＩＭは゛０パが記憶された記憶素
子に流れる電流を示す。Ｑｓ＋＋ Ｑｓ３ｙＱｓ４は
Ｐチャンネル型エンハンスメント型ＩＧＦＥＴ（以下Ｐ
Ｅ−ＩＧＦＥＴと言う）である。Ｑｓ２１ ＱＳ５＋
Ｑｓｓ＋ ＱＳ？はＮＥ−Ｉ ＧＦＥＴである。
素子のＸアドレスを選択するＮチャンネル型エンハンス
メント型ＩＧＦＥＴ （以下ＮＥ−Ｉ ＧＦＥＴと言う
）で、各記憶素子に直列に接続される。Ｑｖ箇は記憶素
子のＹアドレスを選択するＮＥ ＩＧＦＥＴ、Ｑｖｒ
＋は、バイトのＹアドレスを選択するＮＥ−Ｉ ＧＦＥ
Ｔ、ＭＴＩ＋ ・・・、Ｍ丁。はバイトのＸアドレス
を選択するＮＥ−ＩＧＦＥＴで、各バイトに１個存在す
る。ＳＳは記憶素子のソースに接続され、読み出しモー
ド時は”０パとなろ。ＩＭは゛０パが記憶された記憶素
子に流れる電流を示す。Ｑｓ＋＋ Ｑｓ３ｙＱｓ４は
Ｐチャンネル型エンハンスメント型ＩＧＦＥＴ（以下Ｐ
Ｅ−ＩＧＦＥＴと言う）である。Ｑｓ２１ ＱＳ５＋
Ｑｓｓ＋ ＱＳ？はＮＥ−Ｉ ＧＦＥＴである。
Ｑｓ！〜ＱＳ７はセンスアンプ回路を構成し、Ｑｓ＋〜
ＱｓａとＱｖｓ＋とＭｓ＋＋は、記憶素子Ｍ ｎ ＨＨ
に対する負荷となり、これらのＩ ＧＦＥＴで決定され
る負荷特性と、記憶素子に流れる電流ＩｍＯ値により、
ｔ９０１１が記憶された記憶素子が選択された場合のセ
ンスアンプ回路の出力ＳＡの電圧ＶＳＡは決定される。
ＱｓａとＱｖｓ＋とＭｓ＋＋は、記憶素子Ｍ ｎ ＨＨ
に対する負荷となり、これらのＩ ＧＦＥＴで決定され
る負荷特性と、記憶素子に流れる電流ＩｍＯ値により、
ｔ９０１１が記憶された記憶素子が選択された場合のセ
ンスアンプ回路の出力ＳＡの電圧ＶＳＡは決定される。
またｓ ＱＲｌｌＩＴ ＱＲ２′ＱＲ７１ＱＤＩＩ
ＱＤ２１ ＱＤＩ３は、基準電圧発生回路を構成
し、ＱＲ＋ｕ＋ ＱＲ３１ＱｐｔはＰＥ−ＩＧＦＥＴ
、 ＱＲｚ、 ＱＲ５，ＱＲａ、 Ｑ’！Ｌ
Ｑｏ＋＋ ＱＤ２はＮＥ−ＩＧＦＥＴ、ＱＤＩ３はＮ
チャンネル型デイプレッション型Ｉ ＧＦＥＴである。
ＱＤ２１ ＱＤＩ３は、基準電圧発生回路を構成
し、ＱＲ＋ｕ＋ ＱＲ３１ＱｐｔはＰＥ−ＩＧＦＥＴ
、 ＱＲｚ、 ＱＲ５，ＱＲａ、 Ｑ’！Ｌ
Ｑｏ＋＋ ＱＤ２はＮＥ−ＩＧＦＥＴ、ＱＤＩ３はＮ
チャンネル型デイプレッション型Ｉ ＧＦＥＴである。
ＱＩＮＩＩＩ ＱＲ２からＱＲａとＱｏ＋とＱＤ２は
、リファレンスＩＧＦＥＴＱＤＩ３に対する負荷となり
、これらのＩＧＦＥＴで決定される負荷特性と、ＱＤ１
３に流れる電流ＩＲＩの値により、基準電圧発生回路の
出力ＲＡ ＋の電圧ＶｐＡ＋は決定される。
、リファレンスＩＧＦＥＴＱＤＩ３に対する負荷となり
、これらのＩＧＦＥＴで決定される負荷特性と、ＱＤ１
３に流れる電流ＩＲＩの値により、基準電圧発生回路の
出力ＲＡ ＋の電圧ＶｐＡ＋は決定される。
本従来例の場合、Ｑｐ＋＋＋＋ （Ｊ５シ Ｑ Ｒ３
１ＱＲ４１ＱＲ５１Ｑｏ＋＋ ＱＤ２のゲート長とゲ
ート幅は、それぞれセンスアンプ回路の負荷特性を決定
するＩＧＦＥＴＱＳＩ、 ＱＳ２． Ｑｓａ、
Ｑｓａ、 ＱＳ５． ＱＳ６． Ｑ
ＹＳＩ＋ Ｍｓ＋＋と同一のゲート長とゲート幅になる
ように設計されているため、基準電圧発生回路の負荷特
性は、センスアンプ回路の負荷特性と同一になる。
１ＱＲ４１ＱＲ５１Ｑｏ＋＋ ＱＤ２のゲート長とゲ
ート幅は、それぞれセンスアンプ回路の負荷特性を決定
するＩＧＦＥＴＱＳＩ、 ＱＳ２． Ｑｓａ、
Ｑｓａ、 ＱＳ５． ＱＳ６． Ｑ
ＹＳＩ＋ Ｍｓ＋＋と同一のゲート長とゲート幅になる
ように設計されているため、基準電圧発生回路の負荷特
性は、センスアンプ回路の負荷特性と同一になる。
ＣＲは、基準電圧発生回路の出力ＲＡ＋に負荷される容
！（アルミ配線容量、図示以外の比較検出器の入力容量
等）をまとめて示したものである。
！（アルミ配線容量、図示以外の比較検出器の入力容量
等）をまとめて示したものである。
ＤＩＦＦは比較検出器で選択された記憶素子がパ０パを
記憶しているか、’＄１１１１を記憶しているかで変化
するセンスアンプ回路の出力電圧を基準電圧と比較し、
増幅するもので０°′が記憶されていると判定された場
合、出力ＤＯには°゛Ｈ″が、°゛１°°が記憶されて
いると判定された場合、出力ＤＯには”Ｌ １１が出力
される。
記憶しているか、’＄１１１１を記憶しているかで変化
するセンスアンプ回路の出力電圧を基準電圧と比較し、
増幅するもので０°′が記憶されていると判定された場
合、出力ＤＯには°゛Ｈ″が、°゛１°°が記憶されて
いると判定された場合、出力ＤＯには”Ｌ １１が出力
される。
０は出力バッファ回路で、比較検出器の出力を外部端子
ＯＵＴに伝達する役目を持つ。第６図は（１）、Ｍ門１
１が９１０＋’を記憶しているとき、ＭＭｌｌに流れる
電流が変化したときのセンスアンプ回路の出力ＳＡの電
圧（Ｖｓｑ）の変化、 （２）、リファレンスＩＧＦＥ
ＴＱＤＩ３に流れる電流が変化した時の基準電圧発生回
路の出力ＲＡＩの電圧（Ｖ。
ＯＵＴに伝達する役目を持つ。第６図は（１）、Ｍ門１
１が９１０＋’を記憶しているとき、ＭＭｌｌに流れる
電流が変化したときのセンスアンプ回路の出力ＳＡの電
圧（Ｖｓｑ）の変化、 （２）、リファレンスＩＧＦＥ
ＴＱＤＩ３に流れる電流が変化した時の基準電圧発生回
路の出力ＲＡＩの電圧（Ｖ。
自１）の変化を示したものである。前述したように、本
従来例の場合、基準電圧発生回路は、負荷回路の負荷特
性が、センスアンプ回路の負荷回路の負荷特性と同一に
なるように設計されている為、上記（１）、（２）の特
性は共に、第６図の曲線Ｌ１て表される。
従来例の場合、基準電圧発生回路は、負荷回路の負荷特
性が、センスアンプ回路の負荷回路の負荷特性と同一に
なるように設計されている為、上記（１）、（２）の特
性は共に、第６図の曲線Ｌ１て表される。
第５図と第６図を用い、センスアンプ回路の動作と設計
方法・基準電圧発生回路の動作と、基準電圧の設定方法
を説明する。以下の説明において、ＮＥ−ＩＧＦＥＴの
しきい値はすべて同一でＶＴＮとし、ＰＥ−ＩＧＦＥＴ
のしきい値はすべて同一で〜′−２とする。ＩＴ□ｌ？
が記憶さｎた記憶素子か選択された場合、記憶素子に電
流が流れ、 （この時の電流値をＴＭとする）ディジッ
ト線ＳＤ、節点ＳＣの電圧は低下し、節点ＳＩの電圧は
上昇し、Ｑ３２が導通し節点Ｓ Ａの電圧は、第６図の
Ｌｌて示す負荷曲線上を［ＶＣＣＶＴ−］から移動し、
点Ｐ＋で平衡する。
方法・基準電圧発生回路の動作と、基準電圧の設定方法
を説明する。以下の説明において、ＮＥ−ＩＧＦＥＴの
しきい値はすべて同一でＶＴＮとし、ＰＥ−ＩＧＦＥＴ
のしきい値はすべて同一で〜′−２とする。ＩＴ□ｌ？
が記憶さｎた記憶素子か選択された場合、記憶素子に電
流が流れ、 （この時の電流値をＴＭとする）ディジッ
ト線ＳＤ、節点ＳＣの電圧は低下し、節点ＳＩの電圧は
上昇し、Ｑ３２が導通し節点Ｓ Ａの電圧は、第６図の
Ｌｌて示す負荷曲線上を［ＶＣＣＶＴ−］から移動し、
点Ｐ＋で平衡する。
二の時Ｑ Ｓ２にもＦと同し電流が流れていることにな
る。この時の節点ＳＡの電圧が°゛０°゛か記憶された
記憶素子か選択された時のセンスアンプ回路の出力電圧
となり、この値を以下ｖ６ ＋＋と言う。
る。この時の節点ＳＡの電圧が°゛０°゛か記憶された
記憶素子か選択された時のセンスアンプ回路の出力電圧
となり、この値を以下ｖ６ ＋＋と言う。
一方“１′が記憶された記憶素子が選択された場合、記
憶素子は非導通になり、ディジット線ＳＤ、節点ＳＣの
電圧は上昇し、節点ＳＩの電圧は低下し、（ｂ２が非導
通になり、点ＳＡの電圧は点Ｓ１で平衡する。この時節
点ＳＡの電圧は［ＶＣＣ−Ｖｒｐコとなり、この値を以
下Ｖ ＯＦＦと言う。
憶素子は非導通になり、ディジット線ＳＤ、節点ＳＣの
電圧は上昇し、節点ＳＩの電圧は低下し、（ｂ２が非導
通になり、点ＳＡの電圧は点Ｓ１で平衡する。この時節
点ＳＡの電圧は［ＶＣＣ−Ｖｒｐコとなり、この値を以
下Ｖ ＯＦＦと言う。
基準電圧は、選択された記憶素子が゛１パを記憶してい
るか０゛を記憶しているかを比較検出器が正確に検出で
きるように・ ＶＯＮとＶ ＯＦＦの中間付近に設定さ
れる。基準電圧の値をＶ Ｒとすると［ＶＯＦＦ−ＶＲ
コ、 ［：ＶＲＶＯＮＩ （７）値は、比較検出器が検
出できる最小の電圧（■２）以上になるように、センス
アンプ回路の負荷回路、基準電圧発生回路の負荷回路は
設計される。
るか０゛を記憶しているかを比較検出器が正確に検出で
きるように・ ＶＯＮとＶ ＯＦＦの中間付近に設定さ
れる。基準電圧の値をＶ Ｒとすると［ＶＯＦＦ−ＶＲ
コ、 ［：ＶＲＶＯＮＩ （７）値は、比較検出器が検
出できる最小の電圧（■２）以上になるように、センス
アンプ回路の負荷回路、基準電圧発生回路の負荷回路は
設計される。
本従来技術の基準電圧発生回路は、第６図に示すように
、リファレンスＩ ＧＦ Ｅ Ｔ ＱＤＩ３に流れる電
流■１をＩＰ＋＝３／８Ｉｒ＋とすることにより、基準
電圧ＶＲＥＦ １を、ＶＯＮとＶ ＯＦＦの中間に設定
している（点Ｒ１）。
、リファレンスＩ ＧＦ Ｅ Ｔ ＱＤＩ３に流れる電
流■１をＩＰ＋＝３／８Ｉｒ＋とすることにより、基準
電圧ＶＲＥＦ １を、ＶＯＮとＶ ＯＦＦの中間に設定
している（点Ｒ１）。
本従来技術の基準電圧発生回路は、第６図に示すように
、リファレンスＩ ＧＦ Ｅ Ｔ Ｑ１１＋３に流れろ
電流ＩＲＩをＩ Ｒ１＝ ３ ／ ８ Ｉ Ｍとするこ
とにより、基準電圧ＶＲＥＦＩを、ＶＯＮとＶ ＯＦＦ
の中間に設定している。 （点Ｒ＋）。
、リファレンスＩ ＧＦ Ｅ Ｔ Ｑ１１＋３に流れろ
電流ＩＲＩをＩ Ｒ１＝ ３ ／ ８ Ｉ Ｍとするこ
とにより、基準電圧ＶＲＥＦＩを、ＶＯＮとＶ ＯＦＦ
の中間に設定している。 （点Ｒ＋）。
第７図は、第５図に示す従来技術の半導体記憶装置にお
いて、スタンバイモードから読み出しモードに変化した
時（ｔｃＥ時）の各信号、各節点のＡＣ波形を示したも
のである。
いて、スタンバイモードから読み出しモードに変化した
時（ｔｃＥ時）の各信号、各節点のＡＣ波形を示したも
のである。
第７図に示す各記号は、第５図に示す各信号、各節点の
ＡＣ波形に対応する。
ＡＣ波形に対応する。
第５図と第７図を用い、ｔｃε時のセンスアンプ回路、
リファレンス回路の動作について説明する。
リファレンス回路の動作について説明する。
スタンバイモート時、ＲＤ（オーバーパー）がパＨ”に
なり、Ｑ３７ｔ ＱＦｌ？ｌ Ｑｓａ＋ ＱＲ６
が導通し、ＱＳ３１ ＱＲ３が非導通になり、節点Ｓ
Ｃ，ＲＣ，Ｓｌ、ＲＩがすべて”Ｌ”になり、ＱＳ２１
ＱＲ２が共に非導通になり、センスアンプ回路の出
力ＳＡ＋基準電圧発生回路の出力ＲＡ＋の電圧は、共に
［Ｖｃ（Ｖｒρ］に充電されている。また、図示はして
いないが、比較検出器の出力Ｄｏはスタンバイモード時
［Ｖｃｃ］に充電されているとして説明する。
なり、Ｑ３７ｔ ＱＦｌ？ｌ Ｑｓａ＋ ＱＲ６
が導通し、ＱＳ３１ ＱＲ３が非導通になり、節点Ｓ
Ｃ，ＲＣ，Ｓｌ、ＲＩがすべて”Ｌ”になり、ＱＳ２１
ＱＲ２が共に非導通になり、センスアンプ回路の出
力ＳＡ＋基準電圧発生回路の出力ＲＡ＋の電圧は、共に
［Ｖｃ（Ｖｒρ］に充電されている。また、図示はして
いないが、比較検出器の出力Ｄｏはスタンバイモード時
［Ｖｃｃ］に充電されているとして説明する。
ＲＤ（オーバーパー）が”Ｈ”からＩｔ Ｌ”に変化し
、読み出しモードに変化すると、ＱＳ３とＱｓａが導通
し、節点ＳＩが′”Ｌ １１からｊｊＨｌｌに変化し、
Ｑ ３２が導通し、節点ＳＡに充電された電荷は、急激
に放電され、第７図に示すように、節点ＳＡの電圧はい
ったん低下する。この時選択された記憶用セルが、”１
”を記憶しているとすると、節点ＳＣとＳＤが再び充電
され節点ＳＣの電圧は上昇し、節点Ｓｔの電圧は低下し
、ＱＳ２が非導通になり、節点ＳＡの電圧は、再び上昇
し［：ＶＣＣＶＴＤ］で平衡する（曲線ＳＡｏ；ｐ）。
、読み出しモードに変化すると、ＱＳ３とＱｓａが導通
し、節点ＳＩが′”Ｌ １１からｊｊＨｌｌに変化し、
Ｑ ３２が導通し、節点ＳＡに充電された電荷は、急激
に放電され、第７図に示すように、節点ＳＡの電圧はい
ったん低下する。この時選択された記憶用セルが、”１
”を記憶しているとすると、節点ＳＣとＳＤが再び充電
され節点ＳＣの電圧は上昇し、節点Ｓｔの電圧は低下し
、ＱＳ２が非導通になり、節点ＳＡの電圧は、再び上昇
し［：ＶＣＣＶＴＤ］で平衡する（曲線ＳＡｏ；ｐ）。
また選択された記憶用セルが“′Ｏパを記憶していると
すると、過放電された節点５Ａ−８Ｃは平衡電圧まで充
電され、節点ＳＡの電圧はＹＯＮで平衡する（曲ｊＪｓ
ＡｏＮ）。
すると、過放電された節点５Ａ−８Ｃは平衡電圧まで充
電され、節点ＳＡの電圧はＹＯＮで平衡する（曲ｊＪｓ
ＡｏＮ）。
また基準電圧発生回路においては、ＲＤ（オーバーパー
）が゛ＨパからＬ′”に変化すると、ＱＲ３とＱρ４が
導通し、節点ＲＩが”Ｌ”から１１ Ｈ”に変化し、Ｑ
Ｒ２が導通し、節点ＲＡ ＋に付加された容量ＣＲに充
電された電荷は、ＱＤ１３に流れる電流ＩＲＩにより徐
々に放電され、節点ＲＡ＋の電圧は、第７図に示すよう
に、ＣＶｃｃ Ｖｙｐｌから設定値ＶＲ１：嘱まであ
る時定数をもって変化する。ここで、スタンバイモート
から読み出しモードに変化した時、節点ＲＡ Ｉの電圧
波形が節点ＳＡの電圧波形のように、急激に“Ｌ”に低
下しないのは、ディジット線に付加される容量は、基準
電圧発生回路のディジット線に対応する節点ＲＤに付加
される容量に比べはるかに大きい為、ＱＳ２が導通ずる
と節点ＳＡに充電された電荷は急激に、ディジット線Ｓ
Ｄに移動するが、一方基準電圧発生回路においては、節
点ＲＡ ＋ Ｉこ付加された容量の方が節点ＲＣ。
）が゛ＨパからＬ′”に変化すると、ＱＲ３とＱρ４が
導通し、節点ＲＩが”Ｌ”から１１ Ｈ”に変化し、Ｑ
Ｒ２が導通し、節点ＲＡ ＋に付加された容量ＣＲに充
電された電荷は、ＱＤ１３に流れる電流ＩＲＩにより徐
々に放電され、節点ＲＡ＋の電圧は、第７図に示すよう
に、ＣＶｃｃ Ｖｙｐｌから設定値ＶＲ１：嘱まであ
る時定数をもって変化する。ここで、スタンバイモート
から読み出しモードに変化した時、節点ＲＡ Ｉの電圧
波形が節点ＳＡの電圧波形のように、急激に“Ｌ”に低
下しないのは、ディジット線に付加される容量は、基準
電圧発生回路のディジット線に対応する節点ＲＤに付加
される容量に比べはるかに大きい為、ＱＳ２が導通ずる
と節点ＳＡに充電された電荷は急激に、ディジット線Ｓ
Ｄに移動するが、一方基準電圧発生回路においては、節
点ＲＡ ＋ Ｉこ付加された容量の方が節点ＲＣ。
ＲＤに付加された容量よりも大きい為、スタンバイモー
ドから読み出しモードに変化した時、節点ＲＡ ＋が［
Ｖｃｃ−Ｖｙｐｌから設定値ＶＲＥＦＩに変化するスピ
ードは、節点ＲＡ ＋に付加された容量Ｃｅと、リファ
レンスＩＧＦＥＴＱＤＩ３に流れる電流ＩＲＩとにより
、単に決定される為である。この時のスピードｔｄ＋は
（１）式で表される。
ドから読み出しモードに変化した時、節点ＲＡ ＋が［
Ｖｃｃ−Ｖｙｐｌから設定値ＶＲＥＦＩに変化するスピ
ードは、節点ＲＡ ＋に付加された容量Ｃｅと、リファ
レンスＩＧＦＥＴＱＤＩ３に流れる電流ＩＲＩとにより
、単に決定される為である。この時のスピードｔｄ＋は
（１）式で表される。
ｔｄ＋＝ｃＲ・ΔＶ２／ＩＲ１
（△Ｖ２＝ （ＶＣＣＶＴＰ ＶＲεＦ１）） ・・
（１）例えば、Ｉ門＝２５μＡの時、ＩＲ＋＝１０μ
Ａに設計され、ＣＲ：２ Ｐ Ｆ、△Ｖ２＝ Ｉ Ｖと
すると、ｔｄ＋＝２００ｎｓとなる。基準電圧が［Ｖｃ
ｃ 、ＶＴＰコから低下し、 ［Ｖｃｃ−Ｖｒｐ
Ｖ２コとなると、比較検出器の出力Ｄｏが′Ｈ”から”
Ｌ”に変化して、選択された記憶素子の内容が正常に読
みだされる。この時、センスアンプ回路と比較検出器を
合わせた動作スピードは第７図のｔ ｏｏ＋で表される
こととなり、第７図から明らかなように、センスアンプ
回路の出力が設定値に平衡する時間ｊｓ。
（１）例えば、Ｉ門＝２５μＡの時、ＩＲ＋＝１０μ
Ａに設計され、ＣＲ：２ Ｐ Ｆ、△Ｖ２＝ Ｉ Ｖと
すると、ｔｄ＋＝２００ｎｓとなる。基準電圧が［Ｖｃ
ｃ 、ＶＴＰコから低下し、 ［Ｖｃｃ−Ｖｒｐ
Ｖ２コとなると、比較検出器の出力Ｄｏが′Ｈ”から”
Ｌ”に変化して、選択された記憶素子の内容が正常に読
みだされる。この時、センスアンプ回路と比較検出器を
合わせた動作スピードは第７図のｔ ｏｏ＋で表される
こととなり、第７図から明らかなように、センスアンプ
回路の出力が設定値に平衡する時間ｊｓ。
に比へ、かなり長くなる。つまり、従来技術の基準電圧
発生回路は、１０ε時基準電圧が設定値に設定される時
間が、センスアンプ回路の出力が設定値に平衡する時間
に比べ長いので、ｔｃε時のスピードは、基準電圧が設
定値に設定される時間で制限されることになる。
発生回路は、１０ε時基準電圧が設定値に設定される時
間が、センスアンプ回路の出力が設定値に平衡する時間
に比べ長いので、ｔｃε時のスピードは、基準電圧が設
定値に設定される時間で制限されることになる。
［発明が解決しようとする問題点］
上述した従来の技術の基準電圧発生回路は、負荷回路の
負荷特性をセンスアンプ回路の負荷回路の負荷特性と同
一に設計し、リファレンスＩＧＦＥ Ｔ ＱＤ１３に流
れる電流ＩＲＩを′°０″゛が記憶された記憶素子に流
れる電流Ｉｎの３／８に設定することにより、基準電圧
をＶＱＮとＶｏＥ：の中間に設定している。このためＩ
ｐ＋の値がかなり小さくなり、ｔＣＥ時、基準電圧が、
スタンバイモード時の設定値［Ｖｃｃ−Ｖｙｐｌから、
読み出しモード時の設定値ＶＲＥＦＩに変化する時間が
かなり長くかかり、ｔｃＥ時の、センスアンプ回路と比
較検出器を合わせた動作スピードが、第７図で示すｔｏ
ｏ＋て表されることとなり、センスアンプ回路が動作完
了する時間ｔｓｏよりもかなり長くなってしまう。この
為、半導体記憶装置のｔｃε時の動作スピードは、基準
電圧が設定値に設定される時間で制限されることになり
、大容量高速度が要求される半導体記憶Ｈ置に適さない
。
負荷特性をセンスアンプ回路の負荷回路の負荷特性と同
一に設計し、リファレンスＩＧＦＥ Ｔ ＱＤ１３に流
れる電流ＩＲＩを′°０″゛が記憶された記憶素子に流
れる電流Ｉｎの３／８に設定することにより、基準電圧
をＶＱＮとＶｏＥ：の中間に設定している。このためＩ
ｐ＋の値がかなり小さくなり、ｔＣＥ時、基準電圧が、
スタンバイモード時の設定値［Ｖｃｃ−Ｖｙｐｌから、
読み出しモード時の設定値ＶＲＥＦＩに変化する時間が
かなり長くかかり、ｔｃＥ時の、センスアンプ回路と比
較検出器を合わせた動作スピードが、第７図で示すｔｏ
ｏ＋て表されることとなり、センスアンプ回路が動作完
了する時間ｔｓｏよりもかなり長くなってしまう。この
為、半導体記憶装置のｔｃε時の動作スピードは、基準
電圧が設定値に設定される時間で制限されることになり
、大容量高速度が要求される半導体記憶Ｈ置に適さない
。
［発明の従来技術に対する相違点コ
上述した従来技術の半導体記憶装置に対し、本発明の半
導体記憶装置は、基準電圧発生回路の負荷回路の負荷特
性を、センスアンプ回路の負荷回路の負荷特性に対し、
変化させているので、リファレンスＩ ＧＦＥＴに流れ
る電流の値をＯ”が記憶された記憶素子に流れる電流の
値と同程度に設定することができるので、ｔＣＥ時、基
準電圧が、スタンバイモード時の設定！ｌ！Ｉ［Ｖｃｃ
ＶＴＰコから読み出しモード時の設定値ＶＲεＦに
変化する時間が、従来技術の場合に比べ短くなるので、
本発明の半導体記憶装置のｔｃε時の動作スピードは、
本来のセンスアンプ回路の動作スピードで決まるという
独創的内容を有する。
導体記憶装置は、基準電圧発生回路の負荷回路の負荷特
性を、センスアンプ回路の負荷回路の負荷特性に対し、
変化させているので、リファレンスＩ ＧＦＥＴに流れ
る電流の値をＯ”が記憶された記憶素子に流れる電流の
値と同程度に設定することができるので、ｔＣＥ時、基
準電圧が、スタンバイモード時の設定！ｌ！Ｉ［Ｖｃｃ
ＶＴＰコから読み出しモード時の設定値ＶＲεＦに
変化する時間が、従来技術の場合に比べ短くなるので、
本発明の半導体記憶装置のｔｃε時の動作スピードは、
本来のセンスアンプ回路の動作スピードで決まるという
独創的内容を有する。
［問題点を解決するための手段］
本発明の半導体記憶装置は複数の記憶素子と、ディジッ
ト線を入力とする第１の反転増幅器と、前記第１の反転
増幅器の出力がゲートに、ソースが前記ディジット線に
電気的に接続された第１の電界効果型トランジスタと、
電源と前記第１の電界効果型トランジスタのドレインの
間に接続され、常に導通するようにゲート′電位が制御
された第２の電界効果型トランジスタとから少なくとも
構成されたセンスアンプ回路と、トレインが第１の節点
ここ、ソースが接地に接続され、読み出しモード時：よ
常に導通ずるようで二制御された、第３の電界効果型ト
ランジスタと、前記第１の節点を入力とする、前記第１
の反転増幅器と同一の人出力特性を持つ第２の反転増幅
器と、前記第２の反転増幅器の出力がゲートに、ソース
が前記第１の節点に電気的に接続され前記第１の電界効
果型トランジスタと同一の素子寸法を持つ、第４の電界
効果型トランジスタと、電源と前記第４の電界効果型ト
ランジスタのドレインの間に接続された、前記第２の電
界効果型トランジスタと同一の素子寸法を持つ電界効果
型トランジスタを複数個並列に接続してなる部分回路か
ら構成された基準電圧発生回路と、前記センスアンプ回
路の出力電圧と、前記基準電圧発生回路の出力電圧の差
を比較し、増幅する比較検出器とから少なくとも構成さ
れる。
ト線を入力とする第１の反転増幅器と、前記第１の反転
増幅器の出力がゲートに、ソースが前記ディジット線に
電気的に接続された第１の電界効果型トランジスタと、
電源と前記第１の電界効果型トランジスタのドレインの
間に接続され、常に導通するようにゲート′電位が制御
された第２の電界効果型トランジスタとから少なくとも
構成されたセンスアンプ回路と、トレインが第１の節点
ここ、ソースが接地に接続され、読み出しモード時：よ
常に導通ずるようで二制御された、第３の電界効果型ト
ランジスタと、前記第１の節点を入力とする、前記第１
の反転増幅器と同一の人出力特性を持つ第２の反転増幅
器と、前記第２の反転増幅器の出力がゲートに、ソース
が前記第１の節点に電気的に接続され前記第１の電界効
果型トランジスタと同一の素子寸法を持つ、第４の電界
効果型トランジスタと、電源と前記第４の電界効果型ト
ランジスタのドレインの間に接続された、前記第２の電
界効果型トランジスタと同一の素子寸法を持つ電界効果
型トランジスタを複数個並列に接続してなる部分回路か
ら構成された基準電圧発生回路と、前記センスアンプ回
路の出力電圧と、前記基準電圧発生回路の出力電圧の差
を比較し、増幅する比較検出器とから少なくとも構成さ
れる。
［実施例］
策上叉上胴
第１図に本発明の第１実施例を示す。
センスアンプ回路１００については、第５図の従来技術
に示したセンスアンプ回路と同一であるので、センスア
ンプ回路の構成及び動作については、前述しであるので
説明を省略する。また、第５図と同一の箇所は第５図と
同一の記号をつけ、説明を省略する６ ＱＲＩＩＩ
ＱＲ＋２１ Ｑ峡３１ ＱＲ２２１Ｑ費？、
ＱＤｌｔ Ｑつ２１ ＱＤ３は基準電圧発生回路２
００を構成し・ Ｏ，ＲＩ Ｉ・ ＱＲＩ２１ ＱＪ
＋３はＱＳＩと同一の素子寸法を持つＰＥ−ＩＧＦＥＴ
である。ＱＤ３はＮチャンネル型デイプレッション型Ｉ
ＧＦＥＴてありＱＤ２には読み出しモード時、低電流Ｉ
Ｒが流れる。 本発明の第１実施例の基準電圧発生回路
２００の出力ＲＡの電圧ＶＲＡは、Ｏ，Ｒｎｐ ＱＰ
τ２゜ＱＲ１３，ＱＲ２〜（ｈ７＊ ＱＤｌ、 Ｑ
Ｄ２から構成されるＱＤ３に対する負荷回路の負荷特性
と、ＱＤ３に流れる電流■Ｒの値により決定される。
に示したセンスアンプ回路と同一であるので、センスア
ンプ回路の構成及び動作については、前述しであるので
説明を省略する。また、第５図と同一の箇所は第５図と
同一の記号をつけ、説明を省略する６ ＱＲＩＩＩ
ＱＲ＋２１ Ｑ峡３１ ＱＲ２２１Ｑ費？、
ＱＤｌｔ Ｑつ２１ ＱＤ３は基準電圧発生回路２
００を構成し・ Ｏ，ＲＩ Ｉ・ ＱＲＩ２１ ＱＪ
＋３はＱＳＩと同一の素子寸法を持つＰＥ−ＩＧＦＥＴ
である。ＱＤ３はＮチャンネル型デイプレッション型Ｉ
ＧＦＥＴてありＱＤ２には読み出しモード時、低電流Ｉ
Ｒが流れる。 本発明の第１実施例の基準電圧発生回路
２００の出力ＲＡの電圧ＶＲＡは、Ｏ，Ｒｎｐ ＱＰ
τ２゜ＱＲ１３，ＱＲ２〜（ｈ７＊ ＱＤｌ、 Ｑ
Ｄ２から構成されるＱＤ３に対する負荷回路の負荷特性
と、ＱＤ３に流れる電流■Ｒの値により決定される。
本実施例の基準電圧発生回路２００はＱｓ＋と同一の素
子寸法を持つＩ ＧＦＥＴ、Ｑｐｕ、Ｑ第２゜ＱＤｌ３
が並列に接続されているため、負荷特性はセンスアンプ
回路１００の負荷特性と異なり、第３図のし２て表す曲
線となる（Ｌｌは第５図と同様にセンスアンプの負荷特
性を表ず）。つまり、Ｑｐ＋Ｉｆ ＱＲ１２１ＱＲＩ３
から構成される部分回路２１０の電流駆動能力が、セン
スアンプ回路１００の対応するＩＧＦＥＴＱｓ＋に比べ
て大きくなるので、坂にＩｐ＝Ｉｎとしても、基準電圧
ＶＲＩｌ＋の値をＶＯＦＦとＶＯＮの中間に設定するこ
とができる。この時、節点ＲＡは第３図のＱｌで平衡す
ることになり、この時の基準電圧はＶＲεＦとなる。
子寸法を持つＩ ＧＦＥＴ、Ｑｐｕ、Ｑ第２゜ＱＤｌ３
が並列に接続されているため、負荷特性はセンスアンプ
回路１００の負荷特性と異なり、第３図のし２て表す曲
線となる（Ｌｌは第５図と同様にセンスアンプの負荷特
性を表ず）。つまり、Ｑｐ＋Ｉｆ ＱＲ１２１ＱＲＩ３
から構成される部分回路２１０の電流駆動能力が、セン
スアンプ回路１００の対応するＩＧＦＥＴＱｓ＋に比べ
て大きくなるので、坂にＩｐ＝Ｉｎとしても、基準電圧
ＶＲＩｌ＋の値をＶＯＦＦとＶＯＮの中間に設定するこ
とができる。この時、節点ＲＡは第３図のＱｌで平衡す
ることになり、この時の基準電圧はＶＲεＦとなる。
第４図は、第１図に示す本発明の第１実施例において、
スタンバイモードから読み出しモードに変化した時（ｔ
ｃ：時）の各信号、各節点のＡＣ波形を示したものであ
る。第４図に示す各記号は、第１図に示す各信号、各節
点のＡＣ波形に対応する。
スタンバイモードから読み出しモードに変化した時（ｔ
ｃ：時）の各信号、各節点のＡＣ波形を示したものであ
る。第４図に示す各記号は、第１図に示す各信号、各節
点のＡＣ波形に対応する。
第１図と第４図を用い、ｔＣＥ時のセンスアンプ回路と
リファレンス回路の動作について説明するが、センスア
ンプ回路の動作は従来技術で述べた動作と全く同一であ
るので説明を省略する。
リファレンス回路の動作について説明するが、センスア
ンプ回路の動作は従来技術で述べた動作と全く同一であ
るので説明を省略する。
スタンバイモード時、従来技術で述べた通り基準電圧発
生回路の出力ＲＡの電圧は［Ｖｃｃ−Ｖｒｐ］に充電さ
れている。ＲＤ（オーバーパー）が°”Ｈ”からＩｔ
Ｌ”に変化すると、ＱＲ３とＱρ４が導通し、節点ＲＩ
が”Ｌ ９９→＋ｌ ＨＩ９に変化し、ＱＲ２が導通し
、節点ＲＡに付加された容Ｉｔ ＣＲに充電された電荷
は、従来技術で述べた通り、ＱＤ３に流れる電流ＪＲに
より徐々に放電され、節点ＲＡの電圧は第４図に示すよ
うに［ＶＣＣＶＴＰＩから設定値ＶＩＩＥＦまである時
定数を持って変化する。この時のスピードｔｄは、 （
２）式で表されろ。
生回路の出力ＲＡの電圧は［Ｖｃｃ−Ｖｒｐ］に充電さ
れている。ＲＤ（オーバーパー）が°”Ｈ”からＩｔ
Ｌ”に変化すると、ＱＲ３とＱρ４が導通し、節点ＲＩ
が”Ｌ ９９→＋ｌ ＨＩ９に変化し、ＱＲ２が導通し
、節点ＲＡに付加された容Ｉｔ ＣＲに充電された電荷
は、従来技術で述べた通り、ＱＤ３に流れる電流ＪＲに
より徐々に放電され、節点ＲＡの電圧は第４図に示すよ
うに［ＶＣＣＶＴＰＩから設定値ＶＩＩＥＦまである時
定数を持って変化する。この時のスピードｔｄは、 （
２）式で表されろ。
ｔｄ＝ｃＲ・ΔＶ＋／ＩＲ（△Ｖ＋＝ （Ｖｃｃ−Ｖ丁
ｐ−ＶＲＥＦ）） ・ ・ ・ ・ ・ ・ ・
（２）従来技術の場合と同様に、ｌｍ＝２５μＡとす
ると、本実施例の場合、ＩＲ＝２５μＡとなるように、
ＱＤ３の素子寸法を設定することができ、従来技術の場
合と同様に、ＣＲ＝２ＰＦ、△Ｖｌ＝１ｖとすると、ｔ
ｄ＝８０ｎｓとなる。従ってこの時の節点ＲＡの電圧波
形は第４図のＲＡに示すようになり、第７図に示す従来
技術の場合の、基準電圧を出力する節点ＲＡ ＋の電圧
波形ＲＡ＋に比べ高速になる。
ｐ−ＶＲＥＦ）） ・ ・ ・ ・ ・ ・ ・
（２）従来技術の場合と同様に、ｌｍ＝２５μＡとす
ると、本実施例の場合、ＩＲ＝２５μＡとなるように、
ＱＤ３の素子寸法を設定することができ、従来技術の場
合と同様に、ＣＲ＝２ＰＦ、△Ｖｌ＝１ｖとすると、ｔ
ｄ＝８０ｎｓとなる。従ってこの時の節点ＲＡの電圧波
形は第４図のＲＡに示すようになり、第７図に示す従来
技術の場合の、基準電圧を出力する節点ＲＡ ＋の電圧
波形ＲＡ＋に比べ高速になる。
この為、センスアンプ回路と比較検出器を合わせた動作
スピードは、第４図のｔＤｏで表されることになり、第
７図に示す従来技術の場合の動作スピードｔ Ｄｏｔに
比べ高速となる。従って、本発明の基準電圧発生回路を
用いた場合、半導体記憶装置の動作スピードは、本来の
センスアンプ回路の動作スピードｔｓｏで決まることに
なり、従来技術の基準電圧発生回路を用いた場合のよう
に、半導体記憶装置の動作スピードが、基準電圧が設定
値に設定される時間で制限されることはない。
スピードは、第４図のｔＤｏで表されることになり、第
７図に示す従来技術の場合の動作スピードｔ Ｄｏｔに
比べ高速となる。従って、本発明の基準電圧発生回路を
用いた場合、半導体記憶装置の動作スピードは、本来の
センスアンプ回路の動作スピードｔｓｏで決まることに
なり、従来技術の基準電圧発生回路を用いた場合のよう
に、半導体記憶装置の動作スピードが、基準電圧が設定
値に設定される時間で制限されることはない。
棗λ叉症ｌ
第２図に本発明の第２実施例を示す。
第１図または第５図と同一の箇所は、第１図または第５
図と同一の符号をつけ、説明を省略する。
図と同一の符号をつけ、説明を省略する。
Ｑ Ｓ２１は、ドレインとゲートが電源ＣＣに接続され
たＮＥ−ＩＧＦＥＴ、 ＱＰ２＋ｔ ＱＲ２２１Ｑ
Ｒ２３はＱＳ２＋と同一の素子寸法を持つＮＥ−Ｉ Ｇ
ＦＥＴである。本発明の第２実施例の基準電圧発生回路
の出力ＲＡ２の電圧ＶＲ自２はＱＩ！２１． ＱＲ２
２，ＱＲ２３，ＱＲ２〜ＱＲ？１ Ｑｏ１＋ ＱＤ
２から構成されるＱＤ３に対する負荷回路の負荷特性と
、ＱＤ３に流れる電？ａＩＲの値により決定される。
たＮＥ−ＩＧＦＥＴ、 ＱＰ２＋ｔ ＱＲ２２１Ｑ
Ｒ２３はＱＳ２＋と同一の素子寸法を持つＮＥ−Ｉ Ｇ
ＦＥＴである。本発明の第２実施例の基準電圧発生回路
の出力ＲＡ２の電圧ＶＲ自２はＱＩ！２１． ＱＲ２
２，ＱＲ２３，ＱＲ２〜ＱＲ？１ Ｑｏ１＋ ＱＤ
２から構成されるＱＤ３に対する負荷回路の負荷特性と
、ＱＤ３に流れる電？ａＩＲの値により決定される。
本実施例の基準電圧発生回路は、ＱＳ２１と同一の素子
寸法を持つＩ Ｇ Ｆ Ｅ Ｔ ＱＲ２１，ＱＲ２２，
ＱＲ２３が並列に接続されているため、負荷特性は、セ
ンスアンプ回路の負荷特性と異なり、ＱＳ２＋ｌ Ｑ
Ｒ２１１ＱＲ２２＋ ＱＲ２３の素子寸法を適当に設
計することにより、センスアンプ回路の負荷特性と、基
準電圧発生回路の負荷特性を第１実施例の場合に示した
通り、それぞれ第３図の曲線Ｌ１、曲線Ｌ２て表すこと
が可能となる。
寸法を持つＩ Ｇ Ｆ Ｅ Ｔ ＱＲ２１，ＱＲ２２，
ＱＲ２３が並列に接続されているため、負荷特性は、セ
ンスアンプ回路の負荷特性と異なり、ＱＳ２＋ｌ Ｑ
Ｒ２１１ＱＲ２２＋ ＱＲ２３の素子寸法を適当に設
計することにより、センスアンプ回路の負荷特性と、基
準電圧発生回路の負荷特性を第１実施例の場合に示した
通り、それぞれ第３図の曲線Ｌ１、曲線Ｌ２て表すこと
が可能となる。
従って、第２実施例の場合においても、第１実施例の場
合と同様に、Ｉ！Ｉ＝ Ｉｎとし、基準電圧ＶＲＩｌ１
２の値をＶＯＦＦとＶ ＯＮの中間に設定することがで
きる。従って第２実施例においても、第１実施例で述べ
たのと同様な効果があり、第１実施例で述べたセンスア
ンプ回路と基準電圧発生回路の動作の説明は、 ［Ｖｃ
ｃ−Ｖｒｐコの箇所を［ＶＣＣ−ＶＴＮＩとすることに
より、第２実施例のセンスアンプ回路と基準電圧発生回
路の動作の説明にそのまま当てはまる。
合と同様に、Ｉ！Ｉ＝ Ｉｎとし、基準電圧ＶＲＩｌ１
２の値をＶＯＦＦとＶ ＯＮの中間に設定することがで
きる。従って第２実施例においても、第１実施例で述べ
たのと同様な効果があり、第１実施例で述べたセンスア
ンプ回路と基準電圧発生回路の動作の説明は、 ［Ｖｃ
ｃ−Ｖｒｐコの箇所を［ＶＣＣ−ＶＴＮＩとすることに
より、第２実施例のセンスアンプ回路と基準電圧発生回
路の動作の説明にそのまま当てはまる。
［発明の効果］
以上述べたように、本発明の半導体記憶装置は、基準電
圧発生回路の負荷回路の負荷特性をセンスアンプ回路の
負荷回路の負荷特性に対し変化させることにより、基準
電圧を、９９０１＋が記憶された記憶素子が選択された
場合のセンスアンプ回路の出力電圧（ＶＯＮ）と、”１
”が記憶された記憶素子が選択された場合のセンスアン
プ回路出力電圧（ＶＯＦＦ）の中間に設定している。
圧発生回路の負荷回路の負荷特性をセンスアンプ回路の
負荷回路の負荷特性に対し変化させることにより、基準
電圧を、９９０１＋が記憶された記憶素子が選択された
場合のセンスアンプ回路の出力電圧（ＶＯＮ）と、”１
”が記憶された記憶素子が選択された場合のセンスアン
プ回路出力電圧（ＶＯＦＦ）の中間に設定している。
この為、本発明の基準電圧発生回路の定電流源の電流値
を従来技術の場合に比へ大きく設定でき、”０”が記憶
された記憶素子が選択された場合の記憶用素子に流れる
電流と同程度にすることができる。従フて、 （１）スタンバイモードから読み出しモードに変化した
とき、基準電圧が設定値に平衡する時間が、従来技術の
場合に比へ短くなるので、大容量・高速度が要求される
半導体記憶装置に適している。
を従来技術の場合に比へ大きく設定でき、”０”が記憶
された記憶素子が選択された場合の記憶用素子に流れる
電流と同程度にすることができる。従フて、 （１）スタンバイモードから読み出しモードに変化した
とき、基準電圧が設定値に平衡する時間が、従来技術の
場合に比へ短くなるので、大容量・高速度が要求される
半導体記憶装置に適している。
（２）ＩＣＦＥＴがスイッチングする際に生じる貫通電
流の影響などで、電源またはＧＮＤにノイズが乗り、基
準電圧が設定値から変化しても本発明の基準電圧発生回
路は、従来技術の場合に比へ、基準電圧をすみやかにチ
ャージアップまたはディスチャージすることができるの
で、従来技術の場合二二比べ速いスピードで設定値に復
帰することができる。この為ノイズマージンの大きい半
導体装置を提供することができる効果がある。
流の影響などで、電源またはＧＮＤにノイズが乗り、基
準電圧が設定値から変化しても本発明の基準電圧発生回
路は、従来技術の場合に比へ、基準電圧をすみやかにチ
ャージアップまたはディスチャージすることができるの
で、従来技術の場合二二比べ速いスピードで設定値に復
帰することができる。この為ノイズマージンの大きい半
導体装置を提供することができる効果がある。
本発明の実施例に示した基準電圧発生回路内の部分回路
は、センスアンプ回路内の第２の電界効果型トランジス
タを３個差列に接続した例を示したが、複数個並列に接
続されていれば本発明は有効であり、数に限りはない。
は、センスアンプ回路内の第２の電界効果型トランジス
タを３個差列に接続した例を示したが、複数個並列に接
続されていれば本発明は有効であり、数に限りはない。
第１図は本発明の第１実施例を示した回路図、第２図は
本発明の第２実施例を示した回路図、第３図は第１図・
第２図に示す基準電圧発生回路の負荷特性（曲線Ｌ２）
と、センスアンプ回路の負荷特性（曲線Ｌ＋）を示した
グラフ、第４図は本発明の半導体記憶装置において、ス
タンバイモードから読み出しモードに変化したときの、
第１図、第２図に示す各信号、各節点のＡＣ波形を示し
たグラフ、第５図は従来技術の半導体記憶装置の一部回
路を示した回路図、第６図は第５図に示す基準電圧発生
回路の負荷特性とセンスアンプ回路の負荷特性（共に曲
線Ｌ＋）を示した回路図、第７図は、第５図の従来技術
の半導体記憶装置において、スタンバイモードから読み
出しモードに変化したときの各信号、各節点のＡＣ波形
を示したグラフである。 １００・・・・センスアンプ回路、 ２００・・・・基準電圧発生回路、 ２１０・・・・部分回路、 ＱＳ２・・・・第１の電界効果型トランジスタ、Ｑｓ＋
・・・・第２の電界効果型トランジスタ、ＱＤ３・・・
・第３の電界効果型トランジスタ、ＱＲ２・・・・第４
の電界効果型トランジスタ。 ＶＳＡ （ＩＲｌ・ ｔ１Ｍン 第６図
本発明の第２実施例を示した回路図、第３図は第１図・
第２図に示す基準電圧発生回路の負荷特性（曲線Ｌ２）
と、センスアンプ回路の負荷特性（曲線Ｌ＋）を示した
グラフ、第４図は本発明の半導体記憶装置において、ス
タンバイモードから読み出しモードに変化したときの、
第１図、第２図に示す各信号、各節点のＡＣ波形を示し
たグラフ、第５図は従来技術の半導体記憶装置の一部回
路を示した回路図、第６図は第５図に示す基準電圧発生
回路の負荷特性とセンスアンプ回路の負荷特性（共に曲
線Ｌ＋）を示した回路図、第７図は、第５図の従来技術
の半導体記憶装置において、スタンバイモードから読み
出しモードに変化したときの各信号、各節点のＡＣ波形
を示したグラフである。 １００・・・・センスアンプ回路、 ２００・・・・基準電圧発生回路、 ２１０・・・・部分回路、 ＱＳ２・・・・第１の電界効果型トランジスタ、Ｑｓ＋
・・・・第２の電界効果型トランジスタ、ＱＤ３・・・
・第３の電界効果型トランジスタ、ＱＲ２・・・・第４
の電界効果型トランジスタ。 ＶＳＡ （ＩＲｌ・ ｔ１Ｍン 第６図
Claims (1)
- 【特許請求の範囲】 複数の記憶素子と、前記記憶素子の内容”０”、”１”
に応じて変化するディジット線の電圧を検出するセンス
アンプ回路と、 出力が、”０”に対応する前記センスアンプ回路の出力
電圧と”１”に対応する前記センスアンプ回路の出力電
圧との中間電圧に設定される基準電圧発生回路と、 前記センスアンプ回路の出力電圧と前記基準電圧発生回
路の出力電圧との差を比較し増幅する比較検出機とを有
する半導体記憶装置において、前記センスアンプ回路は
、前記ディジット線を入力とする第１の反転増幅器と、
前記第１の反転増幅器の出力がゲートにソースが前記デ
ィジット線に電気的に接続された第１の電界効果型トラ
ンジスタと、電源と前記第１の電界効果型トランジスタ
のドレインとの間に接続され、常に導通するように、ゲ
ート電位が制御された第２の電界効果型トランジスタと
から少なくとも構成され、前記基準電圧発生回路は、ド
レインが第１の節点にソースが接地に接続され読み出し
モード時は常に導通するように制御された第３の電界効
果型トランジスタと、前記第１の節点を入力とする前記
第１の反転増幅器と同一の入出力特性を持つ第２の反転
増幅器と、前記第２の反転増幅器の出力がゲートにソー
スが前記第１の節点に電気的に接続され前記第１の電界
効果型トランジスタと同一の素子寸法を持つ第４の電界
効果型トランジスタと、電源と前記第４の電界効果型ト
ランジスタのドレインとの間に接続された前記第２の電
界効果型トランジスタと同一の素子寸法を有する電界効
果型トランジスタを複数個並列に接続して成る部分回路
とから構成されたことを特徴とした半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048313A JPH01220295A (ja) | 1988-02-29 | 1988-02-29 | 半導体記憶装置 |
| DE68924080T DE68924080T2 (de) | 1988-02-29 | 1989-02-28 | Halbleiterspeichervorrichtung. |
| US07/317,252 US4974207A (en) | 1988-02-29 | 1989-02-28 | Semiconductor memory device |
| EP89103508A EP0331113B1 (en) | 1988-02-29 | 1989-02-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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