JPH0793027B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は１つのデータが２ビットで構成され、その２ビ
ットに互いに逆相のデータを書き込むことにより情報が
記憶され、又、その２ビットを独立に読み出し、互いの
情報を比較することによりデータの“1",“0"を判断す
る半導体記憶装置（以下、true−Bar読み出し半導体記
憶装置という）に関する。

［従来の技術］ 第６図に従来技術のtrue−Bar読み出し半導体記憶装置
を示す。Y1,・・・,YmはＹアドレス線、X1,・・・,X1・
・・ＸnはＸアドレス線、▲▼，▲▼はそれぞ
れY1,Ymの反転信号線である。ＱY1T,・・・,QYmT,QY1B,
・・・,QYmBは、メモリーセルのＹアドレスを選択する
Ｎチャネル型MOS電界効果トランジスタ（以下、MOSFET
という）である。Ｍ11T，・・・,Mn1Tはディジット線Ｄ
1Tに接続されたメモリーセル、Ｍ1B，・・・,Mn1Bはデ
ィジット線Ｄ1Bに接続されたメモリーセル、Ｍ1mT，・
・・,MnmTはディジット線ＤmTに接続されたメモリーセ
ル、Ｍ1mB，・・・,MnmBはディジット線ＤmBに接続され
たメモリーセルである。ここでＭ11T,Mn1T,M1mT,MnmTは
真データ（以下、trueデータという）が記憶されたメモ
リーセルであり、Ｍ11B,Mn1B,M1mB,MnmBは、相補データ
（以下、Barデータという）が記憶されたメモリーセル
で、それぞれＭ11T,Mn1T,M1mT,MnmTと対になるメモリー
セルである。例えば、Ｍ11Tに“0"が記憶されていると
すると、Ｍ11Tと対になるメモリーセルＭ11Bには“1"が
記憶されている。SSはメモリーセルの共通ソース端で、
読み出しモード時は0Vが印加される。ＱD1TはＹアドレ
ス線Y1が“L"でディジット線Ｄ1Tに接続されたメモリー
セルが非選択の場合、ディジット線Ｄ1Tを0Vに放電する
Ｎチャネル型MOSFET、ＱD1Bは同様に、ディジット線Ｄ1
Bを0Vに放電するＮチャネル型MOSFET、ＱDmTは同様に、
ディジット線ＤmTを0Vに放電するＮチャネル型MOSFET、
ＱDmBは同様にディジット線ＤmBを0Vに放電するＮチャ
ネル型MOSFETである。Ｋはtrueデータが記憶されたメモ
リーセルの記憶内容により変化する節点ＣTの電圧を増
幅するtrueデータ増幅回路、ＬはBarのデータが記憶さ
れたメモリーセルの記憶内容により変化する節点ＣBの
電圧を増幅するBarデータ増幅回路、ＭはＫの出力ＢTと
Ｌの出力ＢBの電圧を比較し、その差を増幅する比較検
出器である。例えば、Ｍ11TとＭ11Bが選択され、Ｍ11T
に“0"が、Ｍ11Bに“1"が記憶されているとすると、Ｋ
の出力ＢTの電圧はＬの出力ＢBの電圧よりも高くなり、
Ｍの出力Ａには“0"が出力され、この出力が次段の出力
バッファ回路０に伝達され、出力端子OUT（１）に“0"
が出力されることになる。

実際の半導体記憶装置では、８ビット出力ならば第６図
に示した回路が８個存在するが、ここでは省略した。ま
た、以下の説明では、K,L,Mをまとめてセンスアンプ回
路Ｎとする。

第７図はK,L,Mの例を示したものである。ＱST4,QST5は
節点ＣTの電圧変化を増幅するインバータで、ＱST4はＰ
チャネル型MOSFET、ＱST5はＮチャネル型MOSFETであ
る。ＱST1は“0"が記憶されたメモリーセル（オフビッ
ト）が選択された時の出力ＢTの電圧ＶB（オフ）と、
“1"が記憶されたメモリーセル（オンビット）が選択さ
れた時のＢTの電圧ＶB（オン）の電圧の差を制御するＰ
チャネル型MOSFETであり、本例では［ＶB（オフ）−ＶB
（オン）］は1.0Vとなるように、ＱST1のW/Lは設計され
ているとする。ＱST2は出力ＢTと節点ＣTの間に接続さ
れたＮチャネル型MOSFETで、ＱST4とＱST5から構成され
るインバータの出力により制御されるトランスファゲー
トである。ＱST3はプリチャージ用のＮチャネル型MOSFE
Tである。ＬにおいてＱSB1,QSB2,QSB3,QSB4,QSB5はそれ
ぞれＫにおけるＱST1,QST2,QST3,QST4,QST5と同一であ
るので説明を省略する。

ＱA1,QA2はそれぞれＫの出力ＢT,Lの出力ＢBがゲートに
入力されたＰチャネル型MOSFET、ＱA3,QA4はＮチャネル
型MOSFET、ＱA5はゲートにアクティブ信号CEが入力され
たＮチャネル型MOSFETである。本例ではＱA1とＱA2,QA3
とＱA4はそれぞれ同一のゲート長，ゲート幅に設計され
ているとする。また本例では説明を簡単にするためにＫ
の出力ＢTの電圧VBTとＬの出力ＢBの電圧VBBの間に
（１）式の関係が成り立つ時、Ｍの出力Ａには［ＶCC］
が出力され、（２）式の関係が成り立つ時Ｍの出力Ａに
は0Vが出力され、（３）式の関係が成り立つ時Ｍの出力
Ａには0Vから［ＶCC］の間の電圧が出力されるとして話
を進める。

VBT≦VBB−0.5V ……（１） VBT≧VBB＋0.5V ……（２） VBB−0.5V＜VBT＜VBB＋0.5V ……（３） 半導体記憶装置において、１つのデータの記憶にメモリ
ーセルを２ビット割り当てる理由は、第６図のような回
路構成にすることにより、trueデータ増幅回路Ｋの出力
ＢTの電圧と、Barデータ増幅回路Ｌの出力ＢBの電圧が
互いに逆相に動くため、比較検出器の片側入力（例えば
ＢB）が一定電圧の場合に比べて、（１）比較検出器の
電圧増幅率が大きくなり、比較検出器の高速化が計れる
うえ、（２）比較検出器は同相の入力に対しては、除去
することができるので、比較検出器の耐ノイズ性が大き
いという利点を有する。

第６図において、各ディジット線に非選択時に各ディジ
ット線を0VにディスチャージするＮチャネル型MOSFET
ＱD1T，・・・,QDmT,QD1B，・・・,QDmBが接続されてい
る理由は、一般に、ディジット線はディジット線間の容
量カップリングにより、となりのディジット線の電位に
影響を与えることが知られており、非選択時にディジッ
ト線の電圧を一定に保つMOSFETがないと、選択されたデ
ィジット線がとなりのディジット線から受ける影響が、
選択されたメモリーセルの場所または記憶されているデ
ータにより異なってしまい、高速化を前提とした設計が
できないからである。

以上述べたように第６図に示す半導体記憶装置は動作す
るが、Ｘアドレスが切り換わる場合はディジット線の電
圧は常にバイアス電圧に保たれており、Ｋの出力ＢTと
Ｌの出力ＢBは常に逆相に動作し、センスアンプ回路Ｎ
は高速に動作する。しかし、Ｙアドレスが切り換わる場
合、ディジット線が0Vから充電されるため、従来例の第
６図の回路では不具合が生じる。

以下、第６図から第８図を用いてＹアドレスが切り換わ
った時の動作について説明する。

第８図はＹアドレスが切り換わったときの第６図に示す
各接点の電圧波形を示したものである。第８図に示す各
記号の波形は、第６図の各節点の電圧波形に相当する。

（時間０からt1） Ｙアドレス線Y1が“H"、▲▼が“L",Ymが“L"、▲
▼が“H"の時（第８図にはＹ1の波形のみを示し、
▲▼,Ym，▲▼の波形は図示していない）、第
６図に示すメモリーセルＭ11T,M11Bが選択される。この
時、Ｍ11Tには“1"が、Ｍ11Bには“0"が記憶されている
とすると、節点ＣTの電圧は平衡値ＶC（オン）に、節点
ＣBの電圧は、平衡値ＶC（オフ）に平衡している。

Ｋの出力ＢTの電圧は平衡値ＶB（オン）に、Ｌの出力Ｂ
Bの電圧は平衡値ＶB（オフ）に平衡している。この時、
前述したように、ＶB（オフ）とＶB（オン）の差は、比
較検出器が正常動作する値に設定されているため、比較
検出器は正常動作し、出力Ａの電圧は［ＶCC］となる。

（時間t1からt2） Ｙ1が“H"→“L"に、▲▼が“L"→“H"に、Ｙmが
“L"→“H"に、▲▼が“H"→“L"に変化すると、メ
モリーセルＭ1mTとＭ1mBが選択される。この時、前のサ
イクルにおいて、ディジット線ＤmTとＤmBは0Vまで放電
されている。Ｍ1mTには“1"がＭ1mBには“0"が記憶され
ているとすると、前のサイクルでそれぞれ平衡値ＶC
（オン）,VC（オフ）に充電された節点ＣT,CBの電圧は
Ｙmが“L"→“H"、▲▼が“H"→“L"に変化する
と、それぞれディジット線ＤmT,DmBを充電すべく、一瞬
低下し、これがそれぞれK,Lで増幅され、第８図に示す
ように、Ｋの出力ＢT,Lの出力ＢBも一瞬低下する。その
後Ｋの負荷回路によりＤmT,CTが充電され、電圧が上昇
すると、Ｋの出力ＢTの電圧も上昇し、ＤmT,CTの電圧が
平衡値ＶC（オン）に達すると、ＢTの電圧も平衡値ＶB
（オン）に達する。また同時にＬの負荷回路によりＤm
B,CBが充電され、平衡値ＶC（オフ）に達すると、Ｌの
出力ＢBの電圧も平衡値ＶB（オフ）に達する。

以上述べたように、時間t1からt2の間、ディジット線Ｄ
mT,DmB、節点ＣT,CB,Kの出力ＢT、Ｌの出力ＢBの電圧は
変化するが、Ｙmが“L"から“H"に変化した瞬間、ＢT,B
Bの電圧が共に低下する為、一瞬VBB−0.5V＜VBTにな
り、本来［ＶCC］であるべきＭの出力Ａの電圧が、第８
図に示すように、一瞬中間電位になる“ひげ”が発生す
る。

（時間t2からt3） Y1が“L"→“H"に、▲▼が“H"→“L"に、Ymが“H"
→“L"に、Ｙmが“L"→“H"に、X1が“H"→“L"に、Xn
が“L"→“H"（X1とXnは第８図に図示せず）に変化する
と、メモリーセルＭn1T,Mn1Bが選択される。Ｍn1Tには
“0"が、Ｍn1Bには“1"が記憶されているとして説明す
る。ディジット線Ｄ1TとＤ1Bはそれぞれ前のサイクルの
間に0Vまで放電されているため、Y1が“L"→“Ｈに、▲
▼が“H"→“L"に変化すると、前のサイクルでそれ
ぞれ平衡値ＶC（オン）,VC（オフ）まで充電された節点
ＣT,CBはそれぞれディジット線Ｄ1T,D1Bを充電すべく一
瞬低下し、この電圧変化がそれぞれK,Lで増幅され、第
８図に示すように、Ｋの出力ＢT、Ｌの出力ＢBの電圧が
一瞬低下する。その後、ディジット線Ｄ1T、節点ＣT、
ディジット線Ｄ1B、節点ＣBが充電されると共に、Ｋの
出力ＢT,Lの出力ＢBの電圧も上昇し、Ｄ1T,CTの電圧が
平衡値ＶC（オフ）に達すると、Ｋの出力ＢTの電圧も平
衡値ＶB（オフ）に達する。また同時にＤ1B,CBの電圧が
平衡値ＶC（オン）に達すると、Ｌの出力ＢBも平衡値Ｖ
B（オン）に達する。

以上述べたように、時間t2からt3の間、ディジット線Ｄ
1T,D1B，節点ＣT,CB,Kの出力ＢT,Lの出力ＢBの電圧は変
化するが、Ｙ1が“L"→“H"に変化した瞬間、Ｋの出力
ＢT,Lの出力ＢBの電圧が共に低下する為、一瞬VBB−0.5
V＜VBTになり、本来［ＶCC］であるべきＭの出力Ａの電
圧が一瞬、中間電位になるひげが第８図に示すように発
生する。その後Ｄ1T,D1Bの電圧が上昇し、Ｋの出力ＢT
の電圧VBTが、Ｌの出力ＢBの電圧VBBよりも高くなり、V
BT≧VBB＋0.5Vになると、Ｍの出力Ａは“H"→“L"に変
化し、“0"の情報が読み出されたことを出力バッファ回
路０に伝達する。この時のセンスアンプ回路のアクセス
スピードは第８図に示すtS（２）となる。

（時間t3からt4） Ｙ1が“H"→“L"に、▲▼が“L"→“H"に、Ｙm，
“L"→“H"に、Ｙmが“H"→“L"に変化すると、メモリ
ーセルＭnmT,MnmBが選択される。ＭnmTには０が、ＭnmB
には“1"が記憶されているとして説明する。ディジット
線ＤmT,DmBはそれぞれ前のサイクルの間に0Vまで放電さ
れているため、Ｙmが“L"→“H"、▲▼が“H"→
“L"に変化すると、前のサイクルでそれぞれ平衡値ＶC
（オフ）,VC（オン）まで充電された節点ＣT,CBはそれ
ぞれディジット線ＤmT,DmBを充電すべく一瞬低下し、こ
の電圧変化がそれぞれK,Lで増幅され、第８図に示すよ
うにＫの出力ＢT,Lの出力ＢBの電圧が一瞬低下する。そ
の後ディジット線ＤmT、節点ＣT、ディジット線ＤmB、
節点ＣBが充電され、ＤmT,CTの電圧が平衡値ＶC（オ
フ）に達すると、Ｋの出力ＢTも平衡値ＶB（オフ）に達
する。またＤmB,CBの電圧が平衡値ＶC（オン）に達する
と、Ｌの出力ＢBも平衡値ＶB（オン）に達する。

以上述べたように、時間t3からt4の間、ディジット線Ｄ
mT,DmB、節点ＣT,CB、Ｋの出力ＢT、Ｌの出力ＢBの電圧
は変化するが、Ｙmが“L"→“H"に変化した瞬間、Ｋの
出力ＢT,Lの出力ＢBの電圧が共に低下するため、一瞬VB
T＜VBB＋0.5Vになり、本来0VであるべきＭの出力Ａの電
圧が一瞬中間電位となる“ひげ”が第８図に示すように
発生する。

［発明が解決しようとする課題］ 以上述べたように第６図に示す従来例では、非選択のデ
ィジット線はGND電位になっているので、Ｙアドレス切
り換え時に、選択されたtrueビットのディジット線（Ｄ
1T）と、Barビットのディジット線（Ｄ1B）は共に0Vか
ら平衡値へと充電される。

この時、ディジット線には、節点ＣT,CBに比較して大き
な容量が付加されているので、節点ＣT,CBの電圧が低下
し、節点ＣT,CBの電圧変化がそれぞれ、trueビット増幅
回路K,Barビット増幅回路Ｌにより増幅され、それぞれ
の出力ＢT,BBの電圧が低下する。この低下のスピードが
急峻であることから、ＢTの電圧VBTとＢBの電圧VBBの差
が比較検出器が安定に検出できる電圧差よりも小さくな
り、比較検出器が一瞬誤動作を起こし、出力Ａの電圧が
本来［ＶCC］であるべきものが“H"→“L"→“H"になる
“ひげ”が発生し、本来0Vであるべきものが、“L"→
“H"→“L"になる“ひげ”が発生する。これらの“ひ
げ”が次段の出力バッファ回路Ｏに伝達されると、Ｙア
ドレスが切り換わった瞬間に、大きな充放電電流が、半
導体装置に流れるため、電源電圧の低下、GND電位の上
昇が起こり、アドレスバッファ回路等の他回路に悪影響
をもたらす。

例えば、アドレスバッファ回路においては、Ｙアドレス
が切り換わったとき、電源電圧が低下すると、本来“L"
レベルが入力されているアドレス入力が“H"レベルが入
力されていると検出されてしまい、アドレスバッファ回
路の“L"レベル（ＶlL）が悪くなる。またGND電位が上
昇すると、本来“H"レベルが入力されているアドレス入
力が“L"レベルが入力されていると検出されてしまい、
アドレスバッファ回路の“H"レベル（ＶlH）が悪くな
り、規格を満たせなくなる欠点があった。また、従来例
の半導体記憶装置は、非選択のディジット線はGND電位
になっているため、メモリーセルが選択されると、ディ
ジット線を0Vから平衡値ＶC（オフ）,VC（オン）に充電
する必要が生じ、半導体記憶装置を高速化することが困
難になる欠点がある。

さらに、従来例の半導体記憶装置はＹアドレスが変化し
た時、比較検出器の出力に“ひげ”が発生するが、大容
量化するに従い、ディジット線に付加される容量が節点
ＣT,CBに負荷される容量に比べますます大きくなるた
め、第８図に示す“ひげ”が大きくなり、電源、GNDに
発生するノイズの程度が大きくなる欠点がある。

［課題を解決するための手段］ 本発明の要旨は、真データを記憶する記憶素子と、複数
の前記記憶素子と第１電界効果トランジスタとが並列に
接続する第１ディジット線と、前記第１ディジット線が
列方向に複数本配列されてなる第１記憶素子群と、相補
データを記憶する記憶素子と、複数の前記記憶素子と第
２電界解効果トランジスタとが並列に接続される第２デ
ィジット線と、前記第２ディジット線が列方向に複数本
配列されてなる第２記憶素子群と、前記第１記憶素子群
と、前記第２記憶素子群のＸアドレスとＹアドレスとを
それぞれ選択するＸアドレス線およびＹアドレス線と、
前記第１記憶素子群のうち、前記Ｘアドレス線と前記Ｙ
アドレス線により選択された前記記憶素子を読み出す第
１センスアンプ回路と、前記第２記憶素子群のうち、前
記Ｘアドレス線と前記Ｙアドレス線により選択された前
記記憶素子を読み出す第２センスアンプ回路と、前記第
１センスアンプ回路と前記第２センスアンプ回路との出
力の電圧を比較する比較検出器とを有し、少なくとも読
み出しモード時には、出力に一定電圧が出力される第１
バイアス回路と、出力電圧が前記第１バイアス回路の出
力電圧と異なり、少なくとも読み出しモード時には、出
力に一定電圧を出力する第２バイアス回路とを更に有
し、前記Ｙアドレス線により制御される信号線が前記第
１電界効果トランジスタと前記第２電界効果トランジス
タとのゲートに接続され、前記第１バイアス回路の出力
が、前記第１電界効果トランジスタのソースに、前記第
２バイアス回路の出力が、前記第２電界効果トランジス
タのソースに接続されてなることである。

［発明の作用］ 上記構成に係る半導体記憶装置は、Barのデータが記憶
されたメモリーセルが接続された非選択のディジット線
の電圧を、trueのデータが記憶されたメモリーセルが接
続された非選択のディジット線の電圧とは異電位に設定
することができるので、従来技術に述べたような、Ｙア
ドレス切換時の比較検出器の出力の“ひげ”の発生を軽
減することができるので、ノイズに対して安定な半導体
記憶装置を提供できる。

［実施例］ 第１図は本発明のtrue−Bar読み出し半導体記憶装置を
示す。第６図と同一の箇所は同一の記号をつけ説明を省
略する。

Ｐはtrueビットディジット線バイアス回路で、出力ＥT
は、trueのデータが記憶されているメモリーセルが接続
されたディジット線Ｄ1T，…,DmTを非選択時にバイアス
するＮチャネル型MOSFET QD1T，・・・,QDmTのソース
に共通に接続される。

ＱはBarビットディジット線バイアス回路で、出力ＥBは
Barのデータが記憶されているメモリーセルが接続され
たディジット線を非選択時にバイアスするＮチャネル型
MOSFET QD1B，・・・,QDmBのソースに共通に接続され
る。

第２図はP,Qの例を示したものである。ＱE1はＰチャネ
ル型MOSFETで、ＱE2はＮチャネル型MOSFETで、しきい値
はその他のＮチャネル型MOSFETが1.0Vに設定されている
のに対し、0.4Vに設定されている。ＱE3はＰチャネル型
MOSFETで、ＱE4はＮチャネル型MOSFETである。本例では
ＱE3はＫのＱS14と、ＱE4はＫのQST5と同一のゲート長
とゲート幅を持つものとする。

第３図は、ＱE1とＱE2とから構成されるインバータの入
出力特性（Ｖ）と、ＱE3とＱE4とから構成されるインバ
ータの入出力特性（Ｗ）を示したものである。

P,Qは共に、インバータの入力と出力が共通に接続され
ているため、Ｐの出力ＥTは第３図の点Ｓで平衡し、こ
の時の電圧VETは約0.5Vになる。またＱの出力ＥBは第３
図の点Ｒで平衡し、この時の電圧VEBは約1.3Vになる。

第１図に示す本発明の実施例において、Ｙアドレスが切
り換わった時の動作について、第１図から第４図を用い
て説明する。第４図はＹアドレスが切り換わった時の第
１図に示す各節点の電圧波形を示したものである。第１
図に示す各記号の波形は、第１図の各節点の電圧波形に
相当する。

第４図においてＶC（オフ）は“0"が記憶されたメモリ
ーセル（オフビット）が選択された時の節点ＣT,CBの電
圧を表し、この時の平衡点は第３図の点Ｔで表され、Ｖ
C（オフ）の値は本例の場合、約1.2Vに設定される。

また、ＶC（オン）は、“1"が記憶されたメモリーセル
（オンビット）が選択されたときの節点ＣT,CBの電圧を
表したもので、この時の平衡点は第３図の点Ｕで表さ
れ、ＶC（オン）の値は、本例の場合約1.1Vに設定され
る。つまり本例ではVET＜ＶC＜Vc（オフ）＜VEBとなる
ように、P,Qの回路構成およびゲート長，ゲート幅が決
定されている。

（時間０からt1） 従来技術で述べたように、第１図に示すメモリーセルＭ
11T,M11Bが選択され、Ｍ11Tには“1"が、Ｍ11Bには“0"
が記憶されているとすると、節点ＣTの電圧は平衡値ＶC
（オン）に、接点ＣBの電圧は平衡値ＶC（オフ）に、Ｋ
の出力ＢTの電圧は、ＶB（オン）に、Ｌの出力ＢBの電
圧は、平衡値ＶB（オフ）に平衡している。この時、非
選択のディジット線ＤmTは、QDmTが導通しているため
に、Ｐの出力電圧VETが印加され、非選択のディジット
線ＤmBはＱDmBが導通しているため、Ｑの出力電圧VEBが
印加されている。

（時間t1からt2） Y1が“H"→“L"に、▲▼が“L"→“H"に、Ｙmが
“L"→“H"に、▲▼が“H"→“L"に変化すると、メ
モリーサイクルＭ1mTとＭ1mBが選択される。前のサイク
ルでそれぞれ平衡値ＶC（オン）,VC（オフ）に充電され
た節点ＣT,CBの電圧はＹmが“L"→“H"、▲▼が
“H"→“L"に変化すると、ＤmTを充電すべく節点ＣTの
電圧は一瞬低下する。しかしＤmTはVETまで予め充電さ
れているため、節点ＣTの電圧の平衡値ＶC（オン）から
の低下量は、従来例の場合に比べ少なくなる。その後、
ＤmT,CTが充電され、平衡値ＶC（オン）に達すると、Ｋ
出力ＢTの電圧も平衡値ＶB（オン）に達する。従って、
Ｋの出力ＢTの電圧の平衡値ＶB（オン）からの低下量
は、従来例の場合に比べ少なくなる。一方、VEBであら
じめ充電されたディジット線ＤmBは放電され、電圧は平
衡値ＶC（オフ）で平衡することとなる。このため、Ｌ
の出力ＢBはVB（オフ）の状態を保持することとなる。

以上の述べたように、時間t1からt2の間、ディジット線
ＤmT,DmB、節点ＣT,CB,Kの出力ＢT,Lの出力ＢBの電圧は
変化するが、ＹmがＬ→“H"に変化した時、trueのデー
タが記憶されたメモリーセルが接続された非選択のディ
ジット線はあらかじめVETに設定されているため、この
時にＫの出力ＢTの電圧が平衡値ＶB（オン）から低下す
る量は、従来例の場合に比べ少なくなり、またBarのデ
ータが記憶されたメモリーセルが接続された非選択のデ
ィジット線は、あらかじめVEBに設定されているため、
平衡値ＶC（オフ）に放電されるのみとなり、Ｌの出力
ＢBの電圧は、平衡値ＶB（オフ）を保持する。従って、
この期間は、VBT＜VBB−0.5Vが常にみたされることにな
り、Ｍの出力Ａの電圧は常に［ＶCC］となり従来例で述
べたような“ひげ”は発生しない。

（時間t2からt3） Ｙ1から“L"→“H"に、▲▼が“H"→“L"に、Ｙmが
“H"→“L"に、▲▼が“L"→“H"、Ｘ1が“H"→
“L"に、Ｘnが“L"→“H"に変化すると、メモリーセル
Ｍn1T、Ｍn1Bが選択される。従来例と同様に、Ｍn1Tに
は“0"が、Ｍn1Bには“1"が記憶されているとする。

前のサイクルでそれぞれ平衡値ＶC（オン）,VC（オフ）
に充電された節点ＣT,CBの電圧はＹ1が“L"→“H"に、
▲▼が“H"→“L"に変化すると、ディジット線Ｄ1T
を充電すべく、節点ＣTの電圧は一瞬低下する。この
時、前のサイクルにおいてＤ1Tはあらかじめ、VETまで
充電されているため、節点ＣTの電圧の平衡値ＶC（オ
ン）からの低下量は、従来例の場合に比べ少なくなる。
従って、Ｋの出力ＢTの電圧の平衡値ＶB（オン）からの
低下量は従来例の場合に比べ少なくなる。その後、Ｄ1
T,CTが充電され、電圧が上昇するにつれ、Ｋの出力ＢT
の電圧も上昇し、Ｄ1T,CTの電圧が、平衡値ＶC（オフ）
に達すると、Ｋの出力ＢTの電圧も平衡値ＶB（オフ）に
達する。

一方、前のサイクルでVEBまであらかじめ充電されたデ
ィジット線Ｄ1Bは放電され、電圧がＶC（オフ）になる
と、Ｌの出力ＢBの電圧は、ＶB（オフ）から低下し始
め、Ｄ1B，接点ＣBの電圧が平衡値ＶC（オン）に達する
と、Ｌの出力ＢBの電圧は平衡値ＶB（オン）に達する。
Ｋの出力ＢTの電圧VBTが、Ｌの出力ＢBの電圧VBBの電圧
よりも高くなり、VBT≧VBB＋0.5Vになると、Ｍの出力Ａ
は“H"→“L"に変化し、“0"の情報が読み出されたこと
を出力バッファ回路Ｏに伝達する。この時のセンスアン
プ回路のアクセススピードは第４図に示すtS（１）とな
る。

以上述べたように、時間t2からt3の間、ディジット線Ｄ
1T,D1B，節点ＣT,CB,Kの出力ＢT、Ｌの出力ＢBの電圧は
変化するが、Ｙ1が“L"→“H"、▲▼が“H"→“L"
に変化した時、trueのデータが記憶されたメモリーセル
が接続された非選択のディジット線は、あらかじめVET
に設定されているため、この時にＫの出力ＢTの電圧が
平衡値ＶB（オン）から低下する量は、従来例の場合に
比べ少なくなり、またBarのデータが記憶されたメモリ
ーセルが接続された非選択のディジット線は、前のサイ
クルであらじめVEBに設定されており、VEB＞ＶC（オ
フ）に設定されているので、ディジット線Ｄ1B、節点Ｃ
Bは単に平衡値ＶC（オン）に向かって放電されるのみと
なる。従って、Ｙアドレスが切り換わった瞬間に、比較
検出器Ｍの出力Ａに“ひげ”が発生することはない。ま
たディジット線Ｄ1Tが前のサイクルであらかじめVETま
で充電されているため、Ｄ1Tを平衡値ＶC（オフ）まで
充電する電荷の量が従来例の場合に比べ少なくなり、従
来例のセンスアンプ回路のアクセススピードtS（２）に
対し高速化することができる。

（時間t3からt4） Ｙ1が“H"→“L"に、▲▼が“L"→“H"に、Ｙmが
“L"→“H"に、▲▼が“H"→“L"に変化すると、メ
モリーセルＭnmT,MnmBが選択される。ＭnmTには“0"
が、ＭnmBには“1"が記憶されているとして説明する。
前のサイクルで、節点ＣTの電圧は、ＶC（オフ）に、節
点ＣBの電圧はＶC（オン）に充電されている。Ｙ1が
“H"→“L"に、▲▼が“L"→“H"に変化すると、節
点ＣTの電圧はＤmTを充電すべく、一瞬低下する。しか
し、Ｄ1Tは前のサイクルであらかじめVETまで充電され
ているため、節点ＣTの電圧の平衡値ＶC（オフ）からの
低下量は、従来例の場合に比べ少なくなる。従って、Ｋ
の出力ＢTの電圧の平衡値ＶB（オフ）からの低下量は、
従来例の場合に比べ少なくなる。

その後、ＤmT,CTが充電され、平衡値ＶC（オフ）に達す
ると、Ｋの出力ＢTの電圧も平衡値ＶB（オフ）に達す
る。

一方、前のサイクルでVEBまで充電されたディジット線
ＤmBは、放電され、電圧は平衡値ＶC（オフ）で平衡す
ることとなるが、節点ＣBの電圧は前のサイクル状態を
保持するため、Ｌの出力ＢBの電圧は、ＶB（オン）の状
態を保持することとなる。

以上述べたように、時間t3からt4の間、ナイジット線Ｄ
mT,DmB、節点ＣT,CB、Ｋの出力ＢT、Ｌの出力ＢBの電圧
は変化するが、Ｙmが“L"→“H"に変化した時、trueの
データが記憶されたメモリーセルが接続された非選択の
ディジット線は、あらかじめ前のサイクルでVETに設定
されているため、この時にＫの出力ＢTの電圧が平衡値
ＶB（オフ）から低下する量は、従来例の場合に比べ少
なくなり、またBarのデータが記憶されたメモリーセル
が接続された非選択のディジット線は、あらかじめVEB
に設定されているため、平衡値ＶC（オン）に放電され
るのみとなり、Ｌの出力ＢBの電圧は平衡値ＶB（オン）
を保持する。従って、VBT＞VBB＋0.5Vが常にみたされる
ことになり、Ｍの出力Ａには、“ひげ”が発生しない。
また、“ひげ”が発生しても、第４図に示すように、従
来例の場合に比べ小さいものとなる。

以上述べたように本実施例は従来例の場合に比べ、Ｙア
ドレス切り換え時のひげの発生を軽減することができる
ので、ノイズの発生が少ない半導体記憶装置を提供する
ことができる。

第５図は本発明の第２の実施例を示す。第１図と同一の
箇所は同一の記号をつけ説明を省略する。

第５図は第１図に対し、ＱD1T,・・・,QDmT,QD1B,・・
・,QDmBのソースを接地（GND）に接続したものである。
第５図の第２の実施例はディジット線Ｄ1T,DmTは非選択
時はOVまで放電されるため、Ｙアドレスが切り換わった
時の節点ＣT、ディジット線Ｄ1T,DmT、Ｋの出力ＢTの電
圧波形はそれぞれ第８図のＣT,D1T,DmT、ＢTに示す電圧
波形になる。また、ディジット線Ｄ1B,DmBは非選択時VE
Bにバイアスされるため、Ｙアドレスが切り換わったと
きの節点ＣB、ディジット線Ｄ1B,DmB、Ｌの出力ＢBの電
圧波形は、それぞれ第４図のＣB,D1B,DmB,BBに示す電圧
波形になる。

Ｙアドレスが切り換わったときの本実施例の動作を第４
図と第８図を用いて簡単に説明する。

（t1からt2） Ｙアドレスが切り換わると、Ｋの出力ＢTは第８図に示
すように一瞬低下するが、Ｌの出力ＢBは第４図に示す
ように、ＶB（オフ）を保持しているため、Ｍの出力Ａ
にはひげが発生しない。

（時間t2からt3） Ｙアドレスが切り換わると、Ｋの出力ＢTは第８図に示
すように一瞬低下するが、この時Ｌの出力ＢBは第４図
に示すように、まだＶB（オフ）を保持しているため、
Ｍの出力Ａにはひげが発生しない。

（時間t3からt4） Ｙアドレスが切り換わると、Ｋの出力ＢTは第８図に示
すように一瞬低下するが、Ｌの出力ＢBは第４図に示す
ように、ＶB（オン）を保持しているため、ＢTの電圧が
ＢBの電圧よりも低下すると、Ｍの出力Ａにひげが発生
するが、ＢBの電圧は一定となっているため、Ｍの出力
Ａに発生するひげは、第８図に示すようなスパイク状の
ものではなく、滑らかなものとなる。

以上述べたように、本実施例は従来例の場合に比べ、Ｙ
アドレス切り換え時のひげの発生を軽減することができ
るので、ノイズの発生が少ない半導体装置を提供するこ
とができる。

尚、上記実施例は半導体記憶装置としてEPROMを例にと
り説明したが、ROM（Read Only Memory）、EEPROM（E
lectrically Erasable Read Only Memory）であっ
ても本発明は有効である。

［発明の効果］ 以上述べたように、本発明の半導体記憶装置は、trueの
データが記憶されたメモリーセルが接続された非選択の
ディジット線をある一定電圧にバイアスでき、Barのデ
ータが記憶されたメモリーセルが接続された非選択のデ
ィジット線をある一定電圧にバイアスでき、これらの電
圧を異電位に設定することができるので、 （１）Ｙアドレス切り換え時に“ひげ”がほとんど発生
しないので、ノイズの発生の少ない半導体記憶装置を提
供でき、 （２）Ｙアドレス切換時にディジット線を充電する電荷
が従来技術の半導体記憶装置に比べ少なくなるので、さ
らに高速度の半導体記憶装置を提供できるという効果が
ある。

【図面の簡単な説明】 第１図は本発明の第１実施例を示す回路図、第２図は第
１図の第1,第２バイアス回路の構成を示す回路図、第３
図は第７図および第２図中のインバータ（ＫのＱST4,QS
T5およびＱのＱE3,QE4でそれぞれ構成）の入出力特性Ｗ
と、第２図のインバータ（ＰのＱE1およびＱE2で構成）
の入出力特性Ｖを示すグラフ、第４図は第１図において
Ｙアドレスが切り換わった時の各節点の電圧波形を示す
グラフ、第５図は本発明の第２実施例を示す回路図、第
６図は従来技術のtrue−Bar読み出し半導体記憶装置を
示す回路図、第７図は第６図中のセンスアンプの回路例
を示した回路図、第８図は第６図においてＹアドレスが
切り換わった時の各節点の電圧波形を示したグラフであ
る。 Ｍ11T〜ＭnmT……第１記憶素子、 Ｍ11B〜ＭnmB……第２記憶素子、 ＱD1T〜ＱDmT……第１電界効果トランジスタ、 ＱD1B〜ＱDmB……第２電界効果トランジスタ、 Ｐ……第１バイアス回路、 Ｑ……第２バイアス回路、 Ｋ……trueデータ増幅回路、 Ｍ……比較検出器、 Ｌ……Barデータ増幅回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】真データを記憶する記憶素子と、複数の前
   記記憶素子と第１電界効果トランジスタとが並列に接続
   する第１ディジット線と、前記第１ディジット線が列方
   向に複数本配列されてなる第１記憶素子群と、 相補データを記憶する記憶素子と、複数の前記記憶素子
   と第２電界解効果トランジスタとが並列に接続される第
   ２ディジット線と、前記第２ディジット線が列方向に複
   数本配列されてなる第２記憶素子群と、 前記第１記憶素子群と、前記第２記憶素子群のＸアドレ
   スとＹアドレスとをそれぞれ選択するＸアドレス線およ
   びＹアドレス線と、 前記第１記憶素子群のうち、前記Ｘアドレス線と前記Ｙ
   アドレス線により選択された前記記憶素子を読み出す第
   １センスアンプ回路と、 前記第２記憶素子群のうち、前記Ｘアドレス線と前記Ｙ
   アドレス線により選択された前記記憶素子を読み出す第
   ２センスアンプ回路と、 前記第１センスアンプ回路と前記第２センスアンプ回路
   との出力の電圧を比較する比較検出器とを有し、 少なくとも読み出しモード時には、出力に一定電圧が出
   力される第１バイアス回路と、出力電圧が前記第１バイ
   アス回路の出力電圧と異なり、少なくとも読み出しモー
   ド時には、出力に一定電圧を出力する第２バイアス回路
   とを更に有し、前記Ｙアドレス線により制御される信号
   線が前記第１電界効果トランジスタと前記第２電界効果
   トランジスタとのゲートに接続され、前記第１バイアス
   回路の出力が、前記第１電界効果トランジスタのソース
   に、前記第２バイアス回路の出力が、前記第２電界効果
   トランジスタのソースに接続されてなることを特徴とす
   る半導体記憶装置。