JP2687852B2

JP2687852B2 - 半導体メモリ装置

Info

Publication number: JP2687852B2
Application number: JP28014193A
Authority: JP
Inventors: 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-10-13
Filing date: 1993-10-13
Publication date: 1997-12-08
Anticipated expiration: 2012-12-08
Also published as: US5555217A; KR950012721A; KR0184617B1; JPH07114795A; US5530671A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にページモードを有し高速読出し可能でかつ低消
費電力特性を有する半導体メモリ装置に関するものであ
る。

【０００２】

【従来の技術】この種の半導体メモリ装置の例として、
ＥＰＲＯＭ（電気的書込み可能なメモリ）に用いられる
読出し回路の一部を図７に示している。尚、この回路は
１９９０年２月発行のＩＥＥＥジャーナルオブソリッド
ステートサーキッツ（ＩＥＥＥＪｏｕｒｎａｌｏｆ
Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ）の第２５
巻、Ｎｏ．１のＦＩＧ．９に示されたものである。

【０００３】図７において、Ｙ１，………，Ｙｍはメモ
リセルのＹアドレスを選択するＹアドレス線、Ｘ１，…
……，ＸｎはメモリセルのＸアドレスを選択するＸアド
レス線、ＳＳはメモリセルの共通ソース端で、読出しモ
ード時は０Ｖが印加される。

【０００４】ＳＥＮＳＥはセンスアンプ回路、ＲＥＦは
リファレンス回路であり、ＤＩＦＦはセンスアンプ回路
の出力ＳＡの電圧ＶSAとリファレンス回路の出力ＲＡ電
圧ＶREF との差を比較し、増幅する比較検出器であり、
出力ＤＯはこの比較検出器のデータ出力である。

【０００５】Ｍ１１，………，Ｍｎ１はディジット線Ｓ
Ｄ１に接続された浮遊ゲート構造をもつメモリセル（以
下単にメモリセルと言う）であり、Ｍ１ｍ，………，Ｍ
ｎｍはディジット線ＳＤｍに接続されたメモリセルであ
る。

【０００６】メモリセルには“０”又は“１”が記憶さ
れており、本説明においては、書込まれたメモリセルに
は“１”が記憶されていると定義する。読出しモード
時、このメモリセルが選択された場合、メモリセルは非
導通になり、出力ＤＯには“Ｈ”が出力される。

【０００７】又、消去状態のメモリセルには“０”が記
憶されていると定義する。読出しモード時、このメモリ
セルが選択された場合メモリセルは導通し、出力ＤＯに
は“Ｌ”が出力されるとする。

【０００８】ＱＹ１，………，ＱＹｍはメモリセルのＹ
アドレスを選択するＮチャネル型エンハンスメント型Ｍ
ＯＳＦＥＴ（以下、ＮＥ−ＭＯＳＦＥＴと言う）であ
る。

【０００９】ＥＱは、アドレス入力が変化した後、一定
期間“Ｈ”になるパルスが印加される信号線であり、反
転ＥＱはＥＱの逆相である。これ等一対の相補信号ＥＱ
は半導体装置内部のＡＴＤ（ＡｄｄｒｅｓｓＴｒａｎ
ｓｉｔｉｏｎＤｅｔｅｃｔｏｒ）回路（図示せず）に
て発生されるもので、アドレス信号の遷移時に一定期間
アクティブとなる。

【００１０】反転ＥＱ（ＮＥＱ）がゲートに接続された
ＱＥ１はＰチャネル型エンハンスメント型ＭＯＳＦＥＴ
（以下ＰＥ−ＭＯＳＦＥＴと言う）であり、ＥＱがゲー
トに接続されたＱＥ２はＮＥ−ＭＯＳＦＥＴである。Ｍ
Ｘはメモリセルマトリクスを示す。

【００１１】実際のＥＰＲＯＭでは、８ビット出力品な
らば、この図７の回路が８個存在するが、ここでは省略
した。

【００１２】図８は図７におけるセンスアンプ回路ＳＥ
ＮＳＥの例を示したものである。尚、図８においてＭＸ
と記す部分は図７のＭＸと同一であるので説明を省略す
る。

【００１３】ＮＲＤは読出し時“Ｌ”になる信号線であ
り、この時センスアンプ回路ＳＥＮＳＥは活性化され
る。ＣＣは電源、ＱＳ４，ＱＳ５はＰＥ−ＭＯＳＦＥ
Ｔ、ＱＳ６，ＱＳ７はＮＥ−ＭＯＳＦＥＴであり、トラ
ンジスタＱＳ４，ＱＳ５，ＱＳ６，ＱＳ７から構成され
る部分回路（以下フィードバックＮＯＲ回路と言う）
は、センスアンプ回路の入力節点ＳＣ２の電圧変化に対
して充分高ゲインになるように設計されている。

【００１４】ＱＳ３はＮＥ−ＭＯＳＦＥＴであり、出力
節点ＳＡ２の電圧が低く、節点ＳＣ２の電圧が低くな
り、節点ＳＩ２の電圧が高くなった時に機能するプリチ
ャージ用のＭＯＳＦＥＴである。ＱＳ１はＮチャネル型
ノンドープ型ＭＯＳＦＥＴ（以下、Ｎ０−ＭＯＳＦＥＴ
と言う）であり、負荷ＭＯＳとして機能する。トランジ
スタＱＳ１の電流駆動能力は、メモリセル電流ＩON(cel
l)の値を考慮して設計される。ＱＳ２はＮＥ−ＭＯＳＦ
ＥＴであり、ＳＡ２とＳＣ２の間に接続され、ゲートが
フィードバックＮＯＲ回路の出力ＳＩ２により制御され
るものである。

【００１５】図９は図８のセンスアンプ回路の各部動作
波形図であり、図１０はこのフィードバックＮＯＲ型セ
ンスアンプ回路の入出力特性図である。図７〜図１０を
用いて、従来技術のセンスアンプ回路の動作について説
明する。図９は、Ｙアドレスが切り換わり“１”が記憶
されたメモリセルが選択された時、及び“０”が記憶さ
れたメモリセルが選択された時の各節点の波形を示した
ものである。

【００１６】半導体メモリ装置には各種のアドレス切り
換えがあるが、代表としてＹアドレスが切り換わった時
のセンスアンプ回路の動作について説明する。以下の説
明においては、選択されたメモリセルに接続されたディ
ジット線は、前のアクセスサイクルで０Ｖに放電されて
おり、またＸアドレス線はＸ１が選択され、Ｘ１が
“Ｈ”となっているものとして説明を行なう。尚、前者
は、この場合が通常、大容量のＥＰＲＯＭにおいては、
読出しスピードを決定するアクセスモードとなるためで
ある。

【００１７】図１０はフィードバックＮＯＲの入出力特
性を示したものである。フィードバックＮＯＲは前述し
たように十分高ゲインに設計されており、節点ＳＣ２の
電圧変化を増幅するものである。通常、節点ＳＣ２の電
圧ＶSCと節点ＳＩ２の電圧ＶSIの関係は（１）式になる
ように、節点ＳＣ２は、トランジスタＱＳ１からＱＳ７
の作用によりバイアスされている（図１０の点Ｒ）。

【００１８】ＶSI＝ＶSC＋ＶTN…………（１）（１）式においてＶTNはトランジスタＱＳ２のしきい値
とする。

【００１９】この時の節点ＳＣ２の電圧、節点ＳＩ２の
電圧を夫々ＶSC(off) ，ＶSI(off)とする。“０”が記
憶されたメモリセルが選択された場合は、メモリセルに
電流が流れ、節点ＳＣ２の電圧は低下し、ＶSCとＶSIと
の関係は曲線Ｔ上を移動し、点Ｑで平衡することにな
る。この時の節点ＳＣ２の電圧，節点ＳＩ２の電圧をそ
れぞれＶSC(ON)，ＶSI(ON)とする。

【００２０】節点ＳＣ２の充電の過程で見ると、点Ｏか
ら点Ｐにおける期間は、プリチャージ用のトランジスタ
ＱＳ３が導通し、トランジスタＱＳ１と共に節点ＳＣ２
を充電する（図１０のＳ１の期間）。点Ｐまで充電され
ると、トランジスタＱＳ３が非導通になり節点ＳＣ２は
トランジスタＱＳ１でのみ充電されることになる（図１
０のＳ２，Ｓ３の期間）。

【００２１】本説明の場合、Ｙアドレスが切り換わった
場合であるので、Ｙアドレスが切り換わった瞬間、ディ
ジット線を充電すべく、節点ＳＣ２の電圧が低下し、
（低下する値は、節点ＳＣ２に付加されている容量とデ
ィジット線に付加されている容量との比によって決定さ
れる）、節点ＳＩ２の電圧が上昇する。

【００２２】このため、“１”が記憶されたメモリセル
が選択された場合は、前の読出しサイレクルでは“０”
が記憶されたメモリセルが選択されていたとすると、節
点ＳＣ２と節点ＳＩ２の電圧の関係は、点Ｑ→点Ｐ´→
点Ｒに移動し、又、“０”が記憶されたメモリセルが選
択された場合は、前の読出しサイクルでは“１”が記憶
されたメモリセルが選択されていたとすると、点Ｒ→点
Ｐ´→点Ｑに移動するとして説明を行なう。

【００２３】（１）“１”が記憶されたメモリセルが選
択された場合；Ｙアドレスが切り換わり、Ｙ１が“Ｈ”
になるとトランジスタＱＹ１が導通し、メモリセルＭ１
１が選択される。メモリセルＭ１１は書込まれているの
で、Ｍ１１に電流は流れない。この時、ＡＴＤ回路によ
り発生されたパルス信号が信号ＥＱ，ＮＥＱに印加さ
れ、夫々“Ｌ”→“Ｈ”，“Ｈ”→Ｌ”になるパルス信
号が印加される（図９のＥＱ１，ＮＥＱ１の波形が夫々
図７の信号ＥＱ，ＮＥＱの波形に相当）。

【００２４】この時、トランジスタＱＥ１とＱＥ２が導
通するため、センスアンプ回路ＳＥＮＳＥの出力節点Ｓ
Ａとリファレンス回路ＲＥＦの出力節点ＲＡとが電気的
に接続される。

【００２５】トランジスタＱＹ１が導通すると、節点Ｓ
Ｃ２は０Ｖに放電されたディジット線ＳＤ１を充電すべ
く電圧が低下する。この結果、フィードバックＮＯＲ回
路の出力ＳＩ２の電圧が上昇し、トランジスタＱＳ２が
導通し、節点ＳＡ２と節点ＲＡの電圧は急激に低下し、
ディジット線ＳＤ１はリファレンス回路及びセンスアン
プ回路のトランジスタＱＳ１，ＱＳ３により充電される
（図９のＳＣ２，ＳＤ１２，ＳＩ２に示す波形が夫々図
７，図８の節点ＳＣ２，節点ＳＤ１，節点ＳＩ２の波形
に相当する）。

【００２６】ディジット線ＳＤ１が充電されるに従い、
節点ＳＩ２の電圧が低下し、節点ＳＡ２の電圧が上昇
し、節点ＳＩ２と節点ＳＡ２の電圧差（ＶSI−ＶSA）の
値がＭＳ２のしきい値ＶTNになると、トランジスタＱＳ
３は非導通になり、これ以後の節点ＳＡの充電はトラン
ジスタＱＳ１のみで行なわれることになる。

【００２７】これらの期間、トランジスタＱＥ１，ＱＥ
２は導通しているので、節点ＳＡ２と節点ＲＡの電圧
は、図９のＳＡ２，ＲＡ２の波形に示すように、同一に
変化する。

【００２８】ディジット線ＳＤ１が充電され、平衡レベ
ルに達した後、信号ＥＱ，ＮＥＱが夫々図７のＥＱ１，
ＮＥＱ１に示すように、“Ｈ”→“Ｌ”，“Ｌ”→
“Ｈ”に変化し、トランジスタＱＥ１，ＱＥ２が共に非
導通になる。このため、センスアンプ回路ＳＥＮＳＥと
リファレンス回路ＲＥＦとは電気的に切り離され、節点
ＳＡ２の電圧は（２）式で表される平衡値へ、節点ＲＡ
の電圧は（３）式で表される平衡値まで夫々充電され
る。

【００２９】ＶSA(off) ＝ＶCC−ＶT0 ………（２）ＶRA＝ＶREF ………（３）尚、ＶTOはトランジスタＱＳ１のしきい値とする。

【００３０】節点ＳＡ２と節点ＲＡとの電圧差が、次段
の比較検出器ＤＩＦＦで検出できる電圧以上になると、
出力ＤＯは図７のＤＯ２の波形で示すように“Ｌ”→
“Ｈ”に変化する。従って、Ｙアドレスが切り換わり、
“１”が記憶されたメモリセルが選択された場合のスピ
ードは図９のｔsense12 で表される値となる。

【００３１】（２）“０”が記憶されたメモリセルが選
択された場合；Ｙアドレスが切り換わり、Ｙｍが“Ｈ”
となるとトランジスタＱＹｍが導通し、メモリセルＭ１
ｍが選択される。メモリセルＭ１ｍは消去されているの
で、Ｍ１ｍには電流が流れる。この時（１）で述べたの
と同様に信号ＥＱには“Ｌ”→Ｈ”、信号ＮＥＱには
“Ｈ”→Ｌ”になるパルス信号が印加され、節点ＳＡ２
と節点ＲＡは電気的に接続される。

【００３２】（１）で述べたように、節点ＳＣ２はある
バイアス電圧から０Ｖに放電されたディジット線ＳＤｍ
を充電すべく電圧が低下する。この結果、フィードバッ
クＮＯＲ回路の出力ＳＩ２の電圧が上昇し、トランジス
タＱＳ２が導通し、節点ＳＡ２と節点ＲＡの電圧は急激
に低下し、ディジット線ＳＤｍはリファレンス回路ＲＥ
Ｆ及びセンスアンプ回路ＳＥＮＳＥのトランジスタＱＳ
１，ＱＳ３により充電される（図７のＳＤｍ２に示す波
形が図５の節点ＳＤｍの波形に相当する）。

【００３３】ディジット線ＳＤｍが充電されるに従い、
節点ＳＩ２の電圧が低下し、節点ＳＡ２の電圧が上昇す
る。これらの期間、トランジスタＱＥ１，ＱＥ２は導通
しているので、図７に示すように、節点ＳＡ２と節点Ｒ
Ａとは同一波形で変化する。

【００３４】ディジット線ＳＤｍが充電され、平衡レベ
ルに達した後、信号ＥＱ，ＮＥＱがそれぞれ図７のＥＱ
１，ＮＥＱ１に示すように、“Ｈ”→“Ｌ”，“Ｌ”→
Ｈ”に変化し、トランジスタＱＥ１，ＱＥ２が共に非導
通になる。このためにセンスアンプ回路ＳＥＮＳＥとリ
ファレンス回路ＲＥＦとは電気的に切り離され、節点Ｓ
Ａ２の電圧はトランジスタＱＳ１の電流駆動能力とメモ
リセルに流れる電流ＩON（cell）の比で決定される
（４）式で平衡することとなる。また、リファレンス回
路ＲＥＦの出力電圧ＶRAは（１）で述べたのと同様、
（３）式で表される値で平衡する。

【００３５】ＶSA(on)＝ＶCC−ＶT0−α ………（４）尚、αはＱＳ１の電流駆動能力とＩON(cell)との比で決
まる値である。

【００３６】節点ＳＡ２と節点ＲＡの電圧差が次段の比
較検出器で検出できる電圧以上になると、出力ＤＯは図
７のＤＯ２の波形で示すように、“Ｈ”→“Ｌ”に変化
する。Ｙアドレスが切り換わり、“０”が記憶されたメ
モリセルが選択された場合のスピードは図９のｔsense2
2 で表される値となる。

【００３７】以上述べたように、従来技術のセンスアン
プ回路はその出力である節点ＳＡ２と、ＲＥＦの出力で
ある節点ＲＡとを一定期間イコライズする構成であり、
また大きな容量が付加されたディジット線をセンスアン
プ回路ＳＥＮＳＥからだけではなくリファレンス回路Ｒ
ＥＦにより充電する回路構成となっている。これによ
り、ディジット線の充電スピードが速くなり、センスア
ンプ回路が高速に動作し、しかも節点ＳＡ２とＲＡとを
一定期間イコライズしているので、予めＶSA＝ＶREF に
設定されていることになり、比較検出器ＤＩＦＦが高速
に動作し、結果的に高速化を実現したものである。

【００３８】近年、半導体メモリ装置の高速化の要求に
答えるために、ページモードを有する製品が開発されて
いる。ページモードとは、予め定められたバイト数を高
速で読み出す用途に用いられるもので、代表的な例とし
ては、通常の読出しモードでは、読出しスピードが１２
０ｎｓであるのに対し、ページモードでは例えば８バイ
ト単位で高速読出しが可能なもので、最初の１バイトは
１２０ｎｓの読出しスピードとなるが、後の７バイトは
６０ｎｓのサイクルで読出しが可能であるというもので
ある。つまり、通常の読出しモードでは８バイトのデー
タを読出すのに、合計９６０ｎｓの時間が必要となる
が、ページモードで読出しを行なうと合計５４０ｎｓの
時間で８バイトのデータの読出しが可能になる。

【００３９】図１１は上述したページモードを有し、８
ビット出力で８バイト単位で高速に読出しができる半導
体メモリ装置の読出し回路の構成の例を示したものであ
り、図７の回路（ＳＯとして示している）を用いて構成
している。

【００４０】図においてＳＯ１１，ＳＯ１２，………，
ＳＯ１８，………，ＳＯ８１，ＳＯ８２，………，ＳＯ
８８は図７のＳＯとして示す回路部分を示したもので、
ＳＯ１１，ＳＯ１２，………，ＳＯ１８はページ１のデ
ータを読出す読出し回路であり、同様にＳＯ８１，ＳＯ
８２，………，ＳＯ８８は、ページ８のデータを読み出
す読出し回路である。

【００４１】ＬＡ１１，ＬＡ１２，………，ＬＡ１８は
回路ＳＯ１１，ＳＯ１２，………，ＳＯ１８の各出力デ
ータをラッチするラッチ回路である。Ｓ１，………，Ｓ
８はページを選択する信号線、ＱＰ１１，ＱＰ１２，…
……，ＱＰ１８はそれぞれＬＡ１１，ＬＡ１２，……
…，ＬＡ１８の出力データをデータバスＯＢ１，ＯＢ
２，………，ＯＢ８に出力するかしないか制御するＮＥ
−ＭＯＳＦＥＴ，ＱＰ８１，ＱＰ８２，………，ＱＰ８
８はＬＡ８１，ＬＡ８２，………，ＬＡ８８の出力デー
タをデータバスＯＢ１，ＯＢ２，………，ＯＢ８に夫々
出力するかしないか制御するＮＥ−ＭＯＳＦＥＴであ
る。

【００４２】ページモード時の動作を図１１を用いて説
明する。まず、最初の読出しサイクルで全ての読出し回
路ＳＯ１１，ＳＯ１２，………，ＳＯ１８，………，Ｓ
Ｏ８１，ＳＯ８２，………ＳＯ８８が活性化され、各ラ
ッチ回路にデータがラッチされ、この時ページ選択信号
線Ｓ１が“Ｈ”となり、ページ１のデータが各データバ
スに送り出される。

【００４３】次のサイクルでは、ページ選択信号線Ｓ２
（図示せず）が“Ｈ”となり、今度はページ２のデータ
が各データバスに送り出される。以後同様にして最後
に、ページ選択信号線Ｓ８が“Ｈ”となりページ８のデ
ータが各データバスに送り出されることになる。従っ
て、ページ２からページ８のデータは、すでに最初の読
出しサイクルでデータがラッチされているために高速に
読出しが可能になる。

【００４４】さて、図１１の回路構成を考えた場合、（１）図７のＲＯで示す読出し回路が合計６４ケ必要な
ため、チップ上読出し回路ＲＯが占める面積が大きく、
その結果、ページモードがない製品に比べチップサイズ
が大きくなる。

【００４５】（２）最初の読出しサイクルでは、読出し
回路ＲＯがすべて活性化されるため、ページモードがな
い製品に比べ消費電力が多くなる。

【００４６】（１）に関して具体例を上げると、センス
アンプ回路ＳＥＮＳＥの部分が１個当たり10000 μ²、
ＲＥＦの部分が１個当たり10000 μ²、ＤＩＦＦの部分
が１個当たり4000μ²、トランジスタＱＥ１とＱＥ２の
部分が１個当たり1000μ²とすると、読出し回路ＲＯが
占める面積は合計で次式となる。

【００４７】（10000 μ²＋10000 μ²＋4000μ²＋1000μ²）×６４＝１．６ｍｍ² ……（５）

【００４８】これに対して、ページモードのない製品で
は、（５）式で表される値の１／８になる。

【００４９】（２）に関して具体例を上げると、センス
アンプ回路ＳＥＮＳＥが１個当たり、１．５ｍＷ、リフ
ァレンス回路ＲＥＦが１個当たり１．５ｍＷ、比較検出
器ＤＩＦＦの部分が１個当たり２．５ｍＷとすると、読
出し回路ＲＯで消費する消費電力は合計で、（１．５ｍＷ＋１．５ｍＷ＋２．５ｍＷ）×６４＝３５２ｍＷ………（６）となる。これに対してページモードのない製品では
（６）式で表される値の１／８になる。

【００５０】図１２は図１１と同様、ページモードを有
する半導体メモリ装置の読出し回路の構成の他の例を示
したものである。図１２では、図１０の読出し回路ＲＯ
がセンスアンプ回路ＳＥＮＳＥ１つに対しリファレンス
回路ＲＥＦを１つ有しているのに対し、センスアンプ回
路ＳＥＮＳＥ８つに対し、リファレンス回路ＲＥＦを１
つ有する構成をとっているものである。このような構成
をとることにより、図１１の構成に比べ、読出し回路が
占める面積が縮小でき、かつ低消費電力化が図れるもの
である。

【００５１】尚、図１２において、ＳＥＮＳＥ１１，Ｓ
ＥＮＳＥ１２，………，ＳＥＮＳＥ１８，………，ＳＥ
ＮＳＥ８１，ＳＥＮＳＥ８２，………，ＳＥＮＳＥ８８
は夫々図７のＳＥＮＳＥに対応するものであり、ＱＥ１
１１，………，ＱＥ１２１，………ＱＥ１８１，……
…，ＱＥ８１１，ＱＥ８１２，………，ＱＥ８８１は図
７のＱＥ１に対応するものであり、ＱＥ１１２，ＱＥ１
２２，………ＱＥ１８２，………，ＱＥ８１２，ＱＥ８
２２，………，ＱＥ８８２は図７のＱＥ２に対応するも
のである。

【００５２】ＤＩＦＦ１１，ＤＩＦＦ１２，………，Ｄ
ＩＦＦ１８，………，ＤＩＦＦ８１，ＤＩＦＦ８２，…
……，ＤＩＦＦ８８は図７のＤＩＦＦに対応するもので
あり、ＲＥＦ１，………，ＲＥＦ８は図７のＲＥＦに対
応するものである。

【００５３】図１１の場合と同様、図１２の構成をとっ
た場合の読出し回路が占める面積と、消費電力を計算す
ると、（10000 μ²×６４＋10000 μ²×８＋4000μ²×６４＋1000μ²×６４）＝１．０４ｍｍ²…（７）（１．５ｍＷ×６４＋１．５ｍＷ×８＋２．５ｍＷ×６４）＝２６８ｍＷ………（８）で表される。

【００５４】（５）式と（７）式、（６）式と（８）式
を比較すると分かる通り、図１２の構成は図１１の構成
に比べ、読出し回路が占める面積は小さくなり、又消費
電流も少なくなる。

【００５５】一方、読出しスピードに関しては、図１２
の構成は、図１１の構成に比べ遅くなる。以下、これに
関して図９と図１２を用いて説明する。

【００５６】図１２の構成では、リファレンス回路が８
ケのセンスアンプ回路に対して１ケ設けられているの
で、イコライズ期間は、１ケのリファレンス回路が８ケ
の選択されたディジット線を充電することになる。この
ために、充電する負荷容量が図１１の構成に比べ多くな
り、図９のＳＤ１３の波形で示したとおり、ディジット
線の充電スピードが遅くなり、この結果、センスアンプ
回路ＳＥＮＳＥの節点ＳＩ２，節点ＳＡ２またリファレ
ンス回路の出力節点ＲＡの動作スピードが、それぞれ図
９のＳＩ３，ＳＡ３，ＲＡ３の波形に示すように、図１
１の構成に比べ遅くなる。

【００５７】従って、比較検出器の出力ＤＯの波形は、
図９のＤＯ３の波形に示すように、図１１の構成に比べ
遅くなり、Ｙアドレスが切り換わり、“１”が記憶され
たメモリセルが選択された場合のスピードはｔsense13
で表され、“０”が記憶されたメモリセルが選択された
場合のスピードはｔsense23 で表されることとなり、図
１１の構成のスピードｔsense12 ，ｔsense22 に比べ共
にスピードが遅くなる結果となる。

【００５８】以上述べたように、従来技術の半導体メモ
リ装置は、読出し回路の構成において、センスアンプ回
路とリファレンス回路の出力を一定期間イコライズする
技術により高速化を実現しているので、本構成をページ
モードのある製品に適用した場合、ページモードのない
製品に比べ、一般に読出し回路が占める面積が大きくな
り、チップサイズが増大する。また、消費電力が多くな
る。

【００５９】そこで、面積増大及び消費電力の増大をな
るべく避けるため、回路構成を変更すると、スピードが
遅くなるという欠点がある。従って、高速読出し可能で
低消費電力可能な半導体メモリセル装置に適さないこと
になる。

【００６０】本発明の目的は、高速読出し可能で低消費
電力可能な半導体メモリ装置を提供することである。

【００６１】

【課題を解決するための手段】本発明によれば、メモリ
セルと、このメモリセルからの読出しデータが導出され
るディジット線と、このディジット線の電圧を検出する
センスアンプ手段と、このセンスアンプ手段の出力と基
準電圧とを比較してこの比較結果を読出しデータとして
出力する比較手段とを含む半導体メモリ装置であって、
前記アドレス信号の遷移後に所定時間前記センスアンプ
手段の出力電圧をプリセットするプリセット手段を有
し、前記プリセット手段は、定電圧発生回路と、前記所
定時間活性化され前記定電圧発生回路の出力により前記
センスアンプ手段の出力電圧をプリセットするプリセッ
ト回路とを有することを特徴とする半導体メモリ装置が
得られる。

【００６２】

【実施例】以下に発明の実施例につき図面を用いて詳述
する。

【００６３】図１は本発明の実施例の概略構成を示すブ
ロック図であり、図７と同等部分は同一符号により示し
ている。

【００６４】本実施例では、センスアンプ回路ＳＥＮＳ
Ｅの出力節点ＳＥＮとリファレンス回路ＲＥＦの出力節
点ＲＡとをイコライズするためのトランジスタＱＥ１，
ＱＥ２（図７参照）が設けられていない。その代りに、
節点ＳＡをアドレス遷移後の一定期間にパルスＡＴＤに
よって所定電圧にプリセットするプリセット回路ＰＳ
が、センスアンプ回路ＳＥＮＳＥ内に設けられている。

【００６５】このプリセット回路ＰＳのプリセット電圧
は、別に設けられている定電圧発生回路ＣＯＮにより生
成される定電圧により決定される。この定電圧発生回路
ＣＯＮは、メモリセルの読出し時に“Ｌ”になる信号Ｎ
ＲＤにより活性制御されるようになっている。

【００６６】尚、センスアンプ回路ＳＥＮＳＥ内のＳＥ
Ｎで示す回路部分は図８のフィードバックＮＯＲ型のセ
ンスアンプ回路構成であり、図２に図１のＳＥＮＳＥ，
ＭＸ，ＰＳ，ＣＯＮの各回路の具体例を示している。

【００６７】図２においても図８と同一の部分は同一符
号をつけて説明を省略する。ＱＳ１３は、ゲートに読出
し時に“Ｌ”になる信号ＮＲＤが接続されたＰＥ−ＭＯ
ＳＦＥＴ、ＱＳ１４とＱＳ１５は、直列に接続されゲー
トが電源ＣＣに接続されたＮ０−ＭＯＳＦＥＴであり、
読出し時は、トランジスタＱＳ１４とＱＳ１５の電流駆
動能力の比により、出力ＳＫ１に一定電圧ＶSKが出力さ
れるものである。トランジスタＱＳ１３，ＱＳ１４，Ｑ
Ｓ１５により、出力に一定電圧を発生する定電圧発生回
路（ＣＯＮ）が構成される。

【００６８】ＡＴＤは半導体装置内部のＡＴＤ回路（図
示せず）で発生され、アドレス入力が変化した後、一定
規格“Ｌ”になるパルスが印加される信号線である。

【００６９】ＱＳ１１は信号ＡＴＤがゲートに接続され
たＰＥ−ＭＯＳＦＥＴであり、ＱＳ１２はトランジスタ
ＱＳ１１と直列に接続され、ゲートが定電圧発生回路の
出力ＳＫ１に接続されたＮ０−ＭＯＳＦＥＴである。ト
ランジスタＱＳ１１とＱＳ１２により、プリセット回路
ＰＳ１が構成される。

【００７０】トランジスタＱＳ１１の電流駆動能力はト
ランジスタＱＳ１２に比べ充分大きくなるように設計さ
れており、トランジスタＱＳ１２が従来技術の図８に示
すプリチャージ用のトランジスタＱＳ３に対応するプリ
チャージのためのものであり、トランジスタＱＳ１２の
電流駆動能力は、トランジスタＱＳ１の電流駆動能力に
比べ充分大きくなるように設計されている。

【００７１】図２の回路では、読出し時、節点ＳＫ１に
一定電圧を発生させ、この電圧をトランジスタＱＳ１２
のゲートに印加することにより、トランジスタＱＳ１２
の電流駆動能力を制御し、信号ＡＴＤが“Ｌ”の期間
（プリチャージ期間）トランジスタＱＳ１１とＱＳ１２
を通して、選択されたメモリセルに接続されたディジッ
ト線を充電し、節点ＳＡ１を所望の値まで充電するもの
である。

【００７２】プリチャージ期間が終了すると、信号ＡＴ
Ｄは“Ｈ”に復帰し、トランジスタＱＳ１１が非導通に
なり、選択されたメモリセルに接続されたディジット線
と節点ＳＡ１は、トランジスタＱＳ１にのみ充電される
結果となる。

【００７３】プリチャージ期間、節点ＳＡ１がトランジ
スタＱＳ１２により充電されるが、充電される値はトラ
ンジスタＱＳ１２のゲート幅／ゲート長と、トランジス
タＱＳ１２の閾値と、節点ＳＫ１の電圧と、信号ＡＴＤ
のパルス幅により制御できる。

【００７４】図２と図３及び図１０を用いて、本発明の
センスアンプ回路の動作について説明する。図３は図９
と同様、Ｙアドレスが切り換わり、“１”が記憶された
メモリセルが選択された時、及び“０”が記憶されたメ
モリセルが選択された時の各節点の波形を示したもので
ある。

【００７５】トランジスタＱＳ１からＱＳ７の部分は、
従来例とまったく同一であるので、節点ＳＣ１と節点Ｓ
Ｉ１の関係は、図１０の曲線Ｔで表わされることは、従
来例と同一である。又、本発明においても通常、節点Ｓ
Ｃ１の電圧ＶSCと節点ＳＩ１の電圧ＶSIは（１）式で表
わされる値にバイアスされていることも従来技術と同一
である。

【００７６】又、本発明においては、節点ＳＫ１の値は
ＶSKI に設定されており、プリチャージ期間が終了した
時、節点ＳＡの電圧はＶSAP になるように設計されてお
り、さらに節点ＳＣ１と節点ＳＩ１の関係は第１０図点
Ｐで平衡するように、ＱＳ１２のゲート幅／ゲート長と
信号ＡＴＤのパルス幅は設計されているとして説明す
る。

【００７７】（１）“１”が記憶されたメモリセルが選
択された場合；Ｙアドレスが切り換わり、Ｙ１が“Ｈ”
になると、トランジスタＱＹ１が導通し、メモリセルＭ
１１が選択される。メモリセルＭ１１は書込まれている
ため、Ｍ１１に電流は流れない。

【００７８】この時、ＡＴＤ回路により発生されたパル
ス信号が信号ＡＴＤに印加され、信号ＡＴＤが“Ｈ”→
“Ｌ”に変化する（図３のＡＴＤに示す波形に相当）。
この時、トランジスタＱＳ１１が導通するため、ディジ
ット線ＳＤ１と節点ＳＡ１は夫々図３のＳＤ１，ＳＡ１
に示すように、急激に充電される。その後、信号ＡＴＤ
が“Ｌ”→Ｈ”に変化し、プリチャージ期間が終了する
と（この時、節点ＳＡ１は、ＶSAP まで充電されてい
る）、トランジスタＱＳ１１が非導通となり、それ以後
の節点ＳＡ１の充電はトランジスタＱＳ１のみで行なわ
れることになり、従来技術の場合と同様、（２）式で表
わされる値まで充電される。

【００７９】節点ＳＡ１の電圧とＶREF との差が、次段
の比較検出器ＤＩＦＦで検出できる電圧以上になると、
比較検出器の出力ＤＯは図３のＤＯ１の波形で示す様に
“Ｌ”→“Ｈ”に変化する。この時のスピードは、図３
のｔsense １１で表わされる。

【００８０】（２）“０”が記憶されたメモリセルが選
択された場合；Ｙアドレスが切り換わり、Ｙｍが“Ｈ”
になると、トランジスタＱＹｍが導通し、メモリセルＭ
１ｍが選択される。メモリセルＭ１ｍは消去されている
ので、Ｍ１ｍには電流が流れる。この時、（１）で述べ
たのと同様、信号ＡＴＤが“Ｈ”→“Ｌ”に変化し、ト
ランジスタＱＳ１１が導通し、ディジット線ＳＤ１と節
点ＳＡ１は急激に充電される。

【００８１】その後、信号ＡＴＤが“Ｌ”→“Ｈ”に変
化し、プリチャージ期間が終了するが、この時、節点Ｓ
Ａ1 はＶSAP まで充電されており、ＶSAP の値は従来技
術で述べた（４）式で表されるＶSA(on)の値近くに設定
されているので、節点ＳＡ１の電圧は、ＶSAP 〜ＶSA(o
n)にすみやかに変化する。

【００８２】比較検出器ＤＩＦＦは、信号ＡＴＤが
“Ｌ”→“Ｈ”に復帰した後に活性化されると、この比
較検出器の出力ＤＯ図３のＤＯ１に示すように信号ＡＴ
Ｄが“Ｌ”→“Ｈ”に変化した後、“Ｈ”→“Ｌ”に変
化する。この時のスピードは図３のｔsense12 で表され
る。

【００８３】以上述べたように、本発明によるセンスア
ンプ回路にあっては、各センスアンプ回路に、アドレス
入力が変化した後一定期間（プリチャージ期間）選択さ
れたディジット線と出力節点（ＳＡ１）を充電すること
により、出力節点をＶSA(on)近辺の予め設定された値に
充電するプリセット回路ＰＳ１を有しているので、従来
技術のように、高速化のためにリファレンス回路ＲＥＦ
から、選択されたディジット線及び出力節点を充電する
方式でない。よってリファレンス回路ＲＥＦの個数を減
らしても読出しスピードはほとんど変化しない。

【００８４】またプリチャージ期間、プリセット回路に
より、出力節点ＳＡ１は予め設定された値に充電される
が、この値はＶSA(on)近辺に設定されているので、
“０”が記憶されたメモリセルが選択された場合のスピ
ードは、信号ＡＴＤのパルス幅でほぼ決定されることに
なり、メモリセル電流ＩON(cell)の値にほとんど依存し
ないことになる。

【００８５】図４は本発明のセンスアンプ回路を用いた
場合のページモードを有する半導体メモリ装置の読出し
回路の構成の例を示したものである。図１２に示す従来
例と同一の箇所は同一の符号をつけ説明を省略する。

【００８６】ＳＰ１２，………，ＳＰ１８，………，Ｓ
Ｐ８１，ＳＰ８２，………，ＳＰ８８は図１のＳＰに示
す部分回路を示したもので、ＳＰ１１，ＳＰ１２，……
…，ＳＰ１８はページ１のデータを読出す読出し回路で
あり、ＳＰ８１，ＳＰ８２，………，ＳＰ８８はページ
８のデータを読出す読出し回路である。

【００８７】図４に示す実施例において、ページモード
時の動作は、従来技術において、図１１，１２を用いて
説明した動作とほとんど同一である。異なる点は、従来
技術の図１２の構成では、イコライズ期間、１つのリフ
ァレンス回路が８つの選択されたディジット線及びセン
スアンプ回路の出力節点を充電するにのに対し、本発明
では、各センスアンプに設けられた信号ＡＴＤで制御さ
れるプリセット回路ＰＳにより、選択されたディジット
線及びセンスアンプ回路の出力節点を充電する点であ
る。

【００８８】次に、図４の構成をとった場合の読出し回
路が占める面積と消費電力を計算する。図８に示す従来
技術のセンスアンプ回路と図２に示す本発明のセンスア
ンプ回路とを比較すると、本発明ではトランジスタＱＳ
３がない代りに、トランジスタＱＳ１１とＱＳ１２が付
加されていることが分かる。従って、従来技術に対して
センスアンプ回路が占める面積は約１０％大きくなると
して、センスアンプ回路ＳＥＮＳＥの部分がしめる面積
を11000 μ²とする。

【００８９】リファレンス回路ＲＥＦの構成は従来技術
とまったく同一であるので、リファレンス回路の部分が
占める面積は、従来技術と同様、10000 μ²とする。ま
た、本発明では、従来技術に対し、定電圧発生回路ＣＯ
Ｎが付加されるが、この部分が占める面積を3000μ²と
する。また図４と図１２と比較すると分かる通り、本発
明ではセンスアンプ回路の出力とリファレンス回路の出
力をイコライズする２つのＭＯＳＦＥＴが不要となる。
更に、比較検出器の構成は従来技術とまったく同一であ
るので、比較検出器が占める面積は、従来技術と同様40
00μ²とする。

【００９０】以上の仮定のもと図４の構成をとった場合
の読出し回路が占める面積を計算すると、（11000 μ²×６４＋10000 μ²×８＋3000μ²×８＋4000μ²×８）＝０．８４ｍｍ² ……（９）となる。

【００９１】次に、図３の構成をとった場合の読出し回
路の消費電力を計算する。本発明においては、定電圧発
生回路ＣＯＮで消費される電力が図１２に示す従来技術
に対して付加される。定電圧発生回路ＣＯＮは回路構成
から明らかなように、トランジスタＱＳ２２のゲートを
駆動するのみであり、駆動能力はそれほど必要としな
い。ここではこの定電圧発生回路ＣＯＮの消費電力を
０．５ｍＷとする。

【００９２】リファレンス回路ＲＥＦと比較検出器ＤＩ
ＦＦの構成は従来技術とまったく同一であるので、消費
電力も等しく、夫々１．５ｍＷ、２．５ｍＷとする。ま
た、センスアンプ回路ＳＥＮＳＥは、従来技術と構成は
多少異なるがＤＣ的な消費電力は従来技術と同一とな
り、これを１．５ｍＷとすると、図４の構成をとった場
合の読出し回路の消費電力は、（１．５ｍＷ×６４＋１．５ｍＷ×８＋２．５ｍＷ×６４＋０．５ｍＷ×８）＝２７２ｍＷ ……（１０）となる。

【００９３】本発明と従来技術とを比較すると、図１１
に示す従来技術の読出し回路の占める面積は（５）式
で、消費電力は（６）式で夫々表わされ、読出し時の内
部波形が図９で表わされる。これらを夫々本発明の場合
の（９）式、（１０）式、図３と比較すると、本発明の
読出し回路は図１１に示される来技術の場合に比べ、読
出し回路の占める面積が小さく、低消費電力化を実現し
ており、従来技術とほぼ同等の読出しスピードを得てい
ることが分かる。

【００９４】図１２に示す従来技術の読出し回路の占め
る面積は（７）式で、消費電力は（８）式で夫々表わさ
れ、読出し時の内部波形が図９（点線で示す波形）で表
わされる。これらを夫々本発明の場合の（９）式、（１
０）式、図３と比較すると、本発明の読出し回路は図１
２に示される従来技術に比べて読出し回路の占める面積
が小さく、読出しスピードが速く、従来技術とほぼ同等
の消費電力を得ていることが分かる。

【００９５】図５（Ａ），（Ｂ）は夫々定電圧発生回路
ＣＯＮの各例を示したものである。図５（Ａ）の例にお
いて、ＱＳ２３，ＱＳ２４はＰＥ−ＭＯＳＦＥＴであ
り、ＱＳ２５はＮＥ−ＭＯＳＦＥＴである。又、出力節
点ＳＫ２の電圧はトランジスタＱＳ２４の電流駆動能力
とトランジスタＱＳ２５の電流駆動能力との比で決定さ
れる。

【００９６】図５（Ｂ）の例では、一定電圧を電源とし
たものであり、本構成では図２に示す定電圧発生回路Ｃ
ＯＮは不安となり、トランジスタＱＳ１２のゲートを直
接電源に接続することにより実現できる。

【００９７】定電圧発生回路は図５以外に種々考えられ
るが、０Ｖから電源電圧までの一定電圧を発生し、ある
程度出力電圧が電源電圧依存性をもつ回路構成であれば
有効であり、回路構成を限定するものではない。

【００９８】図６にセンスアンプ回路の第２の例を示
す。図２と同一の箇所は同一の符号を付して説明を省略
する。図において、ＱＳ２１はＰＥ−ＭＯＳＦＥＴ、Ｑ
Ｓ２２，ＱＳ２３は共にＮＥ−ＭＯＳＦＥＴである。信
号ＮＡＴＤは信号ＡＴＤの逆相で、信号ＡＴＤと同様、
ＡＴＤ回路で発生される信号である。図６のＰＳ２で示
すプリセット回路は図２のＰＳ１で示すプリセット回路
が、トランジスタＱＳ１２の電流駆動能力と信号ＡＴＤ
のパルス幅により出力節点ＳＡ１をプリセットする電圧
を設定していたのに対し、トランジスタＱＳ２１とＱＳ
２３の電流駆動能力の比と信号ＡＴＤのパルス幅によ
り、電圧の設定を行なうものである。

【００９９】定電圧発生回路として図５（Ａ），（Ｂ）
の構成をとった場合、プリセット回路として図６の構成
をとった場合においても本発明の基本的な動作は、図２
を用いて説明した動作と同一であり、同様な効果が得ら
れるので、説明を省略する。

【０１００】以上述べた説明では、センスアンプ回路の
出力節点ＳＡ１のプリセット電圧を、トランジスタＱＳ
１２の電流駆動能力と信号ＡＴＤのパルス幅により設定
する例を示したが、トランジスタＱＳ１２の電流駆動能
力とトランジスタＱＳ１２のしきい値で設定することも
可能である。

【０１０１】例えば、定電圧発生回路ＣＯＮの出力電圧
をＶSKI とし、トランジスタＱＳ１２のしきい値をＶTo
とすると、ＶREF とＶSKI の値が（１１）式を満たすの
であれば、トランジスタＱＳ１２の電流駆動能力のみで
プリセット電圧を設定でき、トランジスタＱＳ１１及び
信号ＡＴＤは不要になる。

【０１０２】ＶREF −β＞ＶSKI −ＶT0………（１１）尚、βは比較検出器が電圧差を検出できる最小の値であ
る。つまり、トランジスタＱＳ１２を節点ＳＡ１の電圧
リミッターとして動作させることにより、回路を簡便化
することができる。

【０１０３】以上の実施例では、ＥＰＲＯＭを例にとり
説明したが、読み出し専用メモリ（マスクＲＯＭ）、電
気的書込み消去可能な半導体メモリ（ＥＥＰＲＯＭ）に
適用しても本発明は有効であり、ＥＰＲＯＭに限るもの
ではない。

【０１０４】

【発明の効果】上述したように、本発明の半導体メモリ
装置によれば、各センスアンプ回路にプリチャージ期間
出力節点を予め設定された値に充電するプリセット回路
を有しているので、ページモードがある製品に適用する
と、従来技術では実現不可能であった低消費電力かつ高
速読み出し可能な半導体メモリ装置を実現でき、また、
チップ上、読出し占有面積を従来技術より縮小できるこ
とになり、安価に提供できるという効果がある。

【０１０５】又、“０”が記憶されたメモリセルが選択
された時の読み出しスピードがメモリセル電流によらな
いので、メモリセル電流のバラツキにより読み出しスピ
ードが遅くなる問題がなくなり、信頼性の高い半導体メ
モリ装置を実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の概略構成を示すブロック図で
ある。

【図２】図１のセンスアンプ回路の例を示す回路図であ
る。

【図３】図２のセンスアンプ回路の各部動作波形図であ
る。

【図４】本発明の実施例をページモードの半導体メモリ
装置に適用した場合のブロック図である。

【図５】（Ａ），（Ｂ）は定電圧発生回路の各例を示す
図である。

【図６】図１のセンスアンプ回路の他の例を示す回路図
である。

【図７】従来の半導体メモリ装置の読出し回路の例を示
す図である。

【図８】図７のセンスアンプ回路の例を示す回路図であ
る。

【図９】図８のセンスアンプ回路の各部動作波形図であ
る。

【図１０】図８のセンスアンプ回路の入出力特性図であ
る。

【図１１】従来のページモードを有する半導体メモリ装
置の読出し回路のブロック図である。

【図１２】従来のページモードを有する半導体メモリ装
置の読出し回路の他の例のブロック図である。

【符号の説明】

ＳＥＮＳＥセンスアンプ回路ＲＥＦリファレンス回路ＤＩＦＦ比較検出器ＰＳプリセット回路ＣＯＮ定電圧発生回路ＭＸメモリセルアレイ

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルと、このメモリセルからの読
出しデータが導出されるディジット線と、このディジッ
ト線の電圧を検出するセンスアンプ手段と、このセンス
アンプ手段の出力と基準電圧とを比較してこの比較結果
を読出しデータとして出力する比較手段とを含む半導体
メモリ装置であって、前記アドレス信号の遷移後に所定
時間前記センスアンプ手段の出力電圧をプリセットする
プリセット手段を有し、前記プリセット手段は、定電圧
発生回路と、前記所定時間活性化され前記定電圧発生回
路の出力により前記センスアンプ手段の出力電圧をプリ
セットするプリセット回路とを有することを特徴とする
半導体メモリ装置。
【請求項２】前記プリセット回路は前記センスアンプ
手段に夫々対応して設けられており、前記定電圧発生回
路は前記プリセット回路の複数個に共通に設けられてい
ることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】前記プリセット手段は、前記所定期間活
性化され電源電圧により前記センスアンプ手段の出力電
圧をプリセットするプリセット回路を有することを特徴
とする請求項１記載の半導体メモリ装置。