JP2586722B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に記憶情報に応じ
て出力電流値が異なるメモリセルを備えた半導体記憶装
置に関する。
て出力電流値が異なるメモリセルを備えた半導体記憶装
置に関する。
従来のこの種の半導体記憶装置の一例を第６図に示
す。
す。
第６図には、電気的に書込み可能なメモリセル（以下
EPROM型のメモリセルという）を用いた８ビット出力構
成の例が示されている。
EPROM型のメモリセルという）を用いた８ビット出力構
成の例が示されている。
メモリセルマトリクス1J（Ｊ＝１〜８、以下同様）
は、一端を基準電位点（接地点）と接続し、Ｘアドレス
信号X1〜XMに応じて行単位で選択状態となり記憶内容に
応じて導通，非導通となるEPROM型のメモリセルMC11〜M
C1N,〜,MCM1〜MCMNと、これらメモリセルMC11〜MCM1,
〜,MC1N〜MCMNの出力端と列単位でそれぞれ共通接続す
るディジット線DL1〜DLNと、Ｙスイッチ信号Y1〜YNによ
りディジット線DL1〜DLNのうちの１つを選択をＮチャネ
ルエンハンスメント型のトランジスタQY1〜QYNとを備
え、Ｘアドレス信号X1〜XM,Yスイッチ信号Y1〜YNにより
選択されたメモリセルの記憶内容に応じた電流を出力節
点N11へ供給する。
は、一端を基準電位点（接地点）と接続し、Ｘアドレス
信号X1〜XMに応じて行単位で選択状態となり記憶内容に
応じて導通，非導通となるEPROM型のメモリセルMC11〜M
C1N,〜,MCM1〜MCMNと、これらメモリセルMC11〜MCM1,
〜,MC1N〜MCMNの出力端と列単位でそれぞれ共通接続す
るディジット線DL1〜DLNと、Ｙスイッチ信号Y1〜YNによ
りディジット線DL1〜DLNのうちの１つを選択をＮチャネ
ルエンハンスメント型のトランジスタQY1〜QYNとを備
え、Ｘアドレス信号X1〜XM,Yスイッチ信号Y1〜YNにより
選択されたメモリセルの記憶内容に応じた電流を出力節
点N11へ供給する。
センス増幅回路2JXは、入力端をメモリセルマトリク
ス1Jの出力節点N11と接続するインバータIV1と、ゲート
をこのインバータIV1の出力端（節点N21）と接続しソー
スをメモリセルマトリクス1Jの出力節点N11と接続する
Ｎチャネルエンハンスメント型のトランジスタQ22と、
ゲートをインバータIV1の出力端と接続しドレインを電
源電圧VCCを供給する電源端子（以下電源端子（VCC）と
いう）と接続しソースをトランジスタQ22のドレインと
接続するＮチャネルエンハンスメント型のトランジスタ
Q23と、ソースを電源端子（VCC）と接続しゲート及びド
レインをトランジスタQ22のドレインと接続しこの接続
点を出力節点N22とするＰチャネルエンハンスメント型
のトランジスタQ21とを備え、メモリセルマトリクス1J
の出力情報に応じた電圧（VSAX）を出力節点N22から出
力する。
ス1Jの出力節点N11と接続するインバータIV1と、ゲート
をこのインバータIV1の出力端（節点N21）と接続しソー
スをメモリセルマトリクス1Jの出力節点N11と接続する
Ｎチャネルエンハンスメント型のトランジスタQ22と、
ゲートをインバータIV1の出力端と接続しドレインを電
源電圧VCCを供給する電源端子（以下電源端子（VCC）と
いう）と接続しソースをトランジスタQ22のドレインと
接続するＮチャネルエンハンスメント型のトランジスタ
Q23と、ソースを電源端子（VCC）と接続しゲート及びド
レインをトランジスタQ22のドレインと接続しこの接続
点を出力節点N22とするＰチャネルエンハンスメント型
のトランジスタQ21とを備え、メモリセルマトリクス1J
の出力情報に応じた電圧（VSAX）を出力節点N22から出
力する。
リファレンス回路3Jは、予め設定されたレベルの基準
電圧VREFを出力する。
電圧VREFを出力する。
比較検出器4Jは、センス増幅回路2JXの出力電圧VSAX
と基準電圧VREFとを比較増幅し、VSAX≧VREF＋αのとき
低レベル、VSAX≦VREF−αのとき高レベルの検出信号V
DOを出力する。
と基準電圧VREFとを比較増幅し、VSAX≧VREF＋αのとき
低レベル、VSAX≦VREF−αのとき高レベルの検出信号V
DOを出力する。
出力バッファ回路5Jは、検出信号VDOを反転増幅し出
力する、 以下、説明を簡単にするために、Ｎチャネルエンハン
スメント型のトランジスタのしきい値VTNを全て同一の
1.0Vに、Ｐチャネルエンハンスメント型のトランジスタ
のしきい値VTPを全て同一の−1.0Vとする。また、メモ
リセルMC11にはデータ“1"が記憶され、選択されたとき
非導通となり出力信号OUTは高レベルとなり、メモリセ
ルMCM1にはデータ“0"が記憶され、選択されたとき導通
し電流IMCが流れ、出力信号OUTは低レベルになるものと
する。
力する、 以下、説明を簡単にするために、Ｎチャネルエンハン
スメント型のトランジスタのしきい値VTNを全て同一の
1.0Vに、Ｐチャネルエンハンスメント型のトランジスタ
のしきい値VTPを全て同一の−1.0Vとする。また、メモ
リセルMC11にはデータ“1"が記憶され、選択されたとき
非導通となり出力信号OUTは高レベルとなり、メモリセ
ルMCM1にはデータ“0"が記憶され、選択されたとき導通
し電流IMCが流れ、出力信号OUTは低レベルになるものと
する。
基準電圧VREFは、データ“1"が記憶されたメモリセル
（MC11）が選択されたときのセンス増幅回路2JXの出力
電圧VSAX（off）と、データ“0"が記憶されたメモリセ
ルが選択されたときのセンス増幅回路の出力電圧V
SAX（on）との中間付近のレベルに設定されている。
（MC11）が選択されたときのセンス増幅回路2JXの出力
電圧VSAX（off）と、データ“0"が記憶されたメモリセ
ルが選択されたときのセンス増幅回路の出力電圧V
SAX（on）との中間付近のレベルに設定されている。
次に、第６図及び第７図（ａ），（ｂ）を参照してセ
ンス増幅回路2JXの設計方法について述べる。
ンス増幅回路2JXの設計方法について述べる。
第７図（ａ）は、ディジット線DL1から見たセンス増
幅回路2JXの負荷電流ILXと、ディジット線DL1の電圧が
変化したときのメモリセルMCM1の電流IMCの特性を示し
たものである。
幅回路2JXの負荷電流ILXと、ディジット線DL1の電圧が
変化したときのメモリセルMCM1の電流IMCの特性を示し
たものである。
電流ILXと電流IMCの曲線の交点P3がデータ“0"が記憶
されたメモリセル（MCM1）が選択されたときの平衡点で
あり、このときの電圧VDL1（on）がディジット線DL1の
平衡電圧になる。
されたメモリセル（MCM1）が選択されたときの平衡点で
あり、このときの電圧VDL1（on）がディジット線DL1の
平衡電圧になる。
また、データ“1"が記憶されたメモリセル（MC11）が
選択されたときにはメモリセルに電流が流れない為、デ
ィジット線DL1は、電圧VDL1（off）まで充電されること
となる。
選択されたときにはメモリセルに電流が流れない為、デ
ィジット線DL1は、電圧VDL1（off）まで充電されること
となる。
負荷電流ILXの特性は、トランジスタQ21〜Q23の（ゲ
ート幅）／（ゲート長）（以下W/Lと言う）とインバー
タIV1の入出力特性とで主に決定されるが、トランジス
タQ22がインバータIV1の出力により制御されている為、
負荷電流ILXの特性は、一般に、トランジスタQ22のW/L
とインバータIV1の入出力特性のみで決定されることに
なる。すなわち、負荷電流ILXの曲線の基点VDL1（off）
の値は、インバータIV1の論理しきい値VIV1とほぼ等し
くなり、負荷電流ILXの曲線の傾きは、インバータIV1の
ゲインとトランジスタQ22のW/Lで決定される。第７図
（ｂ）は、ディジット線DL1の電圧が変化したときのセ
ンス増幅回路2JXの出力電圧VSAXの変化を示したもので
ある。
ート幅）／（ゲート長）（以下W/Lと言う）とインバー
タIV1の入出力特性とで主に決定されるが、トランジス
タQ22がインバータIV1の出力により制御されている為、
負荷電流ILXの特性は、一般に、トランジスタQ22のW/L
とインバータIV1の入出力特性のみで決定されることに
なる。すなわち、負荷電流ILXの曲線の基点VDL1（off）
の値は、インバータIV1の論理しきい値VIV1とほぼ等し
くなり、負荷電流ILXの曲線の傾きは、インバータIV1の
ゲインとトランジスタQ22のW/Lで決定される。第７図
（ｂ）は、ディジット線DL1の電圧が変化したときのセ
ンス増幅回路2JXの出力電圧VSAXの変化を示したもので
ある。
ディジット線DL1の電圧VDL1がVDL1≧VDL1（off）のと
きは、センス増幅回路2JXの出力電圧VSAXは（VCC−
VTP）となり、この値がデータ“1"読出し時のセンス増
幅回路2JXの出力電圧VSAX（off）に相当する。
きは、センス増幅回路2JXの出力電圧VSAXは（VCC−
VTP）となり、この値がデータ“1"読出し時のセンス増
幅回路2JXの出力電圧VSAX（off）に相当する。
VDL1＜VDL1（off）になると、トランジスタQ22が導通
し、センス増幅回路2JXの出力電圧VSAXは実線で示す曲
線にそって低下し、データ“0"が記憶されたメモリセル
が選択されたとき、点P4で平衡することになり、このと
きの電圧VSAX（on）がデータ“0"が記憶されたメモリセ
ルが選択された場合のセンス増幅回路2JXの出力電圧V
SAXの平衡電圧となる。出力電圧VSAXの曲線の傾きは、
トランジスタQ21のW/Lで決定されることとなり、このW/
Lは、｛VREF−VSAX（on）｝の値が、次段の比較検出器4
Jが検出するに十分な値になるように設計される。又、
一般に、トランジスタQ22,Q23のW/Lは、トランジスタQ
21のW/Lに対し十分大きく設計される。
し、センス増幅回路2JXの出力電圧VSAXは実線で示す曲
線にそって低下し、データ“0"が記憶されたメモリセル
が選択されたとき、点P4で平衡することになり、このと
きの電圧VSAX（on）がデータ“0"が記憶されたメモリセ
ルが選択された場合のセンス増幅回路2JXの出力電圧V
SAXの平衡電圧となる。出力電圧VSAXの曲線の傾きは、
トランジスタQ21のW/Lで決定されることとなり、このW/
Lは、｛VREF−VSAX（on）｝の値が、次段の比較検出器4
Jが検出するに十分な値になるように設計される。又、
一般に、トランジスタQ22,Q23のW/Lは、トランジスタQ
21のW/Lに対し十分大きく設計される。
ここで、トランジスタQ23は、節点N11,ディジット線D
L1の電圧が0V近辺の時、これらをプリチャージする為に
設けられたMOSFETである。高速化の為に、インバータIV
1のゲインは十分大きく設計され、論理しきい値VIV1の
値はトランジスタのしきい値VTNとほぼ等しいものとし
て以下の説明をする。
L1の電圧が0V近辺の時、これらをプリチャージする為に
設けられたMOSFETである。高速化の為に、インバータIV
1のゲインは十分大きく設計され、論理しきい値VIV1の
値はトランジスタのしきい値VTNとほぼ等しいものとし
て以下の説明をする。
第７図（ｂ）の破線の曲線VRは、リファレンス回路3J
内の、ディジット線DL1に相当する節点N31の電圧が変化
した時の基準電圧VREFの変化を示したものである。
内の、ディジット線DL1に相当する節点N31の電圧が変化
した時の基準電圧VREFの変化を示したものである。
曲線VRの特性は、例えばリファレンス回路3J内にメモ
リセルMC11と同一の構造と特性をもつ素子（以下ダミー
セルと言う）を節点N31に接続し、負荷回路としてセン
ス増幅回路2JXと同一のものを備え、トランジスタQ21に
相当するトランジスタのW/LをトランジスタQ21の３倍に
設定することにより実現できる。このとき基準電圧とし
て、VREFが得られる。
リセルMC11と同一の構造と特性をもつ素子（以下ダミー
セルと言う）を節点N31に接続し、負荷回路としてセン
ス増幅回路2JXと同一のものを備え、トランジスタQ21に
相当するトランジスタのW/LをトランジスタQ21の３倍に
設定することにより実現できる。このとき基準電圧とし
て、VREFが得られる。
第８図は読出しモード時、Ｘアドレス信号X1,XMが切
り換わったときの各部信号の電圧波形を示したものであ
る。第８図には示していないが、この読出しサイクルに
おいて、Ｙスイッチ信号Y1は常に高レベル、他のＹスイ
ッチ信号YNは常に低レベルに設定されているものとす
る。
り換わったときの各部信号の電圧波形を示したものであ
る。第８図には示していないが、この読出しサイクルに
おいて、Ｙスイッチ信号Y1は常に高レベル、他のＹスイ
ッチ信号YNは常に低レベルに設定されているものとす
る。
第６図と第８図とを参照してこの半導体記憶装置の動
作について説明する。以下電源電圧VCCは5Vとして説明
する。
作について説明する。以下電源電圧VCCは5Vとして説明
する。
（１） データ“1"が記憶されたメモリセルMC11が選択
された場合 Ｘアドレス信号X1が低レベルから高レベルにＸアドレ
ス信号XMが高レベルから低レベルに変化するとメモリセ
ルMC11が選択される。
された場合 Ｘアドレス信号X1が低レベルから高レベルにＸアドレ
ス信号XMが高レベルから低レベルに変化するとメモリセ
ルMC11が選択される。
このときメモリセルMC11は非導通になり、ディジット
線DL1,節点N11は充電され、節点N21の電圧が低下し、ト
ランジスタQ22が非導通になる。
線DL1,節点N11は充電され、節点N21の電圧が低下し、ト
ランジスタQ22が非導通になる。
従って、センス増幅回路2JXの出力端（節点N22）はト
ランジスタQ21を通して充電されることになるが、トラ
ンジスタQ21のゲートはドレインと共通に接続されてい
る為、この節点N22の電圧が上昇するに従い、トランジ
スタQ21の電流駆動能力が低下することとなる。この
為、節点N22の電圧上昇波形は電圧VSAX（off）に近づく
ほど鈍化する。
ランジスタQ21を通して充電されることになるが、トラ
ンジスタQ21のゲートはドレインと共通に接続されてい
る為、この節点N22の電圧が上昇するに従い、トランジ
スタQ21の電流駆動能力が低下することとなる。この
為、節点N22の電圧上昇波形は電圧VSAX（off）に近づく
ほど鈍化する。
節点N22の電圧が上昇し（VREF＋α）になると、比較
検出器4Jの検出信号VDOが高レベルから低レベルに変化
する。比較検出器4Jの検出信号VDOが高レベルから低レ
ベルに変化するスピードは、節点N22の電圧上昇波形が
急しゅんなほど速くなる。
検出器4Jの検出信号VDOが高レベルから低レベルに変化
する。比較検出器4Jの検出信号VDOが高レベルから低レ
ベルに変化するスピードは、節点N22の電圧上昇波形が
急しゅんなほど速くなる。
検出信号VDOの電圧変化は次段の出力バッファ回路5J
に伝達され、出力信号OUTは高レベルから低レベルに変
化する。この時のアクセス時間はTCHAで表わされる。
に伝達され、出力信号OUTは高レベルから低レベルに変
化する。この時のアクセス時間はTCHAで表わされる。
（２） データ“0"が記憶されたメモリセルMCM1が選択
された場合 Ｘアドレス信号X1が高レベルから低レベルにＸアドレ
ス信号XMが低レベルから高レベルに変化すると、メモリ
セルMCM1が選択される。このときメモリセルMCM1が導通
し電流IMCが流れ、ディジット線DL1,節点N11は放電さ
れ、インバータIV1の出力端（節点N21）の電圧が上昇
し、トランジスタQ22が導通する。従って、センス増幅
回路2JXの出力端（節点N22）の電圧VSAXが低下し、VSAX
（on）で平衡することになる。
された場合 Ｘアドレス信号X1が高レベルから低レベルにＸアドレ
ス信号XMが低レベルから高レベルに変化すると、メモリ
セルMCM1が選択される。このときメモリセルMCM1が導通
し電流IMCが流れ、ディジット線DL1,節点N11は放電さ
れ、インバータIV1の出力端（節点N21）の電圧が上昇
し、トランジスタQ22が導通する。従って、センス増幅
回路2JXの出力端（節点N22）の電圧VSAXが低下し、VSAX
（on）で平衡することになる。
節点N22の電圧が低下し、（VREF−α）になると、比
較検出器4Jの検出信号VDOが低レベルから高レベルに変
化し、この電圧変化が次段の出力バッファ回路5Jに伝達
され、出力信号OUTは高レベルから低レベルに変化す
る。
較検出器4Jの検出信号VDOが低レベルから高レベルに変
化し、この電圧変化が次段の出力バッファ回路5Jに伝達
され、出力信号OUTは高レベルから低レベルに変化す
る。
比較検出器4Jが高レベルから低レベルになるスピード
も（１）の場合と同様に、接点N22の電圧低下波形が急
しゅんなほど速くなる。このときのアクセス時間はT
DISAで表わされる。
も（１）の場合と同様に、接点N22の電圧低下波形が急
しゅんなほど速くなる。このときのアクセス時間はT
DISAで表わされる。
次に、基準電圧VREFがばらつき、第８図の破線のV
REF1に示すように、設計値より高くなった場合の動作に
ついて、データ“1"が記憶されたメモリセルMC11が選択
された場合について説明する。（このときの基準電圧V
REF1と節点N31の電圧変化との関係は第７図（ｂ）の破
線の曲線VR1に示すとおりである。） （１）で、述べたように、節点N22の電圧上昇波形
は、平衡電圧（VCC−VTP）に近づくほど鈍化する。
REF1に示すように、設計値より高くなった場合の動作に
ついて、データ“1"が記憶されたメモリセルMC11が選択
された場合について説明する。（このときの基準電圧V
REF1と節点N31の電圧変化との関係は第７図（ｂ）の破
線の曲線VR1に示すとおりである。） （１）で、述べたように、節点N22の電圧上昇波形
は、平衡電圧（VCC−VTP）に近づくほど鈍化する。
従って、基準電圧が設計値より高くなり、（VCC−
VTP）に近づくにつれ、見かけ上比較検出器4Jの感度が
悪くなる。従って、比較検出器4Jの検出信号VDOの電圧
波形は、破線で示すVDO1の波形となり、基準電圧が設定
値（VREF）の場合に比べ、スピードが遅くなり、しかも
波形がなまることになる。この為、出力バッフ回路5Jの
出力信号の電圧波形も破線で示すOUT1の波形となり、半
導体記憶装置のスピードが遅くなる。
VTP）に近づくにつれ、見かけ上比較検出器4Jの感度が
悪くなる。従って、比較検出器4Jの検出信号VDOの電圧
波形は、破線で示すVDO1の波形となり、基準電圧が設定
値（VREF）の場合に比べ、スピードが遅くなり、しかも
波形がなまることになる。この為、出力バッフ回路5Jの
出力信号の電圧波形も破線で示すOUT1の波形となり、半
導体記憶装置のスピードが遅くなる。
上述した従来の半導体記憶装置は、データ“1"が記憶
されたメモリセルが選択されたときのセンス増幅回路2J
X出力電圧VSAX（off）が電圧（VCC−VTP）に制限される
回路構成になっているので、 （１） センス増幅回路2JXの出力端（N22）が充電さ
れ、電圧（VCC−VTP）に近づくほど充電能力が低下し、
出力端（N22）の電圧上昇波形が鈍化してスピードが遅
くなる。
されたメモリセルが選択されたときのセンス増幅回路2J
X出力電圧VSAX（off）が電圧（VCC−VTP）に制限される
回路構成になっているので、 （１） センス増幅回路2JXの出力端（N22）が充電さ
れ、電圧（VCC−VTP）に近づくほど充電能力が低下し、
出力端（N22）の電圧上昇波形が鈍化してスピードが遅
くなる。
（２） 基準電圧VREFの値がばらつき、設定値より高く
なったとき、見かけ上次段の比較検出器4Jの感度が悪く
なり、出力信号OUTの電圧波形が鈍化し、基準電圧のば
らつきに対し、スピードが大きく変化する。またノイズ
マージンが低下するという欠点がある。
なったとき、見かけ上次段の比較検出器4Jの感度が悪く
なり、出力信号OUTの電圧波形が鈍化し、基準電圧のば
らつきに対し、スピードが大きく変化する。またノイズ
マージンが低下するという欠点がある。
また、メモリセルマトリクス1Jの出力端（N11）が約1
Vにバイアスされている為、センス増幅回路2JXが動作す
る最小の電源電圧VCCの値VCC（min）はVCC（min）≒|V
TP|＋VTN≒2Vと表わされ、低電源電圧で動作させること
ができないという欠点がある。
Vにバイアスされている為、センス増幅回路2JXが動作す
る最小の電源電圧VCCの値VCC（min）はVCC（min）≒|V
TP|＋VTN≒2Vと表わされ、低電源電圧で動作させること
ができないという欠点がある。
本発明の半導体記憶装置は、それぞれ一端を基準電位
点と接続し選択状態にあるとき記憶内容に応じた電流を
出力端へ供給する複数のメモリセルを備えたメモリセル
マトリクスと、入力端を前記メモリセルマトリクスの出
力端と接続するインバータ、ソースを電源端子と接続し
ゲート及びドレインを共通接続する一導電型の第１のト
ランジスタ、ソースを前記インバータの入力端と接続し
ゲートを前記インバータの出力端と接続しドレインを前
記第１のトランジスタのゲート及びドレインと接続する
逆導電型の第２のトランジスタ、並びにソースを前記第
２のトランジスタのドレインと接続しゲートを前記第２
のトランジスタのゲートと接続しドレインを前記電源端
子と接続する逆導電型の第３のトランジスタを備え、こ
の第３のトランジスタのソースを出力端とし前記メモリ
セルマトリクスの出力端からの電流に応じた電圧の信号
を前記出力端から出力するセンス増幅回路と、予め設定
されたレベルの基準電圧を出力するリファレンス回路
と、前記センス増幅回路の出力信号と前記基準電圧とを
比較しこの比較結果に応じたレベルの信号を出力する比
較検出回路とを有する半導体記憶装置において、前記電
源端子と前記センス増幅回路の出力端との間に、前記電
源端子から前記センス増幅回路の出力端ヘ予め設定され
た値の電流を供給する定電流負荷回路を設けて構成され
る。また、センス増幅回路の第３のトランジスタのゲー
トが電源端子に１対１で接続し、この第３のトランジス
タのしきい値を第２のトランジスタのしきい値より大き
くした構成を有している。
点と接続し選択状態にあるとき記憶内容に応じた電流を
出力端へ供給する複数のメモリセルを備えたメモリセル
マトリクスと、入力端を前記メモリセルマトリクスの出
力端と接続するインバータ、ソースを電源端子と接続し
ゲート及びドレインを共通接続する一導電型の第１のト
ランジスタ、ソースを前記インバータの入力端と接続し
ゲートを前記インバータの出力端と接続しドレインを前
記第１のトランジスタのゲート及びドレインと接続する
逆導電型の第２のトランジスタ、並びにソースを前記第
２のトランジスタのドレインと接続しゲートを前記第２
のトランジスタのゲートと接続しドレインを前記電源端
子と接続する逆導電型の第３のトランジスタを備え、こ
の第３のトランジスタのソースを出力端とし前記メモリ
セルマトリクスの出力端からの電流に応じた電圧の信号
を前記出力端から出力するセンス増幅回路と、予め設定
されたレベルの基準電圧を出力するリファレンス回路
と、前記センス増幅回路の出力信号と前記基準電圧とを
比較しこの比較結果に応じたレベルの信号を出力する比
較検出回路とを有する半導体記憶装置において、前記電
源端子と前記センス増幅回路の出力端との間に、前記電
源端子から前記センス増幅回路の出力端ヘ予め設定され
た値の電流を供給する定電流負荷回路を設けて構成され
る。また、センス増幅回路の第３のトランジスタのゲー
トが電源端子に１対１で接続し、この第３のトランジス
タのしきい値を第２のトランジスタのしきい値より大き
くした構成を有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例が第６図に示された従来の半導体記憶装置
と相違する点は、センス増幅回路2Jの第３のトランジス
タQ23Aのゲートを電源端子（VCC）と１対１に接続し、
このトランジスタQ23Aのしきい値を第２のトランジスタ
Q22のしきい値より大きくした点と、電源端子（VCC）と
センス増幅回路2Jの出力端（節点N22）との間に、ソー
スを電源端子（VCC）と接続しドレインを節点N22と接続
するＰチャネルエンハンスメント型のトランジスタQ24
と、ソースを電源端子（VCC）と接続しゲート及びドレ
インをトランジスタQ24のゲートと接続するＰチャネル
エンハンスメント型のトランジスタQ25と、ソース及び
ゲートを基準電位点（接地点）と接続しドレインをトラ
ンジスタQ25のゲート及びドレインと接続するＮチャネ
ルディプレッション型のトランジスタQ26とを備え、電
源端子（VCC）から接点N22へ、予め設定された値の定電
流を供給する定電流負荷回路6Jを設けた点にある。
と相違する点は、センス増幅回路2Jの第３のトランジス
タQ23Aのゲートを電源端子（VCC）と１対１に接続し、
このトランジスタQ23Aのしきい値を第２のトランジスタ
Q22のしきい値より大きくした点と、電源端子（VCC）と
センス増幅回路2Jの出力端（節点N22）との間に、ソー
スを電源端子（VCC）と接続しドレインを節点N22と接続
するＰチャネルエンハンスメント型のトランジスタQ24
と、ソースを電源端子（VCC）と接続しゲート及びドレ
インをトランジスタQ24のゲートと接続するＰチャネル
エンハンスメント型のトランジスタQ25と、ソース及び
ゲートを基準電位点（接地点）と接続しドレインをトラ
ンジスタQ25のゲート及びドレインと接続するＮチャネ
ルディプレッション型のトランジスタQ26とを備え、電
源端子（VCC）から接点N22へ、予め設定された値の定電
流を供給する定電流負荷回路6Jを設けた点にある。
次に、この実施例のセンス増幅回路2Jの設計方法及び
動作について説明する。
動作について説明する。
第２図（ａ），（ｂ）はそれぞれ、ディジット線DL1
の電圧VDL1に対するセンス増幅回路2Jの負荷電流ILとメ
モリセルを流れる電流IMCの特性図、及びディジット線D
L1の電圧VDL1に対するセンス増幅回路2Jの出力信号VSA
の特性図である。
の電圧VDL1に対するセンス増幅回路2Jの負荷電流ILとメ
モリセルを流れる電流IMCの特性図、及びディジット線D
L1の電圧VDL1に対するセンス増幅回路2Jの出力信号VSA
の特性図である。
説明の簡単にするために、トランジスタQ23Aのしきい
値VTNAは、節点N22に2.5Vが印加されたときに2.5Vにな
るように設計されているものとする。
値VTNAは、節点N22に2.5Vが印加されたときに2.5Vにな
るように設計されているものとする。
従来例で説明したように、ディジット線DL1から見た
センス増幅回路2Jの負荷特性は、トランジスタQ22のW/L
とインバータIV1の入出力特性のみで決定されるため、
第２図（ａ）に示すように従来例と同一の特性となる。
センス増幅回路2Jの負荷特性は、トランジスタQ22のW/L
とインバータIV1の入出力特性のみで決定されるため、
第２図（ａ）に示すように従来例と同一の特性となる。
定電流負荷回路6Jにおいて、トランジスタQ24に流れ
る電流は、トランジスタQ26のW/Lで決定される。例えば
トランジスタQ25のW/Lを5/5、トランジスタQ26のW/Lを1
0/60、トランジスタQ24のW/Lを5/10に設計することによ
り、トランジスタQ24に流れる電流IS10μＡに設定する
ことができる。また、データ“0"が記憶されたメモリセ
ル（MCM1）が選択された場合のセンス増幅回路2Jの出力
端（節点N22）の電圧VSA（on）は、トランジスタQ21のW
/Lと電流ISの値により決定される為、トランジスタQ21
のW/Lは、電圧VSA（on）の値が、次段の比較検出器4Jが
正常動作するのに十分な値になるように設計される。例
えばトランジスタQ21のW/Lは5/5に設計される。このと
きディジット線DL1と節点N22の電圧は点P2で平衡する。
る電流は、トランジスタQ26のW/Lで決定される。例えば
トランジスタQ25のW/Lを5/5、トランジスタQ26のW/Lを1
0/60、トランジスタQ24のW/Lを5/10に設計することによ
り、トランジスタQ24に流れる電流IS10μＡに設定する
ことができる。また、データ“0"が記憶されたメモリセ
ル（MCM1）が選択された場合のセンス増幅回路2Jの出力
端（節点N22）の電圧VSA（on）は、トランジスタQ21のW
/Lと電流ISの値により決定される為、トランジスタQ21
のW/Lは、電圧VSA（on）の値が、次段の比較検出器4Jが
正常動作するのに十分な値になるように設計される。例
えばトランジスタQ21のW/Lは5/5に設計される。このと
きディジット線DL1と節点N22の電圧は点P2で平衡する。
トランジスタQ23Aは、データ“0"が記憶されたメモリ
セル（MCM1）が選択された場合、節点N22の電圧が必要
以上に低下するのを防ぐ為にリミッタとして動作するよ
うに設けられ、このトランジスタQ23AのW/Lはトランジ
スタQ21,Q24のW/Lに比べ十分大きく設計され、例えば20
/1.4となっている。
セル（MCM1）が選択された場合、節点N22の電圧が必要
以上に低下するのを防ぐ為にリミッタとして動作するよ
うに設けられ、このトランジスタQ23AのW/Lはトランジ
スタQ21,Q24のW/Lに比べ十分大きく設計され、例えば20
/1.4となっている。
次に、ディジット線DL1の電圧がVDL1が変化したとき
の節点N22の電圧変化について説明する。
の節点N22の電圧変化について説明する。
（Ａ） VDL1≧VDL1（off）のとき トランジスタQ22が非導通になり、節点N22はトランジ
スタQ24により充電される為、節点N22の電圧は電源電圧
で平衡する。この電圧（VCC）が、データ“1"が記憶さ
れたメモリセル（MC11）が選択された場合のセンス増幅
回路2Jの出力電圧｛VSA（off）｝となる。
スタQ24により充電される為、節点N22の電圧は電源電圧
で平衡する。この電圧（VCC）が、データ“1"が記憶さ
れたメモリセル（MC11）が選択された場合のセンス増幅
回路2Jの出力電圧｛VSA（off）｝となる。
（Ｂ） VDL1（Ｃ）≦VDL1＜VDL1（off）のとき トランジスタQ22が導通する。このときトランジスタQ
24が導通している為、節点N22の電圧（VSA）は、トラン
ジスタQ24とトランジスタQ22の電流駆動能力の比で決定
される値となり、第２図（ｂ）に示すように、上に凸な
る波形となる。これは、トランジスタQ21の電流駆動能
力が一定なのに対し、トランジスタQ22の電流駆動能力
は、ディジット線DL1の電圧が低下するに従い急激に大
きくなる為である。
24が導通している為、節点N22の電圧（VSA）は、トラン
ジスタQ24とトランジスタQ22の電流駆動能力の比で決定
される値となり、第２図（ｂ）に示すように、上に凸な
る波形となる。これは、トランジスタQ21の電流駆動能
力が一定なのに対し、トランジスタQ22の電流駆動能力
は、ディジット線DL1の電圧が低下するに従い急激に大
きくなる為である。
（Ｃ） VDL1（on）≦VDL1＜VDL1（Ｃ）のとき トランジスタQ21の導通がさらに進み、節点N22の電圧
（VSA）は、トランジスタQ21,Q24の電流駆動能力の和と
トランジスタQ22の電流駆動能力の比で決定される値と
なり、下に凸なる波形になる。これは、節点N22の電圧
（VSA）が低下するに従い、トランジスタQ21の電流駆動
能力が急激に大きくなる為である。
（VSA）は、トランジスタQ21,Q24の電流駆動能力の和と
トランジスタQ22の電流駆動能力の比で決定される値と
なり、下に凸なる波形になる。これは、節点N22の電圧
（VSA）が低下するに従い、トランジスタQ21の電流駆動
能力が急激に大きくなる為である。
（Ｄ） VDL1＜VDL1（on）のとき ディジット線DL1の電圧VDL1が低下し、VDL1（on）よ
り小さくなると節点N22の電圧（VSA）も低下するが、こ
のとき電圧（VSA）が2.5V以下になると、トランジスタQ
23Aが導通する為、節点N22の電圧（VSA）は約2.5Vでリ
ミットされることになる。
り小さくなると節点N22の電圧（VSA）も低下するが、こ
のとき電圧（VSA）が2.5V以下になると、トランジスタQ
23Aが導通する為、節点N22の電圧（VSA）は約2.5Vでリ
ミットされることになる。
基準電圧VREFは、VSA（off）とVSA（on）の中間付近
に設定される。
に設定される。
次に、この実施例の読出しモード時の動作について説
明する。
明する。
第３図はＸアドレス信号X1,XMが切換わったときの各
部信号の電圧波形を示したものである。従来例の場合と
同様に、Ｙスイッチ信号Y1は常に高レベル、他は常に低
レベルに設定されているとして説明する。
部信号の電圧波形を示したものである。従来例の場合と
同様に、Ｙスイッチ信号Y1は常に高レベル、他は常に低
レベルに設定されているとして説明する。
（１） データ“1"が記憶されたメモリセル（MC11）が
選択された場合 Ｘアドレス線X1が低レベルから高レベルに、Ｘアドレ
ス線XMが高レベルから低レベルに変化すると、メモリセ
ルMC11が選択される。
選択された場合 Ｘアドレス線X1が低レベルから高レベルに、Ｘアドレ
ス線XMが高レベルから低レベルに変化すると、メモリセ
ルMC11が選択される。
このときメモリセルMC11は非導通になり、ディジット
線DL1,節点N11は充電され、節点N21の電圧が低下しトラ
ンジスタQ22が非導通になる。
線DL1,節点N11は充電され、節点N21の電圧が低下しトラ
ンジスタQ22が非導通になる。
従って、まず、接点N22がトランジスタQ21,Q24を通し
て充電される。
て充電される。
節点N22が充電され約4Vになると、トランジスタQ21が
非導通になり、これ以後節点N22は、トランジスタQ24の
みで充電され電源電圧VCCで平衡することになる。
非導通になり、これ以後節点N22は、トランジスタQ24の
みで充電され電源電圧VCCで平衡することになる。
このとき、基準電圧VREFが約3.5Vに設定されている
為、節点N22の電圧（VSA）が基準電圧VREFを越すときの
電圧波形は、第８図に示された従来例の場合に比べて急
しゅんとなり、この為、比較検出器4Jの出力電圧
（VDD）高レベルから低レベルに変化するスピードは、
従来例に比べ速くしかも急しゅんに変化する。
為、節点N22の電圧（VSA）が基準電圧VREFを越すときの
電圧波形は、第８図に示された従来例の場合に比べて急
しゅんとなり、この為、比較検出器4Jの出力電圧
（VDD）高レベルから低レベルに変化するスピードは、
従来例に比べ速くしかも急しゅんに変化する。
従って、この実施例のアクセス時間TCHは従来例のア
クセス時間TCHAに比べ高速となる。
クセス時間TCHAに比べ高速となる。
（２） データ“0"が記憶されたメモリセルMCM1が選択
された場合 Ｘアドレス信号X1が高レベルから低レベルに、Ｘアド
レス信号XMが低レベルから高レベルに変化すると、メモ
リセル（MCM1）が選択される。
された場合 Ｘアドレス信号X1が高レベルから低レベルに、Ｘアド
レス信号XMが低レベルから高レベルに変化すると、メモ
リセル（MCM1）が選択される。
このときMCM1は導通し、ディジット線DL1,節点N11は
放電され、節点N21の電圧が上昇しトランジスタQ22が導
通する。
放電され、節点N21の電圧が上昇しトランジスタQ22が導
通する。
従って、節点N22の電圧（VSA）は低下し、トランジス
タQ24の電流駆動能力とトランジスタQ22の電流駆動能力
の比で決まる値になる。
タQ24の電流駆動能力とトランジスタQ22の電流駆動能力
の比で決まる値になる。
節点N22の電圧（VSA）がさらに低下し、約4Vになる
と、トランジスタQ21も導通する為、節点N22の電圧（V
SA）は、トランジスタQ21,Q24の電流駆動能力の和とト
ランジスタQ22の電流駆動能力の比で決まる値となり、
最終的にはVSA（on）で平衡することになる。
と、トランジスタQ21も導通する為、節点N22の電圧（V
SA）は、トランジスタQ21,Q24の電流駆動能力の和とト
ランジスタQ22の電流駆動能力の比で決まる値となり、
最終的にはVSA（on）で平衡することになる。
このとき、データ“1"が記憶されたメモリセル（M
C11）が選択された場合の節点N22の電圧（VSA）が電源
電圧VCCまで達している為、基準電圧VREFに低下するま
でのスピードが従来例の場合に比べ遅くなるが、基準電
圧VREFと電圧VSA（on）との差を従来例の場合に比べ大
きな値に設定することができ、次段の比較検出器4Jの感
度が見かけ上従来例の場合に比べ良くなるので、このと
きのアクセス時間TDISは、従来例のアクセス時間TDISA
と同等になる。
C11）が選択された場合の節点N22の電圧（VSA）が電源
電圧VCCまで達している為、基準電圧VREFに低下するま
でのスピードが従来例の場合に比べ遅くなるが、基準電
圧VREFと電圧VSA（on）との差を従来例の場合に比べ大
きな値に設定することができ、次段の比較検出器4Jの感
度が見かけ上従来例の場合に比べ良くなるので、このと
きのアクセス時間TDISは、従来例のアクセス時間TDISA
と同等になる。
次に、従来例の場合と同様に、基準電圧VREFが設計値
からばらつき高い値VREF1になった場合の動作につい
て、データ“1"が記憶されたメモリセルMC11が選択され
た場合について説明する。
からばらつき高い値VREF1になった場合の動作につい
て、データ“1"が記憶されたメモリセルMC11が選択され
た場合について説明する。
この実施例では、前述したように、データ“1"が記憶
されたメモリセルMC11が選択された場合の節点N22の電
圧VSA（off）が電源電圧VCCまで達する。
されたメモリセルMC11が選択された場合の節点N22の電
圧VSA（off）が電源電圧VCCまで達する。
従って、データ“0"が記憶されたメモリセルMCM1が選
択された場合の節点N22の電圧VSA（on）の値を従来例と
同一に設計すると、節点N22の振幅が従来例に比べ大き
くなる。従って、基準電圧がVREFからVREF1に変化して
も、VREF1の値は相変わらず節点N22の電圧上昇波形が急
しゅんな場所に設定されることになり、従来例のように
次段の比較検出器4Jの感度が見かけ上悪くなるようなこ
とはなく、この場合でも比較検出器4Jの出力（VDO1）、
出力バッファ回路5Jの出力（OUT1）の遅れは従来例より
小さくなる。
択された場合の節点N22の電圧VSA（on）の値を従来例と
同一に設計すると、節点N22の振幅が従来例に比べ大き
くなる。従って、基準電圧がVREFからVREF1に変化して
も、VREF1の値は相変わらず節点N22の電圧上昇波形が急
しゅんな場所に設定されることになり、従来例のように
次段の比較検出器4Jの感度が見かけ上悪くなるようなこ
とはなく、この場合でも比較検出器4Jの出力（VDO1）、
出力バッファ回路5Jの出力（OUT1）の遅れは従来例より
小さくなる。
第４図は本発明の第２の実施例を示す回路図である。
この実施例は第１の実施例のセンス増幅回路2Jを、従
来例と同一のセンス増幅器2JXとしたものである。
来例と同一のセンス増幅器2JXとしたものである。
従って、ディジット線DL1の電圧VDL1に対するセンス
増幅回路2JXの負荷電流ILXの特性及びメモリセルに流れ
る電流IMCの特性は第７図（ａ）、従って第２図（ａ）
と同一の特性となるが、ディジット線DL1の電圧VDL1が
変化したときの節点N22の電圧変化は第５図に示すとお
りとなり、節点N22の電圧は、第１の実施例ではトラン
ジスタQ23Aが導通する電圧で制限されるのに対し、第２
の実施例ではトランジスタQ23が導通する電圧で制限さ
れることになる。
増幅回路2JXの負荷電流ILXの特性及びメモリセルに流れ
る電流IMCの特性は第７図（ａ）、従って第２図（ａ）
と同一の特性となるが、ディジット線DL1の電圧VDL1が
変化したときの節点N22の電圧変化は第５図に示すとお
りとなり、節点N22の電圧は、第１の実施例ではトラン
ジスタQ23Aが導通する電圧で制限されるのに対し、第２
の実施例ではトランジスタQ23が導通する電圧で制限さ
れることになる。
この実施例においても、データ“1"が記憶されたメモ
リセル（MC11）が選択された場合の節点N22の電圧は電
源電圧VCCとなり、またデータ“0"が記憶されたメモリ
セル（MCM1）が選択された場合の節点N22の電圧はV
SA（on）と同一の値に設計できるので、第１の実施例で
述べたのと同様の動作となり、同様の効果が得られる。
リセル（MC11）が選択された場合の節点N22の電圧は電
源電圧VCCとなり、またデータ“0"が記憶されたメモリ
セル（MCM1）が選択された場合の節点N22の電圧はV
SA（on）と同一の値に設計できるので、第１の実施例で
述べたのと同様の動作となり、同様の効果が得られる。
以上説明したように本発明は、電源端子とセンス増幅
回路の出力端との間に、電源端子からセンス増幅回路の
出力端へ予め設定された値の電流を供給する定電流負荷
回路を設けた構成とすることにより、データ“1"が記憶
されたメモリセルが選択されたときの電圧を電源電圧ま
で振ることができるので、センス増幅回路の出力電圧が
基準電圧を越えるときの電圧変化が急しゅんになり、基
準電圧がばらついた場合でも、動作速度及び比較検出器
のノイズマージを向上させることができ、また、センス
増幅回路が動作する最低の電源電圧はインバータの論理
しきい値（約1.0V）のみで決定される為、定電源電圧で
動作させることができる効果がある。
回路の出力端との間に、電源端子からセンス増幅回路の
出力端へ予め設定された値の電流を供給する定電流負荷
回路を設けた構成とすることにより、データ“1"が記憶
されたメモリセルが選択されたときの電圧を電源電圧ま
で振ることができるので、センス増幅回路の出力電圧が
基準電圧を越えるときの電圧変化が急しゅんになり、基
準電圧がばらついた場合でも、動作速度及び比較検出器
のノイズマージを向上させることができ、また、センス
増幅回路が動作する最低の電源電圧はインバータの論理
しきい値（約1.0V）のみで決定される為、定電源電圧で
動作させることができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図
（ａ），（ｂ）及び第３図はそれぞれ第１図に示された
実施例のセンス増幅回路の動作，設計方法を説明するた
めの特性図及びこの実施例の動作を説明するための各部
信号の電圧波形図、第４図及び第５図はそれぞれ本発明
の第２の実施例を示す回路図及びこの実施例のセンス増
幅回路の動作，設計方法を説明するための特性図、第６
図は従来の半導体記憶装置の一例を示す回路図、第７図
（ａ），（ｂ）及び第８図は第６図に示された半導体記
憶装置のセンス増幅回路の動作，設計方法を説明するた
めの特性図及びこの半導体記憶装置の動作を説明するた
めの各部信号の電圧波形図である。 1J……メモリセルマトリクス、2J,2JX……センス増幅回
路、3J……リファレンス回路、4J……比較検出回路、5J
……出力バッファ回路、6J……定電流負荷回路、DL1〜D
LN……ディジット線、IV1……インバータ、MC11〜MCMN
……メモリセル、Q21〜Q26,Q23A,QY1〜QYN……トランジ
スタ。
（ａ），（ｂ）及び第３図はそれぞれ第１図に示された
実施例のセンス増幅回路の動作，設計方法を説明するた
めの特性図及びこの実施例の動作を説明するための各部
信号の電圧波形図、第４図及び第５図はそれぞれ本発明
の第２の実施例を示す回路図及びこの実施例のセンス増
幅回路の動作，設計方法を説明するための特性図、第６
図は従来の半導体記憶装置の一例を示す回路図、第７図
（ａ），（ｂ）及び第８図は第６図に示された半導体記
憶装置のセンス増幅回路の動作，設計方法を説明するた
めの特性図及びこの半導体記憶装置の動作を説明するた
めの各部信号の電圧波形図である。 1J……メモリセルマトリクス、2J,2JX……センス増幅回
路、3J……リファレンス回路、4J……比較検出回路、5J
……出力バッファ回路、6J……定電流負荷回路、DL1〜D
LN……ディジット線、IV1……インバータ、MC11〜MCMN
……メモリセル、Q21〜Q26,Q23A,QY1〜QYN……トランジ
スタ。
Claims (3)
- 【請求項１】それぞれ一端を基準電位点と接続し選択状
態にあるとき記憶内容に応じた電流を出力端へ供給する
複数のメモリセルを備えたメモリセルマトリクスと、入
力端を前記メモリセルマトリクスの出力端と接続するイ
ンバータ、ソースを電源端子と接続しゲート及びドレイ
ンを共通接続する一導電型の第１のトランジスタ、ソー
スを前記インバータの入力端と接続しゲートを前記イン
バータの出力端と接続しドレインを前記第１のトランジ
スタのゲート及びドレインと接続する逆導電型の第２の
トランジスタ、並びにソースを前記第２のトランジスタ
のドレインと接続しゲートを前記第２のトランジスタの
ゲートと接続しドレインを前記電源端子と接続する逆導
電型の第３のトランジスタを備え、この第３のトランジ
スタのソースを出力端とし前記メモリセルマトリクスの
出力端からの電流に応じた電圧の信号を前記出力端から
出力するセンス増幅回路と、予め設定されたレベルの基
準電圧を出力するリファレンス回路と、前記センス増幅
回路の出力信号と前記基準電圧とを比較しこの比較結果
に応じたレベルの信号を出力する比較検出回路とを有す
る半導体記憶装置において、前記電源端子と前記センス
増幅回路の出力端との間に、前記電源端子から前記セン
ス増幅回路の出力端へ予め設定された値の電流を供給す
る定電流負加回路を設けたことを特徴とする半導体記憶
装置。 - 【請求項２】センス増幅回路の第３のトランジスタのゲ
ートが電源端子に１対１で接続された請求項１記載の半
導体記憶装置。 - 【請求項３】センス増幅回路の第３のトランジスタのし
きい値を第２のトランジスタのしきい値より大きくした
請求項２記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27257190A JP2586722B2 (ja) | 1990-10-11 | 1990-10-11 | 半導体記憶装置 |
| US07/774,216 US5293333A (en) | 1990-10-11 | 1991-10-09 | Non-volatile semiconductor memory device equipped with high-speed sense amplifier unit |
| KR1019910017926A KR950006213B1 (ko) | 1990-10-11 | 1991-10-11 | 비휘발성 반도체 메모리 장치 |
| US08/108,541 US5351212A (en) | 1990-10-11 | 1993-08-19 | Non-volatile semiconductor memory device equipped with high-speed sense amplifier unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27257190A JP2586722B2 (ja) | 1990-10-11 | 1990-10-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04147496A JPH04147496A (ja) | 1992-05-20 |
| JP2586722B2 true JP2586722B2 (ja) | 1997-03-05 |
Family
ID=17515769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27257190A Expired - Fee Related JP2586722B2 (ja) | 1990-10-11 | 1990-10-11 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5293333A (ja) |
| JP (1) | JP2586722B2 (ja) |
| KR (1) | KR950006213B1 (ja) |
Families Citing this family (28)
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|---|---|---|---|---|
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