JP2913926B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C7/067—Single-ended amplifiers
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴを主な構
成要素とする半導体記憶装置（以下、半導体メモリとも
いう）に関し、特に、高速読み出し可能なセンスアンプ
回路を備えた半導体記憶装置に関する。
成要素とする半導体記憶装置（以下、半導体メモリとも
いう）に関し、特に、高速読み出し可能なセンスアンプ
回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体メモリの構成を図５に示
す。図６は図５に示すセンスアンプの具体的構成を示す
回路図である。従来のセンスアンプ１１は図６に示すよ
うにＮ型ＭＯＳＦＥＴＱ1 のドレインが、負荷として働
くＰ型ＭＯＳＦＥＴＱ2 を介して電源ＶCCに接続され、
Ｎ型ＭＯＳＦＥＴＱ1のソースがセンスアンプ１１の入
力ＣＯＪに接続されており、インバータＩＮＶ１の入力
と共通接続され、インバータＩＮＶ１の出力がＮ型ＭＯ
ＳＦＥＴＱ1 のゲートに接続されている。センスアンプ
１１の出力ＳＡはＮ型ＭＯＳＦＥＴＱ1 のドレインに接
続されている。このセンスアンプ１１において、センス
アンプ１１の入力ＣＯＪとグランドとの間には、Ｙセレ
クタのＮ型ＭＯＳＦＥＴＭＹ1 が接続され、その下にブ
ロックデコーダのＮ型エンハンスメント型ＭＯＳＦＥＴ
ＭＢ1 と、Ｎ型ディプレッション型ＭＯＳＦＥＴＭＢ2
と、１つのメモリセルブロック１４とが、ディジット線
と並列にＳＤを接続点として直列に接続されている。メ
モリセルブロック１４はＮ型エンハンスメントの１５個
のＭＯＳＦＥＴＭ1 〜Ｍ15と、Ｎ型ディプレッション型
ＭＯＳＦＥＴＭ16の１６個のＭＯＳＦＥＴが直列に接続
されて構成されている。これにより、選択されたメモリ
セルの導通又は非導通に応じたデータＶon、Ｖoff がセ
ンスアンプの出力ＳＡから出力される。
す。図６は図５に示すセンスアンプの具体的構成を示す
回路図である。従来のセンスアンプ１１は図６に示すよ
うにＮ型ＭＯＳＦＥＴＱ1 のドレインが、負荷として働
くＰ型ＭＯＳＦＥＴＱ2 を介して電源ＶCCに接続され、
Ｎ型ＭＯＳＦＥＴＱ1のソースがセンスアンプ１１の入
力ＣＯＪに接続されており、インバータＩＮＶ１の入力
と共通接続され、インバータＩＮＶ１の出力がＮ型ＭＯ
ＳＦＥＴＱ1 のゲートに接続されている。センスアンプ
１１の出力ＳＡはＮ型ＭＯＳＦＥＴＱ1 のドレインに接
続されている。このセンスアンプ１１において、センス
アンプ１１の入力ＣＯＪとグランドとの間には、Ｙセレ
クタのＮ型ＭＯＳＦＥＴＭＹ1 が接続され、その下にブ
ロックデコーダのＮ型エンハンスメント型ＭＯＳＦＥＴ
ＭＢ1 と、Ｎ型ディプレッション型ＭＯＳＦＥＴＭＢ2
と、１つのメモリセルブロック１４とが、ディジット線
と並列にＳＤを接続点として直列に接続されている。メ
モリセルブロック１４はＮ型エンハンスメントの１５個
のＭＯＳＦＥＴＭ1 〜Ｍ15と、Ｎ型ディプレッション型
ＭＯＳＦＥＴＭ16の１６個のＭＯＳＦＥＴが直列に接続
されて構成されている。これにより、選択されたメモリ
セルの導通又は非導通に応じたデータＶon、Ｖoff がセ
ンスアンプの出力ＳＡから出力される。
【０００３】次に、図７及び図６を参照して、従来の半
導体記憶装置のセンスアンプの動作について説明する。
図７はメモリセルが導通状態から非導通状態へ変化した
時の各部の電位を横軸に時間ｔ、縦軸に電圧Ｖをとって
表した波形図である。選択されたメモリセルが導通状
態、つまり、図６において信号線Ｙ1 、ＸＢ1 、Ｘ1 〜
Ｘ15が高レベル、信号線ＸＢ2 、Ｘ16が低レベルの場合
は、グランドへ電流が流れ、センスアンプ１１の入力Ｃ
ＯＪは放電されて電位が下がる。センスアンプの入力Ｃ
ＯＪの電位がインバータＩＮＶ１の論理しきい値電圧以
下に下がると、インバータＩＮＶ１の出力は高レベルと
なり、Ｎ型ＭＯＳＦＥＴＱ1 は導通状態となり、センス
アンプ１１の出力ＳＡは低レベルとなり、出力電位Ｖon
がＳＡから出力される。選択されたメモリセルが非導通
状態、つまり、図６において信号線Ｙ1 、ＸＢ1 、Ｘ1
〜Ｘ14、Ｘ16が高レベル、信号線ＸＢ2、Ｘ15が低レベ
ルの場合は、列線の接続点ＳＤはＰ型ＭＯＳＦＥＴＱ2
によって、Ｎ型ＭＯＳＦＥＴＱ1 及びＮ型ＭＯＳＦＥＴ
ＭＹ1 を介して充電され、センスアンプの入力ＣＯＪの
電位がインバータＩＮＶ1の論理しきい値電圧に達する
と、インバータＩＮＶ１の出力は低レベルとなり、Ｎ型
ＭＯＳＦＥＴＱ1 は非導通状態となり、センスアンプの
出力ＳＡはＰ型ＭＯＳＦＥＴＱ2 によって高レベルに充
電され、出力電位Ｖoff が出力される。このときの出力
電位Ｖoff は電源電圧をＶCC、Ｐ型ＭＯＳＦＥＴＱ2 の
しきい値電圧をＶTPとすると、下記数式１にて表わされ
る。
導体記憶装置のセンスアンプの動作について説明する。
図７はメモリセルが導通状態から非導通状態へ変化した
時の各部の電位を横軸に時間ｔ、縦軸に電圧Ｖをとって
表した波形図である。選択されたメモリセルが導通状
態、つまり、図６において信号線Ｙ1 、ＸＢ1 、Ｘ1 〜
Ｘ15が高レベル、信号線ＸＢ2 、Ｘ16が低レベルの場合
は、グランドへ電流が流れ、センスアンプ１１の入力Ｃ
ＯＪは放電されて電位が下がる。センスアンプの入力Ｃ
ＯＪの電位がインバータＩＮＶ１の論理しきい値電圧以
下に下がると、インバータＩＮＶ１の出力は高レベルと
なり、Ｎ型ＭＯＳＦＥＴＱ1 は導通状態となり、センス
アンプ１１の出力ＳＡは低レベルとなり、出力電位Ｖon
がＳＡから出力される。選択されたメモリセルが非導通
状態、つまり、図６において信号線Ｙ1 、ＸＢ1 、Ｘ1
〜Ｘ14、Ｘ16が高レベル、信号線ＸＢ2、Ｘ15が低レベ
ルの場合は、列線の接続点ＳＤはＰ型ＭＯＳＦＥＴＱ2
によって、Ｎ型ＭＯＳＦＥＴＱ1 及びＮ型ＭＯＳＦＥＴ
ＭＹ1 を介して充電され、センスアンプの入力ＣＯＪの
電位がインバータＩＮＶ1の論理しきい値電圧に達する
と、インバータＩＮＶ１の出力は低レベルとなり、Ｎ型
ＭＯＳＦＥＴＱ1 は非導通状態となり、センスアンプの
出力ＳＡはＰ型ＭＯＳＦＥＴＱ2 によって高レベルに充
電され、出力電位Ｖoff が出力される。このときの出力
電位Ｖoff は電源電圧をＶCC、Ｐ型ＭＯＳＦＥＴＱ2 の
しきい値電圧をＶTPとすると、下記数式１にて表わされ
る。
【０００４】
【数１】Ｖoff ＝ＶCC−ＶTP
【０００５】このようにして、センスアンプ回路はメモ
リセルの導通及び非導通を検出し、それに応じたデータ
Ｖon、Ｖoff を出力するようになっている。また、リフ
ァレンスアンプの出力端ＲＡからは基準電圧Ｖref が出
力され、このＶref はＶonとＶoff との間に位置するよ
うに設定されている。このＶref とＶon又はＶref とＶ
off が差動アンプ１２の入力であり、各電位差に応じた
データがＯＵＴ１から出力される。図７において、時間
ｔ2 はメモリセルが導通から非導通へ切り換わってか
ら、差動アンプの出力ＯＵＴ１が立ち上がるまでの時間
である。
リセルの導通及び非導通を検出し、それに応じたデータ
Ｖon、Ｖoff を出力するようになっている。また、リフ
ァレンスアンプの出力端ＲＡからは基準電圧Ｖref が出
力され、このＶref はＶonとＶoff との間に位置するよ
うに設定されている。このＶref とＶon又はＶref とＶ
off が差動アンプ１２の入力であり、各電位差に応じた
データがＯＵＴ１から出力される。図７において、時間
ｔ2 はメモリセルが導通から非導通へ切り換わってか
ら、差動アンプの出力ＯＵＴ１が立ち上がるまでの時間
である。
【０００６】
【発明が解決しようとする課題】しかしながら、実際の
半導体記憶装置においては、メモリセルはマトリクス状
に配置されるため、列線の接続点ＳＤには、マトリクス
配置されたメモリセルのドレイン拡散層容量などの負荷
容量が付くことになる。これを数値例で示すと、例えば
Ｐ型ＭＯＳＦＥＴＱ2 とＮ型ＭＯＳＦＥＴＱ1 を介して
の電流供給能力が平均で０．２ｍＡ、列線の接続点ＳＤ
に付く負荷容量を５ｐＦ、データ読み出し時のセンスア
ンプの入力ＣＯＪの電圧が１Ｖであるとすると、列線の
接続点ＳＤの電位を０Ｖから１Ｖまで充電するのにかか
る時間Ｔ1 は下記数式２により表わされる。
半導体記憶装置においては、メモリセルはマトリクス状
に配置されるため、列線の接続点ＳＤには、マトリクス
配置されたメモリセルのドレイン拡散層容量などの負荷
容量が付くことになる。これを数値例で示すと、例えば
Ｐ型ＭＯＳＦＥＴＱ2 とＮ型ＭＯＳＦＥＴＱ1 を介して
の電流供給能力が平均で０．２ｍＡ、列線の接続点ＳＤ
に付く負荷容量を５ｐＦ、データ読み出し時のセンスア
ンプの入力ＣＯＪの電圧が１Ｖであるとすると、列線の
接続点ＳＤの電位を０Ｖから１Ｖまで充電するのにかか
る時間Ｔ1 は下記数式２により表わされる。
【０００７】
【数２】 Ｔ1 ＝（５×１０-12 ×１）／０．２×１０-3＝２５［ｎＳ］
【０００８】これを高速化するためには、例えば、Ｐ型
ＭＯＳＦＥＴＱ2 の相互伝達コンダクタンスを向上させ
ればよいが、そうすると、センスアンプの出力ＳＡの低
レベルＶonと高レベルＶoff の振幅が小さくなり、デー
タの検出が困難になるという問題点がある。また、電源
電圧ＶCCが低下すると、Ｐ型ＭＯＳＦＥＴＱ2 の電流供
給能力も低下し、スピードが遅くなり、且つ、これを補
うため、Ｐ型ＭＯＳＦＥＴＱ2 の相互伝達コンダクタン
スを向上させると、前述したようにデータの検出が困難
になるという問題点がある。
ＭＯＳＦＥＴＱ2 の相互伝達コンダクタンスを向上させ
ればよいが、そうすると、センスアンプの出力ＳＡの低
レベルＶonと高レベルＶoff の振幅が小さくなり、デー
タの検出が困難になるという問題点がある。また、電源
電圧ＶCCが低下すると、Ｐ型ＭＯＳＦＥＴＱ2 の電流供
給能力も低下し、スピードが遅くなり、且つ、これを補
うため、Ｐ型ＭＯＳＦＥＴＱ2 の相互伝達コンダクタン
スを向上させると、前述したようにデータの検出が困難
になるという問題点がある。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、アドレスが変化し、列線を充電するとき
に、高速且つ安定に動作すると共に、低電源電圧でも高
速に動作する半導体記憶装置を提供することを目的とす
る。
のであって、アドレスが変化し、列線を充電するとき
に、高速且つ安定に動作すると共に、低電源電圧でも高
速に動作する半導体記憶装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、ディジット線と、前記ディジット線に接続され
た複数のメモリセルと、前記ディジット線の電圧を検出
するセンスアンプ回路と、電源電圧より高電圧を出力す
る昇圧回路とを有する半導体記憶装置において、前記セ
ンスアンプはバイアス回路及び充電用回路により構成さ
れ、前記バイアス回路は、第１のＭＯＳＦＥＴと、電源
と前記第１のＭＯＳＦＥＴとの間に接続された負荷素子
と、前記第１のＭＯＳＦＥＴのソースにその入力端が接
続され前記第１のＭＯＳＦＥＴのゲートにその出力端が
接続された第１のインバータとを有し、前記充電用回路
は、前記第１のＭＯＳＦＥＴのソースにソースが接続さ
れた第２のＭＯＳＦＥＴと、この第２のＭＯＳＦＥＴの
ソースにその入力端が接続され前記第２のＭＯＳＦＥＴ
のゲートにその出力端が接続された第２のインバータ
と、前記第２のＭＯＳＦＥＴのドレインと前記昇圧回路
の出力との間に接続された第３のＭＯＳＦＥＴとを有
し、前記第３のＭＯＳＦＥＴのゲートに、アドレスの変
化を検出してパルス信号を発生するアドレス遷移検出回
路を接続し、前記第１のＭＯＳＦＥＴのソースに前記デ
ィジット線を接続したことを特徴とする。
装置は、ディジット線と、前記ディジット線に接続され
た複数のメモリセルと、前記ディジット線の電圧を検出
するセンスアンプ回路と、電源電圧より高電圧を出力す
る昇圧回路とを有する半導体記憶装置において、前記セ
ンスアンプはバイアス回路及び充電用回路により構成さ
れ、前記バイアス回路は、第１のＭＯＳＦＥＴと、電源
と前記第１のＭＯＳＦＥＴとの間に接続された負荷素子
と、前記第１のＭＯＳＦＥＴのソースにその入力端が接
続され前記第１のＭＯＳＦＥＴのゲートにその出力端が
接続された第１のインバータとを有し、前記充電用回路
は、前記第１のＭＯＳＦＥＴのソースにソースが接続さ
れた第２のＭＯＳＦＥＴと、この第２のＭＯＳＦＥＴの
ソースにその入力端が接続され前記第２のＭＯＳＦＥＴ
のゲートにその出力端が接続された第２のインバータ
と、前記第２のＭＯＳＦＥＴのドレインと前記昇圧回路
の出力との間に接続された第３のＭＯＳＦＥＴとを有
し、前記第３のＭＯＳＦＥＴのゲートに、アドレスの変
化を検出してパルス信号を発生するアドレス遷移検出回
路を接続し、前記第１のＭＯＳＦＥＴのソースに前記デ
ィジット線を接続したことを特徴とする。
【００１１】
【作用】本発明においては、アドレスが変化し、選択さ
れた列線を充電するとき第２のＭＯＳＦＥＴＱ2 及び第
１のＭＯＳＦＥＴＱ1 と共に、第４のＭＯＳＦＥＴＱ4
及び第３のＭＯＳＦＥＴＱ3 によって、列線の接続点Ｓ
Ｄが充電される。このとき、第４のＭＯＳＦＥＴＱ4 が
導通状態になるのは、アドレス遷移検出回路の出力ＡＴ
Ｄが高レベルになっている間だけである。もし、アドレ
ス遷移検出回路の出力ＡＴＤが高レベルになっている時
間が、センスアンプ回路の入力ＣＯＪの電位が第１のイ
ンバータ及び第２のインバータの論理しきい値電圧に達
する時間よりも長い場合は、第２のインバータの出力に
よって第３のＭＯＳＦＥＴＱ3 が非導通状態になるの
で、センスアンプ回路の入力ＣＯＪは第１及び第２のイ
ンバータの論理しきい値電圧以上には充電されない。従
って、アドレス遷移検出回路の出力ＡＴＤのパルス幅は
センスアンプ回路の入力ＣＯＪが第１及び第２のインバ
ータの論理しきい値電圧に達する時間よりも長くてもよ
い。これにより、センスアンプは高速且つ安定に動作す
る。
れた列線を充電するとき第２のＭＯＳＦＥＴＱ2 及び第
１のＭＯＳＦＥＴＱ1 と共に、第４のＭＯＳＦＥＴＱ4
及び第３のＭＯＳＦＥＴＱ3 によって、列線の接続点Ｓ
Ｄが充電される。このとき、第４のＭＯＳＦＥＴＱ4 が
導通状態になるのは、アドレス遷移検出回路の出力ＡＴ
Ｄが高レベルになっている間だけである。もし、アドレ
ス遷移検出回路の出力ＡＴＤが高レベルになっている時
間が、センスアンプ回路の入力ＣＯＪの電位が第１のイ
ンバータ及び第２のインバータの論理しきい値電圧に達
する時間よりも長い場合は、第２のインバータの出力に
よって第３のＭＯＳＦＥＴＱ3 が非導通状態になるの
で、センスアンプ回路の入力ＣＯＪは第１及び第２のイ
ンバータの論理しきい値電圧以上には充電されない。従
って、アドレス遷移検出回路の出力ＡＴＤのパルス幅は
センスアンプ回路の入力ＣＯＪが第１及び第２のインバ
ータの論理しきい値電圧に達する時間よりも長くてもよ
い。これにより、センスアンプは高速且つ安定に動作す
る。
【００１２】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１３】図１は本発明の第１の実施例に係る半導体
記憶装置を示す回路図である。図１において、メモリセ
ルブロック７、差動アンプ５及びリファレンスアンプ６
は、夫々図６のメモリセルブロック１４、差動アンプ１
２及びリファレンスアンプ１３と同様の構成である。ま
た、各回路を構成する素子も同一機能を持つものは、図
６と同一符号を付してある。
記憶装置を示す回路図である。図１において、メモリセ
ルブロック７、差動アンプ５及びリファレンスアンプ６
は、夫々図６のメモリセルブロック１４、差動アンプ１
２及びリファレンスアンプ１３と同様の構成である。ま
た、各回路を構成する素子も同一機能を持つものは、図
６と同一符号を付してある。
【００１４】Ｎ型ＭＯＳＦＥＴＱ3 はＮ型ＭＯＳＦＥＴ
Ｑ1 と同一の入出力特性を持ち、そのドレインはしきい
値電圧がＮ型ＭＯＳＦＥＴＱ2 より低く、基板のしきい
値電圧（ＶT ≒０Ｖ）を持つＮ型ＭＯＳＦＥＴＱ4 を介
して電源ＶCCに接続され、ソースはセンスアンプの入力
ＣＯＪに接続されている。インバータ１ＮＶ２はインバ
ータＩＮＶ１と同一の入出力特性を持ち、入力がセンス
アンプの入力ＣＯＪに、出力がＮ型ＭＯＳＦＥＴＱ3 の
ゲートに接続されている。
Ｑ1 と同一の入出力特性を持ち、そのドレインはしきい
値電圧がＮ型ＭＯＳＦＥＴＱ2 より低く、基板のしきい
値電圧（ＶT ≒０Ｖ）を持つＮ型ＭＯＳＦＥＴＱ4 を介
して電源ＶCCに接続され、ソースはセンスアンプの入力
ＣＯＪに接続されている。インバータ１ＮＶ２はインバ
ータＩＮＶ１と同一の入出力特性を持ち、入力がセンス
アンプの入力ＣＯＪに、出力がＮ型ＭＯＳＦＥＴＱ3 の
ゲートに接続されている。
【００１５】Ｎ型ＭＯＳＦＥＴＱ4 のゲートはアドレス
遷移検出回路４の出力ＡＴＤに接続されている。アドレ
ス遷移検出回路４は、内部入力パッドＡ0 〜Ａn に入力
される信号のうち少なくも１つが低レベルから高レベ
ル、又は高レベルから低レベルへと変化したときに、ア
ドレスバッファ８を介した出力を入力として、パルス状
の信号を発生する構成になっている。また、図１には示
していないが、実際は列線の接続点ＳＤはマトリクス状
に配置されたメモリセルアレイの列線に接続されてい
る。
遷移検出回路４の出力ＡＴＤに接続されている。アドレ
ス遷移検出回路４は、内部入力パッドＡ0 〜Ａn に入力
される信号のうち少なくも１つが低レベルから高レベ
ル、又は高レベルから低レベルへと変化したときに、ア
ドレスバッファ８を介した出力を入力として、パルス状
の信号を発生する構成になっている。また、図１には示
していないが、実際は列線の接続点ＳＤはマトリクス状
に配置されたメモリセルアレイの列線に接続されてい
る。
【００１６】次に、本発明の実施例の動作について説明
する。アドレスが変化し、選択された列線を充電すると
き、Ｐ型ＭＯＳＦＥＴＱ2 及びＮ型ＭＯＳＦＥＴＱ1 と
共に、Ｎ型ＭＯＳＦＥＴＱ4 及びＮ型ＭＯＳＦＥＴＱ3
によって、列線の接続点ＳＤが充電される。このとき、
Ｎ型ＭＯＳＦＥＴＱ4 が導通状態になるのは、アドレス
遷移検出回路４の出力ＡＴＤが高レベルになっている間
だけである。もし、アドレス遷移検出回路４の出力ＡＴ
Ｄが高レベルになっている時間が、センスアンプ３の入
力ＣＯＪの電位がインバータＩＮＶ１及びインバータＩ
ＮＶ２の論理しきい値電圧に達する時間よりも長い場合
は、インバータＩＮＶ２の出力によってＮ型ＭＯＳＦＥ
ＴＱ3 が非導通状態になるので、センスアンプの入力Ｃ
ＯＪはインバータＩＮＶ１、ＩＮＶ２の論理しきい値電
圧以上には充電されない。従って、アドレス遷移検出回
路の出力ＡＴＤのパルス幅はセンスアンプの入力ＣＯＪ
がインバータＩＮＶ１、ＩＮＶ２の論理しきい値電圧に
達する時間よりも長くてもよい。
する。アドレスが変化し、選択された列線を充電すると
き、Ｐ型ＭＯＳＦＥＴＱ2 及びＮ型ＭＯＳＦＥＴＱ1 と
共に、Ｎ型ＭＯＳＦＥＴＱ4 及びＮ型ＭＯＳＦＥＴＱ3
によって、列線の接続点ＳＤが充電される。このとき、
Ｎ型ＭＯＳＦＥＴＱ4 が導通状態になるのは、アドレス
遷移検出回路４の出力ＡＴＤが高レベルになっている間
だけである。もし、アドレス遷移検出回路４の出力ＡＴ
Ｄが高レベルになっている時間が、センスアンプ３の入
力ＣＯＪの電位がインバータＩＮＶ１及びインバータＩ
ＮＶ２の論理しきい値電圧に達する時間よりも長い場合
は、インバータＩＮＶ２の出力によってＮ型ＭＯＳＦＥ
ＴＱ3 が非導通状態になるので、センスアンプの入力Ｃ
ＯＪはインバータＩＮＶ１、ＩＮＶ２の論理しきい値電
圧以上には充電されない。従って、アドレス遷移検出回
路の出力ＡＴＤのパルス幅はセンスアンプの入力ＣＯＪ
がインバータＩＮＶ１、ＩＮＶ２の論理しきい値電圧に
達する時間よりも長くてもよい。
【００１７】ここで、数値例を示すと、例えば、Ｐ型Ｍ
ＯＳＦＥＴＱ2 とＮ型ＭＯＳＦＥＴＱ1 を介した電流供
給能力が平均で０．２ｍＡ、Ｎ型ＭＯＳＦＥＴＱ4 とＮ
型ＭＯＳＦＥＴＱ3 を介した電流供給能力が平均で０．
２ｍＡ、列線の接続点ＳＤに付く負荷容量が５ｐＦ、デ
ータ読み出し時のセンスアンプの入力ＣＯＪの電圧が１
Ｖとすると、列線の接続点ＳＤを０Ｖから１Ｖまで充電
するのにかかる時間Ｔ2 は、下記数式３で与えられる。
ＯＳＦＥＴＱ2 とＮ型ＭＯＳＦＥＴＱ1 を介した電流供
給能力が平均で０．２ｍＡ、Ｎ型ＭＯＳＦＥＴＱ4 とＮ
型ＭＯＳＦＥＴＱ3 を介した電流供給能力が平均で０．
２ｍＡ、列線の接続点ＳＤに付く負荷容量が５ｐＦ、デ
ータ読み出し時のセンスアンプの入力ＣＯＪの電圧が１
Ｖとすると、列線の接続点ＳＤを０Ｖから１Ｖまで充電
するのにかかる時間Ｔ2 は、下記数式３で与えられる。
【００１８】
【数３】 Ｔ2 ＝（５×１０-12 ×１）／（０．２×１０-3＋０．２×１０-3） ＝１２．５［ｎＳ］
【００１９】これを従来の充電時間Ｔ1（数式２参照）
と比較すると、本実施例は半分の時間で充電が可能とな
る。更に、列線の接続点ＳＤの充電時間を半分にしたに
もかかわらず、センスアンプ３の出力ＳＡの低レベルＶ
onと高レベルＶoff の振幅は従来の振幅と変化はなく、
高速且つ安定に動作する。また、電源電圧ＶCCが低いと
きは、Ｐ型ＭＯＳＦＥＴＱ2の電流供給能力が低下する
が、Ｎ型ＭＯＳＦＥＴＱ4 の電流供給能力で補うことが
できるため、低電源時の高速化も可能となる。
と比較すると、本実施例は半分の時間で充電が可能とな
る。更に、列線の接続点ＳＤの充電時間を半分にしたに
もかかわらず、センスアンプ３の出力ＳＡの低レベルＶ
onと高レベルＶoff の振幅は従来の振幅と変化はなく、
高速且つ安定に動作する。また、電源電圧ＶCCが低いと
きは、Ｐ型ＭＯＳＦＥＴＱ2の電流供給能力が低下する
が、Ｎ型ＭＯＳＦＥＴＱ4 の電流供給能力で補うことが
できるため、低電源時の高速化も可能となる。
【００２０】図２は本実施例回路を用いた場合の各部の
電位の変化を、横軸に時間、縦軸に電圧をとって表した
波形図である。図２においては、実線が本発明の場合の
波形、破線が従来技術の波形である。時間ｔ1 及び時間
ｔ2 はメモリセルが導通から非導通へ切り換わった後、
差動アンプの出力ＯＵＴ１が立ち上がり始めるまでの時
間である。
電位の変化を、横軸に時間、縦軸に電圧をとって表した
波形図である。図２においては、実線が本発明の場合の
波形、破線が従来技術の波形である。時間ｔ1 及び時間
ｔ2 はメモリセルが導通から非導通へ切り換わった後、
差動アンプの出力ＯＵＴ１が立ち上がり始めるまでの時
間である。
【００２１】図３は本発明の第２の実施例に係る半導体
記憶装置を示す回路図である。図１の第１の実施例と同
一物には同一符号を付してその説明を省略する。
記憶装置を示す回路図である。図１の第１の実施例と同
一物には同一符号を付してその説明を省略する。
【００２２】Ｐ型ＭＯＳＦＥＴＱ5 は、そのドレインが
ＶCCに、ソースがＮ型ＭＯＳＦＥＴＱ3 のドレインに、
そのゲートがインバータＩＮＶ３を介してアドレス遷移
検出回路４の出力ＡＴＤに接続されている。即ち、本実
施例は、アドレス遷移検出回路４の出力ＡＴＤがそのゲ
ートに入力されるＮ型ＭＯＳＦＥＴＱ4（図１）の替わ
りに、図３に示すように、前記出力ＡＴＤの反転信号が
そのゲートに入力されるＰ型ＭＯＳＦＥＴＱ5を設けた
ものであり、その動作については、第１の実施例と同じ
である。
ＶCCに、ソースがＮ型ＭＯＳＦＥＴＱ3 のドレインに、
そのゲートがインバータＩＮＶ３を介してアドレス遷移
検出回路４の出力ＡＴＤに接続されている。即ち、本実
施例は、アドレス遷移検出回路４の出力ＡＴＤがそのゲ
ートに入力されるＮ型ＭＯＳＦＥＴＱ4（図１）の替わ
りに、図３に示すように、前記出力ＡＴＤの反転信号が
そのゲートに入力されるＰ型ＭＯＳＦＥＴＱ5を設けた
ものであり、その動作については、第１の実施例と同じ
である。
【００２３】図４は本発明の第３の実施例を示したもの
である。図１の第１の実施例と同一物には同一符号を付
して説明を省略する。
である。図１の第１の実施例と同一物には同一符号を付
して説明を省略する。
【００２４】Ｎ型ＭＯＳＦＥＴＱ4 のドレインに接続さ
れる電源ＶCC2 は昇圧回路９を用いて電源電圧ＶCCの電
位よりも高レベルに設定されている。こうすることによ
り、Ｎ型ＭＯＳＦＥＴＱ4 とＮ型ＭＯＳＦＥＴＱ3 を介
した電流供給能力は向上し、列線の接続点ＳＤの充電が
更に一層速くなり、高速化が可能となる。
れる電源ＶCC2 は昇圧回路９を用いて電源電圧ＶCCの電
位よりも高レベルに設定されている。こうすることによ
り、Ｎ型ＭＯＳＦＥＴＱ4 とＮ型ＭＯＳＦＥＴＱ3 を介
した電流供給能力は向上し、列線の接続点ＳＤの充電が
更に一層速くなり、高速化が可能となる。
【００２５】なお、上記各実施例は、メモリセルとして
１ブロック当たり１６個のメモリセルＭ1〜Ｍ16が直列
に接続された１６段縦積みマスクＲＯＭの場合のもので
あるが、本発明は１ブロックの構成がこの１６段縦積み
のものに限定されるものではなく、例えば、８段、４
段、２段、１段等の種々のメモリルブロックに適用して
も本発明は優れた効果を奏する。
１ブロック当たり１６個のメモリセルＭ1〜Ｍ16が直列
に接続された１６段縦積みマスクＲＯＭの場合のもので
あるが、本発明は１ブロックの構成がこの１６段縦積み
のものに限定されるものではなく、例えば、８段、４
段、２段、１段等の種々のメモリルブロックに適用して
も本発明は優れた効果を奏する。
【００２６】また、メモリセルとしては、電気的に書き
込み可能なメモリセル（ＥＰＲＯＭセル）又は電気的に
書き込み及び消去可能なメモリセル（ＦｌａｓｈＥＥＰ
ＲＯＭセル）を使用してもよい。
込み可能なメモリセル（ＥＰＲＯＭセル）又は電気的に
書き込み及び消去可能なメモリセル（ＦｌａｓｈＥＥＰ
ＲＯＭセル）を使用してもよい。
【００２７】
【発明の効果】以上説明したように、本発明に係る半導
体記憶回路は、そのセンスアンプ回路が、アドレスが変
化し、選択された列線を充電するときに、高速且つ安定
に動作すると共に、電源電圧が低くても高速に動作す
る。
体記憶回路は、そのセンスアンプ回路が、アドレスが変
化し、選択された列線を充電するときに、高速且つ安定
に動作すると共に、電源電圧が低くても高速に動作す
る。
【図１】本発明の第１の実施例に係る半導体記憶装置の
回路図である。
回路図である。
【図２】図１に示した実施例の各部における信号波形図
である。
である。
【図３】本発明の第２の実施例に係る半導体記憶装置の
回路図である。
回路図である。
【図４】本発明の第３の実施例に係る半導体記憶装置の
回路図である。
回路図である。
【図５】従来の半導体記憶装置の技術例のブロック図で
ある。
ある。
【図６】図５に示した従来技術のセンスアンプの回路図
である。
である。
【図７】従来技術の各部における信号波形図である。
１；バイアス回路 ２；充電用回路 ３，１１；センスアンプ ４；アドレス遷移検出回路 ５，１２；差動アンプ ６，１３；リファレンスアンプ ８；アドレスバッファ ９；昇圧回路 Ｑ1 ；第１のＭＯＳＦＥＴ Ｑ2 ；第２のＭＯＳＦＥＴ Ｑ3 ；第３のＭＯＳＦＥＴ Ｑ4 ；第４のＭＯＳＦＥＴ Ｑ5 ；第５のＭＯＳＦＥＴ ＩＮＶ１；第１のインバータ ＩＮＶ２；第２のインバータ ＩＮＶ３；第３のインバータ Ａ1 〜Ａm ；入力パッド Ｍ1 〜Ｍ16；メモリセル ＳＤ；列線の接続点 ＶCC2 ；昇圧回路によって昇圧された電源電圧 ＳＡ；センスアンプ出力 ＲＡ；リファレンスアンプ出力 ＯＵＴ１；差動アンプ出力 ＳＤ；ディジット線
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (1)
- 【請求項１】ディジット線と、前記ディジット線に接続
された複数のメモリセルと、前記ディジット線の電圧を
検出するセンスアンプ回路と、電源電圧より高電圧を出
力する昇圧回路とを有する半導体記憶装置において、前
記センスアンプはバイアス回路及び充電用回路により構
成され、前記バイアス回路は、第１のＭＯＳＦＥＴと、
電源と前記第１のＭＯＳＦＥＴとの間に接続された負荷
素子と、前記第１のＭＯＳＦＥＴのソースにその入力端
が接続され前記第１のＭＯＳＦＥＴのゲートにその出力
端が接続された第１のインバータとを有し、前記充電用
回路は、前記第１のＭＯＳＦＥＴのソースにソースが接
続された第２のＭＯＳＦＥＴと、この第２のＭＯＳＦＥ
Ｔのソースにその入力端が接続され前記第２のＭＯＳＦ
ＥＴのゲートにその出力端が接続された第２のインバー
タと、前記第２のＭＯＳＦＥＴのドレインと前記昇圧回
路の出力との間に接続された第３のＭＯＳＦＥＴとを有
し、前記第３のＭＯＳＦＥＴのゲートに、アドレスの変
化を検出してパルス信号を発生するアドレス遷移検出回
路を接続し、前記第１のＭＯＳＦＥＴのソースに前記デ
ィジット線を接続したことを特徴とする半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24518091A JP2913926B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
| US07/937,390 US5363340A (en) | 1991-08-29 | 1992-08-31 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24518091A JP2913926B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0562482A JPH0562482A (ja) | 1993-03-12 |
| JP2913926B2 true JP2913926B2 (ja) | 1999-06-28 |
Family
ID=17129806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24518091A Expired - Lifetime JP2913926B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5363340A (ja) |
| JP (1) | JP2913926B2 (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
| US5546068A (en) * | 1994-12-22 | 1996-08-13 | At&T Corp. | Sense amplifier |
| US5729501A (en) * | 1995-09-08 | 1998-03-17 | International Business Machines Corporation | High Speed SRAM with or-gate sense |
| US5638326A (en) * | 1996-04-05 | 1997-06-10 | Advanced Micro Devices, Inc. | Parallel page buffer verify or read of cells on a word line using a signal from a reference cell in a flash memory device |
| EP0936628A1 (en) * | 1998-02-13 | 1999-08-18 | STMicroelectronics S.r.l. | Low voltage non volatile memory sense amplifier |
| US6490212B1 (en) * | 2001-07-11 | 2002-12-03 | Silicon Storage Technology, Inc. | Bitline precharge matching |
| FR2832566B1 (fr) * | 2001-11-20 | 2004-02-13 | St Microelectronics Sa | Amplificateur de lecture ayant un etage de sortie differenciel a faible consommation de courant |
| US8773934B2 (en) | 2006-09-27 | 2014-07-08 | Silicon Storage Technology, Inc. | Power line compensation for flash memory sense amplifiers |
| US8929168B2 (en) * | 2013-02-28 | 2015-01-06 | Freescale Semiconductor, Inc. | Sense amplifier voltage regulator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161197A (ja) * | 1982-03-19 | 1983-09-24 | Hitachi Ltd | Ｍｏｓ電界効果トランジスタメモリのセンス回路 |
| JPS60224197A (ja) * | 1984-04-20 | 1985-11-08 | Hitachi Ltd | 記憶素子回路およびそれを用いたマイクロコンピュータ |
| JPH0793032B2 (ja) * | 1989-04-27 | 1995-10-09 | 日本電気株式会社 | 半導体記憶装置 |
| JP2938470B2 (ja) * | 1989-06-01 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| US5056063A (en) * | 1990-05-29 | 1991-10-08 | Texas Instruments Incorporated | Active sense amplifier with dynamic pre-charge transistor |
-
1991
- 1991-08-29 JP JP24518091A patent/JP2913926B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-31 US US07/937,390 patent/US5363340A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562482A (ja) | 1993-03-12 |
| US5363340A (en) | 1994-11-08 |
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