JPS58161197A - Ｍｏｓ電界効果トランジスタメモリのセンス回路 - Google Patents
Ｍｏｓ電界効果トランジスタメモリのセンス回路Info
- Publication number
- JPS58161197A JPS58161197A JP57042684A JP4268482A JPS58161197A JP S58161197 A JPS58161197 A JP S58161197A JP 57042684 A JP57042684 A JP 57042684A JP 4268482 A JP4268482 A JP 4268482A JP S58161197 A JPS58161197 A JP S58161197A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- emos
- sense circuit
- load
- constant voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリ素子に不揮発性のフローテイングゲー
トアンバランシエ注入ＭＯ８電界効果トランジスタを使
用したプログラマブルＲＯＭ（以下ＥＰＲＯＭ）Ｋおけ
るセンス回路の改良に＠するものである。
トアンバランシエ注入ＭＯ８電界効果トランジスタを使
用したプログラマブルＲＯＭ（以下ＥＰＲＯＭ）Ｋおけ
るセンス回路の改良に＠するものである。
菖１図は、従来のＥＦＲＯＭにおけるセンス回路（一点
一で囲んだ部分）を示す図であり、Ｎはフローティング
ゲートアンバランシエ注入ＭＯ８電界効果トランジスタ
からなるメモリ素子、ＸはメモリのＸ軸方向のエンハン
スメントｍｙｏｓ電界効果トランジスタ（以下ＥＭＯ８
という）からなるアドレスゲートスイッチ、Ｙはメモリ
のＹ軸方向のＥＭＯ８からなるアドレスゲートスイッチ
。
一で囲んだ部分）を示す図であり、Ｎはフローティング
ゲートアンバランシエ注入ＭＯ８電界効果トランジスタ
からなるメモリ素子、ＸはメモリのＸ軸方向のエンハン
スメントｍｙｏｓ電界効果トランジスタ（以下ＥＭＯ８
という）からなるアドレスゲートスイッチ、Ｙはメモリ
のＹ軸方向のＥＭＯ８からなるアドレスゲートスイッチ
。
ＩＮＶはインバータ、Ｅ、〜ＥｓはそれぞれＥＭＯＳス
イッチ、Ｄ、〜Ｄ、はそれぞれディブリー７１７１１Ｍ
Ｏ８電界効果トランジスタ（以下ＤＭＯ８という）負荷
＃ ■ＣＣは定電圧電源、■。ｎｔはセンスｗｊＡＩ
Ｉの出力端である。このセンスａｉｉ８の動作！説明す
る。アドレスゲートスイッチＸ、 Ｙがオンし、メモ
リ素子Ｍを選択し、その−の状態がオフの場合、Ｐ点は
高レベル（以下Ｈという）となる。このとき、ＥＭＯ８
スイッチＥ、のゲートはＰ点のＨがインバータＩ ＮＶ
Ｋよって反転されるため低レベル（以下りという）とな
る。これによＱｇＭＯ８スイッチＥ、はオフとなり、Ｐ
点への電流供給は切断されるがＰ点はＨｅ）１！ｔで保
持されている。ｊＩＩｌち、アドレスゲートスイッチＸ
、 Ｙがオン及びメモリ素子Ｍがオフのとき、Ｐ点及
び出力端■。ｕｔはＨが保持される０体にアドレスゲー
トスイッチＸ、 Ｙがオンでメモリを選択しメモリ素
子Ｍがオン状態であるとすると、Ｐ点及び出力端■。１
は Ｌとなる。このとき、ＥＭＯＳスイッチＥ１のゲー
トはインバータＩＮＶＫよりＨとなるため、ＥＭＯＳス
イッチＥ、がオンして定電圧源■Ｃｃからの電流はＤＭ
Ｏ８負荷り、、ＥＭＯＳスイッチＥ１．アドレスゲート
スイッチＸ、 Ｙ。
イッチ、Ｄ、〜Ｄ、はそれぞれディブリー７１７１１Ｍ
Ｏ８電界効果トランジスタ（以下ＤＭＯ８という）負荷
＃ ■ＣＣは定電圧電源、■。ｎｔはセンスｗｊＡＩ
Ｉの出力端である。このセンスａｉｉ８の動作！説明す
る。アドレスゲートスイッチＸ、 Ｙがオンし、メモ
リ素子Ｍを選択し、その−の状態がオフの場合、Ｐ点は
高レベル（以下Ｈという）となる。このとき、ＥＭＯ８
スイッチＥ、のゲートはＰ点のＨがインバータＩ ＮＶ
Ｋよって反転されるため低レベル（以下りという）とな
る。これによＱｇＭＯ８スイッチＥ、はオフとなり、Ｐ
点への電流供給は切断されるがＰ点はＨｅ）１！ｔで保
持されている。ｊＩＩｌち、アドレスゲートスイッチＸ
、 Ｙがオン及びメモリ素子Ｍがオフのとき、Ｐ点及
び出力端■。ｕｔはＨが保持される０体にアドレスゲー
トスイッチＸ、 Ｙがオンでメモリを選択しメモリ素
子Ｍがオン状態であるとすると、Ｐ点及び出力端■。１
は Ｌとなる。このとき、ＥＭＯＳスイッチＥ１のゲー
トはインバータＩＮＶＫよりＨとなるため、ＥＭＯＳス
イッチＥ、がオンして定電圧源■Ｃｃからの電流はＤＭ
Ｏ８負荷り、、ＥＭＯＳスイッチＥ１．アドレスゲート
スイッチＸ、 Ｙ。
メモリ素子Ｍを通して流れる。これによりＰ点はＬのｔ
ま保持されるので定電圧ｌ１ｖｃ、からの電流の供給は
、アドレスゲートスイッチＸ、 Ｙのいずれかがオフ
するまで行われる。
ま保持されるので定電圧ｌ１ｖｃ、からの電流の供給は
、アドレスゲートスイッチＸ、 Ｙのいずれかがオフ
するまで行われる。
このような従来のセンス回路の定電圧源ＶＣＣの電圧対
出力端■。、の電圧４Ｉ性は、第２図に示すような曲線
鳳、 ｂ、 ｃとなる。第！ＩＩＫ：おいて、暑は
四シックスレッシ冒ルド電圧−纏、ｂはオンレベル−纏
、Ｃはオフレベル曲線である。
出力端■。、の電圧４Ｉ性は、第２図に示すような曲線
鳳、 ｂ、 ｃとなる。第！ＩＩＫ：おいて、暑は
四シックスレッシ冒ルド電圧−纏、ｂはオンレベル−纏
、Ｃはオフレベル曲線である。
第２図の特性−線の破線で囲んだ部分かられかるように
、従来のセンス回路では、定電圧源ｖ、ｃの低いところ
で、ロジックスレッシ璽ルド電圧曲曽鳳とオフレベル曲
線すあるいはオフレベル曲線〇がきわめて接近している
ため、センス１８路の定電圧源ｖｃｃＩｆ）−ｒ−ジン
が悪くなる欠点があった。
、従来のセンス回路では、定電圧源ｖ、ｃの低いところ
で、ロジックスレッシ璽ルド電圧曲曽鳳とオフレベル曲
線すあるいはオフレベル曲線〇がきわめて接近している
ため、センス１８路の定電圧源ｖｃｃＩｆ）−ｒ−ジン
が悪くなる欠点があった。
本発明は、前記欠点を除去するため罠なされたものであ
り、その轡黴は、ＭＯ８電界効果トランジスタメモリに
おけるＤＭＯ８負荷電源回路を有するセンス１１銘にお
いて、メ４１７の動作時の電流を補給するＥＭＯ８負荷
電源回路を前記ＤＭＯ８負荷電源回路に並列に接続し、
その後段にＥＭＯ８負荷の増幅曇を接続したことにある
。
り、その轡黴は、ＭＯ８電界効果トランジスタメモリに
おけるＤＭＯ８負荷電源回路を有するセンス１１銘にお
いて、メ４１７の動作時の電流を補給するＥＭＯ８負荷
電源回路を前記ＤＭＯ８負荷電源回路に並列に接続し、
その後段にＥＭＯ８負荷の増幅曇を接続したことにある
。
以下実施例とともに本発明を評＃に説−する。
第３図は、本発明の一実施例の回路構成を示す図であり
、第１図と同−Ｎ！能を有するものは同一記号を付けで
ある。
、第１図と同−Ｎ！能を有するものは同一記号を付けで
ある。
本実施例は、第３図に示すように、第１図のＤＭＯ８負
荷電源回路に並列にＥＭＯ８負荷Ｅ４からなるＥＭＯ８
負荷電源回路ｌを接続し、その俵ＷｋにＥＭＯ８負荷Ｅ
、、Ｅ、の増幅＠２を接続したものである。
荷電源回路に並列にＥＭＯ８負荷Ｅ４からなるＥＭＯ８
負荷電源回路ｌを接続し、その俵ＷｋにＥＭＯ８負荷Ｅ
、、Ｅ、の増幅＠２を接続したものである。
次に、本実施例の回路の動作を説明する。
第３ＷＪにおいて、アドレスゲートスイッチＸ。
Ｙがオン状態でメモリ素子Ｍがオフ１ＩＲ１１！である
と、Ｐ点はＨとなるがインバータＩＮＶＫよって反転さ
れるため、ＥＭＯＳスイッチＥ、のゲートはＬとなり、
ＥＭＯＳスイッチＥ、はオフする・これＫよりＰ点への
電流供給は切断されるがＰ点はＨのままで保持されてい
る。即ち、メモリ素子Ｍがオフのとき、Ｐ点及び出力端
Ｖ。ｕｔはＨが保持される０次にアドレスゲートスイッ
チＸ、 Ｙがオンで、メモリ素子Ｍがオンであるとき
、Ｐ点はＬとなり、ＥＭＯＳスイッチＥ１のゲートはイ
ンバータＩＮ■によりＨとなり、ＥＭＯＳスイッチＥ１
はオンして定電圧ＳｔＶ、ｃからの電流はＤＭＯ８負荷
Ｄ１゜ＥＭＯ８ｊｌ術電源回路ｌ、ＥＭＯＳスイッチＥ
ｌｓアドレスゲートスイッチＸ、 Ｙ及びメモリ嵩子
細を通して流れる。ここで、ＥＭＯ８負荷電源回路１を
通して流れる電流は定電圧源■ｃｃから補給されるもの
であり、％に定電圧源ｖｃｃが低い場合に有効である。
と、Ｐ点はＨとなるがインバータＩＮＶＫよって反転さ
れるため、ＥＭＯＳスイッチＥ、のゲートはＬとなり、
ＥＭＯＳスイッチＥ、はオフする・これＫよりＰ点への
電流供給は切断されるがＰ点はＨのままで保持されてい
る。即ち、メモリ素子Ｍがオフのとき、Ｐ点及び出力端
Ｖ。ｕｔはＨが保持される０次にアドレスゲートスイッ
チＸ、 Ｙがオンで、メモリ素子Ｍがオンであるとき
、Ｐ点はＬとなり、ＥＭＯＳスイッチＥ１のゲートはイ
ンバータＩＮ■によりＨとなり、ＥＭＯＳスイッチＥ１
はオンして定電圧ＳｔＶ、ｃからの電流はＤＭＯ８負荷
Ｄ１゜ＥＭＯ８ｊｌ術電源回路ｌ、ＥＭＯＳスイッチＥ
ｌｓアドレスゲートスイッチＸ、 Ｙ及びメモリ嵩子
細を通して流れる。ここで、ＥＭＯ８負荷電源回路１を
通して流れる電流は定電圧源■ｃｃから補給されるもの
であり、％に定電圧源ｖｃｃが低い場合に有効である。
第４＠Ｉは、本実施例のセンス回路の定電圧源■ｃｃの
電圧対出力端■。ｕｔの電圧特性−纏を示す図であり、
ａ、 ｂ、 ｃは第２図と同一のものを示す０ 以上説明したよ５に、本発明によれば、定電圧＃１ｖｃ
ｃが低い場合においても、第４図に示すようにロジック
スレッシ璽ル）”ＩＩＪＥＪＩ！畠とオンレベル曲線す
あるいはオフレベル−纏Ｃか所定距離だけ離れているの
で、センス回路を作成する際の定電圧源ｖｃｃの！−ジ
ンが向上する。また、アクセスタイムも速くなる。
電圧対出力端■。ｕｔの電圧特性−纏を示す図であり、
ａ、 ｂ、 ｃは第２図と同一のものを示す０ 以上説明したよ５に、本発明によれば、定電圧＃１ｖｃ
ｃが低い場合においても、第４図に示すようにロジック
スレッシ璽ル）”ＩＩＪＥＪＩ！畠とオンレベル曲線す
あるいはオフレベル−纏Ｃか所定距離だけ離れているの
で、センス回路を作成する際の定電圧源ｖｃｃの！−ジ
ンが向上する。また、アクセスタイムも速くなる。
【図面の簡単な説明】
第１１ｅｌは、従来のセンス回路の構成を示す図、第２
図は、第１図のセンス回路の定電圧源電圧対出力電圧特
性を示す図、第３図は、本発明のセンス回路の一実施例
の構成を示す図、館４図は、本実施例の定電圧源電圧対
出力電圧特性を示す図である。 Ｅ、、Ｅ、・・・ＥＭＯＳスイッチ、Ｄ、・・・ＤＭＯ
８負荷、Ｅ４〜’Ｅ ｓ・・・ＥＭＯ８負荷、Ｘ・１．
メモリＸ軸方向アドレスゲートスイッチ、Ｙ・・・メモ
リＹ軸方向アドレスゲートスイッチ、Ｍ・・・メモリ票
子、１・・・ＥＭＯ８負荷電源回路、２・・・後段増幅
益。
図は、第１図のセンス回路の定電圧源電圧対出力電圧特
性を示す図、第３図は、本発明のセンス回路の一実施例
の構成を示す図、館４図は、本実施例の定電圧源電圧対
出力電圧特性を示す図である。 Ｅ、、Ｅ、・・・ＥＭＯＳスイッチ、Ｄ、・・・ＤＭＯ
８負荷、Ｅ４〜’Ｅ ｓ・・・ＥＭＯ８負荷、Ｘ・１．
メモリＸ軸方向アドレスゲートスイッチ、Ｙ・・・メモ
リＹ軸方向アドレスゲートスイッチ、Ｍ・・・メモリ票
子、１・・・ＥＭＯ８負荷電源回路、２・・・後段増幅
益。
Claims (1)
- ＭＯ８ＩＥｐ効果ト夛ンジスメメモリＫＮけるＤＭＯ８
ｊ荷電源回路を有す壜センス回１！ｉｅｃおいて、メモ
リの動作時のＷ＊を補給するＥＭＯ８負荷電源回路な前
記ＤＭＯ８負荷電詠回路に並列に接続し、その後段にＥ
ＭＯ８＊１１の増Ｓ器を接続したことを４Ｉ像とするＭ
Ｏ８電界効果トランジスタメモリのセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042684A JPS58161197A (ja) | 1982-03-19 | 1982-03-19 | Ｍｏｓ電界効果トランジスタメモリのセンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042684A JPS58161197A (ja) | 1982-03-19 | 1982-03-19 | Ｍｏｓ電界効果トランジスタメモリのセンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161197A true JPS58161197A (ja) | 1983-09-24 |
Family
ID=12642854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042684A Pending JPS58161197A (ja) | 1982-03-19 | 1982-03-19 | Ｍｏｓ電界効果トランジスタメモリのセンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161197A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151696A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS61165890A (ja) * | 1985-01-16 | 1986-07-26 | Nec Corp | センスアンプ回路 |
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| JPH0562482A (ja) * | 1991-08-29 | 1993-03-12 | Nec Corp | 半導体記憶装置 |
| JPH05174594A (ja) * | 1991-12-20 | 1993-07-13 | Nec Corp | 半導体記憶装置 |
| US5528544A (en) * | 1993-12-14 | 1996-06-18 | Nec Corporation | Semiconductor memory device having high speed sense amplifier |
-
1982
- 1982-03-19 JP JP57042684A patent/JPS58161197A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151696A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPH0522999B2 (ja) * | 1984-08-22 | 1993-03-31 | Hitachi Maikon Shisutemu Kk | |
| JPS61165890A (ja) * | 1985-01-16 | 1986-07-26 | Nec Corp | センスアンプ回路 |
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| JPH0562482A (ja) * | 1991-08-29 | 1993-03-12 | Nec Corp | 半導体記憶装置 |
| JPH05174594A (ja) * | 1991-12-20 | 1993-07-13 | Nec Corp | 半導体記憶装置 |
| US5528544A (en) * | 1993-12-14 | 1996-06-18 | Nec Corporation | Semiconductor memory device having high speed sense amplifier |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61172435A (ja) | 半導体集積回路 | |
| KR860000659A (ko) | M0s 스태틱형 ram | |
| JP2796833B2 (ja) | 出力段の電流を防止するフィードバックを有する高速論理回路 | |
| JPS61267996A (ja) | デコ−ダ回路 | |
| IE52383B1 (en) | Buffer circuit | |
| JPS58161197A (ja) | Ｍｏｓ電界効果トランジスタメモリのセンス回路 | |
| EP0063357B1 (en) | Drive circuit | |
| RU2137294C1 (ru) | Моп-устройство включения высоких напряжений на полупроводниковой интегральной схеме | |
| US4622479A (en) | Bootstrapped driver circuit for high speed applications | |
| JPS61277227A (ja) | 高電圧絶縁回路 | |
| JPS6077520A (ja) | ドライバ回路の制御回路 | |
| JPS5850700A (ja) | Ｅｐｒｏｍ書込み回路 | |
| JPS61157115A (ja) | 「シユートスルー」電流抑制手段を具備したｃｍｏｓ | |
| JPS6028074B2 (ja) | スタテイツク型ｍｉｓメモリ | |
| JPH05288782A (ja) | 高電位検知回路 | |
| JPS5854875A (ja) | インバ−タ回路 | |
| JPS6032913B2 (ja) | アドレス選択回路 | |
| JP2509023B2 (ja) | デコ―ダ回路 | |
| US5737274A (en) | Sense amplifier design | |
| JP2735835B2 (ja) | 論理集積回路の電源投入リセット回路装置 | |
| JPH0245278B2 (ja) | ||
| JPS6322392B2 (ja) | ||
| JPH0563880B2 (ja) | ||
| JPS6223395B2 (ja) | ||
| JPH03103025A (ja) | 半導体集積回路装置 |