JPS5854875A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS5854875A JPS5854875A JP56154349A JP15434981A JPS5854875A JP S5854875 A JPS5854875 A JP S5854875A JP 56154349 A JP56154349 A JP 56154349A JP 15434981 A JP15434981 A JP 15434981A JP S5854875 A JPS5854875 A JP S5854875A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- node
- input
- noises
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMO8F E Tを用いた回路に関する。
以下は説明の便宜上Nチャンネル型MO8FETを例に
述べる。
述べる。
第1図に従来型のプートストラップ回路を示す。
第2図は通常の動作波形を示す。入力端子IN1にパル
スが入力されるとトランジスタQ13.Q15がOFF
l、1節点N13が上昇しQ14をONせしめ節点0
UTIが上昇する。0UTIの上昇は帰還容量C1lを
介して節点N12・N13上昇せしめる0N121 N
13の上昇は0UT1を上昇させる。この動作は0UT
Iが電源電圧に上昇するまで続く。
スが入力されるとトランジスタQ13.Q15がOFF
l、1節点N13が上昇しQ14をONせしめ節点0
UTIが上昇する。0UTIの上昇は帰還容量C1lを
介して節点N12・N13上昇せしめる0N121 N
13の上昇は0UT1を上昇させる。この動作は0UT
Iが電源電圧に上昇するまで続く。
従来型のプートストラップ回路の入力に微小力パルスが
入力された時の動作を第3図に示す。節点0UT1は抵
抗R1によシミ源しベルに保持されている。節点N12
+ N13は時間の経過と共にPN接合リーク等で低
下してゆき、最終的には電源電圧よりQ1□のしきい値
(VT)1段落ちのレベルになる。この状態で微小ノイ
ズが入力されるとQ13゜Qい5が一時的に導通しN1
2.N13,0UT10レベルを低下させる。ノイズの
影響で節点0UT1の電位が電源電圧よ、りQll及び
Q14のしきい値2段分低下したレベルになシ、この時
に入力のノイズが消滅するとこの状態ではQ14はOF
’FI、たままであシ節点0UTIの電位は上昇しない
。従ってC1lによる容量性帰還がかからないことにな
り節点0UTIにしきい値2段落ちのレベルのままであ
る。
入力された時の動作を第3図に示す。節点0UT1は抵
抗R1によシミ源しベルに保持されている。節点N12
+ N13は時間の経過と共にPN接合リーク等で低
下してゆき、最終的には電源電圧よりQ1□のしきい値
(VT)1段落ちのレベルになる。この状態で微小ノイ
ズが入力されるとQ13゜Qい5が一時的に導通しN1
2.N13,0UT10レベルを低下させる。ノイズの
影響で節点0UT1の電位が電源電圧よ、りQll及び
Q14のしきい値2段分低下したレベルになシ、この時
に入力のノイズが消滅するとこの状態ではQ14はOF
’FI、たままであシ節点0UTIの電位は上昇しない
。従ってC1lによる容量性帰還がかからないことにな
り節点0UTIにしきい値2段落ちのレベルのままであ
る。
節点0UTIと電源間に接続される抵抗R1は節点OU
T 1を電源電圧まで上昇さすべく機能するが。
T 1を電源電圧まで上昇さすべく機能するが。
一般に消費電力の関係からR1の抵抗値は大きくするの
が普通で節点0UTlのリーク電流を補償する程度であ
シ、節点0UTIの電位上昇には短い時間では寄与しな
い。
が普通で節点0UTlのリーク電流を補償する程度であ
シ、節点0UTIの電位上昇には短い時間では寄与しな
い。
本発明のMOSFETを用いた容量性帰還回路(以下プ
ートストラップ回路と呼ぶ。)において、入力の微小な
ノイズによ多出力のレベルの低下が起り、入力ノイズが
消滅した後においては出力のレベルがノイズが入力する
前のレベルに回復する様に工夫したものである。
ートストラップ回路と呼ぶ。)において、入力の微小な
ノイズによ多出力のレベルの低下が起り、入力ノイズが
消滅した後においては出力のレベルがノイズが入力する
前のレベルに回復する様に工夫したものである。
本発明によればブートストシップを用いたMO8FET
インバータ回路において、帰還に用いルコンデンサの一
方の端子はブートストラップが機能した後には電源電圧
以上の電位になり、他方の端子は電源と同じ電位となる
が電源以上の電位の維持をパルス発生器とコンデンサと
MOSFET (あるいはダイオード)によ多構成され
る整流回路の3つよ如なる電位保持回路で行い、さらに
プートストラップ機能を停止する様なパルスが入力され
た時にはまず第1にコンデンサの電源と同じ電位の端子
を接地レベルに向わせ、一定時間後にもう一方の電源以
上の電位を有する端子を接地レベルに向わせる様な回路
構成を有するインバータ回路が得られる。
インバータ回路において、帰還に用いルコンデンサの一
方の端子はブートストラップが機能した後には電源電圧
以上の電位になり、他方の端子は電源と同じ電位となる
が電源以上の電位の維持をパルス発生器とコンデンサと
MOSFET (あるいはダイオード)によ多構成され
る整流回路の3つよ如なる電位保持回路で行い、さらに
プートストラップ機能を停止する様なパルスが入力され
た時にはまず第1にコンデンサの電源と同じ電位の端子
を接地レベルに向わせ、一定時間後にもう一方の電源以
上の電位を有する端子を接地レベルに向わせる様な回路
構成を有するインバータ回路が得られる。
第4図に本発明の一回路例を示す。第5図は第4図の動
作波形である。
作波形である。
以下に第4図の動作を説明する。入力端子IN2に微小
ノイズが入力されると1節点N23は入力ノイズに対応
したパルスが発生し節点OUT 2の電位を低下させる
。しかしながら節点N2゜はゲート端子が節点0UT2
に接続されたトランジスタQ25によシレベルが抑えら
れておシ、節点0UT2の電位が十分に低下しなければ
節点N22の電位は上昇しない。したがって節点N2B
+ N26の電位は低下しない。さらに節点N25
+ N26の電位はトランジスタQ21 + Q22
sコンデンサC22及びパルス発生器11で構成された
電位保持回路で021による容量性帰還により上昇した
電源電圧以上の電位を保持する様に接続されている。こ
お様に構成することによシ帰還容量の両電極が接続され
る節点N25と0UT2の電位関係は必ずN25の電位
が0UT2の電位よシも高いことがs6らゆる入力ノイ
ズの状態゛において保証され。
ノイズが入力されると1節点N23は入力ノイズに対応
したパルスが発生し節点OUT 2の電位を低下させる
。しかしながら節点N2゜はゲート端子が節点0UT2
に接続されたトランジスタQ25によシレベルが抑えら
れておシ、節点0UT2の電位が十分に低下しなければ
節点N22の電位は上昇しない。したがって節点N2B
+ N26の電位は低下しない。さらに節点N25
+ N26の電位はトランジスタQ21 + Q22
sコンデンサC22及びパルス発生器11で構成された
電位保持回路で021による容量性帰還により上昇した
電源電圧以上の電位を保持する様に接続されている。こ
お様に構成することによシ帰還容量の両電極が接続され
る節点N25と0UT2の電位関係は必ずN25の電位
が0UT2の電位よシも高いことがs6らゆる入力ノイ
ズの状態゛において保証され。
あらゆるノイズ入力に対してもブートストラップ機能は
失われない。すなわち本発明によれば出力端子節点0U
T2の電位の低下は、入力ノイズが発生した時のみ起如
、入力ノイズが消滅した時にはプートストラップ機能が
失われていないことによシ速かに電源と同電位まで回復
する。なお、第4図中の遅延回路12(Delay)は
1節点0UT2(7)電位fi!低下した一定時間後に
節点N22を上昇せしめることを意図したもので、ブー
トストラップ動作の保証をよシ確実にしようとしたもの
である。トランジスタの寸法を適切に選らべば遅延回路
12がなくてもプートストラップ動作が保証されること
は云うまでもな5− い。次に、電位保持回路の動作を説明する。第4図の回
路を用いて説明する。第4図では、パルス発生器とC2
2及びQ21 + Q22で電位保持回路が構成される
。まずパルス発生器の出力がLOWレベルの時は1節点
N24は電源よりQ21のしきい値一段落ちのレベルで
ある。次にパルス発生器の出力−1tlLOWからHI
GHレベルへ変化した時、この変化はコンデンサC22
を介して節点N24に伝達されN24の電位を電源電圧
以上に押し上げる。この時にプートストラップ機能によ
シミ源電圧以上に押し上げられた節点N25の電位がリ
ーク電流等により低下しておれはトランジスタQ22を
介して節点N24の電荷が節点N25に伝達され節点N
2δは1節点N24よ’) Q22のしきい値一段分低
下した電位にまで持ち上げられる。この動作を繰シ返す
ことにより、プートストラップ機能にょシミ源電圧以上
に持ち上げられた節点N25の電位は電源電圧以上′を
維持できる。
失われない。すなわち本発明によれば出力端子節点0U
T2の電位の低下は、入力ノイズが発生した時のみ起如
、入力ノイズが消滅した時にはプートストラップ機能が
失われていないことによシ速かに電源と同電位まで回復
する。なお、第4図中の遅延回路12(Delay)は
1節点0UT2(7)電位fi!低下した一定時間後に
節点N22を上昇せしめることを意図したもので、ブー
トストラップ動作の保証をよシ確実にしようとしたもの
である。トランジスタの寸法を適切に選らべば遅延回路
12がなくてもプートストラップ動作が保証されること
は云うまでもな5− い。次に、電位保持回路の動作を説明する。第4図の回
路を用いて説明する。第4図では、パルス発生器とC2
2及びQ21 + Q22で電位保持回路が構成される
。まずパルス発生器の出力がLOWレベルの時は1節点
N24は電源よりQ21のしきい値一段落ちのレベルで
ある。次にパルス発生器の出力−1tlLOWからHI
GHレベルへ変化した時、この変化はコンデンサC22
を介して節点N24に伝達されN24の電位を電源電圧
以上に押し上げる。この時にプートストラップ機能によ
シミ源電圧以上に押し上げられた節点N25の電位がリ
ーク電流等により低下しておれはトランジスタQ22を
介して節点N24の電荷が節点N25に伝達され節点N
2δは1節点N24よ’) Q22のしきい値一段分低
下した電位にまで持ち上げられる。この動作を繰シ返す
ことにより、プートストラップ機能にょシミ源電圧以上
に持ち上げられた節点N25の電位は電源電圧以上′を
維持できる。
第6図に本発明の他の実施例を示す。第6図はエンハン
スメント形MO8FETを用いたもので動6− 作は第5図と同様である。
スメント形MO8FETを用いたもので動6− 作は第5図と同様である。
第1図は従来型のプートストラップを用いたインバータ
回路を示す図、第2図は第1図の動作を説明するための
波形図、第3図は第1図の回路にノイズが入力された時
の動作波形図、第4図は本発明の一実施例を示す回路図
、第5図は第4図の回路の動作波形図、第6図は本発明
の他の実施例を示す回路図である。 Qo〜Q32・・・・・・MOSFET、C11,C2
1,C22・・・・・・コンデンサ。 7− −1 < 丁>)+汲KM(21”FET第1区 第2図 第3M 第5図 第6閏
回路を示す図、第2図は第1図の動作を説明するための
波形図、第3図は第1図の回路にノイズが入力された時
の動作波形図、第4図は本発明の一実施例を示す回路図
、第5図は第4図の回路の動作波形図、第6図は本発明
の他の実施例を示す回路図である。 Qo〜Q32・・・・・・MOSFET、C11,C2
1,C22・・・・・・コンデンサ。 7− −1 < 丁>)+汲KM(21”FET第1区 第2図 第3M 第5図 第6閏
Claims (1)
- フートストラップ効果を用いたインバータ回路において
、帰還に用いるコンデンサの一方の端子はプートストラ
ップが機能した後には電源電圧以上の電位になシ、他方
の端子の電位の維持をパルス発生器と整流回路とを有す
る電位保持回路で行なうようになし、プートストラップ
機能を停止する様な信号が入力された時にはコンデンサ
の電源と同じ電位の端子を接地レベルに向わせ、一定時
間後に他方の端子を接地レベルに向わせるようにしたこ
とを特徴とするインバータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56154349A JPS5854875A (ja) | 1981-09-29 | 1981-09-29 | インバ−タ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56154349A JPS5854875A (ja) | 1981-09-29 | 1981-09-29 | インバ−タ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5854875A true JPS5854875A (ja) | 1983-03-31 |
JPH0245380B2 JPH0245380B2 (ja) | 1990-10-09 |
Family
ID=15582214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56154349A Granted JPS5854875A (ja) | 1981-09-29 | 1981-09-29 | インバ−タ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5854875A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6025322A (ja) * | 1983-06-29 | 1985-02-08 | シ−メンス、アクチエンゲゼルシヤフト | Mosデイジタル回路用入力信号レベル変換器 |
JP2008147972A (ja) * | 2006-12-08 | 2008-06-26 | Chi Mei El Corp | ロジック回路とその応用回路 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0712497A (ja) * | 1991-02-01 | 1995-01-17 | Aqua Yunitei Kk | 冷却塔における循環冷却水の水質管理方法 |
JPH06317393A (ja) * | 1992-11-02 | 1994-11-15 | Aqua Yunitei Kk | 冷却塔における循環冷却水の水質管理方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4998954A (ja) * | 1972-12-29 | 1974-09-19 |
-
1981
- 1981-09-29 JP JP56154349A patent/JPS5854875A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4998954A (ja) * | 1972-12-29 | 1974-09-19 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6025322A (ja) * | 1983-06-29 | 1985-02-08 | シ−メンス、アクチエンゲゼルシヤフト | Mosデイジタル回路用入力信号レベル変換器 |
JPH0562491B2 (ja) * | 1983-06-29 | 1993-09-08 | Siemens Ag | |
JP2008147972A (ja) * | 2006-12-08 | 2008-06-26 | Chi Mei El Corp | ロジック回路とその応用回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH0245380B2 (ja) | 1990-10-09 |
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