JPS58123225A - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPS58123225A JPS58123225A JP57006355A JP635582A JPS58123225A JP S58123225 A JPS58123225 A JP S58123225A JP 57006355 A JP57006355 A JP 57006355A JP 635582 A JP635582 A JP 635582A JP S58123225 A JPS58123225 A JP S58123225A
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- JP
- Japan
- Prior art keywords
- inverter
- node
- transistor
- potential
- connection point
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳＦＥＴを用いたトランジスタ回路に関し
、％にプートストラップ回路に関する。。
、％にプートストラップ回路に関する。。
１１１図に従来型のプートストラップ回路を示す。
第２図は通常の動作波形を示す。入力端子Ｉｌｌにパル
スが入′力されるとトランジスタＱｔｓ、ＱｓｓがＯＦ
Ｆ Ｌ、節点Ｎｉｌが上昇しＱｔａがＯＮＩ、、節点０
ＵＴ１が上昇する。０ＵＴＩの上昇は帰還容量Ｃｔｔを
介して節点Ｎｓ ｘ 、Ｎｓ ｓを上昇せしめる。さら
にＮｔｓ、Ｎｔｓの上昇は０ＵＴ１を上昇させる。 仁
の動作は０ＵＴ１が電源電圧に上昇するまで続く。
スが入′力されるとトランジスタＱｔｓ、ＱｓｓがＯＦ
Ｆ Ｌ、節点Ｎｉｌが上昇しＱｔａがＯＮＩ、、節点０
ＵＴ１が上昇する。０ＵＴＩの上昇は帰還容量Ｃｔｔを
介して節点Ｎｓ ｘ 、Ｎｓ ｓを上昇せしめる。さら
にＮｔｓ、Ｎｔｓの上昇は０ＵＴ１を上昇させる。 仁
の動作は０ＵＴ１が電源電圧に上昇するまで続く。
従来型のブートストラップ回路の入力に微小なパルスが
入力され九時の動作を第３図に示す０節点０ＵＴ１は抵
抗ＲＩＫよシミ源しベル゛に保持されている０節点Ｎｔ
ｓ、Ｎｉｌは時間の経過と共ＫＰ−Ｎ接合リーク等で低
下してゆき、最終的には電源電圧よＪｒＱｌｔのしきい
値（ＶＴ）１段落ちのレベルになる。゛この状態で微小
ノイズが入力されるとＱｌ３゜Ｑｘｓが一時的に導通し
Ｎ１ｓ ＠ Ｎ ｔ ” ｅ及びＯＵ’ｌ’１のレベル
を低下させる。ノイズの影響で０ＵＴ１の電位が電源電
圧よりＱｌを及びＱｌ４のしきい値２段分低下したレベ
ルになル、この時に入力のノイズが消滅するとこの状態
ではＱ＋ａはＯＦＦ ｌ、た壕ｔ−’ｅ：あシ節点０Ｕ
Ｔ１の電位は上昇しない、従ってＣＩＩＫよる容量性帰
還がかからないことになシ、節点０ＵＴ１はしきい値２
段落ちのレベルの壕まである０節点０ＵＴＩと電源間に
接続されゐ抵抗Ｒ１は節点０ＵＴ１を電源電圧まで上昇
さすぺ〈機能するが、一般に消費電力の関係からＲ１の
抵抗値は大きくするので普通で節点０ＵＴ１のリーク電
流を補償する楊度であり、０ＵＴＩＯ電位の上昇には短
い時間では寄与しない。よって、ノイズによ）出力レベ
ルの低下が起れば、ノイズ消滅後もレベルは元に戻らな
い。
入力され九時の動作を第３図に示す０節点０ＵＴ１は抵
抗ＲＩＫよシミ源しベル゛に保持されている０節点Ｎｔ
ｓ、Ｎｉｌは時間の経過と共ＫＰ−Ｎ接合リーク等で低
下してゆき、最終的には電源電圧よＪｒＱｌｔのしきい
値（ＶＴ）１段落ちのレベルになる。゛この状態で微小
ノイズが入力されるとＱｌ３゜Ｑｘｓが一時的に導通し
Ｎ１ｓ ＠ Ｎ ｔ ” ｅ及びＯＵ’ｌ’１のレベル
を低下させる。ノイズの影響で０ＵＴ１の電位が電源電
圧よりＱｌを及びＱｌ４のしきい値２段分低下したレベ
ルになル、この時に入力のノイズが消滅するとこの状態
ではＱ＋ａはＯＦＦ ｌ、た壕ｔ−’ｅ：あシ節点０Ｕ
Ｔ１の電位は上昇しない、従ってＣＩＩＫよる容量性帰
還がかからないことになシ、節点０ＵＴ１はしきい値２
段落ちのレベルの壕まである０節点０ＵＴＩと電源間に
接続されゐ抵抗Ｒ１は節点０ＵＴ１を電源電圧まで上昇
さすぺ〈機能するが、一般に消費電力の関係からＲ１の
抵抗値は大きくするので普通で節点０ＵＴ１のリーク電
流を補償する楊度であり、０ＵＴＩＯ電位の上昇には短
い時間では寄与しない。よって、ノイズによ）出力レベ
ルの低下が起れば、ノイズ消滅後もレベルは元に戻らな
い。
本発明の目的はノイズ等の影響を受けることなく動作の
安定したトランジスタ回路を提供することＫある。
安定したトランジスタ回路を提供することＫある。
本発明はＭＯＳＦＥＴを用い喪容量性帰還回路（以下ブ
ートストラップ回路と呼ぶ）において、入力の微小なノ
イズによシ出力のレベルの低下が起り、入力ノイズが消
滅した後においては出力のレベルがノイズが入力する前
のレベルに回復する様に工夫したものである。
ートストラップ回路と呼ぶ）において、入力の微小なノ
イズによシ出力のレベルの低下が起り、入力ノイズが消
滅した後においては出力のレベルがノイズが入力する前
のレベルに回復する様に工夫したものである。
本発明によれば容量性帰還を用い九ＭＯ８Ｆ Ｅ Ｔイ
ンバータ回路において、帰還に用いる容量の第１の端子
は第１のイビバータの負荷トランジスタトトライバト２
ンジ□ス漣の接続点ＫＩＩ続され、容量の第２の端子は
第２のインバータの負荷トランジスタとドライメト２ン
ジスタの接続点Ｋ１１ｌ続され、さらに容量の第１の端
子は第２及び第３のインバータの負荷トランジスタのゲ
ート端子に直接又はデプレッシ璽ン型トクンジスタを介
して又は抵抗を介して接続され、第３のインレ（−夕の
負荷トランジスタとド２イパトランジス一の接続点は抵
抗（又はデプレツシ冒ン型トランジスタ）を介して電源
に接続警れ、この−読点が出力端子となる様に構成され
たインバータ回路で、第２のインバータの負荷トランジ
スタとドライノくトランジスタの接続点が接地電位に向
わせる様に第２のインバータのド２イパトランジスタが
機能して、第２のインバータの接続点がほぼ接地電位と
なるに十分な時間後に第１及び第３のインノ（−夕の接
続点を接地電位に向う様に構成したトランジスタ回路が
得ｐれる。
ンバータ回路において、帰還に用いる容量の第１の端子
は第１のイビバータの負荷トランジスタトトライバト２
ンジ□ス漣の接続点ＫＩＩ続され、容量の第２の端子は
第２のインバータの負荷トランジスタとドライメト２ン
ジスタの接続点Ｋ１１ｌ続され、さらに容量の第１の端
子は第２及び第３のインバータの負荷トランジスタのゲ
ート端子に直接又はデプレッシ璽ン型トクンジスタを介
して又は抵抗を介して接続され、第３のインレ（−夕の
負荷トランジスタとド２イパトランジス一の接続点は抵
抗（又はデプレツシ冒ン型トランジスタ）を介して電源
に接続警れ、この−読点が出力端子となる様に構成され
たインバータ回路で、第２のインバータの負荷トランジ
スタとドライノくトランジスタの接続点が接地電位に向
わせる様に第２のインバータのド２イパトランジスタが
機能して、第２のインバータの接続点がほぼ接地電位と
なるに十分な時間後に第１及び第３のインノ（−夕の接
続点を接地電位に向う様に構成したトランジスタ回路が
得ｐれる。
第４図に本発明の一実施例によるトランジスタ回路管示
す、第５図は第４図の回路にノイズが入力した時の動作
波形である。
す、第５図は第４図の回路にノイズが入力した時の動作
波形である。
以下に第４図の動作を説明する。入力端子ＩＮ２に微小
ノイズが入力されると、節点Ｎｔｓは入力ノイズに対応
し喪ハルスが発生し節点Ｎ雪７の電位を低下させる。し
かしながら節点Ｎ８意はゲート端子が節点ＮＩＹに接続
されたトランジスタＱｓｓによシレベルが抑えられてお
り、Ｎｓマの電位が十分に低下しなければ節点Ｎ■の電
位は上昇しない、シ喪がって節点Ｎ意ｎ、ｌ’Ｊｓｓｅ
出力０ＵＴ２の電位は低下しない０以上の様に微小ノイ
ズによっては出力０ＵＴ２の電位は低下し１い。また節
点Ｎｓｖの電位を接地電位付近まで低下させる様なノイ
ズが入力されたとすると、動作は以下の様になる。１１
１図に動作波形を示す。節点ＮＳｔの電位の低下社遅延
回路を介して一定時間後に節点Ｎｓｇに伝達される。こ
の時トランジスタＱＣ８は０ＦＰＬ、節点ＮＢの電位は
上昇する。節点Ｎ■が上昇すればトランジスタＱｔｓ、
Ｑｓ＊が導通（ＯＮ） Ｌ、節点Ｎ１４．Ｎｌｌ、０Ｕ
Ｔ２の電位が低下するが、節点Ｎ！４はトランジスタＱ
２・、Ｑ寓？とＱＣｓで決まる電位より下がらない。
ノイズが入力されると、節点Ｎｔｓは入力ノイズに対応
し喪ハルスが発生し節点Ｎ雪７の電位を低下させる。し
かしながら節点Ｎ８意はゲート端子が節点ＮＩＹに接続
されたトランジスタＱｓｓによシレベルが抑えられてお
り、Ｎｓマの電位が十分に低下しなければ節点Ｎ■の電
位は上昇しない、シ喪がって節点Ｎ意ｎ、ｌ’Ｊｓｓｅ
出力０ＵＴ２の電位は低下しない０以上の様に微小ノイ
ズによっては出力０ＵＴ２の電位は低下し１い。また節
点Ｎｓｖの電位を接地電位付近まで低下させる様なノイ
ズが入力されたとすると、動作は以下の様になる。１１
１図に動作波形を示す。節点ＮＳｔの電位の低下社遅延
回路を介して一定時間後に節点Ｎｓｇに伝達される。こ
の時トランジスタＱＣ８は０ＦＰＬ、節点ＮＢの電位は
上昇する。節点Ｎ■が上昇すればトランジスタＱｔｓ、
Ｑｓ＊が導通（ＯＮ） Ｌ、節点Ｎ１４．Ｎｌｌ、０Ｕ
Ｔ２の電位が低下するが、節点Ｎ！４はトランジスタＱ
２・、Ｑ寓？とＱＣｓで決まる電位より下がらない。
トランジスタＱｇａの電流能力をトランジスタＱｓｔの
電流能力より十分に大きくしておけば節点Ｎｓａの電位
ははは電源ＶｃｃからトランジスタＱ露６のしきい電圧
（ｖＴ）１段落ちのレベルになる。この状態で入力のノ
イズが消滅し九としても節点Ｎ意４の電位は節点Ｎｓｙ
の電位よシも高いことが保証され帰還容量ＣｇｔＫよシ
十分なプートストラップ機能が得られ、出力０ＵＴ２は
電源電圧まで回復する。
電流能力より十分に大きくしておけば節点Ｎｓａの電位
ははは電源ＶｃｃからトランジスタＱ露６のしきい電圧
（ｖＴ）１段落ちのレベルになる。この状態で入力のノ
イズが消滅し九としても節点Ｎ意４の電位は節点Ｎｓｙ
の電位よシも高いことが保証され帰還容量ＣｇｔＫよシ
十分なプートストラップ機能が得られ、出力０ＵＴ２は
電源電圧まで回復する。
この電位は抵抗＆２１により保持される。
第７図を参照して本発明の第２の実施例について説明す
る。
る。
本実施例については第４図と対応する部分には同一の参
照符号を以って示し、変更点を中心に説明する。本実施
例ではトランジスタＱｇｓの駆動をトランジスタＱｓ１
．Ｑｓｔによるインバータの出力ではなく、トランジス
タＱｇ ｓ 、’Ｑ１４によるインバータの出力によっ
てトランジスタＱｓｏと共に行なうようＫしたものであ
り、第３図の場合と同様の効果が得られる。
照符号を以って示し、変更点を中心に説明する。本実施
例ではトランジスタＱｇｓの駆動をトランジスタＱｓ１
．Ｑｓｔによるインバータの出力ではなく、トランジス
タＱｇ ｓ 、’Ｑ１４によるインバータの出力によっ
てトランジスタＱｓｏと共に行なうようＫしたものであ
り、第３図の場合と同様の効果が得られる。
第８図に本発明の第３図を示す０本例ではエンハンスメ
ントトランジスタＱｓｏ管第３図のトランジスタＱ雪・
＊Ｑｓ？に代って用い、かつこのトランジスタのゲート
ヲ入力端子ＩＮ２１ｔｃ直接接続して入力信号に応答し
て容量Ｃａ１を充電する。ここでは節点Ｎｓ３とトラン
ジスタＱｓｏのゲートとの間にトランジスタＱｉｘ−Ｑ
ｉ４による２段のインバータが挿入され、容量Ｃａ１の
効率的な充電を可能ならしめている。
ントトランジスタＱｓｏ管第３図のトランジスタＱ雪・
＊Ｑｓ？に代って用い、かつこのトランジスタのゲート
ヲ入力端子ＩＮ２１ｔｃ直接接続して入力信号に応答し
て容量Ｃａ１を充電する。ここでは節点Ｎｓ３とトラン
ジスタＱｓｏのゲートとの間にトランジスタＱｉｘ−Ｑ
ｉ４による２段のインバータが挿入され、容量Ｃａ１の
効率的な充電を可能ならしめている。
以上の様に本発明によれば入力のいかなるノイズにおい
て屯帰遺容量Ｃｇｓの両端の電位は節点Ｎｓａが必ず節
点Ｎ雪７よシ高くなることを保証したものでプートスト
ラップ機能が失なわれない。又１に４図においてトラン
ジスタの寸法を適切に選らぺは遅延回路ＤＬがなくても
プートストラップ動作が保証されることは言うまでもな
い。
て屯帰遺容量Ｃｇｓの両端の電位は節点Ｎｓａが必ず節
点Ｎ雪７よシ高くなることを保証したものでプートスト
ラップ機能が失なわれない。又１に４図においてトラン
ジスタの寸法を適切に選らぺは遅延回路ＤＬがなくても
プートストラップ動作が保証されることは言うまでもな
い。
第１図は従来型のプートスト２ツブを用いたインバータ
回路を示す図、第２図は１８１図の動作を１：１□ 説明するための波形図、１８３図は１８１図の回路にノ
イズが入力された時の動作波形図、第４図は本発明の一
実施例を示す図、第５図及び第６図は第４図の回路の動
作波形図、８８７図、ｍｓ図は本発明の他の実施例を示
す図である。 Ｄ Ｌ−−１，−遅延回路、ＩＮ４．ＩＮ２・・・・・
・入力端子曜 テ゛アし、ショシ望ｖｏｓＦεＴ 第１図 ＠１ エン＼−スメーＦ型ＭＯ５ＦＥ丁第３図 第５図 ＄６図
回路を示す図、第２図は１８１図の動作を１：１□ 説明するための波形図、１８３図は１８１図の回路にノ
イズが入力された時の動作波形図、第４図は本発明の一
実施例を示す図、第５図及び第６図は第４図の回路の動
作波形図、８８７図、ｍｓ図は本発明の他の実施例を示
す図である。 Ｄ Ｌ−−１，−遅延回路、ＩＮ４．ＩＮ２・・・・・
・入力端子曜 テ゛アし、ショシ望ｖｏｓＦεＴ 第１図 ＠１ エン＼−スメーＦ型ＭＯ５ＦＥ丁第３図 第５図 ＄６図
Claims (2)
- （１） 第１ないし第３のインバー−回路と、第１の
端子が第１、のインバータの負荷トランジスタとドライ
バトランジスタとの中間接続点に接続されると共に第２
及び第３のインノセータの負荷トランジスタ・のゲート
端子に接続され第２の端子が第２のインバータの負荷ト
ランジスタとドライバトランジスタとの中間接続点に接
続され九容量とを有し、該第３のインバータの負荷トラ
ンジスタとドライバトランジスタとの中間接続点は抵抗
手段金倉して電源に接続されこの接続点が出力端子に接
続され、該第２のインバータの負荷トランジスタとドラ
イバトランジスタの中間接続点が接地電位に向わせる様
に該第２のインバータのドライバトランジスタが機能し
て、該第２のインバータの接続点かはぼ接地電位と々る
に十分な時間後に該Ｉｌｌ及び第３のインバータの接続
点を接地電位に向う様に構成し喪トランジスタ回路。 - （２）該第１及び１１２のインバータの中間接続点が同
時刻に接地電位に向って、該１１２のインバータの接続
点かはぼ接地電位となるに十分な時間後に該第３のイン
バータの接続点を接地電位に向う様に構成した特許請求
の範ｆｆ＠（１）項記載のインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006355A JPS58123225A (ja) | 1982-01-19 | 1982-01-19 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006355A JPS58123225A (ja) | 1982-01-19 | 1982-01-19 | トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123225A true JPS58123225A (ja) | 1983-07-22 |
Family
ID=11636056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006355A Pending JPS58123225A (ja) | 1982-01-19 | 1982-01-19 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123225A (ja) |
-
1982
- 1982-01-19 JP JP57006355A patent/JPS58123225A/ja active Pending
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