JPS59169B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPS59169B2 JPS59169B2 JP52128315A JP12831577A JPS59169B2 JP S59169 B2 JPS59169 B2 JP S59169B2 JP 52128315 A JP52128315 A JP 52128315A JP 12831577 A JP12831577 A JP 12831577A JP S59169 B2 JPS59169 B2 JP S59169B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356086—Bistable circuits with additional means for controlling the main nodes
- H03K3/356095—Bistable circuits with additional means for controlling the main nodes with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明はＭＯＳトランジスタによつて構成されるダイ
ナミック形フリップフロップに関するものである。
ナミック形フリップフロップに関するものである。
従来この種の回路として第１図に示すフリップフロップ
回路があつた。
回路があつた。
図において１は入力信号を増幅するためのトランジスタ
で、ソースは接地され、ドレインは、このフリップフロ
ップ回路の一方の出力ＯＵＴに、ゲートは入力に接続さ
れている。２はこのフリップフロップ回路の二つの出力
ＯＵＴ、、ＯＵＴの負荷容量をバランスさせるためのト
ランジスタでトランジスタ１と幾何学的相似関係になつ
ている。
で、ソースは接地され、ドレインは、このフリップフロ
ップ回路の一方の出力ＯＵＴに、ゲートは入力に接続さ
れている。２はこのフリップフロップ回路の二つの出力
ＯＵＴ、、ＯＵＴの負荷容量をバランスさせるためのト
ランジスタでトランジスタ１と幾何学的相似関係になつ
ている。
そのゲートとソースは接地され、ドレインはフリップフ
ロップ回路の一方の出力であるＯＵＴに接続されている
。トランジスタ１と並列に接続されたトランジスタ３は
ソースを接地、ドレインをＯＵＴ）ゲートをＯＵＴに接
続されており、二つの出力ＯＵＴ、、ＯＵＴの間に現わ
れる微小な信号レベルの差を増幅する。トランジスタ２
と並列に接続されたトランジスタ４はソースを接地、ド
レインをＯＵＴ、ゲートをＯＵＴに接続されており、二
つの出力ＯＵＴ）ＯＵＴの間に現われる微小な信号レベ
ルの差を増幅する。ソースをＯＵＴ）ドレインをトラン
ジスタ１４のソース、ゲートをトランジスタ１１のソー
スに接続されトランジスタ５はフリップフロップ回路が
働いているとき流れる不必要な電流をしや断するための
ものである。同様にソースをＯＵＴ）トレーをトランジ
スタ１５のソース、ゲートをトランジスタ１２のソース
に接続されたトランジスタ６は、フリップフロップ回路
が働いているとき流れる不必要な電流をしや断するため
のものである。トランジスタ５のソースとゲートの間に
接続された容量７はトランジスタ５のソース電圧が上昇
したとき、それにつれてトランジスタ５のゲート電圧が
上昇するように設けられた昇圧用の容量である。トラン
ジスタ６のソースとゲートの間に接続された容量８は’
トランジスタ６のソース電圧が上昇したとき、それにつ
れてトランジスタ６のゲート電圧が上昇するように設け
られた昇圧用の容量である。ドレインをトランジスタ５
のゲート、ソースを０ＵＴ１ゲートを０ＵＴに接続され
たトランジスタ９は、予め充電されているトランジスタ
５のゲート電圧をフリツプフロツプの出力０ＵＴ１０Ｕ
Ｔの状態に応じて放電するかしないかを決定するトラン
ジスタである。ドレインをトランジスタ６のゲート、ソ
ースを０ＵＴ１ゲートを０ＵＴに接続されたトランジス
タ１０は、予め電されている。６のゲート電圧をフリツ
プフロツプの出力０ＵＴ，．０ＵＴの状態に応じて放電
するかしないかを決定するトランジスタである。
ロップ回路の一方の出力であるＯＵＴに接続されている
。トランジスタ１と並列に接続されたトランジスタ３は
ソースを接地、ドレインをＯＵＴ）ゲートをＯＵＴに接
続されており、二つの出力ＯＵＴ、、ＯＵＴの間に現わ
れる微小な信号レベルの差を増幅する。トランジスタ２
と並列に接続されたトランジスタ４はソースを接地、ド
レインをＯＵＴ、ゲートをＯＵＴに接続されており、二
つの出力ＯＵＴ）ＯＵＴの間に現われる微小な信号レベ
ルの差を増幅する。ソースをＯＵＴ）ドレインをトラン
ジスタ１４のソース、ゲートをトランジスタ１１のソー
スに接続されトランジスタ５はフリップフロップ回路が
働いているとき流れる不必要な電流をしや断するための
ものである。同様にソースをＯＵＴ）トレーをトランジ
スタ１５のソース、ゲートをトランジスタ１２のソース
に接続されたトランジスタ６は、フリップフロップ回路
が働いているとき流れる不必要な電流をしや断するため
のものである。トランジスタ５のソースとゲートの間に
接続された容量７はトランジスタ５のソース電圧が上昇
したとき、それにつれてトランジスタ５のゲート電圧が
上昇するように設けられた昇圧用の容量である。トラン
ジスタ６のソースとゲートの間に接続された容量８は’
トランジスタ６のソース電圧が上昇したとき、それにつ
れてトランジスタ６のゲート電圧が上昇するように設け
られた昇圧用の容量である。ドレインをトランジスタ５
のゲート、ソースを０ＵＴ１ゲートを０ＵＴに接続され
たトランジスタ９は、予め充電されているトランジスタ
５のゲート電圧をフリツプフロツプの出力０ＵＴ１０Ｕ
Ｔの状態に応じて放電するかしないかを決定するトラン
ジスタである。ドレインをトランジスタ６のゲート、ソ
ースを０ＵＴ１ゲートを０ＵＴに接続されたトランジス
タ１０は、予め電されている。６のゲート電圧をフリツ
プフロツプの出力０ＵＴ，．０ＵＴの状態に応じて放電
するかしないかを決定するトランジスタである。
ドレインを電源、ソースをトランジスタ５のゲート、ゲ
ートをクロツクパルスφに接続されたトランジスタ１１
はトランジスタ５のゲートを予備充電するためのトラン
ジスタである。ドレインを電源、ソースをトランジスタ
６のゲート、ゲートをクロツクパルスφに接続されたト
ランジスタ１２はトランジスタ６のゲートを予備充電す
るためのトランジスタである。ドレインをトランジスタ
５のゲート、ソースをトランジスタ６のゲート、ゲート
をクロツクパルスφに接続されたトランジスタ１３はク
ロツクパルスφによる予備充電の期間にトランジスタ５
とトランジスタ６のゲート電圧を等しくするためのトラ
ンジスタである。ドレインを電源、ソースをトランジス
タ５のドレイン、ゲートをトランジスタ１６のソースに
接続されたトランジスタ１４はフリツプフロツプ回路を
駆動するためのトランジスタでクロツクパルス灼こよつ
て能動状態にされる。ドレインを電源、ソースをトラン
ジスタ６のドレイン、ゲートをトランジスタ１７のソー
スに接続されたトランジスタ１５はフリツプフロツプ回
路を駆動するためのトランジスタでクロツクパルスφに
よつて能動状態にされる。ドレインをクロツクパルスφ
、ソースをトランジスタ１４のゲート、ゲートを電源に
接続されているトランジスタ１６は、昇圧用容量１８の
昇圧効果を効果的にするためのトランジスタ。ドレイン
をクロツクパルスφ、ソースをトランジスタ１５のゲー
ト、ゲートを電源に接続されたトランジスタ１７は、昇
圧用容量１９の昇圧効果を効果的にするためのトランジ
スタ。トランジスタ１４のゲートと０ＵＴの間に接続さ
れた容量１８はσ了の電圧が上昇したとき、それにつれ
てトランジスタ１４のゲート電圧が上昇するように設け
られた昇圧用の容量である。トランジスタ１５のゲート
と０ＵＴの間に接続された容量１９は０ＵＴの間に接続
された容量１９は０ＵＴの電圧が上昇したとき、それに
つれてトランジスタ１５のゲート電圧が上昇するように
設けられた昇圧用の容量である。ドレインを０ＵＴ１ゲ
ートをクロツクパルスφに接続し、ソースを接地された
トランジスタ２０は０ＵＴを予備充電の期間に接地レベ
ルにりセツトするためのトランジスタ。ドレインを０Ｕ
Ｔ１ゲートをクロツクパルスφに接続しソースを接地さ
れたトランジスタ２１は０ＵＴを予備充電の期間に接地
レベルにりセツトするためのトランジスタである。次に
動作について説明する。
ートをクロツクパルスφに接続されたトランジスタ１１
はトランジスタ５のゲートを予備充電するためのトラン
ジスタである。ドレインを電源、ソースをトランジスタ
６のゲート、ゲートをクロツクパルスφに接続されたト
ランジスタ１２はトランジスタ６のゲートを予備充電す
るためのトランジスタである。ドレインをトランジスタ
５のゲート、ソースをトランジスタ６のゲート、ゲート
をクロツクパルスφに接続されたトランジスタ１３はク
ロツクパルスφによる予備充電の期間にトランジスタ５
とトランジスタ６のゲート電圧を等しくするためのトラ
ンジスタである。ドレインを電源、ソースをトランジス
タ５のドレイン、ゲートをトランジスタ１６のソースに
接続されたトランジスタ１４はフリツプフロツプ回路を
駆動するためのトランジスタでクロツクパルス灼こよつ
て能動状態にされる。ドレインを電源、ソースをトラン
ジスタ６のドレイン、ゲートをトランジスタ１７のソー
スに接続されたトランジスタ１５はフリツプフロツプ回
路を駆動するためのトランジスタでクロツクパルスφに
よつて能動状態にされる。ドレインをクロツクパルスφ
、ソースをトランジスタ１４のゲート、ゲートを電源に
接続されているトランジスタ１６は、昇圧用容量１８の
昇圧効果を効果的にするためのトランジスタ。ドレイン
をクロツクパルスφ、ソースをトランジスタ１５のゲー
ト、ゲートを電源に接続されたトランジスタ１７は、昇
圧用容量１９の昇圧効果を効果的にするためのトランジ
スタ。トランジスタ１４のゲートと０ＵＴの間に接続さ
れた容量１８はσ了の電圧が上昇したとき、それにつれ
てトランジスタ１４のゲート電圧が上昇するように設け
られた昇圧用の容量である。トランジスタ１５のゲート
と０ＵＴの間に接続された容量１９は０ＵＴの間に接続
された容量１９は０ＵＴの電圧が上昇したとき、それに
つれてトランジスタ１５のゲート電圧が上昇するように
設けられた昇圧用の容量である。ドレインを０ＵＴ１ゲ
ートをクロツクパルスφに接続し、ソースを接地された
トランジスタ２０は０ＵＴを予備充電の期間に接地レベ
ルにりセツトするためのトランジスタ。ドレインを０Ｕ
Ｔ１ゲートをクロツクパルスφに接続しソースを接地さ
れたトランジスタ２１は０ＵＴを予備充電の期間に接地
レベルにりセツトするためのトランジスタである。次に
動作について説明する。
第１図と第２図を参照して、以下本文において特にこと
わりのない限りトランジスタはすべてＮチヤネルエンハ
ンスメントモードとして説明するがＰチヤネルエンハン
スメモントモードでも電圧が逆極性になるだけで同じ説
明が可能である。Ｎチヤネルエンハンスメントモードト
ランジスタは正のしきい電圧を有しており、ゲートにし
きい電圧を越える正の電圧が印加されたときに導通０Ｎ
状態となり、しきい電圧以下では非導通０ＦＦという基
本的動作をする素子である。以下この基本的動作に基づ
いて回路の動作説明を行なう。今、予備充電の期間ｔ１
において、クロツクパルスφによつて０ＵＴ１０ＵＴは
接地レベルにりセツトされている。
わりのない限りトランジスタはすべてＮチヤネルエンハ
ンスメントモードとして説明するがＰチヤネルエンハン
スメモントモードでも電圧が逆極性になるだけで同じ説
明が可能である。Ｎチヤネルエンハンスメントモードト
ランジスタは正のしきい電圧を有しており、ゲートにし
きい電圧を越える正の電圧が印加されたときに導通０Ｎ
状態となり、しきい電圧以下では非導通０ＦＦという基
本的動作をする素子である。以下この基本的動作に基づ
いて回路の動作説明を行なう。今、予備充電の期間ｔ１
において、クロツクパルスφによつて０ＵＴ１０ＵＴは
接地レベルにりセツトされている。
そしてトランジスタ５と６のゲートはそれぞれトランジ
スタ１１，１２を通してタロツクφによつてＶ−Ｖｔ（
トランジスタのしきい電圧）に充電され、かつトランジ
スタ１３によつて完全に同じ電圧にされる。次にＴ２の
期間に移るとクロツクパルスφが低レベルから高レベル
になりフリツプフロツプの駆動が始まるがクロツクパル
スφがまだ完全に低レベルになりきつていないのでフリ
ツプフロツプはＴ２の間応答しない。Ｔ２は容量１８あ
るいは１９の昇圧を充分に行なうために必要な時間であ
る。
スタ１１，１２を通してタロツクφによつてＶ−Ｖｔ（
トランジスタのしきい電圧）に充電され、かつトランジ
スタ１３によつて完全に同じ電圧にされる。次にＴ２の
期間に移るとクロツクパルスφが低レベルから高レベル
になりフリツプフロツプの駆動が始まるがクロツクパル
スφがまだ完全に低レベルになりきつていないのでフリ
ツプフロツプはＴ２の間応答しない。Ｔ２は容量１８あ
るいは１９の昇圧を充分に行なうために必要な時間であ
る。
なぜならば、もしクロツクパルスφがｖ−Ｖｔレベルに
上るまでに、板に容量１８によつて昇圧が始まつたとす
ると、トランジスタ１６を通して昇圧電流がもれ昇圧が
充分になされなくなるからである。Ｔ２時間後φが低レ
ベルになり、入力が第２図の様に低レベルであるとき、
（トランジスタ１は０ＦＦ）、０ＵＴ１０ＵＴは同時に
高いレベルに移つていくがトランジスタ４の０Ｎ抵抗を
トランジスタ３の０Ｎ抵抗よりもいくらか大きめにして
おくと、０ＵＴ１０ＵＴのレベルに微小な差が生じ、し
きい電圧を少し越える所からフリツプフロツプ作用が働
き微小なレベル差が増幅され０ＵＴは高レベル、０ＵＴ
は低レベルに急速に分れて入力信号の増幅が行なわれる
。このとき同時に、トランジスタ１０のゲートとソース
間の電圧差がしきいレベルを越えるので、それまで非導
通であつたトランジスタ１０が導通する。これによりト
ランジスタ６のゲート電圧が零になり電源とトランジス
タ１５，６，４とアース間の電流がしや断され、回路の
動作に不要な電流が節約されることになる。Ｔ３の期間
０ＵＴ１０ＵＴはそれぞれ高レベル、低レベルに維持さ
れて所望の回路動作を行なうう。
上るまでに、板に容量１８によつて昇圧が始まつたとす
ると、トランジスタ１６を通して昇圧電流がもれ昇圧が
充分になされなくなるからである。Ｔ２時間後φが低レ
ベルになり、入力が第２図の様に低レベルであるとき、
（トランジスタ１は０ＦＦ）、０ＵＴ１０ＵＴは同時に
高いレベルに移つていくがトランジスタ４の０Ｎ抵抗を
トランジスタ３の０Ｎ抵抗よりもいくらか大きめにして
おくと、０ＵＴ１０ＵＴのレベルに微小な差が生じ、し
きい電圧を少し越える所からフリツプフロツプ作用が働
き微小なレベル差が増幅され０ＵＴは高レベル、０ＵＴ
は低レベルに急速に分れて入力信号の増幅が行なわれる
。このとき同時に、トランジスタ１０のゲートとソース
間の電圧差がしきいレベルを越えるので、それまで非導
通であつたトランジスタ１０が導通する。これによりト
ランジスタ６のゲート電圧が零になり電源とトランジス
タ１５，６，４とアース間の電流がしや断され、回路の
動作に不要な電流が節約されることになる。Ｔ３の期間
０ＵＴ１０ＵＴはそれぞれ高レベル、低レベルに維持さ
れて所望の回路動作を行なうう。
Ｔ４の間は０ＵＴ．０ＵＴはＷによつて低レベルにりセ
ツトされる。
ツトされる。
そしてフリツプフロツプ回路は予備充電されて次のサイ
クルの動作に備える。この時間は前のｔ１と同じである
。Ｔ５はＴ２に対応し、Ｔ６はＴ３に対応しているが入
力が高レベルになつた状態を想定している。
クルの動作に備える。この時間は前のｔ１と同じである
。Ｔ５はＴ２に対応し、Ｔ６はＴ３に対応しているが入
力が高レベルになつた状態を想定している。
この場合トランジスタ１は導通している。この導通の程
度はトランジスタ３と４の間の０Ｎ抵抗の差を越える様
に設定してある。このためＷ力｛低レベルになつたあと
０ＵＴと０ＵＴのレベルは０ＵＴとの方がいくらか高く
なり、この差がフリツプフロツプ回路によつて増幅され
て０ＵＴが高レベル、０ＵＴが低レベルに分かれて入力
信号の増幅がなされる。このとき入力信号が低レベルの
ときと同様に、トランジスタ５が非導通となり回路動作
に不要な電流が節約されることになる。
度はトランジスタ３と４の間の０Ｎ抵抗の差を越える様
に設定してある。このためＷ力｛低レベルになつたあと
０ＵＴと０ＵＴのレベルは０ＵＴとの方がいくらか高く
なり、この差がフリツプフロツプ回路によつて増幅され
て０ＵＴが高レベル、０ＵＴが低レベルに分かれて入力
信号の増幅がなされる。このとき入力信号が低レベルの
ときと同様に、トランジスタ５が非導通となり回路動作
に不要な電流が節約されることになる。
従来の回路の構成および動作は以上の様であるが昇圧を
充分にするためのＴ２，ｔ５の時間を必要とし回路を高
速化することがむずかしかつた、また、比較的多数のト
ランジスタ、容量を必要とするなどの欠点があつた。
充分にするためのＴ２，ｔ５の時間を必要とし回路を高
速化することがむずかしかつた、また、比較的多数のト
ランジスタ、容量を必要とするなどの欠点があつた。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、上記Ｔ２，ｔ５時間をなくし、か
つトランジスタ、容量の数を減らした回路を提供するこ
とを目的としている。
めになされたもので、上記Ｔ２，ｔ５時間をなくし、か
つトランジスタ、容量の数を減らした回路を提供するこ
とを目的としている。
以下、この発明の実施例を第３図について説明する。第
３図において、１は入力信号を増幅するためのトランジ
スタで、ソースは接地され、ドレインはこのフリツプフ
ロツプ回路の一方の出力０ＵＴに、ゲートは入力に接続
されている。２はこのフリツプフロツプ回路の二つの出
力０ＵＴ１０ＵＴの負荷容量をバランスさせるためのト
ランジスタで、トランジスタ１と幾何学的相似関係にあ
る。
３図において、１は入力信号を増幅するためのトランジ
スタで、ソースは接地され、ドレインはこのフリツプフ
ロツプ回路の一方の出力０ＵＴに、ゲートは入力に接続
されている。２はこのフリツプフロツプ回路の二つの出
力０ＵＴ１０ＵＴの負荷容量をバランスさせるためのト
ランジスタで、トランジスタ１と幾何学的相似関係にあ
る。
そのゲートとソースは接地され、ドレインはフリツプフ
ロツプ回路の一方の出力である０ＵＴに接続されている
。トランジスタ１と並列に接続されたトランジスタ３は
ソースを接地、ドレインを０ＵＴ１ゲートを０ＵＴに接
続されており、二つの出力０ＵＴ１０ＵＴの間に現われ
る微小な信号レベルの差を増幅する。トランジスタ２と
並列に接続されたトランジスタ４はソースを接地、ドレ
インを０ＵＴ１ゲートを０ＵＴに接続されており、二つ
の出力０ＵＴ，．０ＵＴの間に現われる微小な信号レベ
ルの差を増幅する。ソースを０ＵＴ１ドレインをクロツ
クφ、ゲートをトランジスタ１１のソースに接続された
トランジスタ５はフリツプフロツプを駆動するためのト
ランジスタである。同様にソースを０ＵＴ１ドレインを
クロツクφ、ゲートをトランジスタ１２のソースに接続
されたトランジスタ６はフリツプフロツプ回路を駆動す
るためのトランジスタである。トランジスタ５のソース
とゲート間の間に接続された容量７はトランジスタ５の
ソース電圧が上昇したとき、それにつれてトランジスタ
５のゲート電圧が上昇するように設けられた昇圧用の容
量である。トランジスタ６のソースとゲートの間に接続
された容量８はトランジスタ６のソース電圧が上昇した
とき、それにつれてトランジスタ６のゲート電圧が上昇
する様に設けられた昇圧用の容量である。ドレインをト
ランジスタ５のゲート、ソースを０ＵＴ１ゲートを０Ｕ
Ｔに接続されたトランジスタ９は予め充電されているト
ランジスタ５のゲート電圧をフリツプフロツプの出力０
ＵＴ，．０ＵＴの状態に応じて放電するかしないかを決
定するトランジスタ。ドレインをトランジスタ６のゲー
ト、ソースを０ＵＴ１ゲートを０ＵＴに接続されたトラ
ンジスタ１０は、予め充電されているトランジスタ６の
ゲート電圧をフリツプフロツプの出力０ＵＴ、０ＵＴの
状態に応じて放電するかしないかを決定するトランジス
タ。ドレインを電源、ソースをトランジスタ５のゲート
、ゲートをクロツクパルスφに接続されたトランジスタ
１１はトランジスタ５のゲートを予備充電するためのト
ランジスタ。ドレインを電源、ソースをトランジスタ６
のゲート、ゲートをクロツクパルスｉに接続されたトラ
ンジスタ１２はトランジスタ６のゲートを予備充電する
ためのトランジスタ。ドレインをトランジスタ５のゲー
ト、ソースをトランジスタ６のゲート、ゲートをクロツ
クパルスφに接続されたトランジスタ１３はクロツクパ
ルス？による予備充電の期間にトランジスタ５とトラン
ジスタ６のゲート電圧を等しくするためのトランジスタ
である。次に動作について説明する。
ロツプ回路の一方の出力である０ＵＴに接続されている
。トランジスタ１と並列に接続されたトランジスタ３は
ソースを接地、ドレインを０ＵＴ１ゲートを０ＵＴに接
続されており、二つの出力０ＵＴ１０ＵＴの間に現われ
る微小な信号レベルの差を増幅する。トランジスタ２と
並列に接続されたトランジスタ４はソースを接地、ドレ
インを０ＵＴ１ゲートを０ＵＴに接続されており、二つ
の出力０ＵＴ，．０ＵＴの間に現われる微小な信号レベ
ルの差を増幅する。ソースを０ＵＴ１ドレインをクロツ
クφ、ゲートをトランジスタ１１のソースに接続された
トランジスタ５はフリツプフロツプを駆動するためのト
ランジスタである。同様にソースを０ＵＴ１ドレインを
クロツクφ、ゲートをトランジスタ１２のソースに接続
されたトランジスタ６はフリツプフロツプ回路を駆動す
るためのトランジスタである。トランジスタ５のソース
とゲート間の間に接続された容量７はトランジスタ５の
ソース電圧が上昇したとき、それにつれてトランジスタ
５のゲート電圧が上昇するように設けられた昇圧用の容
量である。トランジスタ６のソースとゲートの間に接続
された容量８はトランジスタ６のソース電圧が上昇した
とき、それにつれてトランジスタ６のゲート電圧が上昇
する様に設けられた昇圧用の容量である。ドレインをト
ランジスタ５のゲート、ソースを０ＵＴ１ゲートを０Ｕ
Ｔに接続されたトランジスタ９は予め充電されているト
ランジスタ５のゲート電圧をフリツプフロツプの出力０
ＵＴ，．０ＵＴの状態に応じて放電するかしないかを決
定するトランジスタ。ドレインをトランジスタ６のゲー
ト、ソースを０ＵＴ１ゲートを０ＵＴに接続されたトラ
ンジスタ１０は、予め充電されているトランジスタ６の
ゲート電圧をフリツプフロツプの出力０ＵＴ、０ＵＴの
状態に応じて放電するかしないかを決定するトランジス
タ。ドレインを電源、ソースをトランジスタ５のゲート
、ゲートをクロツクパルスφに接続されたトランジスタ
１１はトランジスタ５のゲートを予備充電するためのト
ランジスタ。ドレインを電源、ソースをトランジスタ６
のゲート、ゲートをクロツクパルスｉに接続されたトラ
ンジスタ１２はトランジスタ６のゲートを予備充電する
ためのトランジスタ。ドレインをトランジスタ５のゲー
ト、ソースをトランジスタ６のゲート、ゲートをクロツ
クパルスφに接続されたトランジスタ１３はクロツクパ
ルス？による予備充電の期間にトランジスタ５とトラン
ジスタ６のゲート電圧を等しくするためのトランジスタ
である。次に動作について説明する。
第３図と第４図を参照して今、予備充電の期間ｔ１にお
いて、クロツクパルスφは高いレベルであるので、トラ
ンジスタ１１，１２，１３が導通し、トランジスタ５，
６のゲートはトランジスタ１３によつて同じ電圧Ｖ−Ｖ
ｔに充電されるため、トランジスタ５，６は導通する。
この予備充電の期間ｔ１、クロツクパルスφは低レベル
であるので０ＵＴ，．０ＵＴはトランジスタ５，６を通
して低レベル、すなわち接地レベルにりセツトされる。
第３図には第１図の様なトランジスタ１４，１５，１６
，１７、容量１８，１９からなる昇圧用の回路はないの
でφとφを高レベルで重ねる期間Ｔ２が不要である。従
つてφをφが高レベルに移る前までに低レベルにすれば
φが高レベルになるとともに０ＵＴ１０ＵＴに電圧が発
生し入力信号の状態に応じて０ＵＴ１０ＵＴにはその増
幅された信号が発生する。この回路動作は従来の回路と
基本的には同一である。しかし従来の回路のＴ４の期間
における回路動作には若干の相違があるので説明する。
従来の回路におけるりセツト方法は第１図においてトラ
ンジスタ２０，２１をφで導通させることによつて行な
つていたが、本考案の回路ではトランジスタ５，６を通
してφが低レベルになることで行なえるので素子数の節
約ができるのである。以上の様に、この発明によれば第
１図の回路を第３図のように構成したので回路の高速化
ができ、また回路を構成するトランジスタ、および容量
の数を減らすことができ、集積回路に用いた場合大きな
メリツトがある。
いて、クロツクパルスφは高いレベルであるので、トラ
ンジスタ１１，１２，１３が導通し、トランジスタ５，
６のゲートはトランジスタ１３によつて同じ電圧Ｖ−Ｖ
ｔに充電されるため、トランジスタ５，６は導通する。
この予備充電の期間ｔ１、クロツクパルスφは低レベル
であるので０ＵＴ，．０ＵＴはトランジスタ５，６を通
して低レベル、すなわち接地レベルにりセツトされる。
第３図には第１図の様なトランジスタ１４，１５，１６
，１７、容量１８，１９からなる昇圧用の回路はないの
でφとφを高レベルで重ねる期間Ｔ２が不要である。従
つてφをφが高レベルに移る前までに低レベルにすれば
φが高レベルになるとともに０ＵＴ１０ＵＴに電圧が発
生し入力信号の状態に応じて０ＵＴ１０ＵＴにはその増
幅された信号が発生する。この回路動作は従来の回路と
基本的には同一である。しかし従来の回路のＴ４の期間
における回路動作には若干の相違があるので説明する。
従来の回路におけるりセツト方法は第１図においてトラ
ンジスタ２０，２１をφで導通させることによつて行な
つていたが、本考案の回路ではトランジスタ５，６を通
してφが低レベルになることで行なえるので素子数の節
約ができるのである。以上の様に、この発明によれば第
１図の回路を第３図のように構成したので回路の高速化
ができ、また回路を構成するトランジスタ、および容量
の数を減らすことができ、集積回路に用いた場合大きな
メリツトがある。
第１図は従来のフリツプフロツプ回路図、第２図は第１
図の回路動作を説明するための波形図、第３図はこの発
明の一実施例を示す回路図、第４図は第３図の回路動作
を説明するための波形図である。 図中、５は第１の負荷トランジスタ、６は第２の負荷ト
ランジスタ、１１，１２，１３は充電トランジスタ、９
は第１のスイツチングトランジスタ、１０は第２のスイ
ツチングトランジスタである。
図の回路動作を説明するための波形図、第３図はこの発
明の一実施例を示す回路図、第４図は第３図の回路動作
を説明するための波形図である。 図中、５は第１の負荷トランジスタ、６は第２の負荷ト
ランジスタ、１１，１２，１３は充電トランジスタ、９
は第１のスイツチングトランジスタ、１０は第２のスイ
ツチングトランジスタである。
Claims (1)
- １ 第１の出力信号が得られる第１の出力端と第２のク
ロック信号を与える第２のクロック信号入力端の間に設
けられた第１の負荷トランジスタ、上記第１の出力信号
の反転出力が得られる第２の出力端と上記第２のクロッ
ク信号入力端の間に設けられた第２の負荷トランジスタ
、上記第１および第２の負荷トランジスタのゲート電位
を第１のクロック信号によつて同電位に設定する充電ト
ランジスタ、上記第２の出力端にゲートが上記第１の出
力端にソースが上記第１の負荷トランジスタのゲートに
ドレインがそれぞれ接続され、上記第２の出力信号に応
動する第１のスイッチングトランジスタ、および上記第
１の出力端にゲートが上記第２の出力端にソースが上記
第２の負荷トランジスタのゲートにドレインがそれぞれ
接続され、上記第１の出力信号に応動する第２のスイッ
チングトランジスタを備えたフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52128315A JPS59169B2 (ja) | 1977-10-25 | 1977-10-25 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52128315A JPS59169B2 (ja) | 1977-10-25 | 1977-10-25 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5461450A JPS5461450A (en) | 1979-05-17 |
| JPS59169B2 true JPS59169B2 (ja) | 1984-01-05 |
Family
ID=14981725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52128315A Expired JPS59169B2 (ja) | 1977-10-25 | 1977-10-25 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59169B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196961U (ja) * | 1984-12-03 | 1986-06-21 | ||
| JPS61130262U (ja) * | 1985-02-02 | 1986-08-14 | ||
| JPS61194570U (ja) * | 1985-05-27 | 1986-12-04 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369930U (ja) * | 1989-11-02 | 1991-07-12 | ||
| JP3122343B2 (ja) * | 1995-08-04 | 2001-01-09 | ソニー株式会社 | Ｃ−ｍｏｓシフトレジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330837A (en) * | 1976-08-05 | 1978-03-23 | Minkov Jurij V | Amplifier for reading integrated circuit memory |
-
1977
- 1977-10-25 JP JP52128315A patent/JPS59169B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330837A (en) * | 1976-08-05 | 1978-03-23 | Minkov Jurij V | Amplifier for reading integrated circuit memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196961U (ja) * | 1984-12-03 | 1986-06-21 | ||
| JPS61130262U (ja) * | 1985-02-02 | 1986-08-14 | ||
| JPS61194570U (ja) * | 1985-05-27 | 1986-12-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5461450A (en) | 1979-05-17 |
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