JPS62252592A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に、アドレス遷移
検出回路を含むような非同期型ＲＡＭのような半導体記
憶装置に関する。

［従来の技術］ ＲＡＭのような半導体記憶装置においては、アクセス時
間が性能を決定づける日要な鍵となっている。従来から
、アクセス時間をｙｒｉ縮するために、様々な工夫がな
されてきたが、その１つにアドレス遷移検出回路を用い
た内部同期方式がある。この方式は、非同期型ＲＡＭす
なわちスタティックＲＡＭやダイナミックＲＡＭのスタ
ティックカラムモードのために適用されることが多い。

以下に、この発明の理解を容易にするために、ＣＭＯＳ
スタティックＲＡＭにおけるアドレス遷移検出回路の従
来例について説明する。

第３図はアドレス遷移検出回路を用いた内部同期方式の
スタティックＲＡＭの構成を示すブロック図である。第
３図において、入力端子１に入力されたアドレス入力信
号はアドレスバッファ２にストアされる。そして、アド
レスバッファ２のアドレスバッファ出力４はアドレスデ
コーダ６に与えられ、そのデコード出カフはメモリセル
アレイ１２に与えられる。また、アドレスバッファ２に
ストアされたアドレス入力信号は第１のアドレスｉ１ｍ
移検出回路３に与えられ、アドレス入力信号の遷移状態
が検出される。第１のアドレス遷移検出回路３で検出さ
れた第１のアドレス遷移検出パルス５は第２のアドレス
遷移検出回路８に与えられる。第２のアドレス遷移検出
回路からは第２のアドレス遷移検出パルス９が出力され
、周辺回路１０に与えられる。周辺回路１０からは各種
制御信号１１がメモリセルアレイ１２に与えられている
。

第４図は第３図に示した従来のスタティックＲＡＭの内
部波形を示すタイミング図である。

次に、第４図を参照して、第３図の動作について説明す
る。アドレス遷移検出回路を用いた内部同期方式を使用
しない完全な非同期型スタティックＲＡＭにおいては、
たとえばピット線対（図示せず）の電位は第４図（ｄ　
）に示すようになる。

すなわち、アドレスを変化させて新しいセルの情報を読
出そうとした場合、ピット線上には前のサイクルで選択
されていたメモリセルの情報が残っているので、新しい
メモリセルがピット線を駆動し始めても、ピット線対の
電位が交差しなければ、新しい情報をセンスアンプ以降
に伝えることはできない。

そこで、アドレスが変化してすぐにピット線対を短絡し
て電位を平衡化しておけば、ピット線上に真の情報の読
出される時期が早まる。その様子は第４図（ｅ）に示さ
れている。ところが、このピット線平衡化を行なうには
、アドレス変化直後から、メモリセルがピット線を駆動
し始める直前までの期間を決めるクロックパルスを必要
とする。

このクロックパルスを生成するもとになるパルスが第４
図（Ｃ）に示す第２のアドレス遷移検出パルス９である
。この第２のアドレス遷移検出パルス９は入力アドレス
信号の全部あるいは一部のうち、少なくとも１つのアド
レス信号が変化した場合に発生しなければならないため
、それぞれのアドレス信号の変化を検出して発生する第
１のアドレス遷移検出回路３のうち、少なくとも１つが
第１のアドレス遷移検出パルス５を発生した場合に、第
２のアドレス遷移検出パルス９が発生するべく第２のア
ドレス遷移検出回路８が構成されている。

第５図は第２のアドレス遷移検出回路の一例を示す電気
回路図である。

第５図において、前述の第３図に示した第１のアドレス
遷移検出回路３からの第１のアドレス遷移検出信号ａ１
９は放電用ＮＭＯＳトランジスタ２０のゲートに接続さ
れる。各放電用Ｎ　Ｍ　ＯＳトランジスタ２０のソース
は接地され、各ドレインは第２のアドレス遷移検出信号
線２２に接続される。この第２のアドレス遷移検出信号
線２２と電源ラインとの間には負荷素子２１が接続され
る。

複数本の第１のアドレス遷移検出信号［１１９のうち少
なくとも１本に第１のアドレス遷移検出パルス５が入力
されると、第２のアドレス遷移検出信号線２２は対応す
るトランジスタ２０によって放電され、電位が下がる。

第１のアドレス遷移検出信ＩＪＱ１９のパルス５が終了
し、すべてのＮＭｏ５トランジスタ２０が非導通になる
と、第２のアドレス遷移検出信号１ｉ１２２は負荷素子
２１によって充電される。この様子は第４図（ｂ）およ
び（ｅ　）に示されている。負荷素子２１は第５図に示
した例では、１個のＰＭＯＳトランジスタを使用してい
るが、１個以上の素子で構成される場合もあり、またＮ
ＭＯＳトランジスタを使用する場合もある。

［発明が解決しようとする問題点］ 従来の半導体記憶装置は上述のごとく構成されており、
負荷素子２１はアドレス変化の前後で、常に一定のイン
ピーダンスである。したがって、第１のアドレス遷移検
出信号線１９に正のパルスが印加され、対応するＮＭＯ
Ｓトランジスタ２０が導通し、第２のアドレス遷移検出
信号１１２２の電荷を放電している間も、負荷素子２１
は第２のアドレス遷移検出信号Ｉ！２２に電荷を供給し
続けている。その結果、第４図（Ｃ）に示すように、第
２のアドレス遷移検出パルス９の立ち下がりエツジ１４
は急峻ではなくなる。このエツジ１４を急峻にするには
、負荷素子２１のインさ一ダンスを高く設定する必要が
ある。

ところが、第１のアドレス遷移検出パルス５が終了し、
すべてのＮＭＯＳトランジスタ２０が非導通になった後
は、第２のアドレス遷移検出信号線２２は負荷素子２１
によってのみ給電されるので、第２のアドレス遷移検出
パルス９の立ち上がりエツジ１５を急峻にするためには
、負荷素子２１のインピーダンスを逆に低くしなければ
ならない。

このように、従来の半導体記憶装置は、第２のアドレス
遷移検出回路８の負荷素子２１がアドレス変化に無関係
に一定のインピーダンスを有しているため、第２のアド
レス遷移検出パルス９の立ち下がり、立ち上がりの両エ
ツジを共に急峻にすることが困難であり、その結果、第
２のアドレス遷移検出パルスのパルス幅を制御すること
が困難であるなどの問題点があった。

それゆえに、この発明の主たる目的は、第２のアドレス
遷移検出パルスの立ち下がり、立ち上がりの両エツジを
急峻にできるとともに、第２のアドレス遷移検出パルス
のパルス幅を正確に制御できるような半導体記憶装置を
提供することである。

［問題点を解決するための手段］ この発明にかかる半導体記憶装置は、第２のアドレス遷
移検出回路の負荷素子にインピーダンスがアドレス変化
に同期して可変となるように構成したものである。より
具体的に述べると、負荷素子のインピーダンスが、アド
レスが変化して一定時間経過するまでは高く、その模さ
らに一定時間後まで低く、その後さらに一定時間経過棲
高いインピーダンスに戻るべく構成したものである。

［作用］ この発明の半導体記憶装置における第２のアドレス遷移
検出回路は、第１のアドレス遷移検出パルスが入力され
るまでは負荷素子のインピーダンスが高いために、第２
のアドレス遷移検出パルスの立ち下がりが急峻になり、
第１のアドレス遷移検出パルスが終了する時点では、負
荷素子の負荷インピーダンスが低いために、第２のアド
レス遷移検出パルスの立ち上がりも急峻となる。

〔発明の実施例］ 第１図はこの発明の一実価例に含まれる第２のアドレス
遷移検出回路を示す電気回路図である。

この第１図に示した第２のアドレス遷移検出回路は、以
下の点を除いて前述のＭ５図に示した従来の第２のアド
レス遷移検出回路と同じである。すなわち、負荷素子２
１のインピーダンスを制御するために、負荷インピーダ
ンス制御回路２３が設けられる。この負荷インピーダン
ス制御回路２３はたとえば遅延回路などによって構成さ
れ、その入力端には第２のアドレス遷移検出信号１ｉ１
２２が接続され、その出力端は負荷インピーダンス制御
信号ｌ１Ｉ２４を介して負荷素子２１のゲートに接続さ
れる。

第２図はこの発明の一実施例の動作タイミングを示す波
形図である。

次に、第２図を参照して、第１図の動作について具体的
に説明する。Ｍｌのアドレス遷移検出パルス５が第１の
アドレス遷移検出信号線１９に入力されると、Ｍ２のア
ドレス遷移検出信＠線２２の電荷は放電用ＮＭＯＳ）−
ランジスタ２０によってａｍされる。このとき、負荷素
子２１のインピーダンスは、第２図（ＣＩ）に示す負荷
インピーダンス制御信号２５が“Ｈ”レベルであるため
、非常に高くなっている。負荷素子２１は第２のアドレ
ス遷移検出信号線２２にほとんど電荷を供給しないため
、第２のアドレス遷移検出信ｊ３１！２２は速やかに゛
°Ｌ′°レベルに達する。その後、第１のアドレス）！
！移検出パルス５が終了し、すべての放電用ＮＭＯＳト
ランジスタ２０が非導通になったとき、はぼ同じタイミ
ングで負荷インピーダンスＩＩＩ　ｍ信号１１２４が°
゛Ｌ°Ｌ°ルベルする。

負荷インピーダンス制御信号ａ２４が“Ｌ″レベル変化
するタイミングは、負荷インピーダンス制御回路２３に
よって第１のアドレス遷移検出パルス５の終了時期と合
わせであるものとする。

ｈ荷インピーダンス制御信号１ｍ２４が“し”レベルに
なると、負荷素子２１のインピーダンスは非常に低くな
り、第２のアドレス遷移検出信号ａ２２は負荷素子２１
を介して急速に充電され、速やかに“Ｈ”レベルになる
。すなわち、第２のアドレス遷移検出回路ＷＡ２２４よ
放電タベきとき（１’Ｊ　ＭＯＳ１−ランジスタ２０に
よって°°Ｈ″レベルから”　Ｌ　”レベルに変化する
とぎ）には、負荷素子２１のインピーダンスが高く、充
電ずべきとき（すべてのＮＭＯＳトランジスタ２０が非
導通となり、”　Ｌ　”レベルから“Ｈ”レベルに変化
するとき）には、口筒素子２１のインピーダンスが低く
設定されているので、第２のアドレス遷移検出パルス９
は立ち下がり、立ち上がり共に急峻となり、そのパルス
幅は第１のアドレス遷移検出パルス５のパルス幅と負荷
インピーダンス制御回路２３により正確に制御できる。

また、複数のアドレス入力信号が少しずれたタイミング
で変化した場合、すなわちアドレスにスキューが生じた
場合には、第１のアドレス遷移検出パルス５も複数個が
違ったタイミングで入ることになる（第２図に示した点
線）。そのときにも第２のアドレス遷移検出パルス９は
すべての第１のアドレス遷移検出パルス５が゛Ｌ°°レ
ベルになった時点で速やかに゛Ｈ°ルベルに立ち上がる
。

すなわち、アドレスにスキューがあった場合にも、すべ
てのアドレスが変化し終わってから、第２のアドレス遷
移検出パルス９がｎ？するまでの時間は一定に保たれ、
アドレススキューによるアクセス特開の遅れは生じない
。

なお、上述の実施例（ま−例であって、いくらでも変形
が可能である。たとえば、負荷素子２１はＰチャネルＭ
ＯＳトランジスタ１個で構成されているが、さらにプル
アップ用のインピーダンスの高い常＠導通しているトラ
ンジスタを付加していてもよい。また、負荷素子２１は
Ｎチャネルトランジスタであってもよい。さらに、第２
のアドレス遷移検出回路は、複数個のＮＭｏ５トランジ
スタにより、負のパルスを発生すべく構成されているが
、複数個のＰＭＯＳトランジスタにより正のパルスを発
生するように構成していてもよい。また、負荷インピー
ダンス制御回路２３は単なる遅延回路を用いたが、立ち
下がり波形に対する遅延ｖＩ＋！Ｉと立ち上がり波形に
対する遅延時間とが違うもの、または負荷インピーダン
ス制御信号線の電位を゛Ｈ゛°レベルと“Ｌ　”レベル
の中間に設定するＩ！能を有するものであってもよい。

［発明の効果コ 以上のように、この発明によれば、第２のアドレス遷移
検出回路の負荷素子のインピーダンスを、アドレスの変
化に同期して可変できるようにしたので、立ち下がり、
立ち上がりの両方のエツジが急峻でパルス幅の正確な制
御が可能な第２のアドレス遷移検出パルスを得ることが
できる。

【図面の簡単な説明】

′ｉＲ１図はこの発明の一実施例に含まれる第２のアド
レス遷移検出回路の電気回路図である。第２図はこの発
明の一実施例の動作を説明するためのタイミング波形図
である。第３図は従来の内部同期方式のＩ（ＡＭのブロ
ック図である。１４４図は従来の内部同期方式のＲＡＭ
の内部タイミング波形図である。第５図は従来の第２の
アドレス遷移検出回路の電気回路図である。 図において、２はアドレスバッファ、３は第１のアドレ
ス遷移検出回路、５は第１のアドレス遷移検出パルス、
６はアドレスデコーダ、８は第２のアドレス遷移検出回
路、９は第２のアドレス）！！移検出パルス、１０は周
辺回路、１２はメモリセルアレイ、１９は第１のアドレ
ス遷移検出信号線、２０は放電用Ｎ　Ｍ　ＯＳ　トラン
ジスタ、２１は負荷素子、２２は第２のアドレス遷移検
出信号線、２３は負荷インピーダンス制御回路、２４は
負荷インピーダンス制御信口轢を示す。

Claims (2)

【特許請求の範囲】
1. （１）外部からの複数のアドレス入力信号のうち、或る
   特定の１つのアドレス入力信号の論理が第１のレベルか
   ら第２のレベルに変化したことを検知し、一定の幅の第
   １のアドレス遷移検出パルスを出力する第１のアドレス
   遷移検出回路と、前記複数の第１のアドレス遷移検出回
   路のうち、少なくとも１つの回路が第１のアドレス遷移
   検出パルスを発生したことに応じて、一定の幅の第２の
   アドレス遷移検出パルスを発生する第２のアドレス遷移
   検出回路とを備え、 前記第２のアドレス遷移検出パルスに同期してメモリ動
   作に必要な制御信号を得るような、半導体記憶装置にお
   いて、 前記第２のアドレス遷移検出回路の負荷素子のインピー
   ダンスを外部アドレス入力信号の変化に同期して変化す
   るように制御する負荷インピーダンス制御回路を備えた
   、半導体記憶装置。
2. （２）前記第２のアドレス遷移検出回路は、その出力ノ
   ードが複数のＮ形ＭＯＳトランジスタのドレインに接続
   され、該複数のＮ形ＭＯＳトランジスタのソースが接地
   され、該複数のＮ形ＭＯＳトランジスタのゲートに前記
   複数の第１のアドレス遷移検出回路の出力ノードがそれ
   ぞれ接続され、電源電圧端子と該出力ノードとの間に負
   荷素子が接続されていて、 前記負荷インピーダンス制御回路は、前記負荷素子のイ
   ンピーダンスが前記第２のアドレス遷移検出回路の出力
   ノードが第１のレベルから第２のレベルに変化した後、
   一定時間後に低インピーダンスとなり、第２のレベルか
   ら第１のレベルに変化した後、一定時間後に高インピー
   ダンスとなるように制御する、特許請求の範囲第１項記
   載の半導体記憶装置。