JPH0758887B2 - Ｒｃ時定数を利用した可変クロック遅延回路 - Google Patents
Ｒｃ時定数を利用した可変クロック遅延回路Info
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- JPH0758887B2 JPH0758887B2 JP63064660A JP6466088A JPH0758887B2 JP H0758887 B2 JPH0758887 B2 JP H0758887B2 JP 63064660 A JP63064660 A JP 63064660A JP 6466088 A JP6466088 A JP 6466088A JP H0758887 B2 JPH0758887 B2 JP H0758887B2
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
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- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は抵抗（Ｒ）及びキャパシタ（Ｃ）の時定数を利
用した可変クロック遅延回路に関する。
用した可変クロック遅延回路に関する。
従来の技術 一般に、半導体メモリー装置はその用途により多くの動
作クロック間に異なった遅延時間を設定することを必要
としている。
作クロック間に異なった遅延時間を設定することを必要
としている。
従って、半導体メモリー装置においてはその機能を遂行
するために用途に応じて多くのクロック発生器が使用さ
れる。ところで、上記のクロック発生器はそれぞれの目
的により所定のタイミングをもってクロックを発生させ
るが、従来上記のクロックのタイミングを必要に応じて
可変的に設定するために遅延回路が使用されている。
するために用途に応じて多くのクロック発生器が使用さ
れる。ところで、上記のクロック発生器はそれぞれの目
的により所定のタイミングをもってクロックを発生させ
るが、従来上記のクロックのタイミングを必要に応じて
可変的に設定するために遅延回路が使用されている。
第１図は従来のクロック遅延回路図であり、図中第１の
クロック発生器100は可変抵抗111を介してライン113に
接続され、一方上記のライン113はキャパシタ112を介し
て接地させている。さらに、上記可変抵抗111とキャパ
シタ112の接続点には第２のクロック発生器200が接続さ
れ、所望のクロック信号が発生されるように構成されて
いる。
クロック発生器100は可変抵抗111を介してライン113に
接続され、一方上記のライン113はキャパシタ112を介し
て接地させている。さらに、上記可変抵抗111とキャパ
シタ112の接続点には第２のクロック発生器200が接続さ
れ、所望のクロック信号が発生されるように構成されて
いる。
第2A図は第１図の第１及び第２のクロック発生回路100
及び200中の一部分を具体的に示した回路図であり、第2
B図は第2A図の動作タイミング図である。第2B図中波形2
aはプリチャージクロック入力端子202への入力信号であ
り、2bは入力信号端子201への入力波形例であり、2cは
上記の信号2bの入力に応じて出力信号端子203より出力
される出力信号の波形例である。
及び200中の一部分を具体的に示した回路図であり、第2
B図は第2A図の動作タイミング図である。第2B図中波形2
aはプリチャージクロック入力端子202への入力信号であ
り、2bは入力信号端子201への入力波形例であり、2cは
上記の信号2bの入力に応じて出力信号端子203より出力
される出力信号の波形例である。
前記第１図及び第２図に示す従来のクロック遅延回路の
動作は概略的には以下の通りである 即ち、第１図において、第１のクロック発生器100の出
力信号、即ちライン101上の信号が“ハイ”になると可
変抵抗111を通じてキャパシタ112が充電される。やがて
充電が十分になされ、ライン113を通じて第２のクロッ
ク発生器200の入力端子に“ハイ”信号が印加されると
上記の第２のクロック発生器200が駆動され所定の遅延
を有する調整された可変クロックが発生される。
動作は概略的には以下の通りである 即ち、第１図において、第１のクロック発生器100の出
力信号、即ちライン101上の信号が“ハイ”になると可
変抵抗111を通じてキャパシタ112が充電される。やがて
充電が十分になされ、ライン113を通じて第２のクロッ
ク発生器200の入力端子に“ハイ”信号が印加されると
上記の第２のクロック発生器200が駆動され所定の遅延
を有する調整された可変クロックが発生される。
発明が解決しようとする問題点 以下、第２図を参照しながら従来の回路の動作をより具
体的に説明するに、第2B図の波形2aを有するプリチャー
ジクロック信号221が“ハイ”レベルになるとNMOSトラ
ンジスタ３がオンになりノード15の電圧はゼロになる。
その結果、NMOSトランジスタ４を介してノード14に加わ
る電圧は電源電圧（Vcc）−NMOSトランジスタ２のスレ
ッショルド電圧（Vt）になる。ここで入力端子201に供
給される波形2bを有する入力電圧信号222が“ハイ”に
なるとノード15に加わる電圧はVin−NMOSトランジスタ
３のスレッショルド電圧（Vt）になる（Vin−Vt）。
体的に説明するに、第2B図の波形2aを有するプリチャー
ジクロック信号221が“ハイ”レベルになるとNMOSトラ
ンジスタ３がオンになりノード15の電圧はゼロになる。
その結果、NMOSトランジスタ４を介してノード14に加わ
る電圧は電源電圧（Vcc）−NMOSトランジスタ２のスレ
ッショルド電圧（Vt）になる。ここで入力端子201に供
給される波形2bを有する入力電圧信号222が“ハイ”に
なるとノード15に加わる電圧はVin−NMOSトランジスタ
３のスレッショルド電圧（Vt）になる（Vin−Vt）。
そこでVin−Vtの変動値がVtより大きいと（Vin−Vt＞V
t）NMOSトランジスタ２がターンオンされてノード14の
電圧はゼロになり、NMOSトランジスタ10,12がターンオ
フされ、出力端子203より第2c図に示す“ハイ”状態の
信号223が出力される。即ち、入力電圧（Vin）が2Vt以
上になると（Vin＞Vt＋Vt）出力端子203から2cに示す信
号が出力される。
t）NMOSトランジスタ２がターンオンされてノード14の
電圧はゼロになり、NMOSトランジスタ10,12がターンオ
フされ、出力端子203より第2c図に示す“ハイ”状態の
信号223が出力される。即ち、入力電圧（Vin）が2Vt以
上になると（Vin＞Vt＋Vt）出力端子203から2cに示す信
号が出力される。
ところで、このようにして第１図のライン101に出力さ
れた出力信号が電源電圧（Vcc）程度変化した場合、ラ
イン113に生じる電圧は可変抵抗111とキャパシタ112の
値により決まる所定の時定数〔π＝Ｒ（111）×Ｃ（11
2）〕後においては電源電圧（Vcc）の63％程度まで変化
する。そこで、入力電圧（Vin）が例えば2Vt以上である
場合、出力端子203から出力される信号が所望のRC時定
数の効果を十分に得ることができないようになる使用上
の問題点が生じる。例えば、電源電圧（Vcc）が5Vであ
りスレッショルド電圧（Vt）が0.8Vである場合RC時定数
後における第２のクロック発生器200への入力電圧は3.1
6V（５×0.63＝）であるが、実際にはそれ以前に、即ち
Vin＝2Vt＝1.6Vにおいて第２のクロック発生器200の出
力端子203より出力信号が出力されてしまい時定数の半
分程度の遅延効果しか得ることができない。これに対
し、電源電圧（Vcc）が3VであればRC時定数後における
入力電圧（Vin）は第１図のライン101上で1.89V（３×
0.63＝）になる。第２のクロック発生器200がクロック
を出力するのはVin＝2Vt＝1.6Vにおいてであるためこの
場合はクロック間にほとんど時定数と同程度の調整され
た遅延を得ることができる。
れた出力信号が電源電圧（Vcc）程度変化した場合、ラ
イン113に生じる電圧は可変抵抗111とキャパシタ112の
値により決まる所定の時定数〔π＝Ｒ（111）×Ｃ（11
2）〕後においては電源電圧（Vcc）の63％程度まで変化
する。そこで、入力電圧（Vin）が例えば2Vt以上である
場合、出力端子203から出力される信号が所望のRC時定
数の効果を十分に得ることができないようになる使用上
の問題点が生じる。例えば、電源電圧（Vcc）が5Vであ
りスレッショルド電圧（Vt）が0.8Vである場合RC時定数
後における第２のクロック発生器200への入力電圧は3.1
6V（５×0.63＝）であるが、実際にはそれ以前に、即ち
Vin＝2Vt＝1.6Vにおいて第２のクロック発生器200の出
力端子203より出力信号が出力されてしまい時定数の半
分程度の遅延効果しか得ることができない。これに対
し、電源電圧（Vcc）が3VであればRC時定数後における
入力電圧（Vin）は第１図のライン101上で1.89V（３×
0.63＝）になる。第２のクロック発生器200がクロック
を出力するのはVin＝2Vt＝1.6Vにおいてであるためこの
場合はクロック間にほとんど時定数と同程度の調整され
た遅延を得ることができる。
このように、従来のクロック遅延回路では電源電圧（Vc
c）の変化によりクロック間の遅延変化幅が大きく変化
してしまう問題点がある。即ち、高い電源電圧（Vcc）
においては、少量の遅延しか得られないのに対し低い電
源電圧（Vcc）においては大きな遅延が得られ動作の安
定化を図ることができない。
c）の変化によりクロック間の遅延変化幅が大きく変化
してしまう問題点がある。即ち、高い電源電圧（Vcc）
においては、少量の遅延しか得られないのに対し低い電
源電圧（Vcc）においては大きな遅延が得られ動作の安
定化を図ることができない。
従って、本発明の目的は純粋にRC値のみに依存して遅延
を決定し、電源電圧レベルの差異により遅延の絶対量が
変化される欠点を改良したクロック遅延回路を提供する
ことにある。
を決定し、電源電圧レベルの差異により遅延の絶対量が
変化される欠点を改良したクロック遅延回路を提供する
ことにある。
本発明の他の目的はシステムの外部要因によって変動さ
れる電源電圧のバンプにより生じる余計な遅延をブース
トクロックを利用したプリチャージ方式を利用すること
により除去できるクロック遅延回路を提供することにあ
る。
れる電源電圧のバンプにより生じる余計な遅延をブース
トクロックを利用したプリチャージ方式を利用すること
により除去できるクロック遅延回路を提供することにあ
る。
問題点を解決するための手段 上記の目的を達成するために、本発明は、第１及び第２
のクロック発生器を具備しRC時定数を利用した可変クロ
ック遅延回路において、ブーストプリチャージクロック
のゲーティングによってRC時定数回路のプリチャージ期
間中に電源電圧が変動してもプリチャージクロックの入
力遅延とバンプダウンによる遅延を防止し、 第１のクロック発生器のゲーティング信号に対応して出
力されるRC時定数回路の出力信号によってサイズが大き
い出力トランジスタをゲーティングし、上記ゲーティン
グ信号により第２のクロック発生器が駆動され所望の可
変遅延クロック信号を得ることができるように構成した
ことを特徴とする。
のクロック発生器を具備しRC時定数を利用した可変クロ
ック遅延回路において、ブーストプリチャージクロック
のゲーティングによってRC時定数回路のプリチャージ期
間中に電源電圧が変動してもプリチャージクロックの入
力遅延とバンプダウンによる遅延を防止し、 第１のクロック発生器のゲーティング信号に対応して出
力されるRC時定数回路の出力信号によってサイズが大き
い出力トランジスタをゲーティングし、上記ゲーティン
グ信号により第２のクロック発生器が駆動され所望の可
変遅延クロック信号を得ることができるように構成した
ことを特徴とする。
実施例 以下、本発明を添付図面を参照して詳細に説明する。
第３図は本発明による回路図であり、図中符号31〜34は
NMOSトランジスタ、111は可変抵抗、112はキャパシタ、
35はプリチャージクロック端子、36はブーストプリチャ
ージクロック端子である。符号100,200は第１及び第２
のクロック発生器であり、第１図の第１及び第２のクロ
ック発生器100,200と同一である。
NMOSトランジスタ、111は可変抵抗、112はキャパシタ、
35はプリチャージクロック端子、36はブーストプリチャ
ージクロック端子である。符号100,200は第１及び第２
のクロック発生器であり、第１図の第１及び第２のクロ
ック発生器100,200と同一である。
上記のプリチャージクロック端子35はNMOSトランジスタ
31,32のドレインに接続され、ブーストプリチャージク
ロック端子36は上記のNMOSトランジスタ31,32のゲート
に接続される。また第１のクロック発生器100の出力端
子はNMOSトランジスタ37及び33のゲートに接続される。
31,32のドレインに接続され、ブーストプリチャージク
ロック端子36は上記のNMOSトランジスタ31,32のゲート
に接続される。また第１のクロック発生器100の出力端
子はNMOSトランジスタ37及び33のゲートに接続される。
上記のNMOSトランジスタ31のソースとNMOSトランジスタ
37のドレインとを結合するノード38には可変抵抗111の
一端が接続される。
37のドレインとを結合するノード38には可変抵抗111の
一端が接続される。
上記可変抵抗111の他端はキャパシタ112を介して接地さ
れており、またこの可変抵抗111とキャパシタ112を結合
するノード39はNMOSトランジスタ32のソースにも接続さ
れる。またノード39はNMOSトランジスタ34のゲートにも
接続される。トランジスタ34のソースは接地される。ま
た第２のクロック発生器200の入力端子はNMOSトランジ
スタ33のソースとNMOSトランジスタ34のドレインを結ぶ
ノード40に接続される。
れており、またこの可変抵抗111とキャパシタ112を結合
するノード39はNMOSトランジスタ32のソースにも接続さ
れる。またノード39はNMOSトランジスタ34のゲートにも
接続される。トランジスタ34のソースは接地される。ま
た第２のクロック発生器200の入力端子はNMOSトランジ
スタ33のソースとNMOSトランジスタ34のドレインを結ぶ
ノード40に接続される。
第４図は第３図に示す本発明によるクロック遅延回路の
動作波形図であり、図中4aは第３図のプリチャージクロ
ック端子35への入力波形、4bは第３図のブーストプリチ
ャージクロック波形、4cは第２のクロック発生器200の
出力信号、4dはノード400の出力パルスである。4aが5V
程度である時4bは7V程度になるようにする。
動作波形図であり、図中4aは第３図のプリチャージクロ
ック端子35への入力波形、4bは第３図のブーストプリチ
ャージクロック波形、4cは第２のクロック発生器200の
出力信号、4dはノード400の出力パルスである。4aが5V
程度である時4bは7V程度になるようにする。
以下、本発明によるクロック遅延回路の実施例を第３図
及び第４図を参照して詳細に説明するに、プリチャージ
される間のプリチャージクロック信号4aは、ブーストプ
リチャージクロック信号4bによってゲーティングされる
NMOSトランジスタ31と32を通じてノード38とノード39の
プリチャージが、アクティブ時に第１のクロック発生器
100の出力がNMOSトランジスタ37,33をターンオフさせ
る。
及び第４図を参照して詳細に説明するに、プリチャージ
される間のプリチャージクロック信号4aは、ブーストプ
リチャージクロック信号4bによってゲーティングされる
NMOSトランジスタ31と32を通じてノード38とノード39の
プリチャージが、アクティブ時に第１のクロック発生器
100の出力がNMOSトランジスタ37,33をターンオフさせ
る。
その際NMOSトランジスタ34はNMOSトランジスタ33に比し
てサイズが大きいトランジスタであるので、上記のノー
ド39がスレッショルド電圧（Vt）以下に放電するまでは
ノード40の電圧、即ち第２のクロック発生器200への出
力信号は“ハイ”にならない。しかし、ノード39がスレ
ッショルド電圧（Vt）以下に放電されるとNMOSトランジ
スタ34はターンオフされ、ノード40は“ハイ”になり第
２のクロック発生器200が駆動され上記の所定の遅延を
有する所望の可変クロックを所定の通りに発生させるこ
とができる。
てサイズが大きいトランジスタであるので、上記のノー
ド39がスレッショルド電圧（Vt）以下に放電するまでは
ノード40の電圧、即ち第２のクロック発生器200への出
力信号は“ハイ”にならない。しかし、ノード39がスレ
ッショルド電圧（Vt）以下に放電されるとNMOSトランジ
スタ34はターンオフされ、ノード40は“ハイ”になり第
２のクロック発生器200が駆動され上記の所定の遅延を
有する所望の可変クロックを所定の通りに発生させるこ
とができる。
ノード39を可変抵抗111とNMOSトランジスタ37を通じて
放電させる際NMOSトランジスタ37はサイズが大きいので
コンダクタンスが大きく時定数を人為的に可変抵抗111
に依存して変化させることが可能になる。
放電させる際NMOSトランジスタ37はサイズが大きいので
コンダクタンスが大きく時定数を人為的に可変抵抗111
に依存して変化させることが可能になる。
上述した動作においてノード38とノード39を別々にプリ
チャージする理由は可変抵抗111によってノード39のプ
リチャージが遅延されることを防止するためである。ま
た、ブーストプリチャージクロック信号4bによりNMOSト
ランジスタ31,32をゲーティングしてノード38とノード3
9をプリチャージする理由は、プリチャージクロック信
号4aがノード38とノード39に電圧降下なしに供給される
のでプリチャージする間に電源電圧（Vcc）が変動した
場合、上記の変動により変化したプリチャージクロック
信号4aがノード38とノード39にも電圧変化を誘起するの
を防ぐためである。このような変動は負電源電圧（Vc
c）のバンプダウン（Bump Down）により生じるが、上
記構成はシステムの外的要因によって生じるノード38と
ノード39の電圧変化を阻止し、高い電源電圧によって余
分の遅延が発生するのを防止する。上記のバンプダウン
による遅延防止はRC放電概念と同じく本発明の他の核心
部分を成している。
チャージする理由は可変抵抗111によってノード39のプ
リチャージが遅延されることを防止するためである。ま
た、ブーストプリチャージクロック信号4bによりNMOSト
ランジスタ31,32をゲーティングしてノード38とノード3
9をプリチャージする理由は、プリチャージクロック信
号4aがノード38とノード39に電圧降下なしに供給される
のでプリチャージする間に電源電圧（Vcc）が変動した
場合、上記の変動により変化したプリチャージクロック
信号4aがノード38とノード39にも電圧変化を誘起するの
を防ぐためである。このような変動は負電源電圧（Vc
c）のバンプダウン（Bump Down）により生じるが、上
記構成はシステムの外的要因によって生じるノード38と
ノード39の電圧変化を阻止し、高い電源電圧によって余
分の遅延が発生するのを防止する。上記のバンプダウン
による遅延防止はRC放電概念と同じく本発明の他の核心
部分を成している。
図４の（ｂ）に示すブーストプリチャージクロック信号
4b及び同図（ａ）に示すプリチャージクロック4aが“ハ
イ”状態のとき、図３に示すNMOSトランジスタ31、32が
ターンオフされる。これにより、キャパシタ112がこれ
らのチャネルを介してプリチャージクロック信号4aのレ
ベル（5V）に充電される。その後、ブーストプリチャー
ジクロック信号4bが論理“ロー”に遷移すると、NMOSト
ランジスタ31、32が共にターンオフされる。従って、キ
ャパシタ112は、プリチャージクロック信号4aの入力端
子であるノード35から電気的に絶縁状態になる。故に、
この時には、電源電圧Vccが変動してもキャパシタ112に
充電された電荷量は変動せず、しかもNMOSトランジスタ
37がターンオフ状態にあるので、キャパシタ112の放電
通路も閉鎖される。その後、図４の4cに示すように、第
１クロック発生器100から出力信号4cが論理“ハイ”レ
ベルで入力されると、NMOSトランジスタ35がターンオン
されてキャパシタ112に充電された電荷がこれを放電パ
スとして放電する。
4b及び同図（ａ）に示すプリチャージクロック4aが“ハ
イ”状態のとき、図３に示すNMOSトランジスタ31、32が
ターンオフされる。これにより、キャパシタ112がこれ
らのチャネルを介してプリチャージクロック信号4aのレ
ベル（5V）に充電される。その後、ブーストプリチャー
ジクロック信号4bが論理“ロー”に遷移すると、NMOSト
ランジスタ31、32が共にターンオフされる。従って、キ
ャパシタ112は、プリチャージクロック信号4aの入力端
子であるノード35から電気的に絶縁状態になる。故に、
この時には、電源電圧Vccが変動してもキャパシタ112に
充電された電荷量は変動せず、しかもNMOSトランジスタ
37がターンオフ状態にあるので、キャパシタ112の放電
通路も閉鎖される。その後、図４の4cに示すように、第
１クロック発生器100から出力信号4cが論理“ハイ”レ
ベルで入力されると、NMOSトランジスタ35がターンオン
されてキャパシタ112に充電された電荷がこれを放電パ
スとして放電する。
又、本発明において得られるクロック間の遅延時間はノ
ード39の電圧がプリチャージ電圧（Vcc）からNMOSトラ
ンジスタ34をターンオフさせるスレッショルド電圧（V
t）まで変化する時間であるので上記構成により電源電
圧（Vcc）の絶対値の変化に無関係な遅延幅を得ること
ができる。
ード39の電圧がプリチャージ電圧（Vcc）からNMOSトラ
ンジスタ34をターンオフさせるスレッショルド電圧（V
t）まで変化する時間であるので上記構成により電源電
圧（Vcc）の絶対値の変化に無関係な遅延幅を得ること
ができる。
発明の効果 上述したように、本発明クロック遅延回路は純粋にRC値
にのみ依存して遅延時間を決定することができるため電
源電圧レベルの変動により遅延量絶対値が変化する問題
点を除去できる長所と、ブーストクロックを利用したプ
リチャージ方式によって電源電圧のバンプに応じて誘起
される余分の遅延を除去することができクロックの遅延
量を自在に調節することができる利点を有する。
にのみ依存して遅延時間を決定することができるため電
源電圧レベルの変動により遅延量絶対値が変化する問題
点を除去できる長所と、ブーストクロックを利用したプ
リチャージ方式によって電源電圧のバンプに応じて誘起
される余分の遅延を除去することができクロックの遅延
量を自在に調節することができる利点を有する。
第１図は従来のクロック遅延回路図、第2A図は第１図中
の第１及び第２のクロック発生器100及び200の中の一部
分を具体的に図示した回路図、第2B図は第2A図回路の動
作タイミング図、第３図は本発明による回路図、第４図
は第３図に示す本発明回路の動作タイミング図である。 1,2,3,10,12,31,32,33,34,37……NMOSFET、14,15,38,3
9,40……ノード、35……クロック入力端子、36……ブー
ストクロック入力端子、100……第１のクロック発生
器、101,113……ライン、111……可変抵抗器、112……
キャパシタ、200……第２のクロック発生器、201,202…
…入力端子、203……出力端子、221,222……入力波形、
223……出力波形。
の第１及び第２のクロック発生器100及び200の中の一部
分を具体的に図示した回路図、第2B図は第2A図回路の動
作タイミング図、第３図は本発明による回路図、第４図
は第３図に示す本発明回路の動作タイミング図である。 1,2,3,10,12,31,32,33,34,37……NMOSFET、14,15,38,3
9,40……ノード、35……クロック入力端子、36……ブー
ストクロック入力端子、100……第１のクロック発生
器、101,113……ライン、111……可変抵抗器、112……
キャパシタ、200……第２のクロック発生器、201,202…
…入力端子、203……出力端子、221,222……入力波形、
223……出力波形。
Claims (3)
- 【請求項１】第１のクロック発生器（100）と第２のク
ロック発生器（200）との間に可変抵抗（111）とキャパ
シタ（112）を構成しRC時定数によってクロックを自在
に可変な遅延時間をもって遅延させるRC時定数を利用し
た可変クロック遅延回路であって、 可変抵抗（111）とキャパシタ（112）とにより構成され
る時定数回路を有し、ブーストプリチャージクロック入
力端子（36）へのゲーティング信号によりプリチャージ
期間中に電源電圧が変動してもプリチャージクロック入
力端子（35）へ供給される入力信号の遅延及びバンプダ
ウンによる信号の遅延を防止する第１の手段と、 上記第１のクロック発生器（100）からのゲーティング
信号に応じて上記の第１の手段中の可変抵抗（111）及
びキャパシタ（112）よりなる時定数回路の出力によ
り、サイズが大きい出力トランジスタをゲーティング
し、上記第２のクロック発生器（200）を駆動すること
により所望の遅延時間を有する可変調整クロックを得る
第２の手段とで構成したことを特徴とするRC時定数を利
用した可変クロック遅延回路。 - 【請求項２】該第１の手段は可変抵抗（111）の連結ノ
ード（38）に第１のトランジスタ（31）のソースを接続
し、キャパシタ（112）の連結ノード（39）に第２のト
ランジスタ（32）のソースを接続して該第１、第２のノ
ード（38、39）にプリチャージクロック入力端子（35）
からのプリチャージ信号が別々に供給されるよう構成さ
れると共にブーストプリチャージクロック端子（36）か
らの入力信号が上記第１、第２のトランジスタ（31、3
2）をゲーティングしてプリチャージクロック入力端子
（35）より第１、第２のトランジスタ（31、32）のソー
スへ供給される入力信号が第１、第２のノード（38、3
9）にプリチャージする際にターンオンされ、該キャパ
シタ（112）は該プリチャージクロック入力端子（35）
から電気的に絶縁状態となると共に、第４のトランジス
タ（37）をターンオフ状態として、該キャパシタ（11
2）の放電通路を閉鎖することにより電源電圧の変動か
ら遅延を防止するように構成したことを特徴とする請求
項１記載のRC時定数を利用した可変クロック遅延回路。 - 【請求項３】該第２の手段は電源電圧（Vcc）に第３の
トランジスタ（33）のドレインを接続し、また、可変抵
抗（111）の該第１のノード（38）に放電時のコンダク
タンスを高めるため該第３のトランジスタ（33）よりサ
イズが大きい第４のトランジスタ（37）のドレインを接
続し、さらにキャパシタ（112）の該第２のノード（3
9）に該第３のトランジスタ（33）よりサイズが大きい
第５のトランジスタ（34）のゲートを接続した構成を有
し、該第１のクロック発生器（100）の出力信号が上記
第３、第４のトランジスタ（33、37）をゲーティングす
ることにより、上記第３のトランジスタ（33）のドレイ
ンに連結された該第２のクロック発生器（200）を駆動
することを特徴とする請求項１記載のRC時定数を利用し
た可変クロック遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2458 | 1987-03-18 | ||
| KR1019870002458A KR900004191B1 (ko) | 1987-03-18 | 1987-03-18 | Rc시정수를 이용한 가변 클럭 지연회로 |
Publications (2)
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|---|---|
| JPS6477217A JPS6477217A (en) | 1989-03-23 |
| JPH0758887B2 true JPH0758887B2 (ja) | 1995-06-21 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63064660A Expired - Lifetime JPH0758887B2 (ja) | 1987-03-18 | 1988-03-17 | Ｒｃ時定数を利用した可変クロック遅延回路 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPH0758887B2 (ja) |
| KR (1) | KR900004191B1 (ja) |
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- 1988-03-17 JP JP63064660A patent/JPH0758887B2/ja not_active Expired - Lifetime
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| KR880012006A (ko) | 1988-10-31 |
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