JPH11340812A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部回路動作時における副電源供給線の電圧
変化を低減しかつ所定電圧レベルへの回復を高速化する
ことのできる階層電源構成を備える半導体装置を提供す
る。 【解決手段】 内部回路（１１１）の動作開始時、外部
電源ノード（１０１）から所定期間副電源供給線（１０
８）へ電流を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は主電源供給線と副
電源供給線とを有する階層電源構成の半導体装置に関
し、特に、副電源供給線の電圧を安定化するための構成
に関する。

【０００２】

【従来の技術】集積回路として、ＣＭＯＳ（相補ＭＯ
Ｓ）トランジスタを用いる回路が、その低消費電力性の
ために広く用いられている。ＣＭＯＳトランジスタは、
ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）とＰチャネルＭＯＳトランジスタ両者を
含む。ＣＭＯＳトランジスタの電流供給能力は、主とし
て、ＭＯＳトランジスタのしきい値電圧、ソースノード
の電圧およびゲートに印加される電圧で特徴づけられ
る。ＮチャネルＭＯＳトランジスタについては、その電
流供給能力は、次式で表わされる。

【０００３】 Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｈ）² … （１） ここで、Ｉｄｓは、ＮチャネルＭＯＳトランジスタのド
レイン−ソース間に流れる電流（ドレイン電流）を示
し、Ｖｇｓは、ＭＯＳトランジスタのゲート−ソース間
電圧を示し、Ｖｔｈは、ＮチャネルＭＯＳトランジスタ
のしきい値電圧を示し、またβは、ＭＯＳトランジスタ
のゲート長とゲート幅の比により決定される定数であ
る。ただし、上式（１）は、飽和領域での動作条件下で
満たされる。ここで、飽和領域は、次式を満たす動作領
域である。

【０００４】Ｖｄｓ＞Ｖｇｓ−Ｖｔｈ … （２） ここで、Ｖｄｓは、ＮチャネルＭＯＳトランジスタのド
レイン−ソース間電圧を示す。ＰチャネルＭＯＳトラン
ジスタの場合には、ドレイン電流の方向を異ならせるこ
とにより、同じ式で表わされる。

【０００５】集積回路の低消費電力のために電源電圧を
低くした場合、この集積回路内における内部信号が応じ
て小さくなり、ＭＯＳトランジスタのゲートへ与えられ
る電圧が低くなり、ゲート−ソース間電圧Ｖｇｓが小さ
くなる。したがって、上式（１）から、ドレイン電流Ｉ
ｄｓも小さくなり、高速でその出力ノードを充放電する
ことができなくなり、回路の動作速度が低下する。

【０００６】ＭＯＳトランジスタのゲートのサイズ（ゲ
ート幅とゲート長の比）が同じであるという条件下で、
低電源電圧下で動作速度を速くするためには、しきい値
電圧Ｖｔｈの絶対値を小さくする必要がある。このしき
い値電圧Ｖｔｈの絶対値を小さくすることにより、上式
（１）に表わすように、動作電源電圧が高い場合と同程
度のドレイン電流Ｉｄｓを供給することできる。しかし
ながら、しきい値電圧Ｖｔｈの絶対値を小さくした場
合、非動作時（スタンバイ状態時）における消費電力の
増加という問題が発生する。

【０００７】ＭＯＳトランジスタは、非動作時（ゲート
電圧が接地電圧レベルであり、Ｎ−ＭＯＳトランジスタ
がオフとなる状態）においても、ソース−ドレイン間に
微小な電流が流れる。この微小電流は、サブスレッショ
ルド電流と呼ばれ、次式で表わされる。

【０００８】 Ｉｓｕｂ＝α・１０^(Vgs-Vth)/s ：ＮＭＯＳ Ｉｓｕｂ＝α・１０^(Vth-Vgs)/s ：ＰＭＯＳ ここで、Ｓは、サブスレッショルドの電流の特性を示す
サブスレッショルド係数（サブスレッショルド・ボルテ
ージ・スイング）と呼ばれるパラメータであり、ドレイ
ン電流Ｉｄｓを１桁変化させるために必要となるゲート
電圧の大きさを示す。したがって、従来と同様、Ｖｇｓ
＝０の条件下で、しきい値電圧Ｖｔｈの絶対値のみを小
さくした場合、サブスレッショルド電流Ｉｓｕｂは、指
数関数的に増加する。たとえば、Ｓ＝０．１Ｖの条件下
で、しきい値電圧Ｖｔｈの絶対値を０．１Ｖ小さくする
と、サブスレッショルドリーク電流は、１０倍に増加す
る。このＭＯＳトランジスタのオフ状態におけるサブス
レッショルドリーク電流を低減する方法として、階層電
源方式が知られている。

【０００９】図３６は、従来の階層電源の構成を概略的
に示す図である。図３６において、階層電源は、電源電
圧Ｖｄｄを伝達する電源ノードに結合される主電源線１
１０２と、この主電源線１１０２に、スイッチングトラ
ンジスタ１１００を介して結合される副電源線１１０３
と、接地電圧ＧＮＤを受ける主接地線１１０４と、主接
地線１１０４にスイッチング素子１１０１を介して結合
される副接地線１１０５を含む。スイッチング素子１１
００は、これらの電源線１１０２および１１０３ならび
に接地線１１０４および１１０５上の電圧を利用する内
部回路の動作が活性化される期間を決定する制御信号／
ＳＷの活性化（Ｌレベル）に応答して導通し、スイッチ
ング素子１１０１は、補の制御信号ＳＷの活性化（Ｈレ
ベル）に応答して導通する。

【００１０】内部回路は、この階層電源構成において、
スタンバイ状態時（制御信号ＳＷおよび／ＳＷが非活性
状態にあり、構成要素であるＭＯＳトランジスタがオフ
状態）の、出力信号の論理レベルに応じてそのソースの
接続が決定される。

【００１１】図３６において、内部回路の代表例とし
て、２つの論理回路１１０７および１１０８を示す。論
理回路１１０７は、そのソースが、主電源線１１０２に
接続され、ゲートに入力信号ＩＮ１を受け、そのドレイ
ンが、出力信号ＯＵＴ１を出力する出力ノードに接続さ
れるｐチャネルＭＯＳトランジスタ１１０７ａと、ソー
スが副接地線１１０５に接続され、かつそのゲートに入
力信号ＩＮ１を受け、そのドレインが出力信号ＯＵＴ１
を出力するノードに接続されるｎチャネルＭＯＳトラン
ジスタ１１０７ｂを含む。

【００１２】論理回路１１０８は、副電源線１１０３に
そのソースが接続され、そのゲートに入力信号ＩＮ２を
受け、かつそのドレインが、出力信号ＯＵＴ２を出力す
るノードに接続されるｐチャネルＭＯＳトランジスタ１
１０８ａと、そのソースが主接地線１１０４に接続さ
れ、そのゲートに入力信号ＩＮ２を受け、そのドレイン
が出力信号ＯＵＴ２を出力するノードに接続されるｎチ
ャネルＭＯＳトランジスタ１１０８ｂを含む。この接続
において、論理回路１１０７は、スタンバイ状態時、そ
の出力信号ＯＵＴ１がＬレベルとなり、また論理回路１
１０８は、スタンバイ状態時において、その出力信号Ｏ
ＵＴ２がＨレベルとなる。次に動作について簡単に説明
する。

【００１３】これらの論理回路１１０７および１１０８
の動作時において、制御信号／ＳＷおよびＳＷが活性状
態となり、スイッチング素子１１００および１１０１が
導通し、主電源線１１０２が副電源線１１０３に接続さ
れ、また主接地線１１０４が副接地線１１０５に接続さ
れる。したがって、副電源線１１０３上の電圧は、主電
源線１１０２上の電圧Ｖｄｄレベルと等しくなり、また
副接地線１１０５上の電圧は、主接地線１１０４上の電
圧ＧＮＤと等しくなる。論理回路１１０７および１１０
８が、それぞれ入力信号ＩＮ１およびＩＮ２に従って論
理処理（否定処理）を行なって出力信号ＯＵＴ１および
ＯＵＴ２を生成する。これらのＭＯＳトランジスタ１１
０７ａ、１１０７ｂ、１１０８ａおよび１１０８ｂは、
低しきい値電圧トランジスタであり、それぞれのしきい
値電圧の絶対値は小さくされており、電源電圧Ｖｄｄが
低い場合においても、高速で動作する（大きなドレイン
電流供給能力を有しているため）。

【００１４】スタンバイ状態においては、制御信号／Ｓ
ＷおよびＳＷが、非活性状態となり、これらのスイッチ
ング素子１１００および１１０１が非導通状態となる。
制御信号／ＳＷは、電源電圧Ｖｄｄレベルの電圧レベル
に設定され、制御信号ＳＷは接地電圧レベルに保持され
る。したがってこれらのスイッチング素子１１００およ
び１１０１は、ＭＯＳトランジスタで構成されており、
それぞれのゲート−ソース間電圧Ｖｇｓは、０Ｖであ
る。この状態において、スイッチング素子１１００およ
び１１０１においては、それぞれサブスレッショルドリ
ーク電流が流れる。一方、入力信号ＩＮ１およびＩＮ２
は、それぞれＬレベルおよびＨレベルに設定され、出力
信号ＯＵＴ１およびＯＵＴ２が、それぞれＨレベルおよ
びＬレベルに設定される。

【００１５】論理回路１１０７においては、ＭＯＳトラ
ンジスタ１１０７ａは、そのドレインおよびソース間電
圧が０Ｖとなり、リーク電流は流れない。一方、ＭＯＳ
トランジスタ１１０７ｂは、そのゲート電圧が接地電圧
レベルであり、ドレイン電圧が、電源電圧Ｖｄｄレベル
であり、サブスレッショルドリーク電流を流す。論理回
路１１０８においては、ＭＯＳトランジスタ１１０８ｂ
は、そのゲートにＨレベルの信号を受けており、ドレイ
ンおよびソース間電圧は０Ｖであり、リーク電流は生じ
ない。一方、ＭＯＳトランジスタ１１０８ａが、そのゲ
ートに電源電圧レベルの信号を受けており、サブスレッ
ショルドリーク電流を流す。スイッチング素子１１００
のサブスレッショルドリーク電流は、この論理回路１１
０８に含まれるＭＯＳトランジスタ１１０８ａのサブス
レッショルドリーク電流よりも小さくなるように設定す
れば（たとえばゲート長を大きくする）、副電源線１１
０３の電圧レベルが低下し、このスイッチング素子１１
００の供給するサブスレッショルドリーク電流と、論理
回路１１０８および図示しない他の内部回路のサブスレ
ッショルドリーク電流とがバランスする電圧レベルに設
定される。このため、副電源線１１０３の電圧レベル
は、主電源線１１０２の電圧レベルよりも低下する。

【００１６】一方、副接地線１１０５については、スイ
ッチング素子１１０１のサブスレッショルドリーク電流
が、この論理回路１１０７に含まれるＭＯＳトランジス
タ１１０７ｂおよび他の図示しない論理回路に含まれる
ＭＯＳトランジスタのサブスレッショルドリーク電流の
合計の和よりも小さくなるように、そのゲート長をたと
えば設定しておけば、この副接地線１１０５上の電圧レ
ベルは、論理回路１００７および他の図示しない論理回
路からのサブスレッショルドリーク電流とスイッチング
素子１１０１の放電するサブスレッショルドリーク電流
とが釣合う電圧レベルに設定される。この状態におい
て、副接地線１１０５の電圧レベルは、接地電圧ＧＮＤ
よりも高くなる。したがって、論理回路１１０７におい
ては、このＭＯＳトランジスタ１１０７ｂのソース電圧
が、そのゲート電圧よりも高くなり、ゲート−ソース間
電圧Ｖｇｓが負電圧となり、より深く逆方向にバイアス
され、サブスレッショルドリーク電流が低減し、一方、
論理回路１１０８においても、ｐチャネルＭＯＳトラン
ジスタ１１０８ａのソース電圧がゲート電圧よりも低く
なり、ゲート−ソース間電圧が正となり、深い逆バイア
ス状態となり、サブスレッショルドリーク電流が低減す
る。したがって前述のサブスレッショルドリーク電流Ｉ
ｓｕｂの式から明らかなように、ゲート−ソース間電圧
Ｖｇｓが０Ｖの場合に比べて、ゲート−ソース間を逆バ
イアス状態とすることにより、サブスレッショルドリー
ク電流を低減することができる。

【００１７】論理回路１１０７および１１０８におい
て、低しきい値電圧のＭＯＳトランジスタを用いること
により高速動作を実現し、かつスタンバイ状態時におい
て、階層電源構成における副電源線および副接地線の電
圧レベルを、主電源線および主接地線上の電圧レベルか
ら変化させることにより、スタンバイ状態時におけるサ
ブスレッショルドリーク電流、すなわち消費電流を低減
する。

【００１８】

【発明が解決しようとする課題】図３７に示すように、
スタンバイ状態時においては、このスイッチング素子１
１００が供給するサブスレッショルド電流Ｉｓａは、副
電源線１１０３上の電圧を一方動作電源電圧として動作
する内部回路１１１０のスタンバイ時のサブスレッショ
ルドリーク電流Ｉｓｂよりも小さくされる（安定時には
等しくなる）。このスイッチング素子１１００のしきい
値電圧の絶対値が大きく、また内部回路１１１０に数多
くのサブスレッショルドリーク電流を流すｐチャネルＭ
ＯＳトランジスタが存在する場合、このスイッチング素
子１１００のサイズは、内部回路１１１０に含まれるｐ
チャネルＭＯＳトランジスタのサイズ（ゲート幅とゲー
ト長の比）よりも大きくすることができる。しかしなが
ら、内部回路１１１０全体としてのサブスレッショルド
リーク電流Ｉｓｂよりも、このスイッチング素子１１０
０の供給するサブスレッショルドリーク電流Ｉｓａを小
さくする必要があるため、そのゲート幅とゲート長の比
を十分に大きくすることはできない（たとえばゲート長
の最小値が制限を受ける）。したがって、内部回路１１
１０が通常動作を行なう場合、このスイッチング素子１
１００が導通しても、内部回路１１１０が消費する電流
を高速で主電源線１１０２から副電源線１１０３へ供給
することができず、副電源線１１０３の電圧レベルが低
下し、内部回路１１１０が高速で動作することができな
くなるという問題が生じる。

【００１９】また、このとき、スイッチング素子１１０
０のゲート幅とゲート長の比が比較的大きくされている
場合においても、主電源線１１０２と副電源線１１０３
の電圧差が小さく、ｐチャネルＭＯＳトランジスタ１１
００のドレイン−ソース間電圧Ｖｄｓが小さい。このス
イッチング素子１１００の導通時、制御信号／ＳＷは、
接地電圧レベルに駆動されるため、ＭＯＳトランジスタ
で構成されるスイッチング素子１１００は、不飽和領域
で動作する。したがって、このドレイン−ソース間電圧
Ｖｄｓが小さい場合、そのドレイン電流は、ドレイン−
ソース間電圧Ｖｄｓの関数で表わされるため、大きなド
レイン電流を主電源線１１０２から１１０３へ供給する
ことができず、副電源線１１０３の電圧低下を高速で補
償することができなくなるという問題が生じる。またス
タンバイ状態から動作状態の移行時において、この副電
源線１１０３の低下した電圧レベルを高速で主電源線１
１０２上の電圧レベルまで回復させることができず、内
部回路１１１０の動作開始タイミングを遅くする必要が
生じ、内部回路１１１０の動作開始タイミングを遅らせ
る必要が生じるという問題が生じる。

【００２０】また、この内部回路１１１０の動作状態時
においても、内部回路１１１０の動作により、副電源線
１１０３の電圧レベルが低下した場合、同様、副電源線
１１０３の電圧レベルを元の電源電圧Ｖｄｄレベルまで
高速で回復させることができず、内部回路１１１０を安
定に動作させることができなくなるという問題が生じ
る。特に、この副電源線１１０３の電圧レベルが低下し
た場合、内部回路１１１０の出力信号の振幅も応じて小
さくなるため、次段回路へ与えられる信号振幅が小さく
なり、応じて次段回路を高速で動作させることができず
動作速度が低下するという問題が生じる。

【００２１】この副電源線１１０３における電圧降下の
回復が遅いという問題は、副接地線についても同様に成
り立つ。この副接地線１１０５の場合において、接地電
圧レベルよりもその電圧レベルが上昇し、内部信号の振
幅が小さくなり、内部回路を高速で動作させてその出力
ノードを充放電させることができなくなるという問題が
生じる。

【００２２】すなわち、従来の階層電源構成において
は、スイッチング素子を介して主電源供給線（主電源線
および主接地線）と副電源供給線（副電源線および副接
地線）とを接続しているため、この副電源供給線の電圧
変動時、高速で元の電圧レベルへ回復させるのが困難で
あり、内部回路を高速かつ安定に動作させることができ
なくなるという問題が生じる。

【００２３】それゆえ、この発明の目的は、副電源供給
線の電圧レベルを安定に所定電圧レベルに保持すること
のできる半導体装置を提供することである。

【００２４】この発明の他の目的は、副電源供給線を高
速で一定の電圧レベルに回復させることのできる半導体
装置を提供することである。

【００２５】この発明のさらに他の目的は、消費電流を
増加させることなく高速で副電源供給線の電圧レベルを
所定電圧レベルに回復させることのできる半導体装置を
提供することである。

【００２６】

【課題を解決するための手段】この発明は、要約すれ
ば、副電源供給線の電圧を回復すべきとき、主電源供給
線上の電圧レベルを調整するかまたは、この副電源供給
線へ、主電源供給線と別の経路から電荷を供給する。

【００２７】すなわち、請求項１に係る半導体装置は、
所定レベルの電圧が伝達される主電源供給線と、サブ電
源供給線と、このサブ電源供給線上の電圧を一方動作電
源電圧として動作する内部回路と、内部回路の動作開始
指示信号に応答して、この主電源供給線上の所定のレベ
ルの電圧よりも絶対値の大きな電圧を供給する基準電源
ノードと副電源供給線とを電気的に結合するスイッチ回
路とを備える。

【００２８】請求項２に係る半導体装置は、請求項１の
スイッチ回路が、動作開始指示信号に応答して導通し、
主電源供給線と副電源供給線とを電気的に接続する第１
のスイッチング素子と、動作開始指示信号に応答して所
定期間導通し、基準電源ノードと副電源供給線とを電気
的に接続する第２のスイッチング素子とを含む。

【００２９】請求項３に係る半導体装置は、請求項１の
スイッチ回路が、動作開始指示信号に応答して導通し、
主電源供給線上の電圧を伝達する第１のスイッチング素
子と、動作開始指示信号に応答して所定期間導通し、基
準電源ノードの電圧を伝達する第２のスイッチング素子
と、第２および第３のスイッチング素子と副電源供給線
との間に設けられ、動作開始指示信号に応答して導通
し、第１および第２のスイッチング素子を副電源供給線
に電気的に接続する第３のスイッチング素子とを備え
る。

【００３０】請求項４に係る半導体装置は、請求項１の
スイッチ回路が、動作開始指示信号に応答して活性化さ
れ、副電源供給線上の電圧と基準電圧とを比較する比較
回路と、基準電源ノードと副電源供給線との間に結合さ
れ、比較回路の出力信号に応答して基準電源ノードと副
電源供給線との間に電流の流れを生じさせるスイッチン
グ素子とを含む。

【００３１】請求項５に係る半導体装置は、所定のレベ
ルの電圧を伝達するための主電源供給線と、副電源供給
線と、この副電源供給線上の電圧を一方動作電源電圧と
して動作する内部回路と、この内部回路の動作開始指示
信号に応答して導通し、主電源供給線と副電源供給線と
を電気的に接続するスイッチング素子と、動作開始指示
信号に応答してこの副電源線へ電荷を供給するための容
量素子とを含む。

【００３２】請求項６に係る半導体装置は、請求項５の
容量素子が、動作開始指示信号に応答してチャージポン
プ動作を行なって電荷を副電源供給線へ供給する。

【００３３】請求項７に係る半導体装置は、請求項５の
半導体装置がさらに、動作開始指示信号に応答して主電
源供給線上の電圧と主電源供給線上の電圧と論理の異な
る電圧との間の中間電圧の振幅を有する信号を容量素子
へ与える手段を含む。

【００３４】請求項８に係る半導体装置は、請求項５の
容量素子が、動作開始指示信号に応答して相補的に副電
源供給線へ電荷を供給する第１および第２の容量を含
む。

【００３５】請求項９に係る半導体装置は、請求項８の
装置が、さらに、動作開始指示信号に応答して、外部か
ら繰返し与えられるクロック信号に同期して互いに相補
なドライブ信号を生成して第１および第２の容量を与え
るドライブ回路をさらに備える。

【００３６】請求項１０に係る半導体装置は、請求項８
の装置が、動作開始指示信号に応答して第１および第２
の容量を相補的に副電源供給線に接続する回路をさらに
備える。

【００３７】請求項１１に係る半導体装置は、請求項１
０の装置が、さらに、動作開始指示信号に応答して第１
および第２の容量が副電源供給線から切離されるときこ
れら第１および第２の容量の電荷出力ノードを所定電圧
レベルに充電する回路を備える。

【００３８】請求項１２に係る半導体装置は、所定レベ
ルの電圧を伝達する第１の主電源線供給線と、この第１
の所定電圧と論理の異なる第２の所定電圧を伝達するた
めの第２の主電源供給線と、第１および第２の副電源供
給線と、第１の主電源供給線と第２の副電源供給線上の
電圧を両動作電源電圧として動作する内部回路と、この
内部回路の動作開始指示信号に応答して第１および第２
の主電源供給線をそれぞれ第１および第２の副電源供給
線に接続するための第１および第２のスイッチング素子
と、第１の主電源線上の電圧レベルよりも絶対値の大き
な電圧を供給する基準電源ノードと、２の副電源供給線
に結合され、この第２の副電源供給線上の電圧変化に応
答して前記第１の主電源供給線上の電圧を、この第２の
副電源供給線上の電圧変化と同じ方向に変化させる補償
回路を備える。

【００３９】請求項１３に係る半導体装置は、請求項１
２の補償回路が、第２の副電源線の電圧に依存する基準
電圧を生成する手段と、第１の主電源線上の電圧と基準
電圧とを比較する比較回路と、基準電源ノードと第１の
主電源供給線との間に結合され、比較回路の出力信号に
従って第１主電源供給線と基準電源ノードとの間に電流
の流れを生じさせるドライブ素子とを備える。

【００４０】請求項１４に係る半導体装置は、請求項１
２の補償回路が、第１および第２の主電源上の電圧を分
圧する分圧回路を含む。この分圧回路は、第２の主電源
線および第２の副電源線の電圧差に応じて抵抗値が変化
する可変抵抗素子を含む。

【００４１】請求項１４の半導体装置の補償回路は、さ
らに、この分圧回路の出力電圧と基準電圧とを比較する
比較回路と、この比較回路の出力信号に応答して基準電
源ノードと第１の主電源線との間で電流の流れを生じさ
せるドライブ素子を含む。

【００４２】請求項１５に係る半導体装置は、請求項１
４の分圧回路が、第１の主電源線に接続する抵抗素子
と、第２の主電源線と第２の副電源線の電圧とを比較す
る比較器と、この抵抗素子と第２の主電源線との間に接
続されかつ比較器の出力信号に応じてそのコンダクタン
スが変化する可変コンダクタンス素子を含む。

【００４３】請求項１６に係る半導体装置は、請求項１
２の補償回路が、第１の副電源線と基準電圧との差に応
じてこの基準電源ノードと第１の主電源線との間に電流
の流れを生じさせる手段を含む。

【００４４】請求項１７に係る半導体装置は、所定のレ
ベルの電圧を伝達するための主電源供給線と、副電源供
給線と、この主または副電源供給線上の電圧を一方動作
電圧として動作する内部回路と、この内部回路の動作開
始指示信号に従って導通し、主電源供給線および副電源
供給線を電気的に接続するスイッチング素子と、所定電
圧レベルに充電される容量素子と、動作開始指示信号に
応答してこの容量素子を主電源供給線に結合する制御手
段とを備える。

【００４５】請求項１８に係る半導体装置は、請求項１
７の容量素子が、主電源供給線上の所定のレベルの電圧
よりも絶対値の大きな電圧レベルに充電される。

【００４６】請求項１９に係る半導体装置は、請求項１
７の容量素子が、複数の並列に設けられる容量を含み、
制御手段が、この動作開始指示信号が与えられると、所
定のシーケンスでこれら複数の容量を主電源供給線へ選
択的に接続する手段を含む。

【００４７】請求項２０に係る半導体装置は、請求項１
７の制御手段が、容量を主電源供給線から切離すとき、
この容量素子を主電源供給線上の電圧よりも絶対値の大
きな電圧レベルに充電する手段を含む。

【００４８】主電源供給線上の電圧よりも絶対値の大き
な電圧を副電源供給線へ伝達することにより、内部回路
動作時、高速で副電源供給線の電圧レベルを元の電圧レ
ベルへ復元することができる。

【００４９】また、容量素子の充電電荷を副電源供給線
へ伝達することにより、副電源供給線上の電圧の変動を
抑制することができ、かつ高速でこの副電源供給線上の
電圧レベルを元の電圧レベルに回復させることができ
る。

【００５０】また、主電源供給線上の電圧レベルを、別
の論理の電圧を伝達する副電源供給線上の電圧レベルに
応じて調整することにより、内部回路に与えられる実効
電圧（動作電源電圧振幅）を一定とすることができ、安
定に内部回路を動作させることができる。

【００５１】主電源供給線に対し容量素子の充電電荷を
伝達することにより、主電源供給線および副電源供給線
の電圧レベルの変動をともに抑制することができ、内部
回路を安定に動作させることができる。

【００５２】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体装置の要部の構成を概略
的に示す図である。図１において、階層電源は、所定の
レベルの電圧Ｖｃｃを伝達する主電源線１０７と、副電
源線１０８と、接地ノード１０５に与えられる接地電圧
ＧＮＤを伝達する主接地線１１０と、副接地線１０９
と、これらの電源供給線１０７〜１１０上の電圧を両動
作電源電圧として動作する内部回路１１１を含む。な
お、ここで、「電源供給線」という用語は、「電源線」
および「接地線」両者を含む。電源電圧Ｖｃｃおよび接
地電圧ＧＮＤを区別する場合には、電源線および接地線
という用語を用いる。

【００５３】内部回路１１１は、主電源線１０７上の電
圧Ｖｃｃと副接地線１０９上の電圧を両電源電圧として
動作する論理回路（否定回路）１１１ａと、副電源線１
０８上の電圧ＳＶｃｃと主接地線１１０上の電圧ＧＮＤ
を両動作電源電圧として動作する論理回路（否定回路）
１１１ｂを含む。この内部回路１１１は、制御信号ＳＷ
および／ＳＷの活性化時、与えられた内部信号（図示せ
ず）に対し所定の論理処理を施して出力する。図１にお
いては、この内部回路１１１に含まれる２段のインバー
タを代表的に示す。

【００５４】主電源線１０７に対しては、この主電源線
１０７上の電圧Ｖｃｃを基準電圧Ｖｒｅｆレベルに保持
する内部降圧回路１０２が設けられ、また副電源線１０
８に対しては、内部回路１１１の活性化時外部電源ノー
ド１０１へ与えられる外部電源電圧ｅｘｔＶｃｃを副電
源線１０８へ伝達するスイッチ回路１０３が設けられ
る。

【００５５】内部降圧回路１０２は、主電源線１０７上
の電圧Ｖｃｃと基準電圧Ｖｒｅｆを比較する比較回路１
０２ａと、比較回路１０２ａの出力信号Ｓｖｄｃに従っ
て、外部電源ノード１０１から主電源線１０７へ電流を
供給するｐチャネルＭＯＳトランジスタで構成されるド
ライブトランジスタ１０２ｂを含む。

【００５６】スイッチ回路１０３は、内部回路に対する
動作指示信号である制御信号／ＳＷの活性化時導通し、
主電源線１０７と副電源線１０８を電気的に接続するｐ
チャネルＭＯＳトランジスタで構成されるスイッチング
トランジスタ１０３ａと、内部回路１１１の活性化時所
定期間活性状態とされる制御信号Ｓｗ２に応答して導通
し、外部電源ノード１０１を副電源線１０８に電気的に
接続するｐチャネルＭＯＳトランジスタで構成される第
２のスイッチングトランジスタ１０３ｂを含む。副接地
線１０９と主接地線１１０の間には、従来と同様、内部
回路１１１に対する動作開始指示信号である制御信号Ｓ
Ｗの活性化に応答して導通するｎチャネルＭＯＳトラン
ジスタで構成されるスイッチングトランジスタ１０４が
設けられる。

【００５７】内部回路１１１に含まれる論理回路１１１
ａおよび１１１ｂに含まれるｎチャネルＭＯＳトランジ
スタのサブスレッショルドの電流の総和は、スイッチン
グトランジスタ１０４のサブスレッショルド電流よりも
大きくされる（Ｖｇｓ＝０の条件下：安定化時、両者は
等しくなる）。また、スイッチングトランジスタ１０３
ａおよび１０３ｂのサブスレッショルド電流の合計は、
内部回路１１１に含まれるｐチャネルＭＯＳトランジス
タのサブスレッショルド電流の合計よりも小さくされる
（Ｖｇｓ＝０の条件下）。内部回路１１１に含まれる論
理回路１１１ａおよび１１１ｂの構成要素であるＭＯＳ
トランジスタは、低しきい値トランジスタであり、その
しきい値電圧の絶対値は小さくされている。次に、この
図１に示す半導体装置の動作を、図２に示す信号波形図
を参照して説明する。

【００５８】内部回路１１１の待機（スタンバイ）状態
においては、制御信号／ＳＷはＨレベル（電源電圧Ｖｃ
ｃレベル）にあり、また制御信号ＳＷが、接地電圧ＧＮ
Ｄレベルであり、スイッチングトランジスタ１０３ａお
よび１０４はオフ状態にある。また、制御信号Ｓｗ２も
外部電源電圧ｅｘｔＶｃｃレベルのＨレベルにあり、ス
イッチングトランジスタ１０３ｂが非導通状態にある。
この状態においては、内部回路１１１に含まれる論理回
路１１１ａおよび１１１ｂのサブスレッショルド電流に
より、副電源線１０８上の電圧ＳＶｃｃは、主電源線１
０７上の電圧Ｖｃｃレベルよりも低い電圧レベルであ
る。この副電源線１０８上の電圧ＳＶｃｃの電圧レベル
は、スイッチングトランジスタ１０３ａおよび１０３ｂ
の供給するサブスレッショルド電流と、内部回路１１１
に含まれるｐチャネルＭＯＳトランジスタのサブスレッ
ショルドリーク電流により決定される（両者がバランス
する電圧レベル）。内部降圧回路１０２は、この待機状
態時においても、常時動作し、ドライブトランジスタ１
０２ｂを介して外部電源ノード１０１から電流を主電源
線１０７上に供給し、主電源線１０７上の電圧Ｖｃｃを
基準電圧Ｖｒｅｆレベルに保持している。

【００５９】内部回路１１１が活性化されるとき、時刻
ｔ１において制御信号ＳＷがＨレベルに立上がり、また
制御信号／ＳＷがＬレベルに立下がる。これにより、ス
イッチングトランジスタ１０３ａおよび１０４が導通
し、主電源線１０７が、副電源線１０８へスイッチング
トランジスタ１０３ａを介して電気的に接続されまた主
接地線１１０が、副接地線１０９にスイッチングトラン
ジスタ１０４を介して電気的に接続される。この主電源
線１０７と副電源線１０８の電圧差Ｖｃｃ−ＳＶｃｃは
小さく、スイッチングトランジスタ１０３ａは不飽和領
域で動作するため、そのドレイン電流は小さくなる。こ
こで、不飽和領域におけるｐチャネルＭＯＳトランジス
タのドレイン電流は、次式で与えられる。

【００６０】Ｉｄｓ＝−β（（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ
−Ｖｄｓ² ／２） 符号“−”は、ＰチャネルＭＯＳトランジスタにおい
て、電流は、ソースからドレインへ流れることを示す。
ここで、Ｖｔｈは、ｐチャネルＭＯＳトランジスタのし
きい値電圧を示す。

【００６１】しかしながら、このとき、スイッチングト
ランジスタ１０３ｂも同様、制御信号Ｓｗ２の活性化に
応答して時刻ｔ１から時刻ｔ２の間導通し、外部電源ノ
ード１０１から電流を、副電源線１０８へ供給する。こ
のスイッチングトランジスタ１０３ｂにおいては、ドレ
イン−ソース間電圧Ｖｄｓは、比較的大きいため、比較
的大きなドレイン電流が、外部電源ノード１０１から副
電源線１０８へ流れ、高速で、この副電源線１０８上の
電圧ＳＶｃｃが上昇する。したがって、スイッチングト
ランジスタ１０３ａおよび１０３ｂのサブスレッショル
ド電流を制限するために、これらのスイッチングトラン
ジスタ１０３ａおよび１０３ｂのゲート幅とゲート長の
比が制限を受けている場合においても、このスイッチン
グトランジスタ１０３ｂにより、高速で電流を外部電源
ノード１０１から副電源線１０８へ供給することがで
き、内部回路１１１の動作時に、高速で副電源線１０８
上の電圧ＳＶｃｃを所定の電圧Ｖｃｃレベルに復帰させ
ることができる。

【００６２】副接地線１０９は、スイッチングトランジ
スタ１０４を介して、主接地線１１０上の接地電圧ＧＮ
Ｄレベルに放電されるだけである。この内部回路１１１
において、サブスレッショルドリーク電流が、主に、チ
ャネルＭＯＳトランジスタを介して流れる場合には、こ
のスイッチ回路１０３により副電源線１０８上の電源電
圧を所定の内部電源電圧Ｖｃｃレベルに復帰させること
により、安定に、内部回路１１１を動作させることがで
きる。

【００６３】時刻ｔ２において制御信号Ｓｗ２が非活性
状態となり、スイッチングトランジスタ１０３ｂが非導
通状態となる。これにより、副電源線１０８は、スイッ
チングトランジスタ１０３ａのみを介して主電源線１０
７に電気的に接続され、この副電源線１０８は、主電源
線１０７上の電圧Ｖｃｃレベルに保持される。時刻ｔ２
以降においては、副電源線１０８および副接地線１０９
上の電圧レベルは、ほぼ安定に一定の電圧レベルであ
り、内部回路１１１は、安定に動作することができる。
この動作状態において、内部回路１１１が動作する場
合、副電源線１０８上の電流が消費され、電圧ＳＶｃｃ
の電圧レベルが低下することが考えられる。しかしなが
ら、内部回路１１１に与えられる入力信号の変化に応じ
て、スイッチングトランジスタ１０３ｂへ与えられる制
御信号Ｓｗ２を所定期間活性状態とすることにより、動
作状態（アクティブサイクル）におけるこの副電源線１
０８上の電圧ＳＶｃｃの低下を抑制することができる。

【００６４】図３は、制御信号発生部の構成を概略的に
示す図である。図３において、制御信号発生部は、外部
から与えられる内部回路動作開始指示信号φｅｘｔに従
って制御信号ＳＷ、／ＳＷおよびＳｗ２を生成する制御
回路１１５を含む。この制御回路１１５は、外部からの
内部回路動作開始指示信号φｅｘｔに従って、内部回路
１１１に与えられる入力信号ＩＮの活性化を制御する信
号φａｃｔを発生する。この制御回路１１５からの活性
制御信号φａｃｔの活性化時、内部回路１１１へ与えら
れる入力信号ＩＮが、外部から与えられる信号のレベル
または内部で生成される信号のレベルに応じて変化す
る。この内部回路１１１の具体的構成としては、たとえ
ば、ダイナミック・ランダム・アクセス・メモリにおい
ては、外部から与えられるロウアドレスストローブ信号
／ＲＡＳの活性化に応答して動作可能状態とされ、メモ
リセルの行選択動作に関連する動作を行なうＲＡＳ系回
路、また外部から与えられるコラムアドレスストローブ
信号／ＣＡＳの活性化に応答して起動され、メモリセル
の列選択に関連する動作を行なうＣＡＳ系回路およびデ
ータの書込／読出を行なう回路などがある。これらの回
路系の場合、外部からの動作開始指示信号φｅｘｔとし
て、ロウアドレスストローブ信号／ＲＡＳ、およびコラ
ムアドレスストローブ信号／ＣＡＳを受ける。最近用い
られている、外部から繰返し与えられるクロック信号に
同期して動作するシンクロナスＤＲＡＭの場合、この外
部からの動作開始指示信号は、コマンド（複数の制御信
号の論理状態の組合せ）となる。

【００６５】また、たとえば、ＰＤＡ（パーソナル・デ
ジタル・アシスタント）などのような携帯端末におい
て、相手側からの呼びが生じ、通信を開始するときまた
は相手方を呼出す発呼モード時などにおいて通信開始に
応じて、この外部からの動作開始指示信号φｅｘｔが活
性状態とされる。この場合、内部回路１１１は、所望の
データまたは音声信号の処理回路（ＣＯＤＥＣ）とな
る。

【００６６】したがって、これらの内部回路１１１の構
成は、この階層電源構成が用いられる回路装置の構成に
応じて適当に定められる。

【００６７】図４は、図３に示す制御回路１１５の構成
の一例を示す図である。図４において、制御回路１１５
は、外部からの動作開始指示信号φｅｘｔの活性化に応
答してセットされかつ外部からの動作開始指示信号φｅ
ｘｔの非活性化に応答してリセットされるセット／リセ
ットフリップフロップ１１５ａと、セット／リセットフ
リップフロップ１１５ａの出力Ｑからの信号の立上がり
に応答してワンショットのパルス信号を発生するワンシ
ョットパルス発生回路１１５ｂを含む。このセット／リ
セットフリップフロップ１１５ａの出力Ｑから、制御信
号ＳＷが出力され、補の出力／Ｑから、制御信号／ＳＷ
が出力される。ワンショットパルス発生回路１１５ｐ
は、公知の回路を用いて構成され、この制御信号ＳＷの
立上がりに応答して所定期間Ｌレベルに立下がる信号を
生成して制御信号Ｓｗ２として出力する。

【００６８】この図４に示す制御回路１１５の構成にお
いては、外部からの動作開始指示信号φｅｘｔが活性化
されると、セット／リセットフリップフロップ１１５ａ
がセットされ、出力Ｑからの制御信号ＳＷが活性状態と
なり、Ｈレベルに立上がる。このとき、補の制御信号／
ＳＷがＬレベルに立下がる。ワンショットパルス発生回
路１１５ｂが、この制御信号ＳＷの立上がりに応答し
て、所定の期間Ｌレベルとなるワンショットのパルス信
号の形で制御信号Ｓｗ２を出力する。

【００６９】外部からの動作開始指示信号φｅｘｔが非
活性化され、内部回路の動作完了を指示すると、セット
／リセットフリップフロップ１１５ａがリセットされ、
出力／Ｑからの制御信号／ＳＷがＨレベルへ立上がり、
一方、出力Ｑからの制御信号ＳＷが、Ｌレベルに立下が
る。これにより、スタンバイ状態（待機状態）におい
て、図１に示すスイッチングトランジスタ１０３ａおよ
び１０４が、非導通状態となる。制御信号Ｓｗ２は変化
しない。

【００７０】図５は、制御信号発生部の変更例の構成を
概略的に示す図である。図５において、制御信号Ｓｗ２
に対する制御信号発生部の構成を示す。図５において、
制御信号発生部は、入力信号ＩＮの変化を検出する信号
変化検出回路１１６ａと、ワンショットパルス発生回路
１１５ｂの出力信号と信号変化検出回路１１６ａの出力
信号ＳＴＤを受けるＡＮＤ回路１１６ｂを含む。ＡＮＤ
回路１１６ｂから、制御信号Ｓｗ２が出力される。

【００７１】この図５に示す構成の場合、制御信号Ｓｗ
２は、信号変化検出回路１１６ａが、入力信号ＩＮの変
化を検出するごとに活性状態とされる。したがって、内
部回路１１１（図３参照）の動作時において、入力信号
ＩＮが変化し、内部回路１１１が、この副電源線上の電
流を消費するとき、制御信号Ｓｗ２を活性状態となる。
応じて、スイッチングトランジスタ１０３ｂが外部電源
ノード１０１から副電源線１０８へ電流を供給する。こ
れにより、この副電源線１０８上の電圧ＳＶｃｃの低下
を抑制することができ、内部回路１１１を安定かつ高速
に動作させることができる。

【００７２】［変更例］図６は、この発明の実施の形態
１の半導体装置の変更例の構成を示す図である。図６に
示す構成においては、内部回路１１１の動作時に副電源
線１０８の電圧低下を補償するためのスイッチ回路１０
３の構成が、図１に示す構成と異なる。他の構成は、図
１に示す構成と同じであり、図６に示す半導体装置にお
いて図１に示す構成と対応する部分には同一参照番号を
付す。

【００７３】図６において、スイッチ回路１０３は、制
御信号／ＳＷ１の活性化に応答して導通し、主電源線１
０７上の電圧Ｖｃｃを伝達するｐチャネルＭＯＳトラン
ジスタで構成される第１のスイッチングトランジスタ１
５３ａと、制御信号／ＳＷ２の活性化に応答して導通
し、外部電源ノード１０１上の電圧を伝達するｐチャネ
ルＭＯＳトランジスタで構成される第２のスイッチング
トランジスタ１５３ｂと、これらのスイッチングトラン
ジスタ１５３ａおよび１５３ｂと副電源線１０８との間
に接続され、制御信号／ＳＷ３の活性化に応答して導通
し、スイッチングトランジスタ１５３ａおよび１５３ｂ
を、副電源線１０８に電気的に接続するｐチャネルＭＯ
Ｓトランジスタで構成される第３のスイッチングトラン
ジスタ１５３ｃを含む。次に、この図６に示す半導体装
置の動作を、図７に示す信号波形図を参照して説明す
る。

【００７４】内部回路１１１の待機状態においては、制
御信号ＳＷがＬレベルにあり、制御信号／ＳＷ１，／Ｓ
Ｗ２および／ＳＷ３がＨレベルにある。この状態におい
ては、スイッチングトランジスタ１０４、１５３ａ、１
５３ｂおよび１５３ｃが、非導通状態にある。この状態
においては、したがって、サブスレッショルド電流は、
スイッチングトランジスタ１５３ｃおよび１０４それぞ
れを介して流れる。このスイッチングトランジスタ１５
３ｃのサブスレッショルド電流と、内部回路１１１に含
まれるｐチャネルＭＯＳトランジスタのサブスレッショ
ルド電流の大きさにより、この副電源線１０８上の電圧
ＳＶｃｃの電圧レベルが決定され、主電源線１０７上の
電圧Ｖｃｃよりも、副電源線１０８上の電圧ＳＶｃｃの
電圧レベルが低下する。

【００７５】内部回路１１１へ与えられる入力信号ＩＮ
の変化が起こるとき、この内部回路１１１に対する動作
開始指示信号が活性状態とされ、時刻ｔ１において、制
御信号ＳＷがＨレベルへ駆動され、また制御信号／ＳＷ
３がＬレベルへ駆動される。このときまた、制御信号／
ＳＷ２が時刻ｔ１から時刻ｔ２までの期間、Ｌレベルの
活性状態へ駆動される。これにより、スイッチ回路１０
３において、スイッチングトランジスタ１５３ｂおよび
１５３ｃが導通し、外部電源ノード１０１が副電源線１
０８に電気的に接続され、高速で、この副電源線１０８
上の電圧ＳＶｃｃが上昇する。このとき、２つのスイッ
チングトランジスタ１５３ｂおよび１５３ｃを介して副
電源線１０８へ電流が供給されるが、スイッチングトラ
ンジスタ１５３ｂのソースノードは、外部電源ノード１
０１に接続されており、そのドレインノードは、主電源
線１０８上の電圧Ｖｃｃレベルであり、このスイッチン
グトランジスタ１５３ｂのドレイン−ソース間電圧が、
スイッチングトランジスタ１５３ｃのドレイン−ソース
間電圧よりも大きく、比較的大きな電流が、このスイッ
チングトランジスタ１５３ｂを介してスイッチングトラ
ンジスタ１５３ｃへ伝達される。

【００７６】また、スイッチングトランジスタ１５３ｂ
からの電流により、スイッチングトランジスタ１５３ｃ
のソースノードの電圧レベルが上昇し、またスイッチン
グトランジスタ１５３ｃのソース−ドレイン間電圧差が
大きくなり、スイッチングトランジスタ１５３ｃが、高
速で、副電源線１０８へ電流を供給する。したがって、
待機状態時において、サブスレッショルド電流を制限す
るために、このスイッチングトランジスタ１５３ｃのゲ
ート幅とゲート長の比が制限されても、スイッチングト
ランジスタ１５３ｃのドレイン−ソース間電圧差を大き
くすることができるため、動作状態移行時においてスイ
ッチングトランジスタ１５３ｃは、比較的大きな電流を
副電源線１０８に伝達することができ、高速で、副電源
線１０８上の電圧ＳＶｃｃを、所望の電圧レベルへ駆動
することができる。

【００７７】時刻ｔ２において、制御信号／ＳＷ２がＨ
レベルに立上がり、また、制御信号／ＳＷ１がＨレベル
からＬレベルに立下がり、スイッチングトランジスタ１
５３ａが導通状態となり、この主電源線１０７から副電
源線１０８へ電流を供給する。これにより、副電源線１
０８上の電圧ＳＶｃｃが、外部電源電圧ｅｘｔＶｃｃレ
ベルまで上昇するのが防止され、副電源線１０８上の電
圧ＳＶｃｃは、主電源線１０７上の電圧Ｖｃｃレベルに
保持される。時刻ｔ２以降において、内部回路１１１が
この入力信号ＩＮに従って動作する。

【００７８】図６に示すスイッチ回路の構成の場合、待
機状態における副電源線１０８に対するサブスレッショ
ルド電流は、スイッチングトランジスタ１５３ｃのサイ
ズ（ゲート幅とゲート長の比）により決定される。スイ
ッチングトランジスタ１５３ｂの電流駆動力を、比較的
大きくした場合、この待機状態から動作状態への移行時
において、スイッチングトランジスタ１５３ｃのソース
へ、比較的大きな電流を供給して、このスイッチングト
ランジスタ１５３ｃのドレイン−ソース間電圧差を大き
くすることができ、大きな電流駆動力をもって、副電源
線１０８を充電することができる。また待機状態時にお
いて、スイッチングトランジスタ１５３ｃにより、サブ
スレッショルド電流を設定することができ、副電源線１
０８上の電圧レベルを所望の電圧レベルに設定すること
ができる。この場合、スイッチングトランジスタ１５３
ａおよび１５３ｂの電流駆動力に対する制限が緩和さ
れ、回路の設計が容易となる。

【００７９】図８は、この変更例の制御信号発生部の構
成を概略的に示す図である。図８において、制御信号発
生部は、外部から与えられる内部回路動作開始指示信号
φａｔの活性化に応答してセットされかつ外部から与え
られる内部回路動作終了指示信号φｐｒの活性化に応答
してリセットされるセット／リセットフリップフロップ
１６０ａと、このセット／リセットフリップフロップ１
６０ａの出力／Ｑからの出力信号を反転して制御信号Ｓ
Ｗを生成するインバータ１６０ｂと、インバータ１６０
ｂからの制御信号ＳＷを反転して、制御信号／ＳＷ３を
生成するインバータ１６０ｃと、インバータ１６０ｂか
らの制御信号ＳＷの立上がりに応答して一定期間Ｌレベ
ルに立下がるワンショットのパルス信号を発生するワン
ショットパルス発生回路１６０ｄと、インバータ１６０
ｃからの制御信号／ＳＷ３とワンショットパルス発生回
路１６０ｄからの制御信号／ＳＷ２の論理の一致／不一
致を検出する一致検出回路１６０ｅを含む。この一致検
出回路１６０ｅから、制御信号／ＳＷ１が出力される。

【００８０】この図８に示す構成においては、内部回路
動作時においては、外部からの内部回路動作開始指示信
号φａｔが活性状態となり、フリップフロップ１６０ａ
がセットされ、その出力Ｑからの信号がＬレベルに立下
がり、応じてインバータ１６０ｂからの制御信号ＳＷが
Ｈレベルに立上がり、またインバータ１６０ｃからの制
御信号／ＳＷ３が、Ｌレベルに立下がる。このときま
た、ワンショットパルス発生回路１６０ｄからの制御信
号／ＳＷ２が所定期間Ｌレベルに立下がる。この制御信
号／ＳＷ２がＨレベルに立上がると、一致検出回路１６
０ｅからの制御信号／ＳＷ１が、Ｌレベルに立下がる。

【００８１】待機状態においては、制御信号／ＳＷ３お
よび／ＳＷ２は、ともにＨレベルになり、一致検出回路
１６０ｅからの制御信号／ＳＷ１は、Ｈレベルとなる。
このように、一致検出回路１６０ｅを用いることによ
り、制御信号／ＳＷ３および／ＳＷ２の論理レベルが異
なるときのみ、この制御信号／ＳＷ１をＬレベルの活性
状態へ駆動することができる。

【００８２】内部回路動作の完了時においては、外部か
らの内部回路動作完了指示信号φｐｒが、活性状態とな
り、セット／リセットフリップフロップ１６０ａがリセ
ットされ、その出力／Ｑからの信号がＨレベルに立上が
り、制御信号ＳＷがＬレベルへ駆動され、またインバー
タ１６０ｃからの制御信号／ＳＷ３がＨレベルへ駆動さ
れる。これにより、一致検出回路１６０ｅからの制御信
号／ＳＷ１が再び、Ｈレベルへ駆動され、待機状態とな
る。

【００８３】なお、この図８に示す構成においては、た
とえばシンクロナスＤＲＡＭなどに用いられるコマンド
の形で、内部回路動作モードが指定されている。しかし
ながら、図８において括弧内で示すように、通常のＤＲ
ＡＭのように、外部からのロウアドレスストローブ信号
／ＲＡＳまたはコラムアドレスストローブ信号／ＣＡＳ
が、内部回路動作開始指示信号および内部回路動作終了
指示信号として与えられてもよい。この場合には、セッ
ト／リセットフリップフロップ１６０ａは必要なく、イ
ンバータ１６０ｂに、ロウアドレスストローブ信号／Ｒ
ＡＳまたはコラムアドレスストローブ信号／ＣＡＳが与
えられればよい。

【００８４】以上のように、この発明の実施の形態１に
従えば、副電源線上の電圧を一方動作電源電圧として利
用する内部回路の動作開始時、所定期間、外部電源ノー
ドを副電源線に電気的に接続するように構成しているた
め、この副電源線の電圧を、高速で、所定の電圧レベル
へ駆動することができる。また、この内部回路動作モー
ド時において、入力信号の変化に合わせて、外部電源ノ
ードと副電源線とを電気的に接続する構成とすれば、内
部回路の動作に応じて、副電源線へ電流を供給すること
ができ、この副電源線上の電圧の低下を抑制することが
できる。

【００８５】なお、図１および図６に示す構成において
は、外部電源ノードを副電源線に電気的に接続してい
る。しかしながら、接地電圧ＧＮＤよりも低い負の電圧
を供給するノードと副接地線とを、内部回路動作時にお
いて、所定期間電気的に接続する構成が用いられてもよ
い。この場合、副接地線の電圧レベルを、高速で、接地
電圧レベルへ駆動することができる。この副接地線に対
する構成としては、スイッチ回路１０３に含まれるｐチ
ャネルＭＯＳトランジスタに代えて、ｎチャネルＭＯＳ
トランジスタが用いられればよい。

【００８６】また、図８に示す構成において、制御信号
／ＳＷ１は、入力信号ＩＮの変化に応じて、所定期間活
性状態とされる構成（図５参照）が併せて用いられても
よい。また、外部電源ノードでなく、内部高電圧Ｖｐｐ
を供給するノードが副電源線に接続される構成が用いら
れてもよい。

【００８７】［実施の形態２］図９は、この発明の実施
の形態２に従う半導体装置の要部の構成を示す図であ
る。図９においては、内部回路の活性化信号ＡＣＴの活
性化時活性化され、基準電圧Ｖｒｅｆと副電源線１０８
上の電圧を比較する比較器２０１と、比較器２０１の出
力信号に従って外部電源ノード１０１から副電源線１０
８へ電流を供給するｐチャネルＭＯＳトランジスタで構
成されるドライブトランジスタ２０２が設けられる。ス
イッチ回路としては、主電源線１０７と副電源線１０８
との間に、制御信号／ＳＷの活性化に応答して導通する
ｐチャネルＭＯＳトランジスタで構成されるスイッチン
グトランジスタ１０３ａが設けられる。他の構成は、先
の図１に示す構成と同じであり、対応する部分には同一
参照番号を付し、その詳細説明は省略する。

【００８８】ドライブトランジスタ２０２およびスイッ
チングトランジスタ１０３ａのＶｇｓ＝０におけるサブ
スレッショルドリーク電流は、内部回路１１１における
Ｖｇｓ＝０におけるサブスレッショルドリーク電流の合
計よりも小さくされている。次に、この図９に示す半導
体装置の動作を、図１０に示す信号波形図を参照して説
明する。

【００８９】待機状態においては、制御信号ＳＷおよび
／ＳＷならびに活性化信号ＡＣＴが、すべて非活性状態
にあり、スイッチングトランジスタ１０３ａおよび１０
４が非導通状態にあり、比較回路２０１が非活性状態に
ある。比較回路２０１は、非活性状態のときには、比較
動作を行なわず、外部電源電圧ｅｘｔＶｃｃレベルのＨ
レベルの信号を出力し、ドライブトランジスタ２０２を
非導通状態に保持する。したがって、この状態において
は、副電源線１０８には、トランジスタ２０２および１
０３ａを介してサブスレッショルドリーク電流が流れ
る。この副電源線１０８上の電圧ＳＶｃｃは、内部回路
１１１におけるサブスレッショルドリーク電流とトラン
ジスタ２０２および１０３ａの供給するサブスレッショ
ルド電流とが釣り合った状態に保持される。一方、スイ
ッチングトランジスタ１０４は、副接地線１０９からの
電流を、接地ノード１０５へ主接地線１０５を介して放
電するが、この場合、スイッチングトランジスタ１０４
のＶｇｓ＝０におけるサブスレッショルド電流は、内部
回路１１１からのＶｇｓ＝０におけるサブスレッショル
ド電流よりも小さいため、副接地線１０９上の電圧レベ
ルは、接地電圧レベルよりも上昇する。

【００９０】内部回路１１１が動作するときには、時刻
ｔ１において、制御信号ＳＷおよび／ＳＷが活性化さ
れ、また活性化信号ＡＣＴも活性状態へ駆動される。こ
の状態においては、スイッチングトランジスタ１０３ａ
および１０４がともに導通状態となり、主電源線１０７
が副電源線１０８に電気的に接続され、また主接地線１
１０が、副接地線１０９に電気的に接続される。このと
き、主電源線１０７上の電圧Ｖｃｃと副電源線１０８上
の電圧ＳＶｃｃの電圧レベルの差が小さく、スイッチン
グトランジスタ１０３ａの供給電流量は小さい。一方、
比較回路２０１は、活性化信号ＡＣＴの活性化に応答し
て活性化され、副電源線１０８上の電圧ＳＶｃｃと基準
電圧Ｖｒｅｆとを比較する。基準電圧Ｖｒｅｆは、主電
源線１０７上の電圧Ｖｃｃの電圧レベルを決定している
（降圧回路１０２が、基準電圧Ｖｒｅｆのレベルに電源
電圧Ｖｃｃを設定する）。また、この状態においては、
比較回路２０１の出力信号がローレベルとなり、ドライ
ブトランジスタ２０２のコンダクタンスが小さくなり、
外部電源ノード１０１から、副電源線１０８へ電流が供
給される。ドライブトランジスタ２０２のソースは、外
部電源電圧ｅｘｔＶｃｃを受けており、スイッチングト
ランジスタ１０３ａよりは大きなドレイン電流を副電源
線１０８へ供給する。したがって、高速で、この副電源
線１０８上の電圧ＳＶｃｃが上昇し、内部電源電圧Ｖｃ
ｃレベルに到達する。

【００９１】時刻ｔ２において、この副電源線１０８上
の電圧ＳＶｃｃが安定化すると、以降、内部回路１１１
が、作動状態とされ、入力信号ＩＮに従って所定の動作
を実行する。

【００９２】また内部回路１１１が、この入力信号ＩＮ
に応じて動作して、副電源線１０８上の電圧ＳＶｃｃを
消費したとき、比較回路２０１の比較動作により、ドラ
イブトランジスタ２０２が外部電源ノード１０１から電
流を副電源線１０８上に供給する。したがって、この内
部回路１１１の動作時において、副電源線１０８上の電
圧ＳＶｃｃが低下するのを抑制することができる。スイ
ッチングトランジスタ１０３ａを介してこの主電源線１
０７から電流が供給される構成に比較し、動作状態にお
ける副電源線１０８上の電圧レベルの所定電圧レベルへ
の回復がより高速化される。

【００９３】なお、図９に示す構成において、主電源線
１０７に対し、常時動作する内部降圧回路１０２が設け
られている。しかしながら、この主電源線１０７に対
し、さらに、比較回路２０１およびドライブトランジス
タ２０２と同様の構成を有し、内部回路の動作時に活性
化される内部降圧回路が設けられていてもよい。この場
合、内部回路１１１に含まれる論理回路が、主電源線１
０７上の電圧を消費するとき、この主電源線１０７上の
電圧Ｖｃｃレベルの低下を抑制することができ、応じて
副電源線１０８上の電圧ＳＶｃｃの電圧レベルの低下を
も抑制することができる。通常は、常時動作する内部降
圧回路１０２は、スタンバイ状態時における消費電流を
低減するため、電流駆動力は、比較的小さくされている
ためである（単に待機状態における電源電圧Ｖｃｃレベ
ルのリーク電流による低下を防止する機能を備えている
だけであるため）。

【００９４】なお、活性化信号ＡＣＴは、制御信号ＳＷ
と同じ信号であってもよい。また、この活性化信号ＡＣ
Ｔは、内部回路１１１の動作時に活性化されればよく、
たとえば、ロウアドレスストローブ信号／ＲＡＳまたは
コラムアドレスストローブ信号／ＣＡＳなどの内部制御
信号を利用することができる。

【００９５】以上のように、この発明の実施の形態２に
従えば、副電源線上の電圧と、基準電圧とを比較する比
較回路の出力信号に従って、外部電源ノードから副電源
線へ電流を供給するように構成しているため、内部回路
動作時における副電源線の電圧低下を抑制し、また、そ
の低下時元の電圧レベルへの回復速度を速くすることが
でき、内部回路を安定に動作させることができる。

【００９６】［実施の形態３］図１１は、この発明の実
施の形態３に従う半導体装置の構成を示す図である。図
１１において、主電源線１０７は、電源ノード２０９に
接続される。この電源ノード２０９は、外部電源ノード
であってもよく、また内部降圧回路の出力ノードであっ
てもよい。主電源線１０７と副電源線１０８の間には、
制御信号／ＳＷの活性化に応答して導通するｐチャネル
ＭＯＳトランジスタで構成されるスイッチングトランジ
スタ１０３ａが接続され、また、主接地線１１０と副接
地線１０９の間には、制御信号ＳＷの活性化に応答して
導通するｎチャネルＭＯＳトランジスタで構成されるス
イッチングトランジスタ１０４が接続される。これらの
制御信号ＳＷおよび／ＳＷは、内部回路１１１の動作時
に活性状態へ駆動される。

【００９７】この図１１に示す構成においては、さら
に、制御信号ＳＷを受けるドライバ２１０と、このドラ
イバ２１０の出力信号に従って副電源線１０８に電極ノ
ード２１４を介して電荷を供給する容量２１１と、制御
信号／ＳＷを受けるドライバ２１２と、ドライバ２１２
の出力信号に従って、副接地線１０９から電極ノード２
１５を介して電荷を引抜く容量２１３が設けられる。ド
ライバ２１０および２１２は、比較的大きな電流駆動力
を有しており、高速で、対応の容量２１１および２１３
を駆動する。次に、この図１１に示す半導体装置の動作
を図１２に示す信号波形図を参照して説明する。

【００９８】待機状態においては、制御信号ＳＷおよび
／ＳＷは非活性状態にあり、スイッチングトランジスタ
１０３ａおよび１０４は非導通状態にある。この状態に
おいては、ドライバ２１０の出力信号はＬレベルにあ
り、また、ドライバ２１２の出力信号はＨレベルにあ
り、容量２１１および２１３の電極ノード２１４および
２１５は、それぞれ副電源線１０８上の電圧ＳＶｃｃお
よび副接地線１０９上の電圧ＳＧＮＤレベルに充電され
る。副電源線１０８の電圧レベルは、スイッチングトラ
ンジスタ１０３ａおよび内部回路１１１のサブスレッシ
ョルド電流により決定され、主電源線１０７上の電圧Ｖ
ｃｃレベルよりも低い電圧レベルになる。一方、副接地
線１０９上の電圧ＳＧＮＤも、その電圧レベルが、内部
回路１１１およびスイッチングトランジスタ１０９のサ
ブスレッショルド電流により決定され、主接地線１１０
上の接地電圧ＧＮＤよりも高い電圧レベルになる。

【００９９】内部回路１１１が動作するときには、図１
２に示す時刻ｔ１において制御信号ＳＷおよび／ＳＷが
活性化され、スイッチングトランジスタ１０３ａおよび
１０４が導通し、主電源線１０７が副電源線１０８に電
気的に接続され、また副接地線１０９が、主接地線１１
０に電気的に接続される。このとき、また、ドライバ２
１０の出力信号がＬレベルからＨレベルに立上がり、容
量２１１が、電荷をその電極ノード２１４を介して副電
源線１０８上に供給する。これにより、副電源線１０８
上の電圧ＳＶｃｃが、高速で上昇する。一方、ドライバ
２１２の出力信号が、補の制御信号／ＳＷの立下がりに
応答してＨレベルからＬレベルに立下がり、容量２１３
は、その電極ノード２１５から電荷を引抜き、副接地線
１０９上の電圧ＳＧＮＤを高速で低下させる。これによ
り、副電源線１０８および副接地線１０９上の電圧が、
高速で元の電圧レベルに復帰する。

【０１００】容量２１１および２１３の容量値は、この
副電源線１０８および副接地線１０９に接続される寄生
容量の大きさに従って適当な大きさに設定される。ここ
で、容量２１１が、副電源線１０８の電圧変化に及ぼす
影響ΔＶは、ほぼ次式で表わされる。

【０１０１】ΔＶ＝Ｖｃｃ・Ｃａ／（Ｃａ＋Ｃｐ） ここで、Ｖｃｃは、ドライバ２１０の出力信号の振幅を
示し、Ｃａは、容量２１１の容量値を示し、Ｃｐは、副
電源線１０８の寄生容量の大きさを示す。副接地線１０
９に対する容量２１３の影響の度合いは、上式の符号を
変えたものとなる。

【０１０２】したがって、このドライバ２１０および２
１２の出力信号に従って、容量２１１および２１３を駆
動することにより、高速で副電源線１０８および副接地
線１０９の電圧レベルを元の電圧レベルへ回復させるこ
とができる。

【０１０３】時刻ｔ２において、内部回路１１１の動作
が完了すると、制御信号ＳＷおよび／ＳＷが、再び非活
性状態となり、スイッチングトランジスタ１０３ａおよ
び１０４が非導通状態となる。このとき、ドライバ２１
０の出力信号がＨレベルからＬレベルに低下し、応じて
副電源線１０８上の電圧ＳＶｃｃが、容量２１１により
低下する。同様に、また副接地線１０９の電圧ＳＧＮＤ
が、ドライバ２１２および容量２１３により、上昇す
る。これらの副電源線１０８および副接地線１０９上の
電圧ＳＶｃｃおよびＳＧＮＤが、再び内部回路１１１お
よびスイッチングトランジスタ１０３ａおよび１０４の
サブスレッショルドリーク電流により、所定の電圧レベ
ルに安定化する。

【０１０４】制御信号ＳＷおよび／ＳＷは、内部回路１
１１の動作状態の期間を決定する信号に基づいて生成さ
れればよい。

【０１０５】以上のように、この発明の実施の形態３に
従えば、内部回路の動作モード変更時、副電源供給線を
容量を介して充電または放電するように構成しているた
め、副電源供給線の電圧レベルの回復のために別にスイ
ッチングトランジスタを設ける必要がなく、待機状態時
におけるサブスレッショルド電流が増加するのを抑制す
ることができるとともに、高速で副電源供給線の電圧レ
ベルを所定の電圧レベルに回復させることができる。ま
た、容量素子を用いて副電源供給線へ／から電荷を供給
／放出するように構成しているため、スイッチングトラ
ンジスタを介して電流を流す場合に比べて、スイッチン
グトランジスタのチャネル抵抗などの影響がなく、高速
で電荷を副電源供給線へ伝達して、副電源供給線上の電
圧レベルを変化させることができる。

【０１０６】また、高速で、副電源供給線の電圧レベル
が所定電圧レベルに回復するため、内部回路を速いタイ
ミングで動作させることができる。

【０１０７】［実施の形態４］図１３は、この発明の実
施の形態４の半導体装置の構成を示す図である。図１３
においては、副電源線１０８および副接地線１０９にそ
れぞれ電極ノード２５１および２５３が接続される容量
２５０および２５２と、制御信号ＳＷおよび／ＳＷに従
ってこれらの容量２５０および２５２を駆動するドライ
ブ回路２６０が設けられる。主電源線１０７と副電源線
１０８の間には制御信号／ＳＷの活性化に応答して導通
するスイッチングトランジスタ１０３ａが設けられ、副
接地線１０９と主接地線１１０の間には、制御信号ＳＷ
の活性化に応答して導通するスイッチングトランジスタ
１０４が設けられる。内部回路１１１が、これらの電源
供給線上の電圧を動作電源電圧として動作し、入力信号
ＩＮに従って所定の処理を行なう。主電源線１０７は、
電源ノード２０９に接続され、主接地線１１０は接地ノ
ード１０５に接続される。この電源ノード２０９は、外
部電源ノードであってもよく、また内部降圧回路の出力
ノードであってもよい。

【０１０８】ドライブ回路２６０は、制御信号ＳＷの活
性化に応答して導通し、中間電圧Ｖｃｃ／２をノード２
７０を介して容量２５０へ伝達するｎチャネルＭＯＳト
ランジスタ２６０ａと、制御信号／ＳＷの非活性化に応
答して導通し、ノード２７０を接地ノード１０５に電気
的に接続するｎチャネルＭＯＳトランジスタ２６０ｂ
と、制御信号／ＳＷの活性化に応答して導通し、中間電
圧Ｖｃｃ／２をノード２７２を介して容量２５２へ伝達
するｐチャネルＭＯＳトランジスタ２６０ｃと、制御信
号ＳＷの非活性化に応答して導通し、電源ノード２０９
上の電圧Ｖｃｃをノード２７２へ伝達するｐチャネルＭ
ＯＳトランジスタ２６０ｄを含む。次に、この図１３に
示す半導体装置の動作を図１４に示す信号波形図を参照
して説明する。

【０１０９】内部回路１１１の待機状態においては、制
御信号ＳＷは、接地電圧レベルのＬレベルの非活性状態
にあり、また制御信号／ＳＷは、電源電圧Ｖｃｃレベル
のＨレベルの非活性状態にある。この状態においては、
スイッチングトランジスタ１０３ａおよび１０４はとも
に非導通状態にあり、副電源線１０８上の電圧ＳＶｃｃ
および副接地線１０９上の電圧ＳＧＮＤは、内部回路１
１１のサブスレッショルド電流とスイッチングトランジ
スタ１０３ａおよび１０４のサブスレッショルド電流に
より決定される電圧レベルに設定される。

【０１１０】ドライブ回路２６０においては、ＭＯＳト
ランジスタ２６０ｂが導通状態にあり、一方、ＭＯＳト
ランジスタ２６０ａが非導通状態にあり、ノード２７０
は、接地電圧ＧＮＤの電圧レベルに充電される。また、
ＭＯＳトランジスタ２６０ｃが非導通状態にあり、かつ
ＭＯＳトランジスタ２６０ｄが導通状態にあり、ノード
２７２が、電源電圧Ｖｃｃレベルに充電される。容量２
５０および２５２の電極ノード２５１および２５３は、
それぞれ電圧ＳＶｃｃおよびＳＧＮＤレベルに充電され
る。

【０１１１】内部回路１１１が動作を始めるとき、時刻
ｔ１において、制御信号ＳＷおよび／ＳＷが活性状態へ
駆動される。制御信号ＳＷおよび／ＳＷの活性化に応答
してスイッチングトランジスタ１０３ａおよび１０４が
導通し、副電源線１０８上の電圧ＳＶｃｃの電圧レベル
が上昇し、また副接地線１０９上の電圧ＳＧＮＤの電圧
レベルが低下する。このとき、また、ドライブ回路２６
０においては、ＭＯＳトランジスタ２６０ｂが非導通状
態となり、かつＭＯＳトランジスタ２６０ａが導通し、
ノード２７０の電圧レベルが、接地電圧ＧＮＤレベルか
ら中間電圧Ｖｃｃ／２のレベルに上昇する。このノード
２７０の電圧レベルの上昇に従って容量２５０によるチ
ャージポンプ動作により、副電源線１０８に電極ノード
２５１を介して電荷が供給され、この副電源線１０８上
の電圧ＳＶｃｃが高速で元の電圧Ｖｃｃレベルに復帰す
る。また、ＭＯＳトランジスタ２６０ｃが導通し、一方
ＭＯＳトランジスタ２６０ｄが非導通状態となり、ノー
ド２７２の電圧レベルが、電源電圧Ｖｃｃのレベルから
中間電圧Ｖｃｃ／２のレベルに低下し、容量２５２のチ
ャージポンプ動作により副接地線１０９上の電圧ＳＧＮ
Ｄが低下する。これらの一連の動作により、高速で、副
電源線１０８上の電圧ＳＶｃｃおよび副接地線１０９上
の電圧ＳＧＮＤが所定の電圧レベルに到達する。

【０１１２】ドライブ回路２６０おいては、ノード２７
２の電圧レベルが電源電圧Ｖｃｃから中間電圧Ｖｃｃ／
２に低下するとき、ノード２７２に充電されていた電荷
が、ＭＯＳトランジスタ２６０ｃおよび２６０ａを介し
てノード２７０へ伝達され、ノード２７０の充電に再利
用され、消費電流を低減する。

【０１１３】次に、内部回路１１１の動作が完了する
と、時刻ｔ２において、制御信号ＳＷおよび／ＳＷが非
活性状態となり、スイッチングトランジスタ１０３ａお
よび１０４が非導通状態となる。またドライブ回路２６
０においては、ＭＯＳトランジスタ２６０ｂが導通し、
ＭＯＳトランジスタ２６０ａが非導通状態となり、ノー
ド２７０が接地電圧レベルへ駆動される。また、ＭＯＳ
トランジスタ２６０ｃが非導通状態となり、ＭＯＳトラ
ンジスタ２６０ｄが導通し、ノード２７２が再び電源電
圧Ｖｃｃレベルに充電される。

【０１１４】この図１３に示す構成において、容量２５
０および２５２へ与えられる信号の振幅は、Ｖｃｃ／２
であるが、容量２５０および２５２の容量値を、適当な
値に設定することにより、高速で電圧ＳＶｃｃおよびＳ
ＧＮＤを変化させることができる。また、内部回路動作
開始時、容量２５２の電極ノード２７２に充電された電
荷が、容量２５０の電極ノード２７０の充電のために再
利用される。したがって、この容量２５０および２５２
駆動時における消費電流を低減することができる。

【０１１５】また、副電源線１０８および副接地線１０
９の電圧回復のために、余分のスイッチングトランジス
タを設ける必要がなく、待機状態におけるサブスレッシ
ョルドリーク電流の増加を抑制することができる。ま
た、容量２５０および２５２を介して電荷を供給するこ
とにより、副電源線１０８および副接地線１０９の電圧
レベルを変化させており、高速で、電圧ＳＶｃｃおよび
ＳＧＮＤを変化させることができる。

【０１１６】［変更例］図１５は、この発明の実施の形
態４の変更例の構成を示す図である。

【０１１７】図１５において、ドライブ回路２６０の構
成が図１３に示す構成と異なる。他の構成は図１３に示
す構成と同じである。この図１５に示すドライブ回路２
６０は、制御信号／ＳＷの活性化に応答して導通し、電
源ノード２０９上の電圧Ｖｃｃをノード２７４に伝達す
るｐチャネルＭＯＳトランジスタ２６０ｆと、制御信号
ＳＷの非活性化時導通し、中間電圧Ｖｃｃ／２をノード
２７４に伝達するｐチャネルＭＯＳトランジスタ２６０
ｅと、制御信号／ＳＷの非活性化時導通し、中間電圧Ｖ
ｃｃ／２をノード２７６に伝達するｎチャネルＭＯＳト
ランジスタ２６０ｇと、制御信号ＳＷの活性化時導通
し、ノード２７６に接地電圧ＧＮＤを伝達するｎチャネ
ルＭＯＳトランジスタ２６０ｈを含む。ノード２７４と
副電源線１０８の間に容量２５０が接続され、ノード２
７６と副接地線１０９の間に容量２５２が接続される。
次に、この図１５に示すドライブ回路の動作を、図１６
に示す信号波形図を参照して説明する。

【０１１８】内部回路１１１の非活性状態、すなわち待
機状態においては、制御信号ＳＷおよび／ＳＷはともに
非活性状態にあり、スイッチングトランジスタ１０３ａ
および１０４は非導通状態にある。ドライブ回路２６０
においては、ＭＯＳトランジスタ２６０ｅおよび２６０
ｇが導通し、中間電圧Ｖｃｃ／２をノード２７４および
２７６へそれぞれ伝達する。ＭＯＳトランジスタ２６０
ｆおよび２６０ｈは非導通状態にある。この状態におい
て、副電源線１０８および副接地線１０９の電圧は、ス
イッチングトランジスタ１０３ａおよび１０４と内部回
路１１１のサブスレッショルド電流により決定される。
容量２５０および２５２はそれぞれ一方電極ノードが、
副電源線１０８および副接地線１０９上の電圧レベルに
充電され、他方電極ノードへは、中間電圧Ｖｃｃ／２が
与えられる。この状態においては、副電源線１０８の電
圧ＳＶｃｃは、電源電圧Ｖｃｃよりも低く、一方、副接
地線１０９上の電圧ＳＧＮＤは、接地電圧ＧＮＤよりも
高い電圧レベルにある。

【０１１９】内部回路が動作するとき、時刻ｔ１におい
て制御信号ＳＷおよび／ＳＷが活性化され、ＭＯＳトラ
ンジスタ２６０ｅおよび２６０ｇが非導通状態となる。
一方、スイッチングトランジスタ１０３ａおよび１０４
が導通し、主電源線１０７が副電源線１０８に電気的に
接続され、また主接地線１１０が、副接地線１０９に電
気的に接続される。

【０１２０】このとき、またドライブ回路２６０におい
ては、ＭＯＳトランジスタ２６０ｆが導通し、電源ノー
ド２０９からの電源電圧Ｖｃｃをノード２７４を介して
容量２５０へ与える。これにより、容量２５０は、その
電極ノードの電圧変化に従って、副電源線１０８へ電荷
を供給し、電源電圧ＳＶｃｃの電圧レベルを上昇させ
る。一方、ＭＯＳトランジスタ２６０ｈが導通し、ノー
ド２７６を中間電圧レベルから接地電圧レベルへ放電す
る。これにより、容量２５２が副接地線１０９から電荷
を引抜き、この副電源線１０９上の電圧ＳＧＮＤのレベ
ルを低下させる。これにより、電圧ＳＶｃｃおよびＳＧ
ＮＤが、高速で所定電圧レベルに回復する。

【０１２１】内部回路１１１の動作完了時においては、
時刻ｔ２において、制御信号ＳＷおよび／ＳＷが再び非
活性状態に駆動される。この状態において、スイッチン
グトランジスタ１０３ａおよび１０４が非導通状態とな
り、またＭＯＳトランジスタ２６０ｆおよび２６０ｈが
非導通状態となる。ＭＯＳトランジスタ２６０ｅおよび
２６０ｇが導通し、中間電圧Ｖｃｃ／２レベルにノード
２７４および２７６を駆動する。このとき、電源電圧Ｖ
ｃｃレベルに充電されているノード２７４の電荷がＭＯ
Ｓトランジスタ２６０ｅおよび２６０ｇを介してノード
２７６へ伝達され、このノード２７６を中間電圧レベル
に駆動するために利用される。ノード２７４の電圧低下
時において、副電源線１０８上の電圧ＳＶｃｃの電圧レ
ベルが低下し、またノード２７６の電圧レベル上昇時、
副接地線１０９上の電圧ＳＧＮＤの電圧レベルも上昇す
る。これにより、待機状態移行時においては、内部回路
１１１のＭＯＳトランジスタのゲート電圧が一旦、強い
逆バイアス状態に設定され、サブスレッショルドリーク
電流が抑制される。この図１５に示すドライブ回路２６
０においては、振幅Ｖｃｃ／２の信号により、容量２５
０および２５２を介して副電源線１０８および副接地線
１０９を駆動しており、高速で、電圧ＳＶｃｃおよびＳ
ＧＮＤを所定電圧レベルに駆動することができる。ま
た、内部回路の動作完了時において待機状態への移行
時、ドライブ回路２６０においては、ノード２７４に蓄
積された電荷が、ノード２７６へ伝達されて、その電圧
レベル上昇に再利用され、消費電流を低減することがで
きる。

【０１２２】以上のように、この実施の形態４に従え
ば、副電源線および副接地線を、振幅Ｖｃｃ／２の中間
電圧レベルのドライブ信号を受ける容量を介して駆動し
ており、またドライブ回路においては内部ノードの充電
のために蓄積電荷を再利用しており、消費電流を増加さ
せることなく、高速で副電源線および副接地線上の電圧
を所望の電圧レベルに到達させることができる。また、
容量を用いて副電源線および副接地線の電圧レベルを変
化させており、ＭＯＳトランジスタを用いて電流を供給
する構成に比べて、より高速で、電圧変化を生じさせる
ことができる。また、余分なスイッチングトランジスタ
を副電源線および副接地線に設ける必要がなく、待機状
態時におけるサブスレッショルド電流の増加を抑制する
ことができる。

【０１２３】［実施の形態５］図１７は、この発明の実
施の形態５に従う半導体装置の構成を示す図である。図
１７において、副電源線１０８に対し、内部回路３１１
の動作時における副電源線１０８上の電圧ＳＶｃｃの低
下を補償するためのドライブ回路３００が設けられ、副
接地線１０９に対しては、この内部回路３１１の動作時
における副接地線１０９上の電圧ＳＧＮＤの上昇を防止
するためのドライブ回路３０２が設けられる。内部回路
３１１は、主電源線１０７、副電源線１０８、副接地線
１０９および主接地線１１０上の電圧を利用する。この
内部回路３１１における内部構成要素に対する電源の接
続は、各内部構成要素の待機状態時における出力信号の
状態により決定される。

【０１２４】ドライブ回路３００は、ドライブ信号ＤＲ
Ｖを受けるｐチャネルＭＯＳトランジスタで構成される
容量３００ａと、クロック信号ＣＬＫがＬレベルのとき
に導通し、ノード３０１ａを電源電圧Ｖｃｃレベルに充
電するｐチャネルＭＯＳトランジスタ３００ｂと、クロ
ック信号／ＣＬＫのＬレベルに応答して導通し、ノード
３０１ａに蓄積された電荷を副電源線１０８上に伝達す
るｐチャネルＭＯＳトランジスタ３００ｃと、ドライブ
信号／ＤＲＶを受けるｐチャネルＭＯＳトランジスタで
構成される容量３００ｄと、クロック信号／ＣＬＫがＬ
レベルのときに導通し、ノード３０１ｂを電源電圧Ｖｃ
ｃレベルに充電するｐチャネルＭＯＳトランジスタ３０
０ｅと、クロック信号ＣＬＫのＬレベルに応答して導通
し、ノード３０１ｂに蓄積された電荷を副電源線１０８
上に伝達するｐチャネルＭＯＳトランジスタ３００ｆを
含む。容量３００ａおよび３００ｄとして、ｐチャネル
ＭＯＳトランジスタが用いられているのは、この副電源
線１０８上の電圧が、ドライブ信号ＤＲＶおよび／ＤＲ
ＶのＨレベル以上の電圧レベルとなるためである。

【０１２５】ドライブ回路３０２は、ドライブ信号ＤＲ
Ｖを受けるｎチャネルＭＯＳトランジスタで構成される
容量３０２ａと、クロック信号ＣＬＫのＨレベルに応答
して導通し、ノード３０３ａを接地電圧レベルに放電す
るｎチャネルＭＯＳトランジスタ３０２ｂと、クロック
信号／ＣＬＫのＨレベルに応答して導通し、ノード３０
３ａへ副接地線１０９上に蓄積された電荷を伝達するｎ
チャネルＭＯＳトランジスタ３０２ｃと、ドライブ信号
／ＤＲＶを受けるｎチャネルＭＯＳトランジスタで構成
される容量３０２ｄと、クロック信号／ＣＬＫのＨレベ
ルに応答して導通し、ノード３０３ｂを接地電圧レベル
に放電するｎチャネルＭＯＳトランジスタ３０２ｅと、
クロック信号ＣＬＫのＨレベルに応答して導通し、ノー
ド３０３ｂへ、副接地線１０９上の電荷を伝達するｎチ
ャネルＭＯＳトランジスタ３０２ｆを含む。容量３０２
ａおよび３０２ｄとして、ｎチャネルＭＯＳトランジス
タが用いられているのは、ノード３０３ａおよび３０３
ｂの電圧レベルが、ドライブ信号ＤＲＶおよび／ＤＲＶ
のＬレベルの電圧レベル以下となるためである。

【０１２６】ドライブ信号ＤＲＶおよび／ＤＲＶは、内
部回路３１１の動作時、所定の周期で活性状態へ駆動さ
れ、またクロック信号ＣＬＫおよび／ＣＬＫも内部回路
３１１の動作時に発生される。これらのドライブ信号Ｄ
ＲＶおよび／ＤＲＶならびにクロック信号ＣＬＫおよび
／ＣＬＫの発生態様については後に説明する。次に、こ
の図１７に示す半導体装置の動作を図１８に示す信号波
形図を参照して説明する。

【０１２７】内部回路３１１の動作時においては、この
内部回路３１１の活性化信号に従って所定の周期でクロ
ック信号ＣＬＫおよび／ＣＬＫならびにドライブ信号Ｄ
ＲＶおよび／ＤＲＶが変化する。クロック信号ＣＬＫお
よび／ＣＬＫが、ドライブ信号ＤＲＶおよび／ＤＲＶよ
りも早いタイミングで変化する。内部回路３１１の活性
化時、制御信号／ＳＷおよびＳＷも活性状態にあり、ス
イッチングトランジスタ１０３ａおよび１０４は導通状
態にあり、主電源線１０７と副電源線１０８とは電気的
に接続され、また副接地線１０９は、主接地線１１０に
電気的に接続される。

【０１２８】図１８に示す時刻ｔ０において、クロック
信号ＣＬＫがＨレベルに立上がり、またクロック信号／
ＣＬＫがＬレベルに立下がると、ドライブ回路３００に
おいて、ＭＯＳトランジスタ３００ｃが導通し、一方、
ＭＯＳトランジスタ３００ｆが非導通となり、それま
で、ＭＯＳトランジスタ３００ｂにより電源電圧Ｖｃｃ
レベルに充電されていたノード３０１ａが副電源線１０
８に電気的に接続され、一方、ノード３０１ｂが、副電
源線１０８から切離される。ノード３０１ｂは、ＭＯＳ
トランジスタ３００ｅにより、電源電圧Ｖｃｃレベルに
充電される。

【０１２９】この状態で、時刻ｔ１においてドライブ信
号ＤＲＶがＨレベルに立上がり、一方、ドライブ信号／
ＤＲＶがＬレベルに立下がる。ノード３０１ａへは、容
量３００ａを介して電荷が供給され、この供給された電
荷が副電源線１０８に伝達され、副電源線１０８上の電
圧ＳＶｃｃの電圧レベルが上昇する。一方、ドライブ信
号／ＤＲＶがＬレベルに立下がっても、ノード３０１ｂ
は、ＭＯＳトランジスタ３００ｅにより、電源電圧Ｖｃ
ｃレベルに保持される。内部回路３１１は、この副電源
線１０８上の電圧ＳＶｃｃを使用して動作する論理回路
を含む。したがって、副電源線１０８上の電圧ＳＶｃｃ
は、その電圧レベルが上昇しており、内部回路３１１動
作時においてこの副電源線１０８上の電圧ＳＶｃｃが、
所定の電圧（Ｖｃｃ）レベルよりも低下するのが防止さ
れ、内部回路３１１は安定に動作することができる。

【０１３０】一方、ドライブ回路３０２においては、時
刻ｔ０におけるクロック信号ＣＬＫの立上がりに応答し
て、ノード３０３ｂが副接地線１０９に電気的に接続さ
れ、一方ノード３０３ａは、副接地線１０９から切離さ
れ、ＭＯＳトランジスタ３０２ｂにより接地電圧レベル
に放電される。

【０１３１】時刻ｔ１においてドライブ信号ＤＲＶがＨ
レベルに立上がり、補のドライブ信号／ＤＲＶがＬレベ
ルに立下がると、ノード３０３ｂの電圧レベルが、それ
までの接地電圧レベルからさらに容量３０２ｄのチャー
ジポンプ動作により低下し、応じて副電源線１０９上の
電圧ＳＧＮＤの電圧レベルも低下する。ノード３０３ａ
は、容量３０２ａからの電荷供給により、その電圧レベ
ルが一旦上昇するが、すぐに、ＭＯＳトランジスタ３０
２ｂにより接地電圧レベルに放電される。

【０１３２】したがって、この内部回路３１１の動作時
において、予め副電源線１０８上の電圧ＳＶｃｃの電圧
レベルを上昇させ、また、副接地線１０９上の電圧ＳＧ
ＮＤの電圧レベルを低下させることにより、内部回路３
１１の動作時においてこれらの電圧ＳＶｃｃおよびＳＧ
ＮＤが消費されても、これらの電圧レベルが中間電圧レ
ベルへ変化するのを防止することができ、内部回路３１
１を安定に動作させることができる（内部回路３１１に
おける実効電圧（動作電源電圧の振幅）が低下するのを
防止することができるため）。

【０１３３】時刻ｔ２において、クロック信号ＣＬＫが
ＨレベルからＬレベルに立下がり、またクロック信号／
ＣＬＫがＬレベルからＨレベルに立上がる。ドライブ回
路３００においては、ＭＯＳトランジスタ３００ｃが非
導通となり、一方、ＭＯＳトランジスタ３００ｆが導通
し、それまでｐチャネルＭＯＳトランジスタ３００ｅに
より電源電圧Ｖｃｃレベルに充電されていたノード３０
１ｂが副電源線１０８に電気的に接続され、一方、ノー
ド３０１ａが、副電源線１０８から切離されかつＭＯＳ
トランジスタ３００ｂにより、電源電圧Ｖｃｃレベルに
充電される。

【０１３４】ドライブ回路３０２においては、ＭＯＳト
ランジスタ３０２ｃが導通し、接地電圧レベルに放電さ
れていたノード３０３ａが副接地線１０９に電気的に接
続され、一方、ノード３０３ｂが副接地線１０９から切
離されかつＭＯＳトランジスタ３０２ｅにより、接地電
圧レベルに放電される。

【０１３５】次いで、時刻ｔ３においてドライブ信号Ｄ
ＲＶがＨレベルからＬレベルに立下がり、一方補のドラ
イブ信号／ＤＲＶがＬレベルからＨレベルに立上がり、
ノード３０１ｂに対し容量３００ｄから電荷が供給さ
れ、応じて副電源線１０８上の電圧ＳＶｃｃの電圧レベ
ルが上昇する。また、ノード３０３ａの電圧レベルが容
量３０２ａにより、接地電圧レベルからさらに低下し、
応じて副接地線１０９上の電圧ＳＧＮＤの電圧レベルも
さらに低下する。この状態において再び内部回路３１１
が動作する。以降、このドライブ回路３００および３０
２の充放電動作がクロック信号ＣＬＫおよび／ＣＬＫな
らびにドライブ信号ＤＲＶおよび／ＤＲＶに従って繰返
される。

【０１３６】内部回路３１１の動作が完了すると、これ
らのクロック信号ＣＬＫおよび／ＣＬＫならびにドライ
ブ信号ＤＲＶおよび／ＤＲＶの活性化が停止される。こ
の内部回路３１１の動作停止時において、クロック信号
ＣＬＫがＨレベル、かつクロック信号／ＣＬＫがＬレベ
ルであれば、ノード３０１ａが副電源線１０８に電気的
に接続され、またノード３０３ｂが副接地線１０９に電
気的に接続される。この場合、ノード３０１ａに設けら
れたＭＯＳトランジスタ３００ｂは、非導通状態であ
り、またノード３０３ｂに設けられたＭＯＳトランジス
タ３０２ｅも非導通状態にある。ドライブ信号ＤＲＶお
よび／ＤＲＶは、その状態は変化しない。したがって、
単に、容量３００ａが副電源線１０８に電気的に接続さ
れ、また副接地線１０９に容量３０２ｄが電気的に接続
される状態となる。スイッチングトランジスタ１０３ａ
および１０４は、非導通状態にある。したがって、この
内部回路３１１の待機状態時においては、ＭＯＳトラン
ジスタ３００ｂからのサブスレッショルド電流およびス
イッチングトランジスタ１０３ａのサブスレッショルド
電流が副電源線１０８に流れ、また副接地線１０９にお
いて、スイッチングトランジスタ１０４およびＭＯＳト
ランジスタ３０２ｅのサブスレッショルド電流が流れ
る。これらのサブスレッショルド電流と内部回路３１１
のサブスレッショルド電流とにより、副電源線１０８上
の電圧ＳＶｃｃは、電源電圧Ｖｃｃレベルよりも低下
し、また副接地線１０９上の電圧ＳＧＮＤも、接地電圧
レベルよりも高くなり、内部回路３１１におけるサブス
レッショルドリーク電流を抑制することができる。

【０１３７】このときドライブ信号ＤＲＶおよび／ＤＲ
Ｖが待機状態時ＨレベルおよびＬレベルであれば、ＭＯ
Ｓキャパシタ３００ａおよび３０２ｄにはチャネルは形
成されず、それらの容量値は十分小さくでき、電圧ＳＶ
ｃｃおよびＳＧＮＤの変化に大きな影響は及ぼさない。

【０１３８】この図１７に示すように、副電源線１０８
および副接地線１０９に対し、内部回路３１１の動作時
に容量を用いて電荷を供給または引抜くことにより、副
電源線および副接地線の電圧レベルが所定のレベルから
変化し、内部回路３１１に対する実効電圧が低下するの
を抑制することができ、安定に動作させることができ
る。

【０１３９】図１９は、内部回路の構成の一例を示す図
である。図１９において、内部回路は、２段の縦続接続
されたインバータを含む。初段のインバータは、ｐチャ
ネルＭＯＳトランジスタＰＱａおよびｎチャネルＭＯＳ
トランジスタＮＱａを含み、次段インバータは、ｐチャ
ネルＭＯＳトランジスタＰＱｂおよびｎチャネルＭＯＳ
トランジスタＮＱｂを含む。ＭＯＳトランジスタＰＱａ
のソースが、副電源線上の電圧ＳＶｃｃを受けるように
接続され、ＭＯＳトランジスタＮＱａのソースは、主接
地線上の電圧ＧＮＤを受けるように接続される。ＭＯＳ
トランジスタＰＱｂのソースが、主電源線上の電圧Ｖｃ
ｃを受けるように接続され、ＭＯＳトランジスタＮＱｂ
のソースは、副接地線上の電圧ＳＧＮＤを受けるように
接続される。

【０１４０】この図１９に示す内部回路の構成におい
て、入力信号ＩＮがＬレベルのとき、ＭＯＳトランジス
タＰＱａが導通する。副電源線上の電圧ＳＶｃｃの電圧
レベルが低下した場合、ＭＯＳトランジスタＰＱａのソ
ース−ゲート間電圧差が小さくなり、応じてこのＭＯＳ
トランジスタＰＱａの電流駆動力が小さくなり、高速で
その出力ノードを充電することができなくなる。次段の
インバータは、このＭＯＳトランジスタＰＱａを介して
与えられるＨレベルの信号を受ける。このとき、副接地
線ＳＧＮＤ上の電圧レベルが上昇した場合、ＭＯＳトラ
ンジスタＮＱｂのゲート−ソース間電圧差が小さくな
り、ＭＯＳトランジスタＮＱｂは、その出力信号ＯＵＴ
を高速で接地電圧レベルへ放電することができない。特
に、副電源線上の電圧ＳＶｃｃが低下しかつ副接地線上
の電圧ＳＧＮＤが上昇した場合、ＭＯＳトランジスタＮ
Ｑｂのゲート−ソース間電圧がさらに小さくなり、ＭＯ
ＳトランジスタＮＱｂの電流駆動力が制限され、高速放
電を行なうことができなくなる。

【０１４１】しかしながら、図１７に示すドライブ回路
を用いて、副電源線上の電圧ＳＶｃｃおよび副接地線上
の電圧ＳＧＮＤを、それぞれその絶対値を大きくしてお
くことにより、これらの内部回路動作時において、副電
源線上の電圧ＳＶｃｃが消費されても、電圧ＳＶｃｃ
が、所定電圧レベル以下に低下することはなく、ＭＯＳ
トランジスタＰＱａは、所望の電流駆動力をもってその
出力ノードを駆動することができる。また、ＭＯＳトラ
ンジスタＮＱｂも同様、電圧ＳＧＮＤが所定電圧レベル
以上に上昇しないため、その電流駆動力を制限されるこ
となく高速で出力信号ＯＵＴを放電することができる。
特に、ＭＯＳトランジスタＮＱｂのゲート電圧が、所定
の電圧（Ｖｃｃ）レベル以下に低下しないため、ＭＯＳ
トランジスタＮＱｂの電流駆動力が低下するのを防止す
ることができる。

【０１４２】なお、このとき、ＭＯＳトランジスタＰＱ
ｂも確実に非導通状態とすることができ、ＭＯＳトラン
ジスタＰＱｂおよびＮＱｂを介して貫通電流が流れるの
を抑制することができる。

【０１４３】図２０は、この階層電源構造を備える半導
体装置の全体の構成を概略的に示す図である。図２０に
おいては、電源の配置は示していない。この図２０に示
す半導体装置３２０は、外部から与えられるクロック信
号ｅｘｔＣＬＫをバッファ処理して内部クロック信号ｉ
ｎｔＣＬＫを生成するクロックバッファ３２１と、複数
のメモリセルを有するメモリ回路３２２と、外部から与
えられるコマンドｅｘｔＣＭに従ってメモリ回路３２２
に対するアクセス動作を制御する制御回路３２３を含
む。メモリ回路３２２は、メモリセルの行を選択する回
路およびメモリセルの列を選択する回路およびデータの
書込／読出を行なう回路を含む。メモリ回路３２２およ
び制御回路３２３は、このクロックバッファ３２１から
の内部クロック信号ｉｎｔＣＬＫに同期して動作する。
制御回路３２３は、外部から与えられるコマンドｅｘｔ
ＣＭ（複数の外部信号）に従って、指定された動作モー
ドを識別し、その動作モードを実現するための各種制御
を行なう。

【０１４４】この図２０に示す半導体装置は、クロック
同期型メモリであり、外部から繰返し与えられるクロッ
ク信号ｅｘｔＣＬＫに同期して外部のコマンドｅｘｔＣ
Ｍを取込み、かつこのクロック信号ｅｘｔＣＬＫに同期
してデータの入出力を行なう。したがって図１８に示す
ように、クロック信号ＣＬＫに応答して、副電源線およ
び副接地線の電圧レベルを調整することにより、この制
御回路３２３およびメモリ回路３２２動作時における動
作電源電圧の変動を抑制して、安定に動作させることが
できる。このようなクロックサイクルごとに動作する回
路について次に説明する。

【０１４５】図２１は、この図２０に示す半導体装置
（クロック同期型メモリ）のデータ読出時の動作を示す
タイミングチャート図である。図２１に示すように、ク
ロック同期型メモリにおいては、外部クロック信号ｅｘ
ｔＣＬＫに同期してコマンドおよび外部からのアドレス
信号Ａｄｄの取込みが行なわれる。データ読出を示すリ
ードコマンドを与える場合、このリードコマンドの状態
に、外部コマンドｅｘｔＣＭを設定しかつ、外部アドレ
スＡｄｄを与える。このリードコマンドと同時に与えら
れたアドレス信号Ａｄｄを先頭アドレスとして、内部で
メモリセルの選択動作が行なわれる。内部のメモリ回路
３２２においてメモリセルが選択されると、外部に出力
されるまでにある期間が必要とされる（ＣＡＳレイテン
シーと呼ばれる）。その期間が経過すると、クロック信
号ｅｘｔＣＬＫに同期してデータが出力される。

【０１４６】この読出モードにおいて、リードコマンド
と同時に与えられたアドレス信号Ａｄｄを先頭アドレス
として、各クロックサイクルごとに内部でバーストアド
レスカウンタと呼ばれるカウンタにより列アドレスが生
成されて、順次メモリセル列の選択が行なわれて、選択
メモリセルのデータが読出される。この場合、各クロッ
クサイクルにおいて、メモリセルの列選択およびデータ
の読出／転送が実行される。すなわち、これらの列選択
および読出に関連する回路は各クロックサイクルごとに
動作している。データ書込時においても、内部の転送回
路および書込回路が各クロックサイクルにおいて動作す
る。したがって、図１８に示すようなクロック信号ＣＬ
Ｋおよびドライブ信号ＤＲＶに従って副電源線および副
接地線の電圧レベルを調整することにより、これらの列
選択回路およびデータ読出／書込回路および転送回路の
電源が階層電源構成とされている場合においても、これ
らの回路を安定に動作させることができる。

【０１４７】図２２は、クロック信号およびドライブ信
号発生部の構成の一例を示す図である。図２２におい
て、クロック／ドライブ信号発生部は、内部クロック信
号ｉｎｔＣＬＫを所定時間遅延する遅延回路３３０と、
この内部クロック信号ｉｎｔＣＬＫを遅延回路３３０の
有する遅延時間よりも長い時間遅延する遅延回路３３１
と、遅延回路３３０の出力信号と内部回路活性化信号Ａ
ＣＴとを受けてクロック信号ＣＬＫを生成するＡＮＤ回
路３３２と、ＡＮＤ回路３３２の出力信号を反転して補
のクロック信号／ＣＬＫを生成するインバータ回路３３
３と、内部回路活性化信号ＡＣＴと遅延回路３３１の出
力信号とを受けてドライブ信号ＤＲＶを出力するＡＮＤ
回路３３４と、ＡＮＤ回路３３４の出力信号を反転して
補のドライブ信号／ＤＲＶを生成するインバータ回路３
３５を含む。

【０１４８】この図２２に示すクロック／ドライブ信号
発生部は、図２０に示す制御回路３２３内に含まれる。
内部回路活性化信号ＡＣＴは、この階層電源を利用する
回路の活性／非活性を制御する信号であり、外部からの
コマンドに従って発生され内部回路の活性期間中活性状
態のＨレベルに保持される。

【０１４９】この図２２に示すクロック／ドライブ信号
発生部を利用することにより、内部回路動作時において
内部クロック信号ｉｎｔＣＬＫの各クロックサイクルに
おいて副電源線および副接地線の電圧レベルを調整する
ことができる。

【０１５０】なお、標準ＤＲＡＭなどのように、外部か
らのロウアドレスストローブ信号およびコラムアドレス
ストローブ信号／ＣＡＳを利用するメモリにおいては、
クロック信号ＣＬＫおよびドライブ信号ＤＲＶが、これ
らのアドレスストローブ信号／ＲＡＳまたは／ＣＡＳに
従って生成されてもよい。この構成の場合、ロウアドレ
スストローブ信号／ＲＡＳまたはコラムアドレスストロ
ーブ信号／ＣＡＳの各サイクルにおいて１回電源供給線
の電圧レベルの調整が行なわれる。

【０１５１】なお半導体装置としては、メモリに限定さ
れず、その動作サイクルが外部クロック信号ｅｘｔＣＬ
Ｋにより規定される集積回路装置であり、内部回路の活
性／非活性を設定する制御信号が生成される装置であれ
ばよい。たとえば、携帯電話などであってもよい。

【０１５２】以上のように、この発明の実施の形態５に
従えば、内部回路動作時、予め副電源供給線の電圧レベ
ルを調整しているため、内部回路動作時における実効電
圧の低下を防止することができ、内部回路を安定に動作
させることができる。

【０１５３】［実施の形態６］図２３は、この発明の実
施の形態６に従う半導体装置の構成を概略的に示す図で
ある。図２３に示す構成においては、主電源線１０７に
対し、外部電源電圧ｅｘｔＶｃｃを降圧して内部電源電
圧Ｖｃｃを生成する内部降圧回路１０２が設けられる。
この内部降圧回路１０２は、基準電圧発生回路４０１か
らの基準電圧Ｖｒｅｆａと主電源線１０７上の電圧Ｖｃ
ｃとを比較し、その比較結果に従って外部電源ノード１
０１から主電源線１０７に電流を供給する。したがっ
て、この主電源線１０７上の内部電源電圧Ｖｃｃは、基
準電圧Ｖｒｅｆａの電圧レベルとなる。

【０１５４】基準電圧発生回路４０１は、外部電源ノー
ド１０１に結合され、一定の電流を供給する定電流回路
４０１ａと、ノード４０１ｃと副接地線１０９の間に接
続され、定電流回路４０１ａからの電流に従ってノード
４０１ｃに基準電圧Ｖｒｅｆａを生成する抵抗素子４０
１ｂを含む。この基準電圧発生回路４０１の生成する基
準電圧Ｖｒｅｆａは、次式で与えられる。

【０１５５】Ｖｒｅｆａ＝Ｉ・Ｒ＋ＳＧＮＤ ここで、Ｉは、定電流回路４０１ａの供給する電流を示
し、Ｒは抵抗素子４０１ｂの抵抗値を示す。したがって
基準電圧Ｖｒｅｆａは、副接地線１０９上の電圧ＳＧＮ
Ｄに依存して変化する。主電源線１０７と副電源線１０
８との間にスイッチングトランジスタ１０３ａが設けら
れ、また主接地線１１０と副接地線１０９の間にスイッ
チングトランジスタ１０４が設けられる。内部回路１１
１が、副電源線１０８または主電源線１０７上の電源電
圧を一方動作電源電圧として動作する。次に、この図２
３に示す半導体装置の動作を図２４に示す信号波形図を
参照して説明する。

【０１５６】図２４においては、制御信号ＳＷがＨレベ
ルであり、内部回路１１１が動作状態にあるときの各電
源供給線の電圧波形を示す。内部降圧回路１０２は、主
電源線１０７上に、基準電圧Ｖｒｅｆａの電圧レベルに
等しい内部電源電圧Ｖｃｃを生成する。内部回路１１１
が動作し、たとえば論理回路１１１ａの放電電流によ
り、副接地線１０９上の電圧ＳＧＮＤが上昇した場合、
応じて基準電圧Ｖｒｅｆａの電圧レベルも上昇する。内
部降圧回路１０２においては、比較回路１０２ａが、こ
の主電源線１０７上の内部電源電圧Ｖｃｃと基準電圧Ｖ
ｒｅｆａを比較し、その比較結果に従ってドライブトラ
ンジスタ１０２ｂを駆動する。この基準電圧Ｖｒｅｆａ
の電圧レベルの上昇に従って、比較回路１０２ａの出力
信号の電圧レベルが低下し、ドライブトランジスタ１０
２ｂが、そのコンダクタンスが大きくなり、主電源線１
０７へ外部電源ノード１０１から電流を供給し、内部電
源電圧Ｖｃｃの電圧レベルを上昇させる。主電源線１０
７上の内部電源電圧Ｖｃｃは、またスイッチングトラン
ジスタ１０３ａを介して副電源線１０８上に伝達され
る。したがって、この主電源線１０７上の内部電源電圧
Ｖｃｃが、副接地線１０９上の電圧ＳＧＮＤの上昇に従
って上昇するため、この内部回路１１１に含まれる論理
回路１１１ａに対する実効電圧（Ｖｃｃ−ＳＧＮＤ）
は、一定電圧（Ｖｃｃ−ＧＮＤ）となる。したがって、
論理回路１１１ａは、この副接地線１０９上の電圧ＳＧ
ＮＤの電圧レベルの上昇にかかわらず、高速にかつ安定
に動作する。論理回路１１１ｂにおいては、副電源線１
０８上の電圧ＳＶｃｃと主接地線１１０上の電圧ＧＮＤ
を両動作電源電圧として動作しており、その実効電圧
が、主電源線１０７上の電圧Ｖｃｃの上昇に従って拡大
され、高速で動作する。

【０１５７】したがって、内部回路１１１の動作時にお
いて、たとえ副接地線１０９上の電圧ＳＧＮＤの電圧レ
ベルが上昇しても、何ら実効電圧は減少せず、内部回路
は安定に動作する。

【０１５８】なお、副接地線上の電圧の変化時、この変
化方向と同じ方向に主電源線上の電圧を変化させること
により、主電源線および副接地線上の電圧を両動作電源
電圧として動作する回路の実効電圧を一定とすることが
でき、安定に内部回路を動作させることができる。すな
わち、副接地線上の電圧変化時、主電源線上の内部電源
電圧レベルを同じ方向に変化させることにより、等価的
に、この副接地線上の電圧レベルの変化を相殺し、これ
により等価的に、副接地線上の電圧レベルを元の電圧レ
ベルに回復させて、実効電圧を一定レベルに保持するこ
とができる。

【０１５９】［変更例１］図２５は、この発明の実施の
形態６の変更例１の構成を示す図である。図２５に示す
構成においては、主電源線１０７上の電圧を分圧する分
圧回路４１０の出力電圧が内部降圧回路１０２へ与えら
れる。内部降圧回路１０２は、電源電圧に依存しない一
定の電圧レベルの基準電圧Ｖｒｅｆとこの分圧回路４１
０からの出力電圧とを比較し、その比較結果に従って主
電源線１０７上の電圧レベルを調整する。

【０１６０】分圧回路４１０は、主電源線１０７と主接
地線１１０の間に直列に接続される抵抗素子４１０ａお
よびｎチャネルＭＯＳトランジスタで構成される可変コ
ンダクタンス素子４１０ｂと、主接地線１１０上の電圧
ＧＮＤと副接地線上の電圧ＳＧＮＤとを比較し、その比
較結果に従って可変抵抗素子４１０ｂのコンダクタンス
を調整する比較器４１０ｃを含む。抵抗素子４１０ａと
可変コンダクタンス素子４１０ｂとが接続するノード４
１０ｄ上の電圧が内部降圧回路１０２へ与えられる。次
に、この図２５に示す半導体装置の動作について説明す
る。

【０１６１】内部降圧回路１０２は、基準電圧Ｖｒｅｆ
とノード４１０ｄ上の電圧とを比較し、このノード４１
０ｄの電圧レベルが基準電圧Ｖｒｅｆのレベルと等しく
なるように主電源線１０７上の内部電源電圧Ｖｃｃの電
圧レベルを調整する。ノード４１０ｄの電圧は、次式で
与えられる。

【０１６２】 Ｖ（４１０ｄ）＝Ｖｃｃ・Ｒｂ／（Ｒａ＋Ｒｂ） ここで、ＲａおよびＲｂは、抵抗素子４１０ａおよび可
変コンダクタンス素子４１０ｂの抵抗値を示す。

【０１６３】スイッチングトランジスタ１０３ａおよび
１０４はともに導通状態にあり、内部回路１１１が動作
状態にある。この状態において、内部回路１１１の動作
により副接地線１０９上の電圧ＳＧＮＤが上昇した場
合、比較器４１０ｃの出力信号の電圧レベルが上昇する
（比較器２１０ｃは、その正入力に副接地線１０９上の
電圧ＳＧＮＤを受けている）。応じて、この可変コンダ
クタンス素子４１０ｂのコンダクタンスが大きくなり
（抵抗値が小さくなり）、ノード４１０ｄの電圧レベル
も低下する（上式参照）。その状態においては、内部降
圧回路１０２の比較回路１０２ａの出力信号の電圧レベ
ルが低下し、ドライブトランジスタ１０２ｂを介して外
部電源ノード１０１から主電源線１０７へ電流が供給さ
れ、内部電源電圧Ｖｃｃの電圧レベルが上昇する。した
がって、副接地線１０９上の電圧ＳＧＮＤの上昇時、主
電源線１０７上の内部電源電圧Ｖｃｃの電圧レベルも応
じて上昇するため、内部回路１１１に対する実効電圧を
一定とすることができる。

【０１６４】内部電源電圧Ｖｃｃは、Ｖｒｅｆ．（Ｒａ
＋Ｒｂ）／Ｒｂで表わされる電圧レベルとなる。分圧回
路４１０における比較器４１０ｃの感度を適当に調整す
ることにより、この副接地線１０９上の電圧ＳＧＮＤの
変化量とほぼ大きさの変化を主電源線１０７上の電源電
圧Ｖｃｃに生じさせることができる。

【０１６５】なお、言うまでもなく、分圧回路４１０
は、主電源線１０７と主接地線１１０の間に直列に接続
される抵抗素子および可変コンダクタンス素子を含んで
おり、消費電流低減の観点から、これらの素子の抵抗値
は比較的大きく設定される。

【０１６６】［変更例２］図２６は、この発明の実施の
形態６の変更例２の構成を示す図である。この図２６に
示す構成においては、内部降圧回路１０２は、副電源線
１０８上の電圧ＳＶｃｃと一定の電圧レベルの基準電圧
Ｖｒｅｆとを比較し、その比較結果に従って主電源線１
０７上の内部電源電圧Ｖｃｃの電圧レベルを調整する。

【０１６７】主電源線１０７と副電源線１０８の間に
は、制御信号／ＳＷの活性化に応答して導通するスイッ
チングトランジスタ１０３ａが設けられ、主接地線１１
０と副接地線１０９の間には、制御信号ＳＷに応答して
導通するスイッチングトランジスタ１０４が設けられ
る。

【０１６８】内部回路１１１の活性化時、副電源線１０
８上の電源電圧ＳＶｃｃの電圧レベルが低下したとき、
内部降圧回路１０２は、この副電源線１０８上の電圧Ｓ
Ｖｃｃの電圧レベルを基準電圧Ｖｒｅｆの電圧レベルに
駆動するように、主電源線１０７へ電流を供給する。こ
の主電源線１０７上の電圧が、スイッチングトランジス
タ１０３ａを介して副電源線１０８に伝達され、この副
電源線１０８上の電圧ＳＶｃｃの電圧レベルが元の電圧
レベルに回復する。したがって、内部回路１１１に含ま
れる論理回路１１１ｂの電源電圧低下が高速で抑制さ
れ、実効電圧をほぼ一定とすることができ、安定に論理
回路１１１ｂを動作させることができる。

【０１６９】また、論理回路１１１ａの動作により、副
接地線１０９上の電圧ＳＧＮＤの電圧レベルも上昇す
る。このときには、内部降圧回路１０２および主電源線
１０７上の内部電源電圧Ｖｃｃの電圧レベルが上昇して
おり、等価的に、この副接地線１０９上の電圧ＳＧＮＤ
の電圧レベルの上昇を相殺している。したがって、論理
回路１１１の動作時において、電流が消費され、主電源
線１０８上の電圧ＳＶｃｃの電圧レベルが低下し、また
副接地線１０９上の電圧ＳＧＮＤの電圧レベルが上昇し
た場合、副電源線１０８上の電圧ＳＶｃｃの電圧レベル
が基準電圧Ｖｒｅｆとなるように内部降圧回路１０２を
動作させることにより、主電源線１０７上の内部電源電
圧Ｖｃｃの電圧レベルが所定電圧レベルよりも高くなり
（スイッチングトランジスタ１０３ａのチャネル抵抗を
考慮する）、内部回路１１１のすべての論理回路に対す
る実効電圧を実質的に一定とすることができ、安定に内
部回路１１１を動作させることができる。したがって、
サブ電源供給線の電圧変動の影響を受けることなく安定
に動作する半導体装置を実現することができる。

【０１７０】［変更例３］図２７は、この発明の実施の
形態６の変更例３の構成を示す図である。この図２７に
示す半導体装置は、図２６に示す装置と、以下の点にお
いて異なっている。すなわち、内部降圧回路１０２に含
まれる比較回路１０２ａの正入力が、制御信号ＳＷの非
活性化に応答して導通するｐチャネルＭＯＳトランジス
タ４２０を介して主電源線１０７に結合されかつ制御信
号／ＳＷの活性化に応答して導通するｐチャネルＭＯＳ
トランジスタ４２１を介して副電源線１０８に接続され
る。

【０１７１】この図２７に示す構成においては、待機状
態時においては、制御信号ＳＷがＬレベルにあり、ま
た、制御信号／ＳＷがＨレベルにあり、したがって、ス
イッチングトランジスタ１０３ａおよびＭＯＳトランジ
スタ４２１が非導通状態となり、一方ＭＯＳトランジス
タ４２０が導通状態となる。したがって、この状態にお
いては、内部降圧回路１０２は、基準電圧Ｖｒｅｆの電
圧レベルに、主電源線１０７上の電圧Ｖｃｃを維持す
る。

【０１７２】一方、動作状態においては、制御信号／Ｓ
ＷがＬレベルとなり、一方、制御信号ＳＷがＨレベルと
なり、ＭＯＳトランジスタ４２０が非導通状態となり、
一方ＭＯＳトランジスタ４２１およびスイッチングトラ
ンジスタ１０３ａが導通状態となる。したがって、この
動作状態時においては、図２６に示す構成と同じ構成が
実現され、内部回路１１１の動作時における実効電圧の
低下を抑制することができる。待機状態時においては、
単に主電源線上の電圧レベルを基準電圧Ｖｒｅｆと比較
して、その比較結果に従って主電源線１０７上に電流が
供給されるだけである。したがって、副電源線１０８上
の電圧と比較する場合に比べて、この内部降圧回路１０
２により主電源線１０７上の内部電源電圧Ｖｃｃの電圧
レベルが不必要に上昇するのを防止することができ、消
費電流を低減することができる。

【０１７３】［変更例４］図２８は、この発明の実施の
形態６の変更例４の構成を示す図である。この図２８に
示す構成においては、副電源線１０８または副接地線１
０９上の電圧の変化を検出する変化検出回路５００の出
力信号に従って外部電源ノード１０１から主電源線１０
７へ電流を供給する内部降圧回路５０２は、内部回路１
１１の活性時間を決定する活性化信号φＡＣＴの活性期
間のみ活性状態とされる。この主電源線１０７には、常
時動作する電流駆動力の小さなスタンバイ降圧回路５１
０が設けられる。このスタンバイ降圧回路５１０は、基
準電圧Ｖｒｅｆの電圧レベルに、主電源線１０７上の電
圧Ｖｃｃを維持する。一方、内部降圧回路５０２は、先
の図２３、図２５、図２６および図２７に示す内部降圧
回路１０２と、比較回路１０２ａが活性化信号φＡＣＴ
に応答して活性化される点を除いて同じ構成を備える。
変化検出回路５００は、図２３および、図２５〜図２７
に示す副電源線１０８または副接地線１０９上の電圧レ
ベルの変化を検出する回路を総称的に示す。したがっ
て、この変化検出回路５００の検出する電圧変化を相殺
するように、内部降圧回路５０２が活性化時動作し、主
電源線１０７上の電圧Ｖｃｃのレベルを調整する。

【０１７４】図２８の構成において、内部降圧回路５０
２は、内部回路１１１の動作時に、副電源線１０８また
は副接地線１０９上の電圧変化に応答して高速で主電源
線１０７の電圧レベルを変化させる必要があり、比較的
大きな電流駆動力を要求される（応答速度を速くする必
要がある）。したがって、この待機状態における消費電
流を低減するため、内部降圧回路５０２は、内部回路１
１１の活性化期間のみ動作させる。待機状態時において
は、スタンバイ降圧回路５１０が動作し、主電源線１０
７におけるリーク電流に起因する内部電源電圧Ｖｃｃの
電圧レベル低下を補償する。これにより、待機状態にお
ける消費電流を低減しかつ活性期間（内部回路の動作期
間）において副電源供給線の電圧レベルを安定に一定電
圧レベルに保持する半導体装置を実現することができ
る。

【０１７５】なお、この図２３から図２８に示す構成に
おいては、主電源線上の電圧レベルを変化させている。
しかしながら、外部電源ノードに代えて、負電圧供給ノ
ードを用いれば、この主接地線上の電圧レベルを、副電
源線上の電圧レベル変化または副接地線上の電圧レベル
の変化に応じて調整することができる。

【０１７６】以上のように、この発明の実施の形態６に
従えば、副電源供給線の電圧レベルが内部回路の動作に
より変動したとき、この変動を相殺するように、主電源
供給線上の電圧レベルを変更しているため、内部回路動
作時における副電源供給線の電圧レベルをほぼ実質的に
一定に保持することができ、安定に内部回路を動作させ
ることができる。

【０１７７】［実施の形態７］図２９は、この発明の実
施の形態７に従う半導体装置の構成を概略的に示す図で
ある。図２９においては、主電源線１０７に対し、複数
個（図２９において４個）の容量７０２ａ〜７０２ｄ
と、これらの容量７０２ａ〜７０２ｄそれぞれに対応し
て設けられる切換回路７０１ａ〜７０１ｄが設けられ
る。これらの切換回路７０１ａ〜７０１ｄは、それぞ
れ、選択信号ＳＬ０〜ＳＬ３に応答して、対応の容量７
０２ａ〜７０２ｄを、基準電源ノード６９０に接続する
かまたは主電源線１０７に接続する。基準電源ノード６
９０には、主電源線１０７上へ与えられる電圧Ｖｃｃよ
りも高い電圧ＶｃｃＨが与えられる。基準電源ノード６
９０上の電圧ＶｃｃＨは、主電源線１０７上の電圧Ｖｃ
ｃが外部電源電圧を内部で降圧して生成される電圧であ
れば、外部電源電圧である。主電源線１０７の電源ノー
ド２０９へ外部電源電圧が与えられる場合、この基準電
源ノード６９０へ与えられる電圧ＶｃｃＨは、内部で外
部電源電圧または内部電源電圧を昇圧して得られる高電
圧Ｖｐｐとなる。

【０１７８】切換回路７０１ａ〜７０１ｄは、選択信号
ＳＬ０〜ＳＬ３の活性化時対応の容量７０２ａ〜７０２
ｄの充電電極ノードＰ０〜Ｐ３を主電源線１０７に接続
し、対応の選択信号ＳＬ０〜ＳＬ３の非活性化時、対応
の容量７０２ａ〜７０２ｄの充電電極ノードＰ０〜Ｐ３
を基準電源ノード６９０に接続する。

【０１７９】主接地線１１０に対しても、容量７０５ａ
〜７０５ｄと、これらの容量それぞれに対応して設けら
れ、選択信号／ＳＬ０〜／ＳＬ３に応答して対応の容量
７０５ａ〜７０５ｄを主接地線１１０に接続する切換回
路７０４ａ〜７０４ｄとが設けられる。

【０１８０】切換回路７０４ａ〜７０４ｄは、それぞ
れ、選択信号／ＳＬ０〜／ＳＬ３の活性化時対応の容量
の充電電極ノードＮ０〜Ｎ３を主接地線１１０に接続
し、対応の選択信号／ＳＬ０〜／ＳＬ３の非活性化時、
負電源ノード６９５と対応の容量７０５ａ〜７０５ｄの
充電電極ノードＮ０〜Ｎ３を接続する。この負電源ノー
ド６９５へは、接地電圧ＧＮＤよりも低い負の電圧Ｖｓ
ｓＬが与えられる。この負電圧ＶｓｓＬは、半導体装置
内部で生成される。

【０１８１】主電源線１０７と副電源線１０８は、制御
信号／ＳＷに応答するスイッチングトランジスタ１０３
ａを介して接続され、また主接地線１１０は副接地線１
０９と制御信号ＳＷに応答して導通するスイッチングト
ランジスタ１０４を介して接続される。

【０１８２】図３０（Ａ）は、図２９に示す切換回路７
０１ａ〜７０１ｄの構成の一例を示す図である。図３０
（Ａ）においては、これらの切換回路７０１ａ〜７０１
ｄを、代表的に、１つの切換回路７０１で示す。図３０
（Ａ）において、切換回路７０１は、選択信号ＳＬ（Ｓ
Ｌ０〜ＳＬ３）がＬレベルのとき導通し、容量７０２の
充電電極ノードＰを基準電源ノード６９０に電気的に接
続するｐチャネルＭＯＳトランジスタＧ１と、選択信号
ＳＬを反転するインバータＧ０と、インバータＧ０の出
力信号がＬレベルのときに導通し、容量７０２の充電電
極ノードＰを主接地線１０７に電気的に接続するｐチャ
ネルＭＯＳトランジスタＧ２を含む。したがって、切換
回路７０１においては、ＭＯＳトランジスタＧ１および
Ｇ２が相補的に導通／非導通状態となり、容量７０２
は、その充電電極ノードＰが基準電源ノード６９０に接
続されるときには、主電源線から切離され、一方、この
充電電極ノードＰが主電源線に接続される場合には、基
準電源ノード６９０から切離される。図３０（Ｂ）は、
図２９に示す切換回路７０４ａ〜７０４ｃの構成を示す
図である。図３０（Ｂ）においては、これらの切換回路
７０４ａ〜７０４ｄを、１つの切換回路７０４で代表的
に示す。

【０１８３】図３０（Ｂ）において、切換回路７０４
は、選択信号／ＳＬを反転するインバータＧ３と、選択
信号／ＳＬがＬレベルのときにインバータＧ３の出力信
号に応答して導通し、容量７０５の充電電極ノードＮ
を、主接地線に接続するｎチャネルＭＯＳトランジスタ
Ｇ４と、選択信号／ＳＬがＨレベルのときに導通し、容
量７０５の充電電極ノードＮを負電源ノード６９５に電
気的に接続するｎチャネルＭＯＳトランジスタＧ５を含
む。この図３０（Ｂ）に示す切換回路７０４の構成にお
いても、容量７０５の充電電極ノードＮは、ＭＯＳトラ
ンジスタＧ４およびＧ５により、択一的に、負電圧ノー
ド６９５または主接地線に接続される。

【０１８４】なお、図３０（Ａ）および（Ｂ）に示す構
成において、インバータＧ０およびＧ３はレベル変換機
能を備えており、選択信号ＳＬのＨレベルは、高電圧Ｖ
ｃｃＨレベルであり、また選択信号／ＳＬのＬレベル
は、負電圧ＶｓｓＬレベルである。

【０１８５】この図２９に示す構成において、主電源線
１０７と副電源線１０８とが電気的に接続され、また主
接地線１１０と副接地線１０９とが電気的に接続されて
いる状態において、内部回路７００の動作時に、容量７
０２ａ〜７０２ｄを選択的に主電源線１０７へ接続し、
この主電源線１０７上の電圧Ｖｃｃの電圧レベルを上昇
させる。また、このとき同時に、容量７０５ａ〜７０５
ｄを主接地線１１０に選択的に接続し、主接地線１１０
上の電圧レベルを低下させ、応じて副接地線１０９上の
電圧ＳＧＮＤの電圧レベルを低下させる。次に、この図
２９および図３０（Ａ）および（Ｂ）に示す半導体装置
の動作を、図３１に示す信号波形図を参照して説明す
る。

【０１８６】図３１に示す信号波形図においては、この
半導体装置に含まれる内部回路７００は、内部クロック
信号ｉｎｔＣＬＫに同期して動作する。各クロックサイ
クルにおいて、この内部回路７００を活性化する信号φ
ａｃｔが所定期間活性状態へ駆動される。

【０１８７】時刻ｔ０以前においては、スイッチングト
ランジスタ１０３ａおよび１０４は非導通状態にあり、
副電源線１０８上の電圧ＳＶｃｃが、主電源線１０７上
の電圧ＭＶｃｃ（Ｖｃｃ）の電圧レベルよりも低く、ま
た副接地線１０９上の電圧ＳＧＮＤは、主接地線１１０
上の電圧ＭＧＮＤ（ＧＮＤ）の電圧レベルよりも高い。

【０１８８】この状態において、選択信号ＳＬ０〜ＳＬ
３はすべてＬレベルの非活性状態にあり、切換回路７０
１ａ〜７０１ｄは、対応の容量７０２ａ〜７０２ｄを、
基準電源ノード６９０に接続している。したがって、容
量７０２ａ〜７０２ｄの充電電極ノードＰ０〜Ｐ３は、
高電圧ＶｃｃＨのレベルに充電される。また、選択信号
／ＳＬ０〜／ＳＬ３はすべてＨレベルにあり、切換回路
７０４ａ〜７０４ｄは、対応の容量７０５ａ〜７０５ｄ
を負電源ノード６９５に接続する。したがって、容量７
０５ａ〜７０５ｄの充電電極ノードＮ０〜Ｎ３は、負電
圧ＶｓｓＬレベルに充電される。

【０１８９】時刻ｔ０において内部回路活性化信号（ま
たは内部回路を活性化するコマンド）が与えられると、
活性化信号φａｃｔが所定期間Ｈレベルの活性状態とな
る。この活性化信号φａｃｔの活性化に応答して、まず
選択信号ＳＬ０および／ＳＬ０が活性化され、切換回路
７０１ａは、容量７０２ａの充電電極ノードＰ０を主電
源線１０７に接続する。また、切換回路７０４ａが、容
量７０５ａの充電電極ノードＮ０を主接地線１１０に接
続する。このとき、また、制御信号ＳＷおよび／ＳＷが
活性化され、スイッチングトランジスタ１０３ａおよび
１０４が導通し、主電源線１０７が副電源線１０８に電
気的に接続され、また副接地線１０９が主接地線１１０
に電気的に接続される。

【０１９０】容量７０２ａは、主電源線１０７に充電電
荷を供給し、その充電電圧レベルが低下し、一方、主電
源線１０７および副電源線１０８の電圧レベルは上昇す
る。また、主接地線１１０は、容量７０４ａからの負電
荷の供給によりその電圧レベルが低下し、また副接地線
１０９の電圧レベルＳＧＮＤのレベルも低下する。

【０１９１】この状態において内部回路７００が動作
し、電流を消費する。このとき、主電源線１０７上の電
圧は、通常のレベルの電源電圧Ｖｃｃ上よりも高く設定
されており、また主接地線１１０上の電圧ＭＧＮＤは、
接地電圧ＧＮＤよりも低くされている。したがって、内
部回路動作時において、これらの容量７０２ａおよび７
０５ａにより供給された電荷を消費することにより、主
電源線１０７および副電源線１０８上の電圧ＭＶｃｃお
よびＳＶｃｃが低下するのを抑制することができ、また
主接地線１１０および副接地線１０９上の電圧ＭＧＮＤ
およびＳＧＮＤが上昇するのを抑制することができ、内
部回路７００を安定に動作させることができる。定常状
態時においては、この主電源線１０７および副電源線１
０８の電圧レベルは、ほぼ電源電圧Ｖｃｃレベルとな
り、また主接地線１１０および副接地線１０９上の電圧
レベルも、接地電圧ＧＮＤレベルとなる。

【０１９２】１クロックサイクルが経過すると、選択信
号ＳＬ０および／ＳＬ０が非活性化され、切換回路７０
１ａは、容量７０２ａを基準電源ノード６９０に接続
し、また切換回路７０４ａは、容量７０５ａを負電源ノ
ード６９５に接続する。これにより、容量７０２ａおよ
び７０５ａの充電電圧レベルが変化する。

【０１９３】次のクロックサイクルにおいて、再び活性
化信号が与えられると、この活性化信号φａｃｔに従っ
て選択信号ＳＬ１および／ＳＬ１が活性化され、容量７
０２ｂおよび７０５ｂがそれぞれ、切換回路７０１ｂお
よび７０４ｂにより主電源線１０７および主接地線１１
０に電気的に接続される。このとき、また、制御信号Ｓ
Ｗおよび／ＳＷも活性化され、主電源線１０７および副
電源線１０８の電気的接続および副接地線１０９および
主接地線１１０の電気的接続が行なわれる。これによ
り、制御信号ＳＷおよび／ＳＷの非活性化により低下し
ていた副電源線１０８上の電圧ＳＶｃｃが上昇し、また
上昇していた副接地線１０９上の電圧ＳＧＮＤが電圧レ
ベルが低下する。この状態において再び内部回路７００
が動作し、電流を消費する。この状態においても、容量
７０２ｂおよび７０５ｂからの供給電荷により、主電源
線１０７および副電源線１０８上の所定レベル以下への
電圧低下および主接地線１１０および副接地線１０９上
の所定レベル以上への電圧上昇を抑制することができ
る。

【０１９４】以降、各クロックサイクルにおいて内部回
路を活性化する信号に従って選択信号ＳＬ２、／ＳＬ２
およびＳＬ３、／ＳＬ３が順次活性化される。

【０１９５】内部回路の動作開始時に、電源供給線上の
電圧の絶対値を大きくしておくことにより、内部回路動
作時において電流が消費されても、電源電圧の低下およ
び接地電圧の上昇を抑制することができ、内部回路７０
０を安定に動作させることができる。また、容量７０２
ａ〜７０２ｄは、主電源線１０７上の電圧レベルを上昇
させ、また容量７０５ａ〜７０５ｄは、主接地線１１０
上の電圧を低下させる必要があり、その容量値は比較的
大きくなる。したがって、その充電時間に長期間を有し
ても、これらの容量素子をインターリーブ態様で順次利
用することにより、確実に、これらの容量素子７０２ａ
〜７０２ｄおよび７０５ａ〜７０５ｄを所定電圧レベル
に充電することができ、高速動作時においても、確実に
主電源線上の電圧レベルを上昇させかつ主接地線上の電
圧レベルを低下させることができる。

【０１９６】なお、制御信号ＳＷが選択信号ＳＬ０〜Ｓ
Ｌ３の論理和により生成され、制御信号／ＳＷは選択信
号ＳＬ０〜ＳＬ３の否定論理和により生成される。

【０１９７】また、主電源線１０７および主接地線１１
０を容量素子に接続することにより、内部回路において
これらの主電源線および主接地線上の電圧を利用する回
路のみならず、副電源線および副接地線上の電圧を利用
する回路に対しても、動作電源電圧の変動を抑制するこ
とができ、内部回路７００に含まれる論理回路の動作電
源にかかわらず、内部回路７００を安定に動作させるこ
とができる。

【０１９８】［変更例］図３２は、図２９に示す半導体
装置の動作シーケンスの変更例を示す図である。図３２
に示す信号波形図においては、内部回路活性化信号φａ
ｃｔが複数クロックサイクルにわたって活性状態に保持
される。この内部回路活性化信号φａｃｔの活性化期
間、各クロックサイクルにおいて順次選択信号ＳＬ０，
／ＳＬ０〜ＳＬ３，／ＳＬ３が活性状態へ駆動される。
制御信号ＳＷおよび／ＳＷは、これらの選択信号の活性
化に応答してその活性化期間中活性化される。選択信号
ＳＬ０，／ＳＬ０〜ＳＬ３，／ＳＬ３の活性化に応じ
て、主電源線および副電源線ならびに主接地線および副
接地線に電荷が供給される。内部回路活性化信号φａｃ
ｔの活性化期間において、内部回路のサブ回路が各クロ
ックサイクルごとに動作する。たとえば、クロック同期
型メモリにおいて、データ読出を指示するリードコマン
ドが与えられた場合、データ読出に関連する回路群を活
性化するために読出回路活性化信号が所定期間活性化さ
れる（通常、バースト長期間）。この活性期間の間、内
部で列選択動作を行ない、各クロックサイクルごとにメ
モリセルを選択してデータを読出し内部転送を行なって
外部へ出力する。この場合、読出系回路においては、各
クロックサイクルごとに、内部回路が動作する。したが
って、このような場合、内部回路活性化信号が複数クロ
ックサイクルにわたって活性状態とされても、内部回路
は、各クロックサイクルごとにクロック信号に同期して
動作する。これに合わせて、選択信号を各クロックサイ
クルごとに順次活性状態へ駆動することにより、内部回
路の動作に合わせて、主電源線および主接地線へ電荷を
供給して、内部回路の動作による実効電圧低下を防止す
ることができる。

【０１９９】また、携帯端末機などの場合、通信モード
が活性化されたとき、クロック信号に同期して、データ
パケットの送受を行なうとともに、内部で復号／符号化
動作が行なわれる。したがって、通信モード活性期間、
内部回路がクロック信号に同期して動作するため、各ク
ロックサイクルごとに、主電源線および主接地線に容量
からの電荷を供給することにより、内部回路を安定に動
作させることができる。

【０２００】なお、図３２に示す動作波形図において
は、選択信号ＳＬ０，／ＳＬ０〜ＳＬ３，／ＳＬ３の非
活性化時、主電源線および副電源線が切離され、副電源
線の電圧レベルが低下し、また主接地線と副接地線とが
切離されて、副接地線上の電圧レベルが上昇している。
しかしながら、この内部回路活性化信号φａｃｔの活性
期間中、連続して、制御信号ＳＷおよび／ＳＷが活性状
態へ駆動され、主接地線と副接地線とが接続され、また
副電源線と主電源線とが接続される構成が用いられても
よい。

【０２０１】なお、図３１および図３２に示す動作波形
図において、また、容量が主電源線に接続された場合、
容量の充電電極ノードが、電源電圧Ｖｃｃレベルまで低
下している状態が示される。これは、内部回路の消費電
流と容量素子の供給電荷量とを等しくすることにより実
現される。これは、主接地線に接続される容量の電極ノ
ードＮ０〜Ｎ３の電圧レベルは接地電圧ＧＮＤレベルに
まで上昇する場合についても同様である。

【０２０２】図３３は、選択信号発生回路の構成を示す
図である。図３３において、選択信号発生回路は、内部
クロック信号ｉｎｔＣＬＫと活性化信号φａｃｔとを受
けるＡＮＤ回路７１０と、ＡＮＤ回路７１０の出力信号
をバッファ処理して、大きな駆動力で転送クロック信号
ＴＫａを生成するドライバ７１１と、ＡＮＤ回路７１０
の出力信号を反転するインバータ回路７１２と、インバ
ータ回路７１２の出力信号をバッファ処理して、大きな
駆動力をもって転送クロック信号ＴＫｂを生成するドラ
イバ７１３と、ＡＮＤ回路７１０の出力信号を４分周す
る１／４分周回路７１４と、１／４分周回路７１４の出
力信号の立上がり（または立下がり）に応答してワンシ
ョットのパルス信号を発生するパルス発生回路７１５
と、パルス発生回路７１５の出力信号を反転するインバ
ータ回路７１６を含む。内部回路活性化信号φａｃｔが
活性状態のＨレベルのときに、内部クロック信号ｉｎｔ
ＣＬＫに同期したクロック信号がＡＮＤ回路７１０から
出力される。ドライバ７１１および７１３から、互いに
相補な転送クロック信号が生成される。インバータ回路
７１６は、論理整合のためおよび次段のシフトレジスト
回路を高速で駆動するために設けられる。

【０２０３】この選択信号発生回路は、さらに、インバ
ータ回路７１６の出力信号を転送する３段のシフトレジ
スタ７１７、７１８および７１９と、シフトレジスタ７
１９の出力信号をドライバ７１１からのクロック信号に
同期して取込みかつラッチするレジスタ７２０と、シフ
トレジスタ７１７〜７１９およびレジスタ７２０の入力
ノードに対応して設けられ、対応の入力ノードの信号変
化に応答してワンショットのパルス信号を発生するパル
ス発生回路７２１ａ〜７２１ｄと、パルス発生回路７２
１ａ〜７２１ｄそれぞれの出力信号を反転するインバー
タ７２２ａ〜７２２ｄを含む。

【０２０４】パルス発生回路７２１ａ〜７２１ｄそれぞ
れから、選択信号ＳＬ０〜ＳＬ３が出力され、インバー
タ回路７２２ａ〜７２２ｄから補の選択信号／ＳＬ０〜
／ＳＬ３がそれぞれ出力される。次に、この図３３に示
す選択信号発生回路の動作を図３４に示すタイミングチ
ャート図を参照して説明する。

【０２０５】内部クロック信号ｉｎｔＣＬＫは、その内
部回路の動作にかかわらず、常時発生される。クロック
サイクル♯０において、内部回路活性化指示信号（また
は活性化コマンド）が与えられ、内部回路活性化信号φ
ａｃｔがＨレベルの活性状態に立上がる。応じて、ＡＮ
Ｄ回路７１０から、内部クロック信号ｉｎｔＣＬＫに同
期したクロック信号が出力され、１／４分周回路７１４
が、このＡＮＤ回路７１０から与えられたクロック信号
を４分周する。パルス発生回路７１５は、この１／４分
周回路７１４の出力信号の立上がりに応答してワンショ
ットのパルス信号を生成し、インバータ回路７１６を介
してシフトレジスタ７１７へ与える。ドライバ７１１お
よび７１３は、それぞれ、活性化信号φａｃｔの活性化
時、内部クロック信号ｉｎｔＣＬＫに同期した転送クロ
ック信号ＴＫａおよびＴＫｂを生成する。

【０２０６】シフトレジスタ７１７は、このクロックサ
イクル♯０において、ドライバ７１１の出力する転送ク
ロック信号ＴＫａがＨレベルの間、その初段の転送ラッ
チＴａに取り込みラッチし、ドライバ７１１の出力する
転送クロック信号ＴＫａがＬレベルに立下がるとラッチ
状態となる。次いで、ドライバ７１３の出力する転送ク
ロック信号ＴＫｂがＨレベルとなり、次段の転送ラッチ
Ｔｂへ転送しそこでラッチする。パルス発生回路７２１
ａが、このシフトレジスタ７１７の転送ラッチＴａのラ
ッチ信号の立上がりに応答してワンショットのパルス信
号を発生し、所定のパルス幅を有する選択信号ＳＬ０を
活性状態へ駆動する。

【０２０７】クロックサイクル♯１において、ドライバ
７１１および７１３からの転送クロック信号にＴＫａお
よびＴＫｂに同期して、シフトレジスタ７１７のラッチ
するＨレベルの信号が、次段のシフトレジスタ７１８の
初段の転送ラッチＴａに転送されてそこでラッチされ
る。したがって、このクロックサイクル♯１において
は、パルス発生回路７２１ｂが所定の時間幅を有するワ
ンショットのパルス信号を生成し、選択信号ＳＬ１が活
性状態となる。このクロックサイクル♯１において、ド
ライバ７１３の出力する転送クロック信号ＴＫｂがＨレ
ベルとなると、シフトレジスタ７１８において転送ラッ
チＴａから転送ラッチＴｂへのデータ信号の転送が行な
われる。

【０２０８】次いでクロックサイクル♯２において、シ
フトレジスタ７１８の転送ラッチＴｂにラッチされた信
号が、シフトレジスタ７１９へ転送され、その初段の転
送ラッチＴａの入力ノードの信号がＨレベルに立上が
る。応じて、パルス発生回路７２１ｃがワンショットの
パルス信号を発生し、選択信号ＳＬ２を活性状態へ駆動
する。

【０２０９】次のクロックサイクル♯３においては、ド
ライバ７１１からの転送クロック信号ＴＫａの立上がり
に同期して、シフトレジスタ７１９からレジスタ７２０
への信号の転送が行なわれ、そのレジスタ７２０のラッ
チデータがＨレベルに立上がり、パルス発生回路７２１
ｄが、ワンショットのパルス信号を生成し、選択信号Ｓ
Ｌ３を所定期間活性状態へ駆動する。

【０２１０】クロックサイクル♯４において、再び１／
４分周回路７１４の出力信号がＨレベルに立上がり、応
じて、パルス発生回路７１５がワンショットのパルス信
号を発生する。以降、クロックサイクル♯０から♯３と
同様の動作が繰返し行なわれ、選択信号ＳＬ０〜ＳＬ３
は、異なるクロックサイクルにおいて順次活性状態へ駆
動される。

【０２１１】クロックサイクル♯７において、内部回路
非活性化指示に応答して内部回路活性化信号φａｃｔが
非活性状態へ駆動される。このクロックサイクル♯７に
おいては、ＡＮＤ回路７１０の出力信号は、内部クロッ
ク信号ｉｎｔＣＬＫに同期して立上がっており、応じて
ドライバ７１１および７１３から転送クロック信号ＴＫ
ａおよびＴＫｂが生成される。したがって、選択信号Ｓ
Ｌ３がこのクロックサイクル♯７において駆動され、主
電源線および主接地線への容量からの電荷の供給が行な
われる。内部回路活性化信号φａｃｔの非活性化時、内
部回路がリセット状態へ移行する場合、このリセット状
態移行時における回路動作により消費される電流を容量
からの電荷により補償することができ、確実に内部回路
を所定の状態にリセットすることができる。

【０２１２】内部回路活性化信号φａｃｔは、クロック
同期型ＤＲＡＭの場合、外部から与えられるアクティブ
コマンドにより活性化され、プリチャージコマンドによ
り非活性化される信号であってもよい。また、リード／
ライトコマンド印加時活性化される読出／書込系回路活
性化信号のように、複数のクロックサイクルにわたって
活性状態に保持する信号であってもよい。

【０２１３】図３５は、選択信号発生回路の変更例の構
成を示す図である。図３５においては、転送クロック信
号ＴＫａおよびＴＫｂを発生する部分の構成を示す。選
択信号を発生する部分の構成は、図３３に示す構成と同
じである。

【０２１４】図３５において、選択信号発生回路は、内
部クロック信号ｉｎｔＣＬＫと内部回路活性化信号φａ
ｃｔとを受けるＡＮＤ回路７１０と、ＡＮＤ回路７１０
の出力信号に従って転送クロック信号ＴＫａを生成する
ドライバ７１１と、内部クロック信号ｉｎｔＣＬＫを反
転するインバータ回路７３０と、インバータ回路７３０
の出力信号と内部回路活性化信号φａｃｔとを受けるＡ
ＮＤ回路７３１と、ＡＮＤ回路７３１の出力信号に従っ
て転送クロック信号ＴＫｂを生成するドライバ７３２を
含む。内部回路活性化信号φａｃｔの活性化時、ＡＮＤ
回路７１０および７３１から、互いに相補なクロック信
号が生成される。したがって転送クロック信号ＴＫａお
よびＴＫｂも、同様互いに相補なクロック信号となり、
図３４に示す動作を実現することができる。

【０２１５】この図３５に示す回路構成の場合、ＡＮＤ
回路７１０および７３１から転送クロック信号ＴＫａお
よびＴＫｂが生成されるまでの伝播遅延を同じとするこ
とができ、転送クロック信号ＴＫａおよびＴＫｂがとも
にＨレベルとなる状態を確実に防止することができる。

【０２１６】なお、図３１に示すように、内部回路活性
化信号φａｃｔの活性化に応答して選択信号を順次切換
える構成の場合、リング状に接続されたシフトレジスタ
に対する転送クロック信号として、内部回路活性化信号
を用いればよい。

【０２１７】上述の構成においては、主電源供給線上の
電圧よりも絶対値の大きな電圧を受けるノードに容量を
接続し、内部回路動作時、その容量を主電源供給線に接
続している。しかしながら、この内部回路が消費する電
流を容量からの供給電荷により補償することができれば
よく、容量素子は主電源供給線上に伝達される電圧と同
じ絶対値の電圧を受けるように構成されてもよい。

【０２１８】また、容量の数は、各容量の充電に要する
時間に応じて、適当な数に定められればよい。

【０２１９】また、副電源供給線に対しても容量素子が
内部回路動作時接続される構成が用いられてもよい。

【０２２０】

【発明の効果】以上のように、この発明に従えば、内部
回路動作時における副電源供給線の電圧変化を抑制して
いるため、内部回路を、安定かつ高速に動作させること
ができる。

【０２２１】すなわち請求項１に係る発明に従えば、内
部回路の動作開始時、副電源供給線へ、主電源供給線上
の電圧よりも絶対値の大きな電圧を伝達するよう構成し
ているため、高速で副電源供給線を元の主電源供給線上
の電圧レベルへ駆動することができ、早いタイミングで
内部回路を動作させることができる。

【０２２２】請求項２に係る発明に従えば、請求項１の
スイッチ回路を、内部回路の動作開始時、主電源供給線
と副電源供給線とを電気的に接続する第１のスイッチン
グ素子と、動作開始指示信号に応答して所定期間主電源
供給線上の電圧よりも絶対値の大きな電圧供給ノードを
副電源供給線へ接続する第２のスイッチング素子とで構
成しているため、内部回路動作時、第２のスイッチング
素子を介して高速で、副電源供給線上の電圧を、主電源
供給線上の電圧レベルへ回復させることができ、また所
定期間のみ第２のスイッチング素子を導通状態とするこ
とにより、副電源供給線上の電圧レベルが、主電源供給
線上の電圧以上に変化するのを防止することができる。

【０２２３】請求項３に係る半導体装置に従えば、請求
項１のスイッチ回路は、主電源線と副電源線とを接続す
るための第１のスイッチング素子と、絶対値の大きな電
圧を副電源線上へ伝達するための第２のスイッチング素
子を第３のスイッチング素子を介して副電源供給線へ接
続するように構成しているため、待機状態時におけるサ
ブスレッショルド電流は、この第３のスイッチング素子
により決定され、待機状態時におけるサブスレッショル
ドリーク電流が増加するのを防止することができる。

【０２２４】請求項４に係る発明に従えば、請求項１の
スイッチ回路を、内部回路動作開始時副電源供給線上の
電圧と基準電圧とを比較する比較回路の出力信号に従っ
て絶対値の大きな電圧を供給する基準電源ノードと副電
源供給線との間に電流の流れを生じさせるように構成し
ているので、副電源供給線上の電圧レベルに応じて基準
電源ノードと副電源供給線との間に電流の流れを生じさ
せることができ、高速で副電源供給線上の電圧を所定電
圧レベルへ回復させることができるとともに、この副電
源供給線上の電圧レベルが、所定電圧レベル以上に駆動
されるのを防止することができる。

【０２２５】請求項５に係る発明に従えば、内部回路動
作開始時、副電源供給線へ容量素子からの電荷を供給す
るように構成しているため、内部回路動作時の消費電流
を容量素子からの電荷により補償することができ、副電
源供給線上の電圧を安定に所定電圧レベルに保持するこ
とができる。

【０２２６】請求項６に係る発明に従えば、容量素子
は、内部回路動作開始時、チャージポンプ動作を行なっ
て副電源供給線へ電荷を供給するように構成しているた
め、容易に、かつ高速で副電源供給線へ電荷を供給する
ことができる。

【０２２７】請求項７に係る発明に従えば、請求項５の
装置において、中間電圧レベルの振幅を有する信号を容
量素子へ与えており、副電源供給線上の電荷が過剰に供
給されるのを防止することができる。また、副電源線お
よび副接地線へ電荷を供給する場合、駆動信号の変化方
向が逆となるため、容量素子の充放電電荷を他方の容量
素子の電極ノードへ伝達することができ、電荷再利用に
より、消費電流の増加を抑制することができる。

【０２２８】請求項８に係る発明に従えば、請求項５の
容量素子が、互いに並列に設けられかつ相補的に副電源
供給線へ電荷を供給する容量で構成しているため、内部
回路が入力信号に従って動作する場合においても、内部
回路の消費電流を容量からの供給電荷により補償するこ
とができる。

【０２２９】請求項９に係る発明に従えば、請求項８の
装置は、第１および第２の容量へ、外部から与えられる
クロック信号に同期して相補なドライブ信号を与えるよ
うに構成しているため、内部回路の動作タイミングに応
じて確実に、容量にチャージポンプ動作を行なわせるこ
とができる。

【０２３０】請求項１０に係る発明に従えば、請求項８
の装置を、さらに、内部回路動作時、第１および第２の
容量を相補的に副電源供給線に接続するように構成して
いるため、これらの容量が対応の副電源供給線の電圧レ
ベルを逆方向に変化させるとき確実に副電源供給線から
切離すことができ、正確に、対応の副電源供給線に対し
電荷を供給することができ、複数の容量が設けられてい
る場合においても、副電源供給線への悪影響を及ぼすこ
となく確実に副電源供給線へ電荷を供給することができ
る。

【０２３１】請求項１１に係る発明に従えば、請求項１
０の装置において、副電源供給線から切離されるとき第
１および第２の容量の出力ノードを所定電圧レベルに充
電しているため、正確に、副電源供給線へ、この充電電
圧レベルを基準としてチャージポンプ動作を行なって電
荷を供給することができる。

【０２３２】請求項１２に係る発明に従えば、第１およ
び第２の主電源供給線および第１および第２の副電源供
給線を有する構成において、第２の副電源供給線の電圧
変化時、この電圧変化と同じ方向に第１の主電源供給線
の電圧を変化させているため、内部回路の実効電圧を一
定電圧レベルに保持することができ、内部回路の動作速
度低下および消費電流増加を確実に抑制することができ
る。

【０２３３】請求項１３に係る発明に従えば、請求項１
２の補償回路は、第２の副電源供給線の電圧に依存する
基準電圧を第１の主電源供給線の電圧と比較し、その比
較結果に従って主電源供給線と基準電源ノードとの同じ
電流の流れを生じさせているため、この第２の副電源供
給線の電圧変化と同じ方向に主電源供給線の電圧を変化
させることができ、第１の主電源供給線および第２の副
電源供給線の電圧を動作電源電圧として動作する回路に
対する実効電圧の低下を抑制することができる。

【０２３４】請求項１４に係る発明に従えば、請求項１
２の補償回路は、第１の主電源供給線の電圧と第２の主
電源供給線の電圧を可変抵抗素子を含む分圧回路で分圧
し、この分圧回路出力と基準電圧とを比較し、この比較
結果に従って基準電源ノードと第１の主電源供給線との
間に電流の流れを生じさせかつ可変抵抗素子の抵抗値
を、第２の主および副電源供給線の電圧差に応じて変化
させているため、第２の副電源供給線の電圧変化に応じ
た変化を分圧回路出力に生じさせることができ、応じて
第１の主電源供給線の電圧レベルを第２の副電源供給線
の電圧レベルの変化に応じて変化させることができ、実
効電圧レベルを一定値以上に保持することができる。

【０２３５】請求項１５に係る発明に従えば、可変抵抗
素子として、第２の主および副電源供給線の電圧を比較
する比較回路の出力信号に従ってコンダクタンスが変化
する可変コンダクタンス素子を用いているため、簡易な
回路構成で、容易に可変抵抗素子を実現することができ
る。

【０２３６】請求項１６に係る発明に従えば、請求項１
２の補償回路を、第１の副電源供給線と基準電圧との差
に応じて基準電源ノードと第１の主電源供給線との間に
電流の流れを生じさせるように構成しているため、第１
の副電源供給線の電圧の変化時、正確に、第１の主電源
供給線の電圧を通じて第２の副電源供給線の電圧レベル
を元の電圧レベルへ回復させることができ、応じて内部
回路の実効電圧を一定とすることができる。

【０２３７】請求項１７に係る発明に従えば、内部回路
動作時、容量素子を主電源供給線に結合するように構成
しているため、主電源供給線および副電源供給線の電圧
レベルが内部回路動作により変化するのを抑制すること
ができ、安定に内部回路を動作させることができる。

【０２３８】請求項１８に係る発明に従えば、請求項１
７の容量素子が、主電源供給線上の電圧よりも絶対値の
大きな電圧レベルに充電されているため、主および副電
源供給線の電圧レベルが内部回路の動作時変動するの
を、この容量素子からの供給電荷により確実に抑制する
ことができる。

【０２３９】請求項１９に係る発明に従えば、容量素子
を複数個設け、内部回路動作時、これらの容量素子は、
所定の周期で順次主電源供給線へ接続するように構成し
ているため、正確に、所定電圧レベルに充電された容量
素子を用いて主電源供給線へ電荷を供給することができ
る。

【０２４０】請求項２０に係る発明に従えば、容量を主
電源供給線から切離すと、所定電圧レベルに充電してい
るため、充電時間を見かけ上なくすことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体装置の
構成を示す図である。

【図２】 図１に示す半導体装置の動作を示す信号波形
図である。

【図３】 図１に示す制御信号発生部の構成を概略的に
示す図である。

【図４】 図３に示す制御回路の構成を概略的に示す図
である。

【図５】 図３に示す制御回路の変更例の構成を概略的
に示す図である。

【図６】 この発明の実施の形態１の変更例の構成を示
す図である。

【図７】 図６に示す半導体装置の動作を示す信号波形
図である。

【図８】 図６に示す制御信号を発生する部分の構成を
概略的に示す図である。

【図９】 この発明の実施の形態２に従う半導体装置の
構成を示す図である。

【図１０】 図９に示す半導体装置の動作を示す信号波
形図である。

【図１１】 この発明の実施の形態３に従う半導体装置
の構成を示す図である。

【図１２】 図１１に示す半導体装置の動作を示す信号
波形図である。

【図１３】 この発明の実施の形態４の構成を概略的に
示す図である。

【図１４】 図１３に示す半導体装置の動作を示す信号
波形図である。

【図１５】 この発明の実施の形態４の変更例の構成を
概略的に示す図である。

【図１６】 図１５に示す半導体装置の動作を示す信号
波形図である。

【図１７】 この発明の実施の形態５に従う半導体装置
の構成を示す図である。

【図１８】 図１７に示す半導体装置の動作を示す信号
波形図である。

【図１９】 図１７に示す半導体装置の作用効果を説明
するための図である。

【図２０】 図１７に示す半導体装置を含む回路装置の
全体構成を概略的に示す図である。

【図２１】 図２０に示す半導体回路装置の動作を示す
タイミングチャート図である。

【図２２】 図１９に示すクロック信号およびドライブ
信号発生部の構成の一例を示す図である。

【図２３】 この発明の実施の形態６に従う半導体装置
の構成を示す図である。

【図２４】 図２３に示す半導体装置の電源／接地線の
電圧変化を示す図である。

【図２５】 この発明の実施の形態６の変更例の構成を
示す図である。

【図２６】 この発明の実施の形態６の第２の変更例の
構成を示す図である。

【図２７】 この発明の実施の形態６の第３の変更例の
構成を示す図である。

【図２８】 この発明の実施の形態６の第４の変更例の
構成を示す図である。

【図２９】 この発明の実施の形態７の半導体装置の構
成を概略的に示す図である。

【図３０】 （Ａ）および（Ｂ）は、図２９に示す切換
回路の構成を示す図である。

【図３１】 図２９に示す半導体装置の動作を示す信号
波形図である。

【図３２】 図２９に示す半導体装置の動作を示す信号
波形図である。

【図３３】 図２９に示す半導体装置の選択信号発生回
路の構成を示す図である。

【図３４】 図３３に示す回路の動作を示すタイミング
チャート図である。

【図３５】 図３３に示す選択信号発生回路の変更例の
構成を示す図である。

【図３６】 従来の階層電源構成の半導体装置の構成を
示す図である。

【図３７】 従来の半導体装置の動作を説明するための
図である。

【符号の説明】

１０１ 外部電源ノード、１０２ 内部降圧回路、１０
３ スイッチ回路、１０３ａ，１０３ｂ，１０４ スイ
ッチングトランジスタ、１０７ 主電源線、１０８ 副
電源線、１０９ 副接地線、１１０ 主接地線、１１１
内部回路、１５３ａ−１５３ｃ スイッチングトラン
ジスタ、２０１ 比較回路、２０２ ドライブトランジ
スタ、２０９ 電源ノード、２１０，２１２ ドライ
バ、２１１，２１３ 容量、２６０ ドライブ回路、２
６０ａ〜２６０ｄ ＭＯＳトランジスタ、２５０，２５
２ 容量、２６０ｆ〜２６０ｈ ＭＯＳトランジスタ、
３００，３０２ ドライブ回路、３００ａ，３００ｄ，
３０２ａ，３０２ｄ 容量、３００ｂ，３００ｃ，３０
０ｅ，３００ｆ，３０２ｂ，３０２ｃ，３０２ｅ，３０
２ｆ ＭＯＳトランジスタ、４０１ 基準電圧発生回
路、４０１ａ 定電流源、４０１ｂ 抵抗素子、４１０
ａ 抵抗素子、４１０ｂ ＭＯＳトランジスタ、４１０
ｃ 比較器、５００ 変化検出回路、５０２ 内部降圧
回路、５１０ スタンバイ降圧回路、７００ 内部回
路、７０１ａ〜７０１ｄ，７０４ａ〜７０４ｄ 切換回
路、７０２ａ〜７０２ｄ，７０５ａ〜７０５ｄ 容量。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 所定レベルの電圧が伝達される主電源供
   給線、 副電源供給線、 前記主電源供給線上に伝達される前記所定のレベルの電
   圧よりも絶対値の大きな電圧を供給するための基準電源
   ノード、 前記副電源供給線上の電圧を一方動作電源電圧として動
   作する内部回路、および前記内部回路の動作開始指示信
   号に応答して、前記基準電源ノードと前記副電源供給線
   との間に電流が流れる経路を形成するスイッチ回路とを
   備える、半導体装置。
2. 【請求項２】 前記スイッチ回路は、 前記動作開始指示信号に応答して導通し、前記主電源供
   給線と前記副電源供給線とを電気的に接続する第１のス
   イッチング素子と、 前記動作開始指示信号に応答して所定期間導通し、前記
   基準電源ノードと前記副電源供給線とを電気的に接続す
   る第２のスイッチング素子とを含む、請求項１記載の半
   導体装置。
3. 【請求項３】 前記スイッチ回路は、 前記動作開始指示信号に応答して導通し、前記主電源供
   給線上の電圧を伝達する第１のスイッチング素子と、 前記動作開始指示信号に応答して所定期間導通し、前記
   基準電源ノードの電圧を伝達する第２のスイッチング素
   子と、 前記第１および第２のスイッチング素子と、前記副電源
   供給線との間に設けられ、前記動作開始指示信号に応答
   して導通し、前記第２および第３のスイッチングトラン
   ジスタを前記副電源供給線に電気的に接続する第３のス
   イッチング素子とを備える、請求項１記載の半導体装
   置。
4. 【請求項４】 前記スイッチ回路は、 前記動作開始指示信号に応答して活性化され、前記副電
   源供給線上の電圧と基準電圧とを比較する比較回路と、 前記基準電源ノードと前記副電源供給線との間に結合さ
   れ、前記比較回路の出力信号に応答して前記基準電源ノ
   ードと前記副電源供給線との間に電流の流れを生じさせ
   るスイッチング素子とを含む、請求項１記載の半導体装
   置。
5. 【請求項５】 所定のレベルの電圧を伝達するための主
   電源供給線、 副電源供給線、 前記副電源供給線上の電圧を一方動作電源電圧として動
   作する内部回路、 前記内部回路の動作開始指示信号に応答して導通し、前
   記主電源供給線と前記副電源供給線とを電気的に接続す
   るスイッチング素子、および前記動作開始指示信号に応
   答して前記副電源線へ電荷を供給するための容量素子と
   を含む、半導体装置。
6. 【請求項６】 前記容量素子は、前記動作開始指示信号
   に応答してチャージポンプ動作を行なって電荷を前記副
   電源供給線へ伝達する、請求項５記載の半導体装置。
7. 【請求項７】 前記動作開始指示信号に応答して前記容
   量素子へ前記主電源供給線上の電圧と前記主電源供給線
   上の電圧と論理の異なる電圧との間の中間電圧の振幅を
   有する信号を与える手段をさらに含む、請求項５記載の
   半導体装置。
8. 【請求項８】 前記容量素子は、前記動作開始指示信号
   に応答して相補的に前記副電源線へ電荷を供給する第１
   および第２の容量を含む、請求項５記載の半導体装置。
9. 【請求項９】 前記動作開始指示信号に応答して、外部
   から繰返し与えられるクロック信号に同期して相補なド
   ライブ信号を生成して前記第１および第２の容量へ与え
   るドライブ回路をさらに備える、請求項８記載の半導体
   装置。
10. 【請求項１０】 前記動作開始指示信号に応答して前記
    第１および第２の容量を相補的に前記副電源供給線に接
    続する回路をさらに備える、請求項８記載の半導体装
    置。
11. 【請求項１１】 前記動作開始指示信号に応答して前記
    第１および第２の容量が前記副電源線から切離されると
    き前記第１および第２の容量の電荷出力ノードを充電す
    る回路をさらに備える、請求項１０記載の半導体装置。
12. 【請求項１２】 第１の所定電圧を伝達する第１の主電
    源線供給線、 前記第１の所定電圧と論理の異なる第２の所定電圧を伝
    達するための第２の主電源供給線、 第１の副電源供給線、 第２の副電源供給線、 前記第１の主電源供給線と前記第２の副電源供給線上の
    電圧を両動作電源電圧として動作する内部回路、 前記内部回路の動作開始指示信号に応答して前記第１の
    主電源供給線と第１の副電源供給線とを接続するための
    第１のスイッチング素子、 前記動作開始指示信号に応答して前記第２の主電源供給
    線と第２の副電源供給線とを接続する第２のスイッチン
    グ素子、 前記第１の所定電圧よりも絶対値の大きな電圧を供給す
    るための基準電源ノード、および前記第２の副電源供給
    線に結合され、前記第２の副電源供給線の電圧変化に応
    答して前記第１の主電源供給線上の電圧を前記第２の副
    電源供給線上の電圧変化と同じ方向に変化させるための
    補償回路を備える、半導体装置。
13. 【請求項１３】 前記補償回路は、 前記第２の副電源供給線上の電圧に依存する基準電圧を
    生成する手段と、 前記第１の主電源供給線上の電圧と前記基準電圧とを比
    較する比較回路と、 前記基準電源ノードと前記第１の主電源供給線との間に
    結合され、前記比較回路の出力信号に応答して前記第１
    主電源供給線と前記基準電源ノードとの間に電流の流れ
    を生じさせるドライブ素子とを含む、請求項１２記載の
    半導体装置。
14. 【請求項１４】 前記補償回路は、 前記第１および第２の主電源供給線上の電圧を分圧する
    分圧回路を備え、前記分圧回路は、前記第２の主電源供
    給線および第２の副電源供給線の電圧差に応じて抵抗値
    が変化する可変抵抗素子を含み、 前記分圧回路の出力電圧と基準電圧とを比較する比較回
    路と、 前記比較回路の出力信号に応答して前記基準電源ノード
    と前記第１の主電源供給線との間で電流の流れを生じさ
    せるドライブ素子とを含む、請求項１２記載の半導体装
    置。
15. 【請求項１５】 前記分圧回路は、 前記第１の主電源供給線に接続する抵抗素子と、 前記第２の主電源供給線上の電圧と前記第２の副電源供
    給線上の電圧とを比較する比較器と、 前記抵抗素子と前記第２の主電源供給線との間に接続さ
    れかつ前記比較器の出力信号に応じてそのコンダクタン
    スが変化する可変コンダクタンス素子を含む、請求項１
    ４記載の半導体装置。
16. 【請求項１６】 前記補償回路は、 前記第１の副電源供給線と基準電圧との差に応じて前記
    基準電源ノードと前記第１の主電源供給線との間に電流
    の流れを生じさせる手段を含む、請求項１２記載の半導
    体装置。
17. 【請求項１７】 所定のレベルの電圧を伝達するための
    主電源供給線、 副電源供給線、 前記主または副電源供給線上の電圧を一方動作電圧とし
    て動作する内部回路、 前記内部回路の動作開始指示信号に従って導通し、前記
    主電源供給線と前記副電源供給線とを電気的に接続する
    スイッチング素子、 所定電圧レベルに充電される容量素子、および前記動作
    開始指示信号に応答して前記容量素子を前記主電源供給
    線に結合する制御手段を備える、半導体装置。
18. 【請求項１８】 前記容量素子は、前記主電源供給線上
    の電圧よりも絶対値の大きな電圧レベルに充電される、
    請求項１７記載の半導体装置。
19. 【請求項１９】 前記容量素子は複数の並列に設けられ
    る容量を含み、 前記制御手段は、前記動作開始指示信号に応答して前記
    複数の容量を所定のシーケンスで順次前記主電源供給線
    へ接続する、請求項１７記載の半導体装置。
20. 【請求項２０】 前記制御回路は、前記容量が前記主電
    源供給線から切離されると前記容量を前記所定電圧レベ
    ルに充電する手段を含む、請求項１７記載の半導体装
    置。